CN110911427A - 半导体封装件及其制造方法 - Google Patents

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Abstract

提供了半导体封装件及其制造方法。该半导体封装件包括：第一再分布层；位于第一再分布层上的第一半导体芯片；覆盖第一半导体芯片的模制层；围绕第一半导体芯片并连接到第一再分布层的多个金属柱；位于模制层上并连接到所述多个金属柱的第二再分布层；以及位于第二再分布层上的第二半导体芯片。金属柱延伸穿过模制层。当在俯视图中观察时，第二半导体芯片与第一半导体芯片和金属柱交叠。制造半导体封装件的方法从包括多个第一半导体芯片的第一衬底获得晶片图，以及使用晶片图在第一半导体芯片上选择性地堆叠第二半导体芯片。

Description

半导体封装件及其制造方法
相关申请的交叉引用
本申请要求于2018年9月14日向韩国知识产权局提交的韩国专利申请No.10-2018-0110044的优先权，其整体内容通过引用被并入本文。
技术领域
本发明构思涉及半导体封装件及其制造方法。更具体地，本发明构思涉及多芯片半导体封装件及其制造方法。例如，本发明构思涉及以多芯片半导体封装件的形式实现的图像传感器及其制造方法。
背景技术
当今电子工业的趋势是以合理的价格制造轻质、紧凑、高速、多功能和高性能的产品。使用多芯片堆叠封装技术或系统级封装技术来满足这些趋势。
与单芯片半导体封装件相比，多芯片堆叠封装件或系统级封装件可以执行与多个单元半导体器件的那些功能相对应的许多功能。虽然多芯片堆叠封装件或系统级封装件可能比典型的单芯片封装件厚一些，但它们的平面尺寸与单芯片封装件的平面尺寸相似，因此主要用于高端、紧凑和便携式产品，诸如移动电话、膝上型计算机、存储卡或便携式摄像机。
发明内容
根据本发明构思，提供了一种半导体封装件，所述半导体封装件包括：第一再分布层；第一半导体芯片，所述第一半导体芯片位于所述第一再分布层上；模制层，所述模制层位于所述第一再分布层上并且覆盖所述第一半导体芯片；多个金属柱，所述多个金属柱围绕所述第一半导体芯片并连接到所述第一再分布层，所述多个金属柱竖直地延伸穿过所述模制层；第二再分布层，所述第二再分布层位于所述模制层上并连接到所述多个金属柱；以及第二半导体芯片，所述第二半导体芯片位于所述第二再分布层上。当在俯视图中观察时，所述第二半导体芯片可以与所述第一半导体芯片和所述多个金属柱交叠。
此外，根据本发明构思，提供了一种半导体封装件，所述半导体封装件包括：第一再分布层，所述第一再分布层具有相对的上侧和下侧并且包括第一介电材料主体和再分布布线，所述第一再分布层的所述再分布布线包括位于所述第一介电材料主体内的导电图案层；第一半导体芯片，所述第一半导体芯片设置在所述第一再分布层的下侧上，并电连接到所述第一再分布层的所述再分布布线；第二半导体芯片，所述第二半导体芯片设置在所述第一再分布层的所述上侧上，并电连接到所述第一再分布层的所述再分布布线；模制层，所述模制层位于所述第一再分布层的所述上侧上，并将所述第二半导体芯片包封在所述第一再分布层上；导电柱，每个所述导电柱竖直地延伸通过位于所述第二半导体芯片的侧面的所述模制层，并电连接到所述第一再分布层的所述再分布布线；第二再分布层，所述第二再分布层位于所述模制层上并且包括第二介电材料主体和再分布布线，所述第二再分布层的所述再分布布线包括位于所述第二介电材料主体内的导电图案层；以及第三半导体芯片，所述第三半导体芯片位于所述第二再分布层上。所述第二再分布层的所述再分布布线电连接到所述导电柱。所述第三半导体芯片具有面向所述第二再分布层并且电连接到所述第二再分布层的所述再分布布线的芯片焊盘。当在俯视图中观察时，所述第三半导体芯片与所述第二半导体芯片和所述导电柱交叠。
此外，根据本发明构思，提供了一种半导体封装件，所述半导体封装件包括：第一层，所述第一层包括第一半导体芯片；第二层，所述第二层堆叠在所述第一层上并包括第二半导体芯片；以及模制层，所述模制层包封所述第二半导体芯片；第三层，所述第三层堆叠在所述第二层上并包括第三半导体芯片；第一再分布层，所述第一再分布层布置在所述第一层和所述第二层之间，所述第一再分布层包括第一介电材料主体和再分布布线，所述第一再分布层的所述再分布布线包括位于所述第一介电材料主体内的导电图案层；第二再分布层，所述第二再分布层布置在所述第二层和所述第三层之间，所述第二再分布层包括第二介电材料主体和再分布布线，所述再分布布线包括位于所述第二介电材料体主内的导电图案层；以及导电柱，所述导电柱竖直地延伸穿过位于所述第二半导体芯片的侧面的所述模制层。当在俯视图中观察时，所述第三半导体芯片与所述第二半导体芯片和所述导电柱交叠。所述模制层夹在所述第一介电材料主体和所述第二介电材料主体之间。所述第二再分布层的所述再分布布线将所述第三半导体芯片电连接到所述导电柱，所述第一再分布层的所述再分布布线将所述第一半导体芯片电连接到所述导电柱，并且所述第一再分布层和所述第二再分布层中的一者的再分布布线将所述第二半导体芯片电连接到所述导电柱。
此外，根据本发明构思，提供一种制造半导体封装件的方法，所述方法包括：从包括多个第一半导体芯片的第一衬底获得晶片图，所述晶片图包括坏芯片的坐标；使用所述晶片图将多个第二半导体芯片放置在包括多个正常区域并包括异常区域的第二衬底上，其中，所述异常区域可以对应于所述坏芯片的坐标，其中，所述第二半导体芯片可以放置在相应的正常区域上；在所述第二衬底上形成覆盖所述第二半导体芯片的模制层；在所述模制层的第一表面上形成第一再分布层，所述第一再分布层包括连接到所述第二半导体芯片的多个第一再分布图案；通过将所述第一衬底与所述第一再分布层组合来形成衬底堆叠件；以及切割所述衬底堆叠件以形成彼此分离的多个芯片堆叠件。
附图说明
图1是根据本发明构思的半导体封装件的示例的简化俯视图。
图2是根据本发明构思的沿半导体封装件的示例的图1中的线I-I'截取的截面图。
图3是图2的A部分的放大图。
图4是根据本发明构思的制造半导体封装件的方法的示例的流程图。
图5是根据本发明构思的制造半导体封装件的方法的工艺流程图。
图6A、图6B、图6C、图6D、图6E、图6F、图6G和图6H是半导体封装件在其制造过程中的截面图，并且一起示出了根据本发明构思的制造半导体封装件的方法。
图7是根据本发明构思的采用半导体封装件的电子产品的框图。
图8是根据本发明构思的具有半导体封装件的电子产品的图像传感器芯片的示例的框图。
图9是根据本发明构思的半导体封装件的示例的截面图。
图10是图9的B部分的放大图。
图11、图12和图13是根据本发明构思的半导体封装件的各个示例的截面图。
图14是根据本发明构思的图像传感器模块的截面图。
图15是根据本发明构思的制造半导体封装件的方法的流程图。
图16A、图16B、图16C、图16D、图16E、图16F、图16G、图16H和图16I是在制造工艺的过程中晶片结构的截面图，并且一起示出了根据本发明构思的制造半导体封装件的晶片级方法的示例。
图17A、图17B、图17C、图17D、图17E、图17F和图17G是在制造工艺的过程中晶片结构的截面图，并且一起示出了根据本发明构思的制造半导体封装件的晶片级方法的示例。
图18A和图18B是在制造工艺的过程中晶片结构的截面图，并且示出了根据本发明构思的制造半导体封装件的晶片级方法的另一示例。
具体实施方式
现在将结合附图详细描述根据本发明构思的半导体封装件及其制造方法的示例。在本公开中，序数，例如“第一”、“第二”、“第三”等，仅用于描述的目的，以在给定示例中区分一个相似元件与另一个相似元件。因此，在各个示例中可以不同地使用序数，并且不具体将本发明构思限制为如下文所公开的那样。
在图1至图3中示出了半导体封装件ST的第一示例。
参考图1和图2，半导体封装件ST可以包括第一再分布层110、第一半导体芯片10、金属柱125、模制层120、第二再分布层130和第二半导体芯片20。
第一再分布层110可以包括多个第一介电层111、多个第一再分布图案113和多个第一连接焊盘115。
第一再分布图案113可以设置在第一介电层111之间，并且可以包括竖直地延伸穿过第一介电层111的通路段和沿着第一介电层111的表面延伸的线段。在不同水平高度的第一再分布图案113可以彼此电连接。第一再分布图案113可以电连接到第一半导体芯片10的芯片焊盘11。第一再分布图案113可以包括施加电信号的信号线和施加接地电压或电源电压的电源线。
第一连接焊盘115可以设置在第一再分布层110的底表面上，并且第一介电层111可以在其上设置有暴露第一连接焊盘115的下钝化层。下钝化层可以包括与第一介电层111的介电材料不同的介电材料。第一连接焊盘115上可以附着有外部连接端子150，例如焊球或焊料凸块。例如，第一再分布层110可以在其底表面上设置有构成球栅阵列(BGA)的外部连接端子150。外部连接端子150可以通过第一再分布层110电连接到第一半导体芯片10和金属柱125。
第一半导体芯片10可以设置在第一再分布层110的中心部分上。第一半导体芯片10可以在其底表面上包括芯片焊盘11。芯片焊盘11可以电连接到第一再分布层110，并且可以向/从第一半导体芯片10(第一半导体芯片10的集成电路)输入/输出电信号。芯片焊盘11的布置和尺寸可以取决于第一半导体芯片10的器件特性和类型。
第一半导体芯片10可以是计算和处理数据的逻辑芯片，该逻辑芯片可以是中央处理单元(CPU)或图像信号处理芯片。或者，第一半导体芯片10可以是存储数据的存储芯片，该存储芯片可以是动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、闪存芯片、PRAM芯片、RRAM芯片、FeRAM芯片或MRAM芯片。
金属柱125可以围绕第一半导体芯片10设置在第一再分布层110上。金属柱125可以电连接到第一再分布图案113中的选定的一些第一再分布图案。
每个金属柱125可以具有圆柱形状并且长度大于第一半导体芯片10的厚度。在这种情况下，金属柱125的顶表面的水平高度可以比第一半导体芯片10的顶表面的水平高度高。例如，每个金属柱125可以具有约100μm至约150μm的长度，并且还具有约5μm至约10μm的直径。
金属柱125可以包括例如铜(Cu)或其合金。在本说明书中，铜合金是指与极少量的C、Ag、Co、Ta、In、Sn、Zn、Mn、Ti、Mg、Cr、Ge、Sr、Pt、Mg、Al和Zr中的一种或更多种混合的铜。
模制层120可以设置在第一再分布层110上以覆盖第一半导体芯片10的顶表面。模制层120可以填充金属柱125之间的间隙。模制层120可以包括介电聚合物，诸如环氧模制化合物(EMC)。模制层120可以比第一半导体芯片10厚，并且可以具有与金属柱125的顶表面共面的顶表面。
第二再分布层130可以设置在模制层120上并且可以电连接到金属柱125。第二再分布层130可以包括多个第二介电层131和多个第二再分布图案133。第二介电层131可以覆盖模制层120的整个表面，第二再分布图案133可以设置在第二介电层131之间以及第二介电层131和模制层120之间。第二再分布图案133可以包括竖直延伸穿过第二介电层131的通路段和沿第二介电层131的表面延伸的线段。在不同水平高度的第二再分布图案133可以彼此电连接。
第二再分布图案133的一些部分可以由第二介电层131暴露并且被用作连接焊盘。例如，第二再分布层130可以在其最上层包括第二连接焊盘135。第二再分布层130的第二连接焊盘135可以与设置在第二再分布层130上的第二半导体芯片20的芯片焊盘21相对应地设置。第二连接焊盘135的布置和尺寸可以与设置在第二再分布层130上的第二半导体芯片20的芯片焊盘21的布置和尺寸基本相同。第二连接焊盘135可以包括金属。例如，第二连接焊盘135可以由铜(Cu)、镍(Ni)、钴(Co)、钨(W)、钛(Ti)或锡(Sn)或此种金属的合金形成。
第二半导体芯片20可以设置在第二再分布层130上，并且通过第二再分布层130电连接到金属柱125。第二半导体芯片20可以通过第二再分布层130、金属柱125和第一再分布层110电连接到第一半导体芯片10。
第二半导体芯片20的功能可以与第一半导体芯片10的功能不同。例如，当第一半导体芯片10是逻辑芯片时，第二半导体芯片20可以是存储芯片，反之亦然。或者，第二半导体芯片20的功能可以与第一半导体芯片10的功能相同。
当在俯视图中观察时，第二半导体芯片20可以与金属柱125和第一半导体芯片10交叠。第二半导体芯片20和模制层120可以在相互交叉(例如，相互垂直)的第一水平方向和第二水平方向上具有基本相同的宽度。例如，第二半导体芯片20的侧表面可以与模制层120的侧表面竖直地对齐并且基本上共面。
如上所述，第二半导体芯片20的芯片焊盘21可以与第二再分布层130的第二连接焊盘135相对应地设置，并且可以具有与第二再分布层130的第二连接焊盘135的尺寸和布置基本相同的尺寸和布置。第二半导体芯片20的芯片焊盘21可以直接连接到第二再分布层130的第二连接焊盘135。
第二半导体芯片20的底表面可以接触第二再分布层130的第二介电层131，并且第二半导体芯片20的芯片焊盘21可以接触第二再分布层130的第二连接焊盘135。第二半导体芯片20的芯片焊盘21可以包括金属。例如，芯片焊盘21可以由铜(Cu)、镍(Ni)、钴(Co)、钨(W)、钛(Ti)或锡(Sn)或者这些金属之一的合金形成。
参考图3，钝化层可以设置在第一半导体芯片10的底表面上，并且可以具有暴露相应的芯片焊盘11的开口。第一半导体芯片10的芯片焊盘11可以连接到第一半导体芯片10的通路段。第一再分布图案113可以从芯片焊盘11朝向第一半导体芯片10的周边延伸并且超出第一半导体芯片10的侧表面。
金属柱125可以设置在第一再分布图案113上，并且金属晶种图案和金属阻挡图案121可以设置在每个金属柱125和相应的第一再分布图案113之间。金属阻挡图案121可以包括双层材料或化合物，所述双层材料或化合物包括从由钛、氮化钛、钽、氮化钽、钌、钴、锰、氮化钨、镍、硼化镍和钛/氮化钛组成的组中选择的材料。金属晶种图案可以是铜(Cu)的图案或包括铜(Cu)的图案。
图4的流程图和图5的工艺流程图示出了根据本发明构思的制造半导体封装件的方法。
参考图4和图5，准备其上形成有多个第一半导体芯片10的第一衬底W1(S1)。这些第一半导体芯片10可以形成为多行和多列，即，第一半导体芯片的二维阵列形成在第一衬底W1上。第一半导体芯片10可以包括正常工作的良好芯片和异常工作的坏芯片10NG。
可以对每个第一半导体芯片10执行电测试，然后可以将第一半导体芯片10的测试结果存储为晶片图(S2)。晶片图可以具有关于第一半导体芯片10的坐标和缺陷的信息。至少，晶片图包含可以确定任何坏芯片10NG的位置所依据的信息。
准备其上形成有多个第二半导体芯片20的衬底W3，并且对每个第二半导体芯片20执行测试过程。在对第二半导体芯片20执行测试过程之后，沿着划线道对衬底W3进行划片以将第二半导体芯片20彼此分开。
第二半导体芯片20可以以多行和多列二维地布置在第二衬底W2上(S3)。第二半导体芯片20可以通过粘合剂附着到第二衬底W2。从对第一衬底W1的测试过程获得的晶片图用于将第二半导体芯片20布置在第二衬底W2上。在某些示例中，第二半导体芯片20可以设置在第二衬底W2的与被确定为良好的第一半导体芯片10的坐标对应的位置上。无第二半导体芯片20设置在与被确定为坏的第一半导体芯片10的坐标对应的位置上，即，这些位置留空。
在第二衬底W2上形成再分布层(S4)。围绕每个第二半导体芯片20形成连接到再分布层的金属柱125(S5)。
通过将第一衬底W1结合到其上形成有再分布层和金属柱125的第二衬底W2来形成衬底堆叠件WS(S6)。当第一衬底W1结合到第二衬底W2时，在被确定为坏的第一半导体芯片10下方不存在第二半导体芯片20。第一衬底W1与第二衬底W2的结合通过再分布层和金属柱125将被确定为良好的第一半导体芯片10电连接到第二半导体芯片20。
随后，可以沿着衬底堆叠件WS的划线道执行划片(例如，切割)过程，从而形成彼此分离的芯片堆叠件ST或半导体封装件(S7)。
根据制造方法的该示例的方面，无第二半导体芯片20布置在第二衬底W2的与在第一衬底W1上存在的坏芯片10NG的坐标对应的位置上。因此，防止被确定为良好的第二半导体芯片20由于在第一衬底W1上存在的坏芯片10NG而被浪费。因此，根据本发明构思的制造半导体封装件的方法可以提供高制造良率。
在图6A至图6H中也示出了根据本发明构思的制造半导体封装件的方法的示例。
参考图6A，可以准备其上形成有第一半导体芯片10的第一衬底W1。第一衬底W1可以包括在其上形成有第一半导体芯片10的芯片区域和围绕芯片区域的划线道区域SL。第一半导体芯片10可以以多行和多列二维地布置。第一半导体芯片10可以由划线道区域SL围绕。
第一半导体芯片10可以是存储芯片，诸如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、NAND闪存或RRAM(电阻随机存取存储器)芯片。
或者，第一半导体芯片10可以是逻辑芯片，诸如MEMS(微机电系统)器件、光电器件、CPU(中央处理单元)、GPU(图形处理单元)、移动应用或DSP(数字信号处理器)芯片。
每个第一半导体芯片10可以在其底表面上包括芯片焊盘11。如上面参考图4和图5所述的，第一衬底W1可以经历电测试以制备具有被确定为坏的第一半导体芯片10的坐标数据的晶片图。
参考图6B，可以在第二衬底W2上形成第一再分布层110。粘合剂层TP可以布置在第二衬底W2和第一再分布层110之间。
在某些示例中，第二衬底W2被确定为如下面将描述的具有将设置第二半导体芯片20的正常区域G以及不设置半导体芯片20的异常区域NG。正常区域G和异常区域NG的坐标可以由从第一衬底W1获得的晶片图提供。
第一再分布层110的形成可以包括：形成第一介电层111；在第一介电层111上形成第一再分布图案113；形成覆盖第一再分布图案113的其他第一介电层111；以及形成连接到第一再分布图案113的第一连接焊盘。
当形成第一再分布层110时，可以在正常区域G和异常区域NG二者上形成第一再分布图案113。第一再分布图案113的形成可以包括：在具有通孔的第一介电层111上形成金属晶种层；在金属晶种层上形成光刻胶图案(未示出)；通过对由光刻胶图案暴露的金属晶种层执行镀覆工艺来形成金属图案；以及使用金属图案作为蚀刻掩模来选择性地蚀刻金属晶种层。金属晶种层可以通过膜沉积工艺(诸如电镀、无电镀覆或溅射)形成。金属晶种层可以由例如铬(Cr)、钛(Ti)、铜(Cu)、镍(Ni)或锡(Sn)或者这些金属之一的合金形成。
参考图6C，可以在正常区域G和异常区域NG中的每一个上形成金属柱125，以电连接到第一再分布层110。
金属柱125的形成可以包括：形成具有部分地暴露第一再分布层110的开口的掩模图案(未示出)；执行电镀工艺以用金属材料填充开口；以及去除掩模图案。晶种层可以在形成金属柱125之前形成，以便位于第一再分布层110和每个金属柱125之间。
金属柱125可以从开口的底板形成，并且可以具有圆柱形状或平行六面体形状，例如方柱形状。金属柱125可以由例如铜(Cu)、钴(Co)、铬(Cr)、，钛(Ti)、镍(Ni)或锡(Sn)或者这些金属之一的合金形成。在某些示例中，金属柱125在正常区域G和异常区域NG上具有相同的规则布置和结构。
参考图6D，可以在第一再分布层110上设置第二半导体芯片20。第二半导体芯片20可以通过焊球连接到第一再分布层110。第二半导体芯片20可以与第一半导体芯片10相同，或者可以具有与第一半导体芯片10的功能不同的功能。每个第二半导体芯片20可以在其底表面上包括芯片焊盘21。例如，第二半导体芯片20可以以芯片焊盘21面向第二衬底W2的方式定向。第二半导体芯片20的顶表面的水平高度可以低于金属柱125的顶表面的水平高度。
如上参考图4和图5所述的，第二半导体芯片20可以是一个个地从第三衬底W3分离的裸芯片并且被确定为是良好的(第三衬底W3上的通过了电测试的裸芯片)。被确定为良好的第二半导体芯片20可以以多行和多列二维地布置。
在某些示例中，如上面参考图4和图5所述的，从第一衬底W1获得的晶片图可以用于将第二半导体芯片20放置在第一再分布层110上。例如，第二半导体芯片20可以附着到第二衬底W2的相应的正常区域G，而第二衬底W2的异常区域NG可以留空。
返回参考图6E，可以在第二衬底W2上形成模制层120。模制层120可以形成得足够厚以覆盖所有第二半导体芯片20。因此，模制层120的顶表面的水平高度可以比第二半导体芯片20的顶表面的水平高度高。模制层120可以暴露金属柱125的顶表面。例如，模制层120的顶表面可以位于与金属柱125的顶表面的水平高度基本相同的水平高度。模制层120可以由介电聚合物(例如环氧类聚合物)形成。
参考图6F，可以在模制层120的顶表面上形成第二再分布层130。
第二再分布层130的形成可以包括：在模制层120上形成第二介电层131；形成延伸穿过第二介电层131并暴露金属柱125的通孔；以及形成填充通孔并延伸到第二介电层131的顶表面上的第二再分布图案133。
第二介电层131可以形成为覆盖模制层120的整个表面。第二介电层131可以由与模制层120的介电材料不同的介电材料形成，该不同的介电材料可以包括氧化硅层、氮化硅层或氮氧化硅层。
第二再分布图案133可以通过膜沉积工艺(诸如电镀、无电镀覆或溅射)形成，并且与第一再分布图案113类似，第二再分布图案133可以均包括晶种层和金属图案。第二再分布图案133的在第二再分布层130的最上层处的部分可以通过第二介电层131暴露。
第二连接焊盘135可以由第二再分布图案133的暴露部分形成。第二连接焊盘135的顶表面可以与第二介电层131的顶表面基本上共面。第二连接焊盘135可以包括金属材料，例如铜(Cu)或铜合金。
每个第二连接焊盘135可以包括顺序堆叠的金属阻挡图案和金属晶种图案。金属阻挡图案可以包括双层材料或化合物，它们包括从由钛、氮化钛、钽、氮化钽、钌、钴、锰、氮化钨、镍、硼化镍或钛/氮化钛组成的组中选择的材料。金属晶种图案可以是铜(Cu)的图案或包括铜(Cu)的图案。
参考图6G，可以结合第一衬底W1和包括第二半导体芯片20的第二衬底W2以形成衬底堆叠件。第一衬底W1可以设置在第二衬底W2上，使得第二连接焊盘135面向形成在第一衬底W1上的第一半导体芯片10的芯片焊盘11。
在第一半导体芯片10的芯片焊盘11与第二连接焊盘135接触之后，可以执行热压工艺以将第一衬底W1和第二衬底W2彼此结合。热压工艺可以允许芯片焊盘11和第二连接焊盘135的铜原子相互扩散，以消除芯片焊盘11和第二连接焊盘135之间的边界。在这种情况下，芯片焊盘11和第二连接焊盘135可以形成为单个主体。
被确定为良好的第一半导体芯片10可以通过金属柱125以及第一再分布层110和第二再分布层130连接到第二半导体芯片20。被确定为坏的第一半导体芯片10可以连接到第二再分布层130，但不连接到第二半导体芯片20。
参考图6H，衬底堆叠件可以经历沿着衬底堆叠件的划线道执行的切割工艺，从而可以形成一个个彼此分离的芯片堆叠件ST或半导体芯片。切割工艺可以使用锯轮(圆锯片)或激光。每个分离的芯片堆叠件ST可以包括堆叠的第一半导体芯片10和第二半导体芯片20。
分离的芯片堆叠件ST可以包括由被确定为坏的第一半导体芯片10组成的坏芯片“堆叠件”STng。因为坏芯片堆叠件STng不包括被确定为良好的第二半导体芯片20，所以被确定为良好的第二半导体芯片20未被浪费。
在对衬底堆叠件执行切割工艺之前，可以在第一再分布层110下方附着外部连接端子150。外部连接端子150可以是焊球或凸块。当在俯视图中观察时，外部连接端子150中的选定的一些外部连接端子150设置在第二半导体芯片20周围。
图7示出了根据本发明构思的电子产品的示例。电子产品包括半导体封装件ST和图像处理装置50。
半导体封装件ST可以是具有与上面参考图1至图3描述的特征类似的特征的半导体封装件。半导体封装件ST可以通过与上面参考图4至图6H所述的方法类似的方法制造。半导体封装件ST可以包括第一半导体芯片10(例如，将在下文中提到的存储芯片)、第二半导体芯片20(例如，将在下文中提到的逻辑芯片)、以及图像传感器芯片30。在某些示例中，存储芯片10、逻辑芯片20和图像传感器芯片30沿与参考平面垂直的方向堆叠。稍后将参考图9至图13描述半导体封装件ST的各种示例。
图像传感器芯片30可以包括由多个单位像素组成的像素阵列，并且可以输出像素信号。
逻辑芯片20可以电连接到存储芯片10和图像传感器芯片30。逻辑芯片20可以被配置为处理从图像传感器芯片30输出的像素信号。逻辑芯片20可以包括模数转换器(ADC)。图像处理装置50可以接收在逻辑芯片20中处理后的图像信号。
从图像传感器芯片30的像素阵列输出的像素信号可以被传送到逻辑芯片20的IC的多个模数转换器(ADC)。在逻辑芯片20中处理的像素信号可以存储在存储芯片10的IC的存储单元阵列中。
图像处理装置50可以包括至少一个图像信号处理器(ISP)51和后处理器53。图像处理装置50可以被配置成使得由图像传感器芯片30捕获的图像可以输出为在显示器(未示出)上的预览，并且当用户输入捕获命令时，由图像传感器芯片30捕获的图像可以存储在存储芯片10中。
后处理器53可以被配置为对从由图像传感器芯片30捕获的图像转换的数字图像信号执行各种操作。例如，后处理器53可以执行不由图像信号处理器51执行的用于对比度改善、清晰度增强、噪声消除等的各种后处理算法。可以将来自后处理器53的输出提供给视频编解码器处理器(未示出)，并且在视频编解码器处理器中处理的图像可以在显示器(未示出)上输出或存储在存储芯片10中。
如在本发明构思的领域中传统的，执行图像处理装置50的功能的块由包括固件和/或软件的微处理器、微控制器等(例如，一个或更多个编程的微处理器和相关电路)物理地实现。微处理器、微控制器等的电路可以实施在一个或更多个半导体芯片中，或者实施在诸如印刷电路板等的衬底支撑件上。构成块的电路可以由处理器实现或由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合实现。在不脱离本发明构思的范围的情况下，示例的每个块可以在物理上分成两个或更多个交互且分立的块。同样地，在不脱离本发明构思的范围的情况下，可以将块物理地组合成更复杂的块。
图8示出了根据本发明构思的图7的电子产品的图像传感器芯片30的示例。
参考图8，该示例的图像传感器芯片30包括有源像素传感器阵列(APS)1、行译码器2、行驱动器3、列译码器4、定时发生器5、相关双采样器(CDS)6、模数转换器(ADC)7和输入/输出缓冲器(I/O缓冲器)8。
有源像素传感器阵列1可以包括二维布置的多个单位像素，每个单位像素被配置为将光信号转换为电信号。有源像素传感器阵列1可以由诸如来自行驱动器3的像素选择信号、复位信号和电荷转移信号之类的多个驱动信号驱动。转换后的电信号可以提供给相关双采样器6。
行驱动器3可以根据从行译码器2获得的译码结果向有源像素传感器阵列1提供用于驱动若干单位像素的若干驱动信号。在单位像素以矩阵布置的情况下，可以为各行提供驱动信号。
定时发生器5可以向行译码器2和列译码器4提供定时和控制信号。
相关双采样器(CDS)6可以接收在有源像素传感器阵列1中生成的电信号，并保持和采样所接收的电信号。相关双采样器6可以执行双采样操作以对电信号的特定噪声电平和信号电平进行采样，然后输出对应于噪声电平和信号电平之间的差的差值电平。
模数转换器(ADC)7可以将对应于从相关双采样器6接收的差值电平的模拟信号转换为数字信号，然后输出转换后的数字信号。
输入/输出缓冲器8可以锁存数字信号，然后响应于从列译码器4获得的译码结果，将锁存的数字信号顺序输出到图像信号处理器(未示出)。
图9和图10示出了根据本发明构思的半导体封装件ST的示例。
参考图9和图10，半导体封装件ST可以包括位于封装件的第二层或中间层中的逻辑芯片20、位于封装件的第一层或下层中的存储芯片10、位于第三层或上层中的图像传感器芯片30、第一再分布层110、第二再分布层130、以及第一模制层120和第二模制层140。第一模制层120可以与逻辑芯片20构成封装件的第二层。第二模制层140可以与存储芯片10构成封装件的第一层。第一再分布层110可以设置在逻辑芯片20和存储芯片10之间，即，在封装件的第一层和第二层之间。第二再分布层130可以设置在图像传感器芯片30和逻辑芯片20之间，即，在封装件的第二层和第三层之间。
如上所述，第一再分布层110可以包括多个第一介电层111和多个第一再分布图案113。
逻辑芯片20可以具有面向相反方向的顶表面和底表面。多个芯片焊盘21可以设置在逻辑芯片20的底表面上。例如，逻辑芯片20可以以其底表面面向第一再分布层110来定向，逻辑芯片20的芯片焊盘21可以连接到第一再分布层110的第一再分布图案113。逻辑芯片20的芯片焊盘21可以由金属(例如，铝(Al)或铜(Cu))形成或包括金属(例如，铝(Al)或铜(Cu))。
存储芯片10可以具有面向彼此的顶表面和底表面，多个芯片焊盘11可以设置在存储芯片10的顶表面上。例如，存储芯片10可以以其顶表面面向第一再分布层110来定向，存储芯片10的芯片焊盘11可以连接到第一再分布层110的第一再分布图案113。存储芯片10可以包括集成在硅衬底上的存储单元阵列，芯片焊盘11可以连接到存储单元阵列。存储芯片10的芯片焊盘11可以由金属(例如，铝(Al)或铜(Cu))形成或包括金属(例如，铝(Al)或铜(Cu))。
覆盖逻辑芯片20的第一模制层120还可以在第一再分布层110和第二再分布层130之间延伸。第一模制层120可以设置在第一再分布层110的顶表面上，并且可以覆盖逻辑芯片20的侧表面和顶表面。第一模制层120可以填充金属柱125之间的间隙，并且其厚度可以与每个金属柱125的长度基本相同。第一模制层120可以由介电聚合物(诸如环氧模制化合物)形成。
金属柱125可以设置在逻辑芯片20的周围(即，侧面)，并且可以将第一再分布层110和第二再分布层130彼此电连接。金属柱125可以竖直地延伸穿过第一模制层120，并且其顶表面可以与第一模制层120的顶表面共面。金属柱125的底表面可以与第一再分布层110的第一再分布图案接触。因此，金属柱125可以延伸穿过封装件的第二层。在该示例中，金属柱125被示出为延伸到第一再分布层110中，但是本发明构思不限于此。
第一再分布层110可以在其底表面上设置有第二模制层140，第二模制层140覆盖存储芯片10的侧表面但不覆盖存储芯片10的底表面。第二模制层140可以防止记忆芯片10因外部冲击、湿气或其他外力或环境条件而受损。第二模制层140可以由介电聚合物(诸如环氧模制化合物)形成。
第二模制层140的热导率可以小于存储芯片10的热导率。例如，第二模制层140可以具有约0.88W/mK的热导率。因为第二模制层140不覆盖存储芯片10的底表面，所以当半导体封装件ST操作时，从存储芯片10产生的热可以通过存储芯片10的硅衬底容易地向外排出。
第二再分布层130可以设置在第一模制层120上。如上所述，第二再分布层130可以包括多个第二介电层131、多个第二再分布图案133和多个第二连接焊盘135。可以将第二再分布图案133中的选定的一些第二再分布图案133连接到金属柱125。
第二连接焊盘135可以设置在第二再分布图案133中的其他第二再分布图案上，并且可以通过第二介电层131暴露。
图像传感器芯片30可以设置在第二再分布层130上。图像传感器芯片30可以包括以多行和多列二维布置的多个单位像素。图像传感器芯片30的单位像素可以输出从入射光转换的电信号。
当在俯视图中观察时，图像传感器芯片30的尺寸可以大于逻辑芯片20的尺寸和存储芯片10的尺寸。例如，图像传感器芯片30在一个方向上的宽度可以大于逻辑芯片20和存储芯片10在一个方向上的宽度。
图像传感器芯片30的侧表面可以与第一模制层120和第二模制层140的侧表面基本上共面。在这种情况下，当在俯视图中观察时，图像传感器芯片30可以与逻辑芯片20和金属柱125交叠。
图像传感器芯片30可以具有面向相反方向的顶表面和底表面。图像传感器芯片30可以以其底表面面向第二再分布层130来定向，并且入射光可以照射图像传感器芯片30的顶表面。
图像传感器芯片30可以在其顶表面上包括结合焊盘37，并且在其底表面上还包括芯片焊盘35。芯片焊盘35可以接触第二再分布层130的第二连接焊盘135。
芯片焊盘35可以包括与第二再分布层130的第二连接焊盘135的金属材料相同的金属材料。例如，芯片焊盘35可以由铜(Cu)形成或包括铜(Cu)。
图像传感器芯片30可以通过金属柱125以及第一再分布层110和第二再分布层130电连接到逻辑芯片20和存储芯片10。
参考图10，图像传感器芯片30可以包括光电转换层31、读出电路层32、滤色器层33和微透镜阵列34。
当在横截面中观察时，光电转换层31可以设置在读出电路层32和滤色器层33之间。当在横截面中观察时，滤色器层33可以设置在光电转换层31和微透镜阵列34之间。
光电转换层31可以包括半导体衬底1s和设置在半导体衬底1s中的光电二极管PD。半导体衬底1s可以具有第一表面1a(或前表面)和背离第一表面1a的第二表面1b(或后表面)。光电二极管PD可以是掺杂有杂质的杂质区，该杂质具有与半导体衬底1s的第一导电类型相反的第二导电类型(例如，n型)。光电二极管PD可以将外部入射光转换成电信号。
读出电路层32可以设置在半导体衬底1s的第一表面1a上。读出电路层32可以包括连接到光电转换层31的读出电路(例如，由MOS晶体管组成的电路)。读出电路层32可以数字处理在光电转换层31中转换的电信号。例如，第一半导体衬底1s的第一表面1a上可以设置有MOS晶体管和连接到MOS晶体管的连接线CL。连接线CL可以跨层间介电层ILD堆叠，并且接触插塞可以连接位于不同水平高度的连接线CL。
读出电路层32可以在其底表面上包括芯片焊盘35。芯片焊盘35的底表面可以与层间介电层ILD的底表面基本上共面。
芯片焊盘35的底表面可以接触第二再分布层130的第二连接焊盘135，并且读出电路层32的层间介电层ILD可以接触第二再分布层130的第二介电层131。
图像传感器芯片30的芯片焊盘35和第二再分布层130的第二连接焊盘135可以包括相同的金属材料，并且可以共同形成单个主体而在它们之间没有边界。
滤色器层33可以设置在半导体衬底1s的第二表面1b上。滤色器层33可以包括与光电二极管PD对应的滤色器CF。
微透镜阵列34可以设置在滤色器层33上。微透镜阵列34可以包括多个微透镜ML，外部入射光通过所述多个微透镜ML而聚焦(即，集中)。微透镜ML可以以多行和多列二维地布置，并且与光电二极管PD对应地设置。
图11至图13示出了根据本发明构思的半导体封装件的其他示例。为了简洁起见，将省略这些示例的与由上述示例的特征类似的(如由相同的附图标记所指示的)特征的详细描述，并且将主要描述它们之间的差异。
参考图11，逻辑芯片20可以设置在第一再分布层110和第二再分布层130之间，并且第二再分布层130可以设置在逻辑芯片20和图像传感器芯片30之间。
逻辑芯片20的芯片焊盘21可以连接到第二再分布层130的第二再分布图案133。逻辑芯片20的芯片焊盘21的顶表面可以与第一模制层120的顶表面基本上共面，逻辑芯片20的底表面可以与第一模制层120的底表面基本上共面。第一模制层120可以填充逻辑芯片20的芯片焊盘21之间的间隙。
存储芯片10的芯片焊盘11可以连接到第一再分布层110的第一再分布图案113。第二模制层140的顶表面可以与存储芯片10的芯片焊盘11的顶表面基本上共面。第二模制层140可以填充存储芯片10的芯片焊盘11之间的间隙。
参考图12，第一再分布层110可以设置在逻辑芯片20和存储芯片10之间，并且连接端子55可以用于将存储芯片10安装在第一再分布层110上。存储芯片10的宽度可以小于逻辑芯片20的宽度。
连接端子55可以是导电凸块、导电柱、焊球或它们的组合。连接端子55可以包括从由铜、锡和铅组成的组中选择的至少一种材料。
底填充层60可以布置在存储芯片10和第一再分布层110之间。底填充层60可以填充连接端子55之间的间隙。底填充层60可以包括热固性树脂或光固化树脂。底填充层60还可以包括无机填料或有机填料。
参考图13，第一逻辑芯片20a和第二逻辑芯片20b可以设置在第一再分布层110的中心部分上，并且金属柱125可以设置为围绕第一再分布层110的中心部分。
第一模制层120可以覆盖第一逻辑芯片20a和第二逻辑芯片20b的顶表面和侧表面。第一逻辑芯片20a和第二逻辑芯片20b可以通过第一再分布层110的第一再分布图案113电连接到金属柱125。
第一再分布层110可以在其上设置有第一存储芯片10a和第二存储芯片10b，第一存储芯片10a和第二存储芯片10b相应地面向第一逻辑芯片20a和第二逻辑芯片20b。
第一存储芯片10a和第二存储芯片10b可以通过第一再分布层110的第一再分布图案113电连接到金属柱125以及第一逻辑芯片20a和第二逻辑芯片20b。第一存储芯片10a和第二存储芯片10b中的一个存储芯片可以是不与金属柱125、第一逻辑芯片20a或第二逻辑芯片20b电连接的虚设芯片。
图14示出了根据本发明构思的图像传感器模块(在下文中称为图像传感器封装件1000)的示例。
参考图14，图像传感器封装件1000可以包括封装衬底500和在图1、图9、图11、图12和图13中示出并在上面参考图1、图9、图11、图12和图13描述的半导体封装件ST中的任何一个。
半导体封装件ST可以通过粘合剂附着到封装衬底500。封装衬底500可以是印刷电路板、柔性衬底或带衬底。例如，封装衬底500可以是柔性印刷电路板、刚性印刷电路板或它们的组合，这些板均包括一层或更多层的绝缘体和形成在其中的内部电线。
封装衬底500可以具有面向相反方向的顶表面和底表面，并且可以包括结合焊盘512、外部连接焊盘514和内部电线522。结合焊盘512可以布置在封装衬底500的顶表面上，外部连接焊盘514可以布置在封装衬底500的底表面上。结合焊盘512可以通过内部电线522电连接到外部连接焊盘514。外部连接端子550可以附着到外部连接焊盘514。外部连接端子550可以布置为构成球栅阵列(BGA)。
结合线W可以将封装衬底500的结合焊盘512连接到图像传感器芯片30的上导电焊盘。图像传感器封装件1000可以通过结合线W电连接到封装衬底500。
固定器520可以设置在封装衬底500上。固定器520可以与半导体封装件ST间隔开。固定器520可以通过粘合剂附着到封装衬底500。固定器520可以在半导体封装件ST的周围并且可以具有中空结构。固定器520可以由诸如聚酰胺的聚合材料形成。
透明盖530可以由固定器520支撑而与图像传感器芯片30竖直地间隔开。透明盖530可以由透明玻璃或塑料形成。透明盖530和半导体封装件ST可以彼此间隔开，其间留有空的空间S。
图15的流程图以及图16A至16I的相应截面图示出了根据本发明构思的制造半导体封装件的方法的示例。
参考图15和图16A，可以准备包括多个第一半导体芯片的第一衬底W1(S10)。在某些示例中，第一半导体芯片是上面参考图9描述的类型的图像传感器芯片。例如，第一衬底W1包括以多行和多列布置的图像传感器芯片。如上所述，图像传感器芯片可以均包括光电转换层、读出电路层和微透镜阵列。图像传感器芯片还可以均在其底表面上包括芯片焊盘35。
在准备第一衬底W1之后，每个第一半导体芯片(或图像传感器芯片)可以经历电测试以制备具有与被确定为坏的第一半导体芯片(或图像传感器芯片)的坐标有关的信息的晶片图(S20)。
参考图15和图16B，可以使用从对第一衬底W1的测试过程获得的晶片图将第二半导体芯片放置在第二衬底W2上(S30)。
在某些示例中，第二半导体芯片是上面参考图9描述的存储芯片或逻辑芯片。下面将描述其中第二衬底W2上设置有存储芯片10作为第二半导体芯片的示例。
存储芯片10设置在第二衬底W2的与被确定为良好的图像传感器芯片的坐标对应的位置上。无存储芯片10设置在与被确定为坏的图像传感器芯片的坐标对应的位置上，即，此种位置可以留空。在这种情况下，第二衬底W2包括设置有存储芯片10的正常区域G和不设置存储芯片10的异常区域NG，并且在每个正常区域G上设置至少一个存储芯片10。
每个存储芯片10可以在其底表面上包括芯片焊盘11，并且存储芯片10可以附着到第二衬底W2，使得芯片焊盘11面向第二衬底W2。
参考图15和图16C，在第二衬底W2上，形成第一模制层120以覆盖多个存储芯片10(S40)。第一模制层120可以填充存储芯片10之间的间隙，并且可以覆盖存储芯片10的顶表面。
参考图15和图16D，从第一模制层120去除第二衬底W2(S50)。去除第二衬底W2可以暴露存储芯片10的芯片焊盘11。
在第一模制层120的底表面和存储芯片10的底表面上形成第一再分布层110(S60)。
第一再分布层110的形成可以包括形成第一介电层111和形成第一再分布图案113。第一再分布图案113可以形成在正常区域G和异常区域NG二者上。
第一再分布图案113可以在每个正常区域G上连接到存储芯片10的芯片焊盘11，并且可以在每个异常区域NG上被视为虚设图案。
参考图15和图16E，在第一再分布层110上形成金属柱125(S70)。
金属柱125的形成可以包括：在第一再分布层110上形成具有部分地暴露第一再分布图案113的开口的掩模图案；然后执行电镀工艺以用导电材料填充开口。金属柱125可以形成在正常区域G和异常区域NG二者之上。
在某些示例中，在每个正常区域G的边缘上和在每个异常区域NG的边缘上形成金属柱125。例如，当在俯视图中观察时，金属柱125可以形成在每个存储芯片10周围。
参考图15和图16F，从第一衬底W1获得的晶片图可以用于在第一再分布层110上提供第三半导体芯片(S80)。
在某些示例中，第三半导体芯片是上面参考图9描述的存储芯片或逻辑芯片。下面将描述其中第二衬底W2上设置有逻辑芯片20作为第三半导体芯片的示例。
每个逻辑芯片20可以在其底表面上包括芯片焊盘21，并且芯片焊盘21可以设置为面向第一再分布层110。逻辑芯片20的芯片焊盘21可以电连接到第一再分布层110的第一再分布图案113。逻辑芯片20的顶表面可以低于金属柱125的顶表面。
参考图15和图16G，可以在第一再分布层110上形成第二模制层140以覆盖逻辑芯片20(S90)。
第二模制层140可以形成得足够厚以覆盖金属柱125和逻辑芯片20，然后可以经历研磨工艺以暴露金属柱125的顶表面。
参考图15和图16H，可以在第二模制层140上形成第二再分布层130(S100)。
第二再分布层130可以包括第二介电层131和第二再分布图案133。第二再分布层130的第二再分布图案133可以电连接到金属柱125并且可以在逻辑芯片20上方延伸。第二连接焊盘135可以形成在最上面的第二介电层131中，并且第二连接焊盘135的顶表面可以被暴露。
再次参考图15和图16H，可以将第二再分布层130结合到其上包括图像传感器芯片的第一衬底W1(S110)。
如上参考图16A所述的，第一衬底W1可能包括坏的图像传感器芯片。因为使用从第一衬底W1获得的晶片图来设置存储芯片10和逻辑芯片20，所以当将第一衬底W1结合到第二再分布层130时，坏的图像传感器芯片下方既不存在存储芯片10也不存在逻辑芯片20。
第一衬底W1的结合可以包括：将图像传感器芯片的芯片焊盘35放置成与第二再分布层130的第二连接焊盘135接触；然后执行热压工艺。因此，图像传感器芯片的芯片焊盘35可以耦接到第二再分布层130的第二连接焊盘135。热压工艺可以使得图像传感器芯片的每个连接焊盘35和第二再分布层130的相应第二连接焊盘135形成单个主体。
参考图15和图16I，可以沿着划线道区域SL切割第一衬底W1，以使芯片堆叠件ST或半导体封装件彼此分离(S120)。
分离的芯片堆叠件ST可以包括由被确定为坏的图像传感器芯片组成的坏的芯片堆叠件STng。坏的芯片堆叠件STng不包括逻辑芯片20或存储芯片10，因此被确定为良好的逻辑芯片20和存储芯片10都未被浪费。
图17A至17G示出了根据本发明构思的制造半导体封装件的方法的另一示例。
为简洁起见，该方法的该示例的与上面参考图16A至16I描述的特征类似的特征以及由相同的附图标记指定的组件将不再详细描述。将主要描述该示例与图16A至图16I的示例之间的差异。
参考图17A，第二衬底W2包括正常区域G和异常区域NG，异常区域NG与第一衬底W1上的布置有被确定为坏的图像传感器芯片的位置相对应。
存储芯片10可以附着到第二衬底W2的相应的正常区域G。芯片焊盘11可以设置在每个存储芯片10的底表面上，并且存储芯片10的顶表面可以附着到第二衬底W2。
存储芯片10的芯片焊盘11电连接到存储芯片10的集成电路。芯片焊盘11可以突出超过存储芯片10的介电层的顶表面。
参考图17B，第一模制层120可以形成得足够厚以覆盖第二衬底W2上的存储芯片10，然后可以经历研磨工艺以暴露芯片焊盘11的顶表面。
参考图17C，可以在第一模制层120上形成第一再分布层110。如上所述，第一再分布层110可以包括第一介电层111和第一再分布图案113。在每个正常区域G上，第一再分布图案113可以电连接到存储芯片10的芯片焊盘11。
可以在第一再分布层110上形成金属柱125。如上面参考图16E所述，金属柱125可以连接到第一再分布图案113中的选定的一些第一再分布图案113。
参考图17D，在形成金属柱125之后，可以将逻辑芯片20放置在第一再分布层110上。从第一衬底W1获得的晶片图可以用于将逻辑芯片20放置在第一再分布层110上。
每个逻辑芯片20可以在其底表面上包括芯片焊盘21，并且逻辑芯片20可以以其顶表面面向第一再分布层110的方式来定向。逻辑芯片20的芯片焊盘21可以位于比金属柱125的顶表面的水平高度低的水平高度。
参考图17E，可以在第一再分布层110上形成第二模制层140以覆盖逻辑芯片20。第二模制层140可以形成得足够厚以覆盖逻辑芯片20和金属柱125，然后可以经历研磨工艺以暴露金属柱125的顶表面并露出逻辑芯片20的芯片焊盘21。
可以在第二模制层140上形成第二再分布层130。第二再分布层130可以包括第二再分布图案133，第二再分布图案133连接到金属柱125并连接到逻辑芯片20的芯片焊盘21。如上所述，第二再分布层130可以包括第二连接焊盘135。
再次参考图17F，可以将第二再分布层130与包括图像传感器芯片的第一衬底W1结合。因此，图像传感器芯片的芯片焊盘35可以耦接到第二再分布层130的第二连接焊盘135。
参考图17G，可以切割彼此组合的第一衬底W1和第二衬底W2以将芯片堆叠件ST彼此分离。或者，在去除第二衬底W2之后，可以切割第一衬底W1以将芯片堆叠件ST彼此分离。
图18A和图18B示出了根据本发明构思的制造半导体封装件的方法的另一示例中的阶段。
与图17A至图17G的示例的情况一样，为简洁起见，该方法的该示例的与上面参考图16A至16I描述的特征类似的特征以及由相同附图标记指定的组件将不再详细描述。将主要描述该示例与图16A至图16I的示例之间的差异。
参考图18A，可以在第二衬底W2的相应的正常区域G上设置逻辑芯片20，然后可以在逻辑芯片20的底表面上形成第一再分布层110。第一模制层120可以形成为覆盖第一再分布层110上的逻辑芯片20，并且可以在第一模制层120上形成第二再分布层130。在形成第一模制层120之前，可以形成金属柱125以将第一再分布层110和第二再分布层130彼此连接。
在形成第二再分布层130之后，可以将第二再分布层130结合到包括图像传感器芯片的第一衬底W1。因此，图像传感器芯片的芯片焊盘35可以耦接到第二再分布层130的第二连接焊盘135。
参考图18B，在去除第二衬底W2之后，可以将存储芯片10安装在正常区域G上的第一再分布层110上。连接端子可以布置在第一再分布层110和每个存储芯片10之间。此外，可以在每个正常区域G上形成底填充层60，以填充连接端子之间的间隙。
如上所述，在形成底填充层60之后，可以切割第一衬底W1以将芯片堆叠件彼此分离。
根据本发明构思的一些示例实施例，半导体封装件(其可以被称为如上述方法的描述中的芯片堆叠件)可以被配置为使得上芯片通过围绕下芯片提供的金属柱连接到下芯片。因此，下芯片不需要导电连接结构来将下芯片和上芯片彼此电连接。因此，根据本发明构思的半导体封装件(或芯片堆叠件)可以具有高度的电可靠性。
此外，根据本发明构思的半导体封装件(或芯片堆叠件)的制造可以受益于与下芯片相关的高良率。
例如，当在根据本发明构思的制造半导体封装件的方法中将第二半导体芯片设置在第二衬底上时，无第二半导体芯片被放置在与被确定为坏芯片的第一半导体芯片的位置相对应的位置上。因此，当组合第一衬底和第二衬底时，已知为良好的第二半导体芯片未被浪费，如果它们与被确定为坏芯片的第一半导体芯片可操作地相关联，则它们将被浪费。因此，根据本发明构思的制造半导体封装件的方法提供了高制造良率。
最后，尽管上面已经结合本发明构思的各种示例描述了本发明构思，但是本领域技术人员将理解，在不脱离由所附权利要求限定的本发明构思的技术精神和范围的情况下，可以对这些示例进行各种改变和修改。

Claims (25)

1.一种半导体封装件，所述半导体封装件包括：
第一再分布层；
第一半导体芯片，所述第一半导体芯片位于所述第一再分布层上；
模制层，所述模制层位于所述第一再分布层上并且覆盖所述第一半导体芯片；
多个金属柱，所述多个金属柱围绕所述第一半导体芯片并连接到所述第一再分布层，所述多个金属柱竖直地延伸穿过所述模制层；
第二再分布层，所述第二再分布层位于所述模制层上并连接到所述多个金属柱；以及
第二半导体芯片，所述第二半导体芯片位于所述第二再分布层上；
其中，当在俯视图中观察时，所述第二半导体芯片与所述第一半导体芯片和所述多个金属柱交叠。
2.根据权利要求1所述的半导体封装件，其中，
所述第二再分布层包括多个连接焊盘；并且
所述第二半导体芯片包括耦接到所述多个连接焊盘的多个芯片焊盘。
3.根据权利要求1所述的半导体封装件，其中，所述第二半导体芯片包括层间电介质和位于所述层间电介质中的多个芯片焊盘，所述层间电介质和所述多个芯片焊盘面向所述第二再分布层。
4.根据权利要求1所述的半导体封装件，其中，所述第二半导体芯片的侧表面与所述模制层的侧表面共面。
5.根据权利要求1所述的半导体封装件，其中，每个所述金属柱的长度大于所述第一半导体芯片的厚度。
6.根据权利要求1所述的半导体封装件，其中，所述第一半导体芯片在所述第一半导体芯片的底表面处包括多个芯片焊盘，所述第一再分布层具有多个内部第一再分布图案，并且所述多个芯片焊盘通过所述多个内部第一再分布图案中的选定的内部第一再分布图案连接到所述多个金属柱。
7.根据权利要求1所述的半导体封装件，其中，所述第一半导体芯片在所述第一半导体芯片的顶表面处包括多个芯片焊盘，所述第二再分布层具有多个内部第二再分布图案，并且所述多个芯片焊盘通过所述多个内部第二再分布图案中的选定的内部第二再分布图案连接到所述多个金属柱。
8.根据权利要求7所述的半导体封装件，其中，所述第一半导体芯片具有芯片主体，并且所述多个芯片焊盘彼此间隔开地设置在所述芯片主体的顶表面上以在它们之间限定间隙，并且所述模制层填充所述多个芯片焊盘之间的间隙。
9.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
第三半导体芯片，所述第三半导体芯片位于所述第一再分布层的与其上设置所述第一半导体芯片的一侧相对的一侧上，使得所述第一再分布层布置在所述第一半导体芯片和所述第三半导体芯片之间；以及
下模制层，所述下模制层位于所述第一再分布层上并覆盖所述第三半导体芯片。
10.根据权利要求9所述的半导体封装件，其中，所述下模制层的侧表面与所述第二半导体芯片的侧表面共面。
11.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
第三半导体芯片，所述第三半导体芯片位于所述第一再分布层的与其上设置所述第一半导体芯片的一侧相对的一侧上，使得所述第一再分布层布置在所述第一半导体芯片和所述第三半导体芯片之间，所述第三半导体芯片具有多个芯片焊盘；
多个连接端子，所述多个连接端子位于所述第一再分布层和所述第三半导体芯片的所述多个芯片焊盘之间，所述多个连接端子彼此间隔开，使得在它们之间限定间隙；以及
底填充层，所述底填充层填充所述多个连接端子之间的所述间隙。
12.一种半导体封装件，所述半导体封装件包括：
第一再分布层，所述第一再分布层具有相对的上侧和下侧，所述第一再分布层包括第一介电材料主体和再分布布线，所述第一再分布层的所述再分布布线包括位于所述第一介电材料主体内的导电图案层；
第一半导体芯片，所述第一半导体芯片设置在所述第一再分布层的所述下侧上，并电连接到所述第一再分布层的所述再分布布线；
第二半导体芯片，所述第二半导体芯片设置在所述第一再分布层的所述上侧上，并电连接到所述第一再分布层的所述再分布布线；
模制层，所述模制层位于所述第一再分布层的所述上侧上，并将所述第二半导体芯片包封在所述第一再分布层上；
多个导电柱，每个所述导电柱竖直地延伸穿过位于所述第二半导体芯片的侧面的所述模制层，并电连接到所述第一再分布层的所述再分布布线；
第二再分布层，所述第二再分布层位于所述模制层上，所述第二再分布层包括第二介电材料主体和再分布布线，所述第二再分布层的所述再分布布线包括位于所述第二介电材料主体内的导电图案层，所述第二再分布层的所述再分布布线电连接到所述导电柱；以及
第三半导体芯片，所述第三半导体芯片位于所述第二再分布层上，所述第三半导体芯片具有芯片焊盘，所述芯片焊盘面向所述第二再分布层且电连接到所述第二再分布层的所述再分布布线，
其中，当在俯视图中观察时，所述第三半导体芯片与所述第二半导体芯片和所述导电柱交叠。
13.根据权利要求12所述的半导体封装件，其中，所述第一半导体芯片是存储芯片，所述第二半导体芯片是逻辑芯片，所述第三半导体芯片是包括像素层和位于所述像素层与所述第二再分布层之间的读出电路层的图像传感器芯片，所述第二再分布层的所述再分布布线在所述读出电路层处将所述图像传感器芯片电连接到所述导电柱。
14.根据权利要求12所述的半导体封装件，其中，所述模制层在所述第二半导体芯片的上表面和所述第二再分布层之间延伸并且覆盖所述第二半导体芯片的侧表面。
15.根据权利要求14所述的半导体封装件，其中，所述第二半导体芯片具有在所述上表面上设置为面向所述第二再分布层的导电芯片焊盘，所述导电芯片焊盘彼此间隔开以在它们之间限定间隙并且所述模制层填充所述间隙，并且所述第二再分布层的所述再分布布线将所述导电芯片焊盘电连接到所述导电柱。
16.根据权利要求14所述的半导体封装件，其中，所述第二半导体芯片在其面向所述第一再分布层的下表面处具有导电芯片焊盘，并且所述第一再分布层的所述再分布布线将所述导电芯片焊盘电连接到所述导电柱。
17.一种制造半导体封装件的方法，所述方法包括：
从包括多个第一半导体芯片的第一衬底获得晶片图，所述晶片图包括坏芯片的坐标；
使用所述晶片图将多个第二半导体芯片放置在包括多个正常区域并包括异常区域的第二衬底上，其中，所述异常区域对应于所述坏芯片的坐标，其中，所述第二半导体芯片放置在相应的正常区域上；
在所述第二衬底上形成覆盖所述第二半导体芯片的模制层；
在所述模制层的第一表面上形成第一再分布层，所述第一再分布层包括连接到所述第二半导体芯片的多个第一再分布图案；
通过将所述第一衬底与所述第一再分布层组合来形成衬底堆叠件；以及
切割所述衬底堆叠件以形成彼此分离的多个芯片堆叠件。
18.根据权利要求17所述的方法，其中，
每个所述第一半导体芯片包括第一连接焊盘，
所述第一再分布层包括连接到所述多个第一再分布图案中的一个第一再分布图案的第二连接焊盘，并且
形成所述衬底堆叠件包括将所述第一连接焊盘和所述第二连接焊盘彼此耦接。
19.根据权利要求17所述的方法，其中，在所述衬底堆叠件中，所述第一衬底的坏芯片不与任何所述第二半导体芯片交叠。
20.根据权利要求17所述的方法，所述方法还包括在每个所述第二半导体芯片周围形成多个金属柱，所述多个金属柱连接到所述第一再分布图案。
21.根据权利要求20所述的方法，其中，每个所述金属柱的长度大于所述第二半导体芯片的厚度。
22.根据权利要求20所述的方法，在形成所述衬底堆叠件之前，所述方法还包括：
在所述模制层的第二表面上形成第二再分布层，所述第二再分布层包括连接到所述多个金属柱的多个第二再分布图案；以及
在所述第二再分布层上提供连接到所述第二再分布图案的多个第三半导体芯片。
23.根据权利要求22所述的方法，其中，提供所述第三半导体芯片包括使用所述晶片图将所述第三半导体芯片放置成对应于所述第二半导体芯片。
24.根据权利要求23所述的方法，其中，所述第二半导体芯片的多个芯片焊盘被设置成面向所述第三半导体芯片的多个芯片焊盘。
25.根据权利要求17所述的方法，在形成所述衬底堆叠件之前，所述方法还包括去除所述第二衬底。
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