WO2022091465A1

WO2022091465A1 - 積層型半導体装置

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Publication number: WO2022091465A1
Application number: PCT/JP2021/018303
Authority: WO
Inventors: 真元吉
Original assignee: 東北マイクロテック株式会社
Priority date: 2020-10-29
Filing date: 2021-05-14
Publication date: 2022-05-05
Also published as: TW202224134A; EP4060722A4; EP4060722A1; US20230343750A1; TWI769948B; JP2022071946A; CN114930526A

Abstract

【課題】入出力電極のピッチ間隔が微細化された半導体チップが用いられる場合であっても、気密封止が可能な積層型半導体装置を提供する。【解決手段】上側半導体基板１１Ｂと、上側半導体基板１１Ｂの主面上の上側絶縁層１３Ｂと、上側絶縁層１３Ｂの周辺に沿って周回する上側封止パターン部と、上側絶縁層１３Ｂに、主面の少なく共一部で構成されるチップ搭載領域が対向するように配置された下側チップ１０Ａと、下側チップ１０Ａの主面上に配置され、上側封止パターン部の配置に対応したパターンを構成し、チップ搭載領域の周辺を周回し、上側封止パターン部との固相拡散接合により金属学的接続体（１４Ａ，１５o，１５i）を構成する上側封止パターン部（１４Ｂ，１５o，１５i）を備える。チップ搭載領域、上側絶縁層１３Ｂ及び金属学的接続体の内部に気密空間を形成している。

Description

積層型半導体装置

　本発明は、複数の半導体チップを積層した積層型半導体装置に係り、特に平面パタ－ンが微細化され高速動作する積層型半導体装置にも適用可能な気密封止技術に関する。

　ＬＳＩ（大規模集積回路）のデザインルールはますます微細化され、三次元等の積層化の傾向にある。集積回路のデザインルールの微細化が進むと、外部回路と接続する入出力電極のピッチも微細化される。５Ｇ以降の世代では、高速動作の要請も加わり、能動素子の平面パターンのデザインルールが１０ｎｍ以下となり、能動素子の平面パターンの微細化に伴い入出力電極のピッチ間隔は１０μｍ以下になる。入出力電極のピッチ間隔が狭くなると、従来から用いられてきた半田バンプ電極の採用が困難になる。半田バンプ電極では半田を塗布するために錫―銀（ＳｎＡｇ）メッキをするのが一般的であるが、ＳｎＡｇメッキの高さがばらつく。又半田が溶融する際のはみ出しが問題になり、半田バンプ電極を用いた構造では、入出力電極のピッチ間隔を１５μｍ以下にすることは困難となる。

　半田バンプ電極が採用可能な世代の半導体のパッケージングにおいては、樹脂封止や、エポキシ樹脂等の液状硬化性樹脂、又は異方性導電膜(ＡＣＦ)若しくは非導電性膜（ＮＣＦ）等のアンダーフィルを用いた気密封止構造が採用されていた。しかし、５Ｇ以降の世代で要請される高速動作の環境では、入出力電極のピッチ間隔を１０μｍ以下の微細化が必要となり、本発明の明細書で説明するような金（Ａｕ）バンプの採用が必要になる。入出力電極のピッチ間隔が１０μｍ以下に微細化が進むと、従来用いられていた樹脂封止やアンダーフィルを用いた気密封止構造が採用できなくなる。従来の半田バンプの場合は、対向電極と接触した場合、「ぬれ」により電極表面に半田が広がり、ＮＣＦのようなポリマーを接合界面から押し出す性質がある。一方、次世代の微細化された半導体集積回路の構造に好適なＡｕバンプは固相拡散で接合するため、接合界面にＮＣＦのようなポリマーが僅かでも残っていると、固相拡散が阻害され、金属学的な接合ができなくなる。なお、入出力電極のピッチ間隔が１０μｍ以下の積層型半導体装置であっても、下側チップと上側チップの接合の前に、樹脂でアンダーフィルパタンを作ることは、可能ではある。しかし、微細化されたＡｕバンプとの合わせ余裕を取る必要がある問題に加え、接合後にチップ間に間隙や気泡が入るという重大な問題が発生する恐れがある。間隙や気泡が入ると、温度サイクル試験において間隙や気泡の圧力が変わるので、バンプ接合部分に繰り返しストレスが入る。更には、間隙や気泡に湿気が入ると気化してチップの破壊の恐れも発生する。このため、５Ｇ以降の世代で要請される高速動作の環境では、アンダーフィルを用いない気密封止構造が待望される。

　なお、ピッチが１５μｍ以上の粗いデザインルールが採用可能な半田バンプ電極の世代において、ベース基板と封止用キャップとの間に異方性べローズリングを用いた蛇腹構造によって気密封止するパッケージング技術が提案されている（特許文献１参照。）。特許文献１に記載された発明は、半導体チップ内の半田バンプ電極の温度変化に伴う延びと封止部の金属の延びとの差による力学的な熱応力のアンバランスを考慮したものである。即ち、特許文献１に記載された発明は、半田バンプ電極を用いた旧世代の半導体装置に用いるパッケージング技術に固有の事情から、温度サイクルによる半田バンプ電極のクラックの発生を防止することを技術的課題としている。つまり、特許文献１に記載された発明は、入出力電極のピッチ間隔が１０μｍ以下の微細化と高速化の世代になり、半田バンプ電極の使用が制限された積層型半導体装置の固有の事情やそれに伴う技術的課題を考慮したものではない。

特開平５－２９９５２５号公報

　本発明は、上記問題を解決すべくなされたものであり、入出力電極のピッチ間隔が１０μｍ以下の微細化構造が採用される場合であっても、プロセス工程数の増大を招くことなく安価且つ簡単に、信頼性の高い気密封止が可能な積層型半導体装置を提供することを目的とする。

　上記目的を達成するために、本発明の態様は、(a)上側集積回路を集積した上側半導体基板と、(b)この上側半導体基板の主面に設けられた上側絶縁層と、(c)この上側絶縁層の周辺に沿って周回して閉じた平面パターンを構成する上側封止パターン部と、(d)上側絶縁層に、主面の少なく共一部で構成されるチップ搭載領域が対向するように配置された下側チップと、(e)この下側チップの主面上に配置され、上側封止パターン部の配置に対応したパターンを構成し、チップ搭載領域の周辺を周回し、上側封止パターン部との固相拡散接合により金属学的接続体を構成する下側封止パターン部を備える積層型半導体装置であることを要旨とする。本発明の態様に係る積層型半導体装置において、下側チップのチップ搭載領域、上側絶縁層及び金属学的接続体の内部に気密空間を形成している。

　本発明によれば、入出力電極のピッチ間隔が１０μｍ以下の微細化構造が採用される場合であっても、プロセス工程数の増大を招くことなく安価且つ簡単に、信頼性の高い気密封止が可能な積層型半導体装置を提供することができる。

本発明の第１実施形態に係る積層型半導体装置を示す斜視図（鳥瞰図）である。第１実施形態に係る積層型半導体装置に用いる下側チップの概略を説明する鳥瞰図である。図１に示した積層型半導体装置に用いる上側チップの平面図である。図１に示した積層型半導体装置に用いる下側チップの平面図である。図３のV－V方向から見た断面図であって、気密封止前の状態を説明する構造図である。図５に対応する断面図であって、気密封止工程後の状態を説明する構造図である。本発明の第２実施形態に係る積層型半導体装置に用いる上側チップの平面図である。第２実施形態に係る積層型半導体装置に用いる下側チップの平面図である。第２実施形態に係る積層型半導体装置の断面図であって、気密封止前の状態を説明する構造図である。図９に対応する断面図であって、気密封止工程後の状態を説明する構造図である。図１１（ａ）は、第２実施形態に係る積層型半導体装置の上側チップに設けられる鋸波状メアンダラインのトポロジを示す平面図で、図１１（ｂ）は、図１１（ａ）の上側チップを搭載する下側チップに設けられる鋸波状メアンダラインのトポロジを示す平面図で、図１１（ｃ）は、上側チップの鋸波状メアンダラインと下側チップの鋸波状メアンダラインの交差による金属学的接合の箇所が、周期的に複数発生することを説明する平面図である。図１２（ａ）は、第２実施形態の第１変形例に係る積層型半導体装置の上側チップに設けられる波形メアンダラインのトポロジを示す平面図で、図１２（ｂ）は、図１２（ａ）の上側チップを搭載する下側チップに設けられる波形メアンダラインのトポロジを示す平面図で、図１２（ｃ）は、上側チップの波形メアンダラインと下側チップの波形メアンダラインの交差による金属学的接合の箇所が、周期的に複数発生することを説明する平面図である。図１３（ａ）は、第２実施形態の第２変形例に係る積層型半導体装置の上側チップに設けられる半円弧状メアンダラインのトポロジを示す平面図で、図１３（ｂ）は、図１３（ａ）の上側チップを搭載する下側チップに設けられる半円弧状メアンダラインのトポロジを示す平面図で、図１３（ｃ）は、上側チップの半円弧状メアンダラインと下側チップの半円弧状メアンダラインの交差による金属学的接合の箇所が、周期的に複数発生することを説明する平面図である。本発明の第３実施形態に係る積層型半導体装置の構成の一部を説明する図で、下側チップがインターポーザの場合を示す鳥瞰図である。図１４に示したインターポーザとしての下側チップを説明する断面図である。本発明の第４実施形態に係る積層型半導体装置の気密封止前の状態を説明する図で、第１実施形態で説明した図３のV－V方向から見た断面図に対応する図である。本発明の第４実施形態の第１変形例に係る積層型半導体装置の気密封止前の状態を説明する図である。本発明の第４実施形態の第２変形例に係る積層型半導体装置の気密封止前の状態を説明する図である。

　以下、図面を参照ながら本発明の第１～第４実施形態を説明する。図面の記載においては、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第４実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

　また、以下の第１～第４実施形態の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。したがって、１８０°回転の場合は、以下の説明における「下側チップ」を「上側チップ」と読み替え、「上側チップ」を「下側チップ」と読み替えても良いことは勿論である。

（第１実施形態）
　図１及び図６に示すように、本発明の第１実施形態に係る積層型半導体装置は、下側チップ１０Ａと、下側チップ１０Ａに搭載された上側チップ１０Ｂの積層構造をなしている。図２、図３及び図５に示すように、下側チップ１０Ａは、下側半導体基板１１Ａと、下側半導体基板１１Ａの主面（上面）の表面領域に配置される下側集積回路と、下側半導体基板１１Ａの主面上（上面上）に下側集積回路を覆うように設けられる下側絶縁層１３Ａと、下側絶縁層１３Ａ上において下側半導体基板１１Ａの主面の縁部に沿って周回する帯状の下側封止パターン部１４Ａを備える。下側集積回路は、例えば３ｎｍ～7ｎｍのデザインルールで設計された微細パタ－ンで高速動作を可能にしている。多くの半導体チップと同様に、図３では下側チップ１０Ａが矩形である場合を例示しており、帯状の下側封止パターン部１４Ａも、下側チップ１０Ａの周辺に沿った矩形の額縁状パターン（穴あき矩形パターン）で、閉じたパターンを構成している。しかしながら、下側チップ１０Ａが矩形である必然性はなく、下側チップ１０Ａが矩形でない場合は、下側封止パターン部１４Ａも下側チップ１０Ａの形状に適合した平面パターンとなるのは勿論である。

　一方、図３及び図５に示すように、第1実施形態に係る積層型半導体装置の上側チップ１０Ｂは、上側半導体基板１１Ｂと、上側半導体基板１１Ｂの主面の表面領域に配置される上側集積回路と、上側集積回路を覆うように上側半導体基板１１Ｂの主面上に設けられた上側絶縁層１３Ｂと、上側絶縁層１３Ｂ上において上側半導体基板１１Ｂの主面の縁部に沿って周回する帯状の第２封止部ランド１４Ｂと、第２封止部ランド１４Ｂ上において上側半導体基板１１Ｂの縁部に沿って、互いに間隔を空けて、かつ隣接しながら平行に延びる封止用外壁１５_o及び封止用内壁１５_iを備える。上側集積回路は、下側チップ１０Ａの下側集積回路と同様に、３ｎｍ～７ｎｍのデザインルールで設計された微細で高速動作可能な平面パターンを有している。第２封止部ランド１４Ｂ、封止用外壁１５_o及び封止用内壁１５_iで、上側チップ１０Ｂの「上側封止パターン部（１４Ｂ，１５_o，１５_i）」を構成している。図６から分かるように、下側封止パターン部１４Ａと上側封止パターン部（１４Ｂ，１５_o，１５_i）が固相拡散接合することにより金属学的接続体（１４Ａ，１５_o，１５_i）が構成されている。下側絶縁層１３Ａ、上側絶縁層１３Ｂ及び金属学的接続体（１４Ａ，１５_o，１５_i）の内部に気密空間が形成されている。

　図２及び図４に示すように、下側チップ１０Ａの下側封止パターン部１４Ａの周回パターンの内側には中空円筒状の下側バンプＢ_p1，Ｂ_p2，Ｂ_p3，……，Ｂ_pmが１０μｍ以下のピッチで配列されている。下側バンプＢ_p1，Ｂ_p2，Ｂ_p3，……，Ｂ_pmの配列の方向に定義される、下側封止パターン部１４Ａが構成する矩形額縁状パターンの辺を「第１辺」と定義すると、第１辺に連続し第１辺に直交する矩形額縁状パターンの第２辺に沿って、下側チップ１０Ａの中央部周辺には中空円筒状の下側バンプＢ_q1，Ｂ_q2，Ｂ_q3，……，Ｂ_qnが１０μｍ以下のピッチで配列されている。第２辺に連続し第２辺に直交する矩形額縁状パターンの第３辺に沿って、下側チップ１０Ａの中央部周辺には中空円筒状の下側バンプＢ_r1，Ｂ_r2，Ｂ_r3，……，Ｂ_rmが１０μｍ以下のピッチで配列されている。第３辺に連続し第３辺に直交する矩形額縁状パターンの第４辺に沿って、下側チップ１０Ａの中央部周辺には中空円筒状の下側バンプＢ_s1，Ｂ_s2，Ｂ_s3，……，Ｂ_snが１０μｍ以下のピッチで配列されている。

　このため、下側バンプＢ_p1，Ｂ_p2，Ｂ_p3，……，Ｂ_pmの配列、下側バンプＢ_q1，Ｂ_q2，Ｂ_q3，……，Ｂ_qnの配列、下側バンプＢ_r1，Ｂ_r2，Ｂ_r3，……，Ｂ_rmの配列、及び下側バンプＢ_s1，Ｂ_s2，Ｂ_s3，……，Ｂ_snの配列によって、下側封止パターン部１４Ａが構成する矩形額縁状パターンの内側に、別の矩形額縁状パターンが構成されている。下側バンプＢ_p1，Ｂ_p2，Ｂ_p3，……，Ｂ_pm；Ｂ_q1，Ｂ_q2，Ｂ_q3，……，Ｂ_qn；Ｂ_r1，Ｂ_r2，Ｂ_r3，……，Ｂ_rm；Ｂ_s1，Ｂ_s2，Ｂ_s3，……，Ｂ_snの配列は、下側集積回路の入出力電極となるボンディングパッドのパターンの配列に対応させることができる。なお、以下の説明では下側バンプＢ_p1，Ｂ_p2，Ｂ_p3，……，Ｂ_pm；Ｂ_q1，Ｂ_q2，Ｂ_q3，……，Ｂ_qn；Ｂ_r1，Ｂ_r2，Ｂ_r3，……，Ｂ_rm；Ｂ_s1，Ｂ_s2，Ｂ_s3，……，Ｂ_snを、「下側バンプＢ_ij」と包括的表現で略記する場合がある（ｉ＝ｐ，ｑ，ｒ，ｓ：ｊ＝１～ｎ、又は１～ｍの正の整数）。なお、例示した下側バンプＢ_ijは、中空円筒状の形状に限定されるものではなく、下側バンプＢ_ijの配列も図２及び図４に示すような一重の矩形に周回的に配置される場合に限定されるものではない。下側バンプＢ_ijの配列は、下側チップ１０Ａの周辺を二重若しくは三重以上の多重に周回する矩形や同心円状に周回する平面パターンや、下側チップ１０Ａにアレイ状に配列される平面パターンでも構わない。

　下側半導体基板１１Ａは、例えば、シリコン基板が採用可能であるが、説明の便宜上の例示に過ぎない。下側半導体基板１１Ａは、炭化ケイ素（ＳｉＣ）やガリウムヒ素（ＧＡＡｓ）等の化合物半導体でもよい。下側半導体基板１１Ａの表面には、例えば、ＤＲＡＭやＳＲＡＭ等のメモリ、固体撮像装置の画素アレイ、演算回路、制御回路、入出力回路、センス回路、増幅回路等の回路ブロックや画素アレイを有する下側集積回路が設けられた構造が採用可能であるが、これらも例示に過ぎない。下側絶縁層１３Ａは、例えば、シリコン酸化膜（ＳｉＯ_２膜）、シリコン窒化膜（Ｓｉ_３Ｎ_４膜）、燐珪酸ガラス膜（ＢＳＧ膜）、フッ素含有酸化膜（ＳｉＯＦ膜）、炭素含有酸化膜（ＳｉＯＣ膜）等の無機系絶縁層の他、メチル含有ポリシロキサン（ＳｉＣＯＨ）、水素含有ポリシロキサン（ＨＳＱ）、ポーラスメチルシルセスキオキサン膜やポリアリレン膜等の有機系絶縁層が使用可能で、これらの種々の絶縁膜層を組み合わせて積層して、多様な多層構造の多層配線絶縁層を構成することが可能である。下側絶縁層１３Ａは、フィールド絶縁膜のみの単層構造であってもよく、又は上述の種々の絶縁材料を組み合わせた多層構造であってもよく、多層構造の場合は、最上層がパッシベーション膜として機能できる。

　下側絶縁層１３Ａの上面は、化学的機械研磨（ＣＭＰ）などの研磨方法により高精度に平坦化されていることが望ましい。下側封止パターン部１４Ａは、下側絶縁層１３Ａに亀裂などの破損を生じさせないように、十分な強度を有し、必要なサイズを有するものとする。中空円筒状の下側バンプＢ_ij及び下側封止パターン部１４Ａには、例えば金（Ａｕ）等のビッカース硬さが２０Ｈｖ～３０Ｈｖ程度の軟らかい金属が使用可能である。更に、Ａｕを８０％以上含むＡｕ－シリコン（Ｓｉ），Ａｕ－ゲルマニウム（Ｇｅ），Ａｕ－アンチモン（Ｓｂ），Ａｕ－錫（Ｓｎ），Ａｕ－鉛（Ｐｂ），Ａｕ－亜鉛（Ｚｎ），Ａｕ－銅（Ｃｕ）等のビッカース硬さが１５Ｈｖ～１２０Ｈｖ程度のＡｕ合金も使用可能である。Ｓｎを９０％含むＡｕ－９０Ｓｎ合金のビッカース硬さは、Ｓｎの低硬度性が顕著になり１６Ｈｖ程度となる。ビッカース硬さが比較的小さなＡｕ合金の下層にニッケル(Ｎｉ)、クロム（Ｃｒ）、チタン(Ｔｉ)，タンタル（Ｔａ）、マンガン（Ｍｎ）、ルテニウム（Ｒｕ）、タングステン(Ｗ)等の高融点金属材料を含む層を構成した多層構造で下側封止パターン部１４Ａを構成しても構わない。

　図示を省略しているが、中空円筒状の下側バンプＢ_ijの下層となる下側バンプ用ランド部にＮｉ、Ｃｒ、Ｔｉ等の等の高融点金属材料を含ませて、下側バンプ用ランド部を下側バンプＢ_ijの底部に接触させてもよい。下側バンプ用ランド部は多層配線絶縁層を構成する下側絶縁層１３Ａの内部に埋め込まれていてもよく、下側バンプ用ランド部と下側バンプＢ_ijはビアで互いに接続されることができる。下側バンプ用ランド部は、下側集積回路の入出力電極となるボンディングパッドにビア等を介して電気的に接続されている。

　図５に示すように、平行に延びる封止用外壁１５_oと封止用内壁１５_iの底部は互いに接続されているので、平行に延びる方向を長手方向としたとき、上側封止パターン部（１４Ｂ，１５_o，１５_i）の長手方向に垂直な断面はＵ字型をなしている。既に述べたとおり、第1実施形態に係る積層型半導体装置では、下側チップ１０Aに形成される下側封止パターン部１４Ａが、矩形額縁状パターンであると仮定した場合の例示的な説明である。このため、図３に示すように、上側チップ１０Ｂに設けられる第２封止部ランド１４Ｂも、下側封止パターン部１４Ａのパターンに対応し、下側封止パターン部１４Ａとほぼ鏡像関係に近い矩形額縁状パターンで、閉じたパターンを構成している。しかしながら、下側封止パターン部１４Ａが矩形額縁状でない場合は、第２封止部ランド１４Ｂも下側封止パターン部１４Ａの形状を投影した平面パターンで閉じたパターンを構成することは勿論である。

　図３に示すように、上側チップ１０Ｂの第２封止部ランド１４Ｂの周回パターンの内側には、下側バンプＢ_p1，Ｂ_p2，Ｂ_p3，……，Ｂ_pmの配列に合わせて、中空四角筒状の上側バンプＢ_up1，Ｂ_up2，Ｂ_up3，……，Ｂ_upmが１０μｍ以下のピッチで配列されている。上側バンプＢ_up1，Ｂ_up2，Ｂ_up3，……，Ｂ_upmの配列の方向に沿った第２封止部ランド１４Ｂの矩形額縁状パターンの辺を「上側矩形第１辺」と定義すると、上側矩形第１辺に連続し上側矩形第１辺に直交する上側矩形第2辺に沿って、上側チップ１０Ｂの中央部周辺には中空四角筒状の上側バンプＢ_uq1，Ｂ_uq2，Ｂ_uq3，……，Ｂ_uqnが、下側バンプＢ_q1，Ｂ_q2，Ｂ_q3，……，Ｂ_qnの配列に合わせて１０μｍ以下のピッチで配列されている。上側矩形第２辺に連続し上側矩形第２辺に直交する上側矩形第３辺に沿って、上側チップ１０Ｂの中央部周辺には中空四角筒状の上側バンプＢ_ur1，Ｂ_ur2，Ｂ_ur3，……，Ｂ_urmが、下側バンプＢ_r1，Ｂ_r2，Ｂ_r3，……，Ｂ_rmの配列に合わせて１０μｍ以下のピッチで配列されている。

　上側矩形第３辺に連続し上側矩形第３辺に直交する上側矩形第４辺に沿って、上側チップ１０Ｂの中央部周辺には中空四角筒状の上側バンプＢ_us1，Ｂ_us2，Ｂ_us3，……，Ｂ_usnが、下側バンプＢ_s1，Ｂ_s2，Ｂ_s3，……，Ｂ_snの配列に合わせて１０μｍ以下のピッチで配列されている。上側バンプＢ_up1，Ｂ_up2，Ｂ_up3，……，Ｂ_upm；Ｂ_uq1，Ｂ_uq2，Ｂ_uq3，……，Ｂ_uqn；Ｂ_ur1，Ｂ_ur2，Ｂ_ur3，……，Ｂ_urm；Ｂ_us1，Ｂ_us2，Ｂ_us3，……，Ｂ_usnの配列は、上側集積回路の入出力電極となるボンディングパッドのパターンの配列に対応している。なお、以下の説明では上側バンプＢ_up1，Ｂ_up2，Ｂ_up3，……，Ｂ_upm；Ｂ_uq1，Ｂ_uq2，Ｂ_uq3，……，Ｂ_uqn；Ｂ_ur1，Ｂ_ur2，Ｂ_ur3，……，Ｂ_urm；Ｂ_us1，Ｂ_us2，Ｂ_us3，……，Ｂ_usnを、「上側バンプＢ_uij」と包括的表現で略記する場合がある（ｉ＝ｐ，ｑ，ｒ，ｓ：ｊ＝１～ｎ、又は１～ｍの正の整数）。なお、例示した上側バンプＢ_uijも、中空四角筒状の形状に限定されるものではない。又、上側バンプＢ_uijの配列も図３に示すような矩形に周回的に配置される場合に限定されるものではなく、例えば下側バンプＢ_ijの配列がマトリクス等のアレイ状であれば、下側バンプＢ_ijの配列に合わせて」、上側バンプＢ_uijも上側チップ１０Ｂにアレイ状に配列される。

　上側半導体基板１１Ｂは、下側半導体基板１１Ａと同様に、シリコン基板が採用可能であるが、例示でありシリコン基板に限定されるものではない。上側半導体基板１１Ｂの表面には、例えば、メモリ、演算回路、制御回路、入出力回路、センス回路、増幅回路等の回路ブロックを含む上側集積回路が設けられていてよい。上側絶縁層１３Ｂは、例えば、ＳｉＯ_２膜、Ｓｉ_３Ｎ_４膜、ＢＳＧ膜、ＳｉＯＦ膜、ＳｉＯＣ膜等の無機系絶縁層の他、ＳｉＣＯＨ、ＨＳＱ、ポーラスメチルシルセスキオキサン膜やポリアリレン膜等の有機系絶縁層が使用可能で、これらの種々の絶縁膜層を組み合わせて積層して、多様な多層構造の多層配線絶縁層を構成することが可能である。上側絶縁層１３Ｂは、フィールド絶縁膜のみの単層構造であってもよく、又は、上述の種々の絶縁材料を組み合わせた多層構造であってもよい。多層構造の場合は、最上層がパッシベーション膜として機能できる。上側絶縁層１３Ｂの上面は、ＣＭＰなどの研磨方法により高精度に平坦化されていることが望ましい。

　図３に示すように封止用外壁１５_o及び封止用内壁１５_iは、平面パターンとしては２本のラインからなる周回するパターンでそれぞれ閉じた矩形を構成し、上側半導体基板１１Ｂの縁部に沿って周回している。封止用外壁１５_o及び封止用内壁１５_iの平面パターンは、矩形リング状に閉じていることが好ましいが、その一部が気密封止に影響がない程度に途切れている場合を排除するものではない。第１実施形態に係る積層型半導体装置の上側チップ１０Ｂプの周辺を、平行壁のトポロジを維持して、矩形リング状に周回する封止用平行垂直壁構造（１５_o，１５_i）は、例えば特開２０１９－１９０７７５号で本発明者が開示した筒状のバンプの四角筒状の製造方法と同様な方法でも製造できる。下側チップ１０Ａに用いる円筒状の下側バンプＢ_ijも特開２０１９－１９０７７５号に開示した手法によって製造可能である。即ち、上側チップ１０Ｂの周辺に設ける封止用平行垂直壁構造（１５_o，１５_i）は、中央部付近に設ける上側バンプＢ_uijと同時に、特開２０１９－１９０７７５号に開示した手法によって製造可能である。

　その他、上側チップ１０Ｂの周辺に設ける封止用平行垂直壁構造（１５_o，１５_i）は、半導体集積回路の製造方法として採用されている種々のサイドウォール技術によって容易に形成することができる。例えば上側チップ１０Ｂの周辺を周回する断面矩形のフォトレジスト膜のパターンを土台として形成し、このフォトレジスト膜のパターンの垂直側壁を含むように真空蒸着やスパッタリングでＡｕやＡｕ合金等の金属膜を全面に堆積する手法でも可能である。その後、土台としてのフォトレジスト膜のパターンの上面に堆積された金属膜をエッチバック等により選択的に除去し、更に土台としてのフォトレジスト膜を除去すれば、２枚の垂直側壁が平行に対向する封止用平行垂直壁構造（１５_o，１５_i）が形成できる。このような周知のサイドウォール・プロセスにより形成可能な平行垂直壁のことを第１実施形態に係る積層型半導体装置では「サイドウォール・パターン」と称することとする。

　中空四角筒状の上側バンプＢ_uijの材料には、常圧ないし減圧下での加熱圧着若しくは超音波加熱圧着等の圧力により中空円筒状の下側バンプＢ_ijと固相拡散接合することが容易な金属が好ましい。同様に、封止用外壁１５_o及び封止用内壁１５_iは、加熱圧着若しくは超音波加熱圧着等によりそれぞれ下側封止パターン部１４Ａとの固相拡散接合が容易な金属が好ましい。封止用外壁１５_o及び封止用内壁１５_iは、上側バンプＢ_uijと同一材料から構成されていてもよい。例えば、下側バンプＢ_ijと下側封止パターン部１４ＡがＡｕ又はＡｕ合金で構成されている場合には、上側バンプＢ_uij並びにＵ字型をなす封止用外壁１５_o及び封止用内壁１５_iには、ＡｕやＡｕ－Ｓｉ，Ａｕ－Ｇｅ，Ａｕ－Ｓｂ，Ａｕ－Ｓｎ，Ａｕ－Ｐｂ，Ａｕ－Ｚｎ，Ａｕ－Ｃｕ等のＡｕ合金が採用可能である。

　封止用外壁１５_o及び封止用内壁１５_iは、下側封止パターン部１４Ａに対して熱圧着されたときに、それ自身が変形し、下側封止パターン部１４Ａと固相拡散接合して金属学的に接合して金属学的接続体（１４Ａ，１５_o，１５_i）を構成することにより気密封止を実現するものである。封止用外壁１５_o及び封止用内壁１５_iを、厚さ７０～７００ｎｍ程度の垂直側壁からなるサイドウォール・パターンとすることで、封止用外壁１５_o及び封止用内壁１５_iが圧着時の力によって容易に変形し易いという特徴を生かすことができる。封止用外壁１５_o及び封止用内壁１５_iは、上側バンプＢ_uijと同一材料を用いて同一プロセスで形成できるので、封止用外壁１５_o及び封止用内壁１５_iの形成に際し、余分な工程数の増大は伴わず、安価に製造できる。封止用外壁１５_o及び封止用内壁１５_iが容易に変形できるので、製造歩留まりの高い、信頼性の高い気密封止を、プロセス工程数の増大を招くことなく安価且つ簡単に実現できる。好ましくは、封止用外壁１５_o及び封止用内壁１５_iを、厚さ１００～３００ｎｍ程度の直側壁にすることで、封止用外壁１５_o及び封止用内壁１５_iが圧着時の力によって容易に変形し易いという特徴がより顕著になる。気密封止後は、封止用外壁１５_o及び封止用内壁１５_iは変形しているので、図５に示すような垂直側壁の態様を失っており、金属学的接続体（１４Ａ，１５_o，１５_i）は図６に示すような互いに畳み込まれた非規則な曲面を含む不定形な形状となる。

　図５に示すように、第２封止部ランド１４Ｂは、Ｕ字型を構成する封止用外壁１５_o及び封止用内壁１５_iの下地となる部材である。第２封止部ランド１４Ｂは、下側チップ１０Ａと上側チップ１０Ｂとの気密封止時において、封止用外壁１５_o及び封止用内壁１５_iにかかる圧力を吸収／分散し、かつ上側絶縁層１３Ｂに亀裂などの破損を生じさせないように、十分な強度を有し、必要なサイズを有することが好ましい。このため第２封止部ランド１４Ｂは、例えば、Ｔｉ、Ｎｉ、Ｃｒ、Ｔａ、Ｍｎ、Ｒｕ、Ｗ、等の高融点金属材料の下層を含むＡｕ又はＡｕ合金との多層構造で構成できる。図示を省略しているが、上側バンプＢ_uijの下層（図５の表示の方向では上側の層）となる上側バンプ用ランド部にＮｉ、Ｃｒ、Ｔｉ等の等の高融点金属材料を含ませて、上側バンプ用ランド部を上側バンプＢ_uijの底部に接触させてもよい。上側バンプ用ランド部は多層配線絶縁層を構成する上側絶縁層１３Ｂの内部に埋め込まれていてもよく、上側バンプ用ランド部と上側バンプＢ_uijは、ビアで互いに接続されることができる。上側バンプ用ランド部は、上側集積回路の入出力電極となるボンディングパッドにビア等を介して電気的に接続されている。

　以上、説明したように、下側チップ１０Ａの縁部に沿って、帯状の下側封止パターン部１４Ａで閉じたパターンを構成し、上側チップ１０Ｂの縁部に沿って周回する閉じたパターンとして上側封止パターン部（１４Ｂ，１５_o，１５_i）が、下側封止パターン部１４Ａに対応する大きさと形状で、少なく共一部が鏡像関係をなすように構成されている。したがって、第１実施形態に係る積層型半導体装置によれば、入出力電極のピッチ間隔が１０μｍ以下の微細化された平面パターンを有する半導体集積回路を搭載した場合であっても、下側封止パターン部１４Ａと上側封止パターン部（１４Ｂ，１５_o，１５_i）とを圧着して金属学的に接合して図６に示したような金属学的接続体（１４Ａ，１５_o，１５_i）を構成することにより、プロセス工程数の増大を招くことなく安価且つ簡単に、下側チップ１０Ａと上側チップ１０Ｂの間の気密封止をすることが可能になる。

（第２実施形態）
　図１０に示すように、本発明の第２実施形態に係る積層型半導体装置は、下側チップ２０Ａと、下側チップ２０Ａに搭載された上側チップ２０Ｂの積層構造をなしている点では第１実施形態に係る積層型半導体装置と同様である。しかし、図９及び図１０に示すように、下側チップ２０Ａは、下側半導体基板１１Ａと、下側半導体基板１１Ａの主面の表面領域に配置される下側集積回路と、下側半導体基板１１Ａの主面上（上面上）に下側集積回路を覆うように設けられる下側絶縁層２３Ａと、下側絶縁層２３Ａ上において下側半導体基板１１Ａの主面の縁部に沿って周回する帯状の第１封止部ランド１４Ａと、第１封止部ランド１４Ａ上において下側半導体基板１１Ａの縁部に沿って、互いに間隔を空けて、かつ隣接しながら平行に蛇行する封止用外壁１７_o及び封止用内壁１７_iを備える。即ち、第１封止部ランド１４Ａ、封止用外壁１７_o及び封止用内壁１７_iで、下側チップ２０Ａの「下側封止パターン部（１４Ａ，１７_o，１７_i）」を構成している点で、第１実施形態に係る積層型半導体装置の構成とは異なる。下側集積回路は例えば３ｎｍ～7ｎｍのデザインルールで設計された微細パタ－ンである点でも、第１実施形態に係る積層型半導体装置と同様である。多くの半導体チップと同様に、図８では下側チップ２０Ａが矩形である場合を例示しており、帯状の第１封止部ランド１４Ａも、下側チップ２０Ａの周辺に沿った矩形の額縁状パターン（穴あき矩形パターン）で、閉じたパターンを構成している。しかしながら、下側チップ２０Ａが矩形である必然性はなく、下側チップ２０Ａが矩形でない場合は、第１封止部ランド１４Ａも下側チップ２０Ａの形状に適合した平面パターンとなるのは勿論である。

　一方、図７及び図９に示すように、第２実施形態に係る積層型半導体装置の上側チップ２０Ｂは、上側半導体基板１１Ｂと、上側半導体基板１１Ｂの主面の表面領域に配置される上側集積回路と、上側集積回路を覆うように上側半導体基板１１Ｂの主面上に設けられた上側絶縁層２３Ｂと、上側絶縁層２３Ｂ上において上側半導体基板１１Ｂの主面の縁部に沿って周回する帯状の第２封止部ランド１４Ｂと、第２封止部ランド１４Ｂ上において上側半導体基板１１Ｂの縁部に沿って、互いに間隔を空けて、かつ隣接しながら平行に蛇行する封止用外壁１６_o及び封止用内壁１６_iを備える。上側集積回路は、下側チップ２０Ａの下側集積回路と同様に、３ｎｍ～７ｎｍのデザインルールで設計された微細で高速動作可能な平面パターンを有している。第２封止部ランド１４Ｂ、封止用外壁１６_o及び封止用内壁１６_iで、上側チップ２０Ｂの「上側封止パターン部（１４Ｂ，１６_o，１６_i）」を構成している。図１０から分かるように、下側封止パターン部（１４Ａ，１７_o，１７_i）と上側封止パターン部（１４Ｂ，１６_o，１６_i）が固相拡散接合することにより金属学的接続体（１４Ａ，１４Ｂ，１８）が構成されている。下側絶縁層２３Ａ、上側絶縁層２３Ｂ及び金属学的接続体（１４Ａ，１４Ｂ，１８）の内部に気密空間が形成されている。

　図２に示した平面パターンと同様であるが、図8に示すように、第１封止部ランド１４Ａが構成する矩形額縁状パターンの内側に、複数の下側バンプＢ_ijが矩形額縁状パターンとして１０μｍ以下のピッチで配列された場合を例示している（ｉ＝ｐ，ｑ，ｒ，ｓ：ｊ＝１～ｎ、又は１～ｍの正の整数）。又、図３に示したのと同様であるが、図7に示すように、上側チップ２０Ｂの第２封止部ランド１４Ｂの周回パターンの内側には、複数の中空四角筒状の上側バンプＢ_uijが矩形額縁状パターンとして１０μｍ以下のピッチで配列されている場合を例示している。

　下側半導体基板１１Ａ及び上側半導体基板１１Ｂは、例えば、シリコン基板であり、下側半導体基板１１Ａ及び上側半導体基板１１Ｂの表面には、例えば、メモリ、演算回路、制御回路、入出力回路、センス回路、増幅回路等の回路ブロックを有する下側集積回路が設けられている。下側絶縁層２３Ａ及び上側絶縁層２３Ｂは、例えば、ＳｉＯ_２膜、Ｓｉ_３Ｎ_４膜、ＢＳＧ膜、ＳｉＯＦ膜、ＳｉＯＣ膜等の無機系絶縁層の他、ＳｉＣＯＨ、ＨＳＱ、ポーラスメチルシルセスキオキサン膜やポリアリレン膜等の有機系絶縁層が使用可能で、これらの種々の絶縁膜層を組み合わせて積層して、多様な多層構造の多層配線絶縁層を構成することが可能である。下側絶縁層２３Ａ及び上側絶縁層２３Ｂは、フィールド絶縁膜のみの単層構造であってもよく、又は、上述の種々の絶縁材料を組み合わせた多層構造であってもよい。多層構造の場合は、最上層がパッシベーション膜として機能できる。下側絶縁層２３Ａ及び上側絶縁層２３Ｂの上面は、ＣＭＰなどの研磨方法により高精度に平坦化されていることが望ましい。

　図７に示すように上側チップ２０Ｂの封止用外壁１６_o及び封止用内壁１６_iは、平面パターンとしては２本のラインが蛇行しながら周回するパターンでそれぞれ閉じたメアンダライン形状を構成し、上側チップ２０Ｂの縁部に沿って周回している。封止用外壁１６_o及び封止用内壁１６_iが平面パターンとして、２本の鋸波状メアンダラインとして蛇行している構造の詳細は図１１（ａ）に示している。図８に示すように下側チップ２０Ａの封止用外壁１７_o及び封止用内壁１７_iは、平面パターンとしては２本のラインが蛇行しながら周回するパターンでそれぞれ閉じたメアンダライン形状を構成し、下側チップ２０Ａの縁部に沿って周回している。封止用外壁１７_o及び封止用内壁１７_iが平面パターンとして、２本の鋸波状メアンダラインとして蛇行している構造の詳細は図１１（ｂ）に示している。図１１（ａ）に示した２本の鋸波状メアンダラインと、図１１（ｂ）に示した２本の鋸波状メアンダラインは位相が異なるので、図１１（ｃ）に示すように、上側チップ２０Ｂの封止用外壁１６_o及び封止用内壁１６_iは、複数箇所で下側チップ２０Ａの封止用外壁１７_o及び封止用内壁１７_iと交差している。図１１（ｃ）では上から２番目の交差箇所を丸印で囲み、符号Ｚをラベリングしている。

　上側チップ２０Ｂの封止用外壁１６_o及び封止用内壁１６_iと、下側チップ２０Ａの封止用外壁１７_o及び封止用内壁１７_iの両方が、それぞれ直線状の平行２線の場合、封止用外壁１６_oと封止用外壁１７_oが同一線上で重なり、封止用内壁１７_iと封止用内壁１６_iが同一線上で重なるので、封止用外壁１６_o等を潰す際に大きな力が必要になる。又、封止用外壁１６_oと封止用外壁１７_oの積層の際の位置ずれ、封止用内壁１７_iと封止用内壁１６_iの積層の際の位置ずれにより、封止用外壁１６_o等を潰す際の必要力が変わる。また、下側チップ２０Ａと上側チップ２０Ｂの仮接続による電気的特性の評価をして下側チップ２０Ａ又は上側チップ２０Ｂに不良が発見された場合、チップリペアをすることが必要になる。チップリペアのプロセスを考慮すると、弱い力で下側チップ２０Ａと上側チップ２０Ｂとを仮接続をして、弱い力で不良が発見されたチップを弱い力で取り除きたいという要望もある。

　図１１（ａ）及び図１１（ｂ）に示すように、上下の封止壁を鋸波状に蛇行させておけば、図１１（ｃ）に示すように、下側チップ２０Ａと上側チップ２０Ｂを接合させる場合に、交差箇所Ｚに合わせずれが起きても、交差箇所Ｚを点における仮接合にすることできるので、熱圧着の際に加える圧力を均一に設定できるメリットが出る。更に、交差箇所を点接触にすることできるので、熱圧着の際に加える圧力を弱くすることができるので、リペアしやすいというメリットも出る。なお、図１１（ａ）及び図１１（ｂ）では、上下の封止壁を蛇行させた場合を例示しているが、下側チップ２０Ａと上側チップ２０Ｂのいずれか一方の側だけ蛇行させるようにしても、合わせずれが起きても、点接合の利点により、熱圧着の際に加える圧力を均一にし、リペアしやすいという有利な効果を奏することができる。

　第２実施形態に係る積層型半導体装置の封止用外壁１６_o、封止用内壁１６_i、封止用外壁１７_o及び封止用内壁１７_iの平面パターンは、メアンダライン状の周回パターンで閉じていることが好ましいが、メアンダラインの一部が気密封止に影響がない程度に途切れている場合を排除するものではない。第２実施形態に係る積層型半導体装置に用いるメアンダライン状の水平パターンを有して周回する封止用平行垂直壁構造（１６_o，１６_i）及び封止用平行垂直壁構造（１７_o，１７_i）は、第１実施形態に係る積層型半導体装置と同様に、サイドウォール技術によって容易に形成することができる。封止用平行垂直壁構造（１６_o，１６_i）は、メアンダライン状の溝部又は土台パターンを用いた周知のサイドウォール・プロセスを適用して、上側バンプＢ_uijの製造工程と同一プロセスで形成できるので、封止用平行垂直壁構造（１６_o，１６_i）の形成に際し、余分な工程数の増大は伴わず、安価に製造できる。又、封止用平行垂直壁構造（１７_o，１７_i）は、メアンダライン状の溝部又は土台パターンを用いた周知のサイドウォール・プロセスを適用して、下側バンプＢ_ijの製造工程と同一プロセスで形成できるので、封止用平行垂直壁構造（１７_o，１７_i）の形成に際し、余分な工程数の増大は伴わず、安価に製造できる。

　中空四角筒状の上側バンプＢ_uijの材料には、常圧ないし減圧下での加熱圧着若しくは超音波加熱圧着等の圧力により中空円筒状の下側バンプＢ_ijと固相拡散接合することが容易な金属が好ましい。同様に、上側チップ２０Ｂの封止用外壁１６_o及び封止用内壁１６_iは、加熱圧着若しくは超音波加熱圧着等によりそれぞれ、下側チップ２０Ａの封止用外壁１７_o及び封止用内壁１７_iとの固相拡散接合が容易な金属が好ましい。封止用外壁１６_o及び封止用内壁１６_iは、上側バンプＢ_uijと同一材料から構成されていてもよく、封止用外壁１７_o及び封止用内壁１７_iは、下側バンプＢ_ijと同一材料から構成されていてもよい。例えば、下側バンプＢ_ijと第１封止部ランド１４ＡがＡｕ又はＡｕ合金で構成されている場合には、下側バンプＢ_ij、上側バンプＢ_uij、封止用外壁１６_o、封止用内壁１６_i、封止用外壁１７_o及び封止用内壁１７_iには、ＡｕやＡｕ－Ｓｉ，Ａｕ－Ｇｅ，Ａｕ－Ｓｂ，Ａｕ－Ｓｎ，Ａｕ－Ｐｂ，Ａｕ－Ｚｎ，Ａｕ－Ｃｕ等のＡｕ合金が採用可能である。

　上側チップ２０Ｂの封止用外壁１６_o及び封止用内壁１６_iは、下側チップ２０Ａの封止用外壁１７_o及び封止用内壁１７_iに対して熱圧着されたときに、互いに変形し、互いに固相拡散接合して金属学的に接合することにより気密封止を実現するものである。封止用外壁１６_o、封止用内壁１６_i、封止用外壁１７_o及び封止用内壁１７_iを、厚さ７０～７００ｎｍ程度、好ましくは１００～３００ｎｍ程度のサイドウォール・パターンとすることで、封止用外壁１６_o、封止用内壁１６_i、封止用外壁１７_o及び封止用内壁１７_iのそれぞれが、圧着時の力によって容易に変形し易いという特徴を生かすことができる。圧着時の力によって容易に変形することで、封止用外壁１６_o及び封止用内壁１６_iを、封止用外壁１７_o及び封止用内壁１７_iと容易に固相拡散接合することができ、追加の工程数の増大を伴うことなく気密封止を実現することが可能となる。

　図９に示すように、平行に蛇行する封止用外壁１７_oと封止用内壁１７_iの底部は互いに接続されているので、平行に蛇行する方向を長手方向としたとき、下側封止パターン部（１４Ａ，１７_o，１７_i）の長手方向に垂直な断面はＵ字型をなしている。又、平行に蛇行する封止用外壁１６_oと封止用内壁１６_iの底部は互いに接続されているので、平行に蛇行する方向を長手方向としたとき、上側封止パターン部（１４Ｂ，１６_o，１６_i）の長手方向に垂直な断面はＵ字型をなしている。第２実施形態に係る積層型半導体装置では、下側チップ２０Ａに形成される第１封止部ランド１４Ａが、矩形額縁状パターンであると仮定した場合の例示的な説明である。このため、図８に示すように、上側チップ２０Ｂに設けられる第２封止部ランド１４Ｂも、第１封止部ランド１４Ａのパターンに対応し、第１封止部ランド１４Ａとほぼ鏡像関係に近い矩形額縁状パターンで、閉じたパターンを構成している。しかしながら、第１封止部ランド１４Ａが矩形額縁状でない場合は、第２封止部ランド１４Ｂも第１封止部ランド１４Ａの形状を投影した平面パターンで閉じたパターンを構成することは勿論である。

　図９に示すように、第１封止部ランド１４Ａは、Ｕ字型を構成する封止用外壁１７_o及び封止用内壁１７_iの下地となる部材である。第１封止部ランド１４Ａは、下側チップ２０Ａと上側チップ２０Ｂとの気密封止時において、封止用外壁１７_o及び封止用内壁１７_iにかかる圧力を吸収／分散し、かつ下側絶縁層２３Ａに亀裂などの破損を生じさせないように、十分な強度を有し、必要なサイズを有することが好ましい。同様に、第２封止部ランド１４Ｂは、Ｕ字型を構成する封止用外壁１６_o及び封止用内壁１６_iの下地となる部材である。第２封止部ランド１４Ｂは、下側チップ２０Ａと上側チップ２０Ｂとの気密封止時において、封止用外壁１６_o及び封止用内壁１６_iにかかる圧力を吸収／分散し、かつ上側絶縁層２３Ｂに亀裂などの破損を生じさせないように、十分な強度を有し、必要なサイズを有することが好ましい。このため第１封止部ランド１４Ａ及び第２封止部ランド１４Ｂは、例えば、Ｔｉ、Ｎｉ、Ｃｒ、Ｔａ、Ｍｎ、Ｒｕ、Ｗ、等の高融点金属材料の下層を含むＡｕ又はＡｕ合金との多層構造で構成できる。

　図示を省略しているが、中空円筒状の下側バンプＢ_ijの下層となる下側バンプ用ランド部にＮｉ、Ｃｒ、Ｔｉ等の等の高融点金属材料を含ませて、下側バンプ用ランド部を下側バンプＢ_ijの底部に接触させてもよい。下側バンプ用ランド部は多層配線絶縁層を構成する下側絶縁層２３Ａの内部に埋め込まれていてもよく、下側バンプ用ランド部と下側バンプＢ_ijは、ビアで互いに接続されることができる。下側バンプ用ランド部は、下側集積回路の入出力電極となるボンディングパッドにビア等を介して電気的に接続されている。同様に、中空四角筒状の上側バンプＢ_uijの下層（図９の表示の方向では上側の層）となる上側バンプ用ランド部にＮｉ、Ｃｒ、Ｔｉ等の等の高融点金属材料を含ませて、上側バンプ用ランド部を上側バンプＢ_uijの底部に接触させてもよい。上側バンプ用ランド部は多層配線絶縁層を構成する上側絶縁層２３Ｂの内部に埋め込まれていてもよく、上側バンプ用ランド部と上側バンプＢ_uijは、ビアで互いに接続されることができる。上側バンプ用ランド部は、上側集積回路の入出力電極となるボンディングパッドにビア等を介して電気的に接続されている。

　以上、説明したように、下側チップ２０Ａの縁部に沿って、下側封止パターン部（１４Ａ，１７_o，１７_i）で閉じたパターンを構成し、上側チップ２０Ｂの縁部に沿って周回する閉じたパターンとして上側封止パターン部（１４Ｂ，１６_o，１６_i）が、下側封止パターン部（１４Ａ，１７_o，１７_i）に対応して構成され、メアンダラインが複数の箇所で周期的に交差している。交差部が多くの箇所で周期的に発生するため、気密封止をより完全なものとすることができる。したがって、第２実施形態に係る積層型半導体装置によれば、入出力電極のピッチ間隔が１０μｍ以下の微細化された平面パターンを有する半導体集積回路を搭載した場合であっても、下側封止パターン部（１４Ａ，１７_o，１７_i）と上側封止パターン部（１４Ｂ，１６_o，１６_i）とを圧着して金属学的に接合して図１０に示したような金属学的接続体（１４Ａ，１４Ｂ，１８）を構成することにより、プロセス工程数の増大を招くことなく安価且つ簡単に、下側チップ２０Ａと上側チップ２０Ｂの間の気密封止をすることが可能になる。

　なお、図１１では直線状に折れ曲がる鋸波状メアンダラインのトポロジを示したが、図１２に示す平行波形メアンダラインのトポロジでも構わない。図１２（ａ）には、第２実施形態の第１変形例に係る積層型半導体装置の上側チップ２０Ｂの封止用外壁３１_o及び封止用内壁３１_iの平面パターンの一部を第２封止部ランド１４Ｂのパターンと対比して示している。図１２（ａ）は一部の断片的なパターンの開示でしかないが、封止用外壁３１_o及び封止用内壁３１_iも、図７と同様に、２本の平行波形メアンダラインが等間隔で蛇行しながら、複数の上側バンプＢ_uijの配列の周りに配置されている。この結果、マクロな全体としては閉じた平面パターンを構成し、上側チップ２０Ｂの縁部に沿って周回している。図１２（ｂ）には、下側チップ２０Ａの封止用外壁３２_o及び封止用内壁３２_iが、平面パターンとして２本の平行波形メアンダラインを構成し、蛇行しながら周回するパターンの一部を、下側チップ２０Ａのパターンと対比して示されている。

　一部の断片的なパターンしか開示していないが、図８に示した平面レイアウト構成と同様に、図１２（ｂ）に示す２本の平行波形メアンダラインが、等間隔で蛇行しながら、複数の下側バンプＢ_ijの配列の周りに配置されている。この結果、マクロな全体としては閉じた平面パターンを構成し、下側チップ２０Ａの縁部に沿って周回している。図１２（ａ）に示した封止用外壁３１_o及び封止用内壁３１_iが構成する２本の平行波形メアンダラインと、図１２（ｂ）に示した封止用外壁３２_o及び封止用内壁３２_iが構成する２本の平行波形メアンダラインの位相が異なるので、図１２（ｃ）に示すように、封止用外壁３１_o及び封止用内壁３１_iが構成する２本の平行波形メアンダラインと、封止用外壁３２_o及び封止用内壁３２_iが構成する２本の平行波形メアンダラインは複数箇所で周期的に交差する。この結果、固相拡散接合により金属学的に接合する箇所が周期的に連続し、気密封止の信頼性が向上する。

　図１２（ａ）及び図１２（ｂ）に示すように、上下の封止壁を波型に蛇行させておけば、図１２（ｃ）に示すように、下側チップ２０Ａと上側チップ２０Ｂを接合させる場合に、交差箇所に合わせずれが起きても、交差箇所を点における仮接合にすることできるので、熱圧着の際に加える圧力を均一に設定できるメリットが出る。更に、交差箇所を点接触にすることできるので、熱圧着の際に加える圧力を弱くすることができるので、リペアしやすいというメリットも出る。なお、図１２（ａ）及び図１２（ｂ）では、上下の封止壁を蛇行させた場合を例示しているが、下側チップ２０Ａと上側チップ２０Ｂのいずれか一方の側だけ蛇行させるようにしても、合わせずれが起きても、点接合の利点により、熱圧着の際に加える圧力を均一にし、リペアしやすいという有利な効果を奏することができる。

　なお、図１１では平行鋸波状メアンダライン、図１２では平行波形メアンダラインのトポロジを示したが、図１３に示す平行半円弧状メアンダラインのトポロジでも構わない。図１３（ａ）には、第２実施形態の第２変形例に係る積層型半導体装置の上側チップ２０Ｂの封止用外壁３３_o及び封止用内壁３３_iの平面パターンの一部を第２封止部ランド１４Ｂのパターンと対比して示している。図１３（ａ）は一部の断片的なパターンの開示でしかないが、封止用外壁３３_o及び封止用内壁３３_iも、図７と同様に２本の平行半円弧状メアンダラインが等間隔で蛇行しながら、複数の上側バンプＢ_uijの配列の周りに配置されている。この結果、マクロな全体としては閉じた平面パターンを構成し、上側チップ２０Ｂの縁部に沿って周回している。図１３（ｂ）には、下側チップ２０Ａの封止用外壁３４_o及び封止用内壁３４_iが、平面パターンとして２本の平行半円弧状メアンダラインを構成し、蛇行しながら周回するパターンの一部を、下側チップ２０Ａのパターンと対比して示されている。

　一部の断片的なパターンの開示に過ぎないが、図８に示した構成と同様に、図１３（ｂ）に示す２本の平行半円弧状メアンダラインが、等間隔で蛇行しながら、複数の下側バンプＢ_ijの配列の周りに配置されている。この結果、マクロな全体としては閉じた平面パターンを構成し、下側チップ２０Ａの縁部に沿って周回している。図１３（ａ）に示した封止用外壁３３_o及び封止用内壁３３_iが構成する２本の平行半円弧状メアンダラインと、図１３（ｂ）に示した封止用外壁３４_o及び封止用内壁３４_iが構成する２本の平行半円弧状メアンダラインの位相が異なるので、図１３（ｃ）に示すように、封止用外壁３３_o及び封止用内壁３３_iが構成する２本の平行半円弧状メアンダラインと、封止用外壁３４_o及び封止用内壁３４_iが構成する２本の平行半円弧状メアンダラインは複数箇所で周期的に交差する。この結果、固相拡散接合により金属学的に接合する箇所が周期的に連続し、気密封止の信頼性が向上する。

　図１３（ａ）及び図１３（ｂ）に示すように、上下の封止壁を周期的な半円弧のように蛇行させておけば、図１３（ｃ）に示すように、下側チップ２０Ａと上側チップ２０Ｂを接合させる場合に、交差箇所に合わせずれが起きても、交差箇所を点における仮接合にすることできるので、熱圧着の際に加える圧力を均一に設定できるメリットが出る。更に、交差箇所を点接触にすることできるので、熱圧着の際に加える圧力を弱くすることができるので、リペアしやすいというメリットも出る。なお、図１３（ａ）及び図１３（ｂ）では、上下の封止壁を蛇行させた場合を例示しているが、下側チップ２０Ａと上側チップ２０Ｂのいずれか一方の側だけ蛇行させるようにしても、合わせずれが起きても、点接合の利点により、熱圧着の際に加える圧力を均一にし、リペアしやすいという有利な効果を奏することができる。

（第３実施形態）
　本発明の第３実施形態に係る積層型半導体装置では、インターポーザとしての下側チップ２１Ａと、下側チップ２１Ａに搭載された上側チップの積層構造をなす場合を例示的に説明する。図１４及び図１５に示すように、下側チップ２１Ａは、高比抵抗又は半絶縁性のシリコン基板と、シリコン基板の主面の縁部に沿って周回する帯状の下側封止パターン部１４Ａを備える。第１及び第２実施形態に係る積層型半導体装置とは異なり、下側チップ２１Ａはインターポーザであるので、下側チップ２１Ａには半導体集積回路が集積化されてはいない。つまり、図１４及び図１５に示した下側チップ２１Ａは、下側チップ２１Ａの更に下層側に、半導体集積回路が集積化された他のチップが存在することを予定している。

　図１５に示すように、第３実施形態に係る積層型半導体装置の下側チップ２１Ａはシリコン基板を貫通する複数のシリコン貫通ビアＴＳＶ_p5，ＴＳＶ_i3，ＴＳＶ_i8，ＴＳＶ_r3を備えている。図１５は図１４のXV－XV方向から見た断面図であるので、下側チップ２１Ａに設けられるシリコン貫通ビアのうちの一部が示されている。一番右側のシリコン貫通ビアＴＳＶ_p5は、下側チップ２１Ａの表面に設けられた外周表面ランドＬ_p5に接続されている。右から２番目のシリコン貫通ビアＴＳＶ_i3は下側チップ２１Ａの表面に設けられた内周表面ランドＬ_i3に接続され、右から３番目のシリコン貫通ビアＴＳＶ_i8は下側チップ２１Ａの表面に設けられた内周表面ランドＬ_i8に接続され、内周表面ランドＬ_i8は下側チップ２１Ａの表面に設けられた表面配線を介して下側バンプＢ_r3に接続されている。左端のシリコン貫通ビアＴＳＶ_r3は下側チップ２１Ａの表面に設けられた外周表面ランドＬ_r3に接続されている。

　なお、第３実施形態に係る積層型半導体装置の下側チップ２１Ａの構造において、シリコン基板の主面上にインターポーザ絶縁層（下側絶縁層）が設けられ、このインターポーザ絶縁層上においてシリコン基板の主面の縁部に沿って周回する帯状の下側封止パターン部１４Ａを備えるようにしてもよい。下側チップ２１Ａはインターポーザとして、下側チップ２１Ａの下層に配置される集積回路の入出力電極に電気的に接続され、三次元構造の積層型半導体装置を構成する。下側チップ２１Ａの下層に配置される集積回路は、第1～第４実施形態と同様な、３ｎｍ～7ｎｍのデザインルールで設計された微細パタ－ン集積回路で構わない。しかし、図１４から分かるように、インターポーザは入出力電極のピッチ変更素子の機能を有するので、下側チップ２１Ａの下層に配置される集積回路は、１０ｎｍ以上のデザインルールで設計された比較的粗い平面パターンのトポロジであっても対応可能である。なお、図１４では下側チップ２１Ａが矩形である場合を例示しており、帯状の下側封止パターン部１４Ａも、下側チップ２１Ａの周辺に沿った矩形の額縁状パターン（穴あき矩形パターン）で、閉じたパターンを構成している。しかしながら、下側チップ２１Ａが矩形でない場合は、下側封止パターン部１４Ａも下側チップ２１Ａの形状に適合した平面パターンとなるのは勿論である。

　図１４に示すように、第３実施形態に係る積層型半導体装置の下側チップ２１Ａの下側封止パターン部１４Ａの周回パターンの内側には下側バンプＢ_ijが１０μｍ以下のピッチで配列されている。下側チップ２１Ａの右側の辺に沿って円形の外周表面ランドＬ_p1，Ｌ_p2，Ｌ_p3，……，Ｌ_pmが配列されている。外周表面ランドＬ_p1，Ｌ_p2，Ｌ_p3，……，Ｌ_pmの直下には、図１５において図示が省略された他のシリコン貫通ビアを含めて、シリコン貫通ビア配置され、直下のシリコン貫通ビアが対応する外周表面ランドにそれぞれ接続されている。即ち、外周表面ランドＬ_pjは、対応するシリコン貫通ビアＴＳＶ_pjに、独立して接続されることにより、下側チップ２１Ａの更に下層側の半導体集積回路の入出力電極のいずれかと電気的に接続され三次元構造の一部をなしている。外周表面ランドＬ_p1，Ｌ_p2，Ｌ_p3はそれぞれ表面配線により下側バンプＢ_p1，Ｂ_p2，Ｂ_p3に順に接続され、外周表面ランドＬ_pmは下側バンプＢ_pmに接続されているが、図１４に示すように下側バンプＢ_pjに接続されていない外周表面ランドＬ_pjも存在する。

　第３実施形態に係る積層型半導体装置の下側チップ２１Ａにおいて、外周表面ランドＬ_p1，Ｌ_p2，Ｌ_p3，……，Ｌ_pmの配列の方向の辺を「第１辺」と定義すると、第１辺に連続し第１辺に直交する第２辺に沿って、下側チップ２１Ａの中央部周辺には円形の外周表面ランドＬ_q1，Ｌ_q2，Ｌ_q3，……，Ｌ_qnが配列されている。外周表面ランドＬ_p1，Ｌ_p2，Ｌ_p3，……，Ｌ_pmの直下には図１５において図示が省略された他のシリコン貫通ビアを含めて、シリコン貫通ビア配置され、直下のシリコン貫通ビアが対応する外周表面ランドにそれぞれ接続されている。即ち、外周表面ランドＬ_qjは、対応するシリコン貫通ビアＴＳＶ_qjに独立して接続されることにより、下側チップ２１Ａの更に下層側の半導体集積回路の入出力電極のいずれかと電気的に接続され三次元構造の一部をなしている。下側バンプＢ_qjに接続されている外周表面ランドＬ_qjと、下側バンプＢ_qjに接続されていない外周表面ランドＬ_qjが存在する。第２辺に連続し第２辺に直交する矩形パターンの第３辺に沿って、下側チップ２１Ａの中央部周辺には円形の外周表面ランドＬ_r1，Ｌ_r2，Ｌ_r3，……，Ｌ_rmが配列されている。

　外周表面ランドＬ_r1，Ｌ_r2，Ｌ_r3，……，Ｌ_rmの直下には図１５において図示が省略された他のシリコン貫通ビアを含めて、シリコン貫通ビア配置され、直下のシリコン貫通ビアが対応する外周表面ランドにそれぞれ接続されている。即ち、外周表面ランドＬ_rjは、対応するシリコン貫通ビアＴＳＶ_rjに接続されることにより、下側チップ２１Ａの更に下層側の半導体集積回路の入出力電極のいずれかと電気的に接続され三次元構造の一部をなしている。下側バンプＢ_rjに接続されている外周表面ランドＬ_rjと、下側バンプＢ_rjに接続されていない外周表面ランドＬ_rjが存在する。

　第３辺に連続し第３辺に直交する矩形パターンの第４辺に沿って、下側チップ２１Ａの中央部周辺には円形の外周表面ランドＬ_s1，Ｌ_s2，Ｌ_s3，……，Ｌ_snが配列されている。外周表面ランドＬ_s1，Ｌ_s2，Ｌ_s3，……，Ｌ_snの直下には図１５において図示が省略された他のシリコン貫通ビアを含めて、シリコン貫通ビア配置され、直下のシリコン貫通ビアが対応する外周表面ランドにそれぞれ接続されている。即ち、外周表面ランドＬ_sjは、対応するシリコン貫通ビアＴＳＶ_ｓjに接続されることにより、更に下層側の半導体集積回路の入出力電極のいずれかと電気的に接続され三次元構造の一部をなしている。下側バンプＢ_sjに接続されている外周表面ランドＬ_sjと、下側バンプＢ_sjに接続されていない外周表面ランドＬ_sjが存在する。図１４に示すように、下側バンプＢ_ijの矩形の配列の内側には円形の内周表面ランドＬ_i1，Ｌ_i2，Ｌ_i3，……が配列されている。内周表面ランドＬ_i1，Ｌ_i2，Ｌ_i3，……の直下には図１５において図示が省略された他のシリコン貫通ビアを含めて、シリコン貫通ビア配置され、直下のシリコン貫通ビアが対応する内周表面ランドにそれぞれ接続されている。即ち、内周表面ランドＬ_ikは、対応するシリコン貫通ビアＴＳＶ_ikに接続されることにより、更に下層側の半導体集積回路の入出力電極のいずれかと電気的に接続され三次元構造の一部をなしている。下側バンプＢ_ijに接続された内周表面ランドＬ_ikと、下側バンプＢ_ijに接続されていない内周表面ランドＬ_ikが存在する。

　第1実施形態に係る積層型半導体装置で説明したのと同様に、第３実施形態に係る積層型半導体装置においても、インターポーザとしての下側チップ２１Ａの下側封止パターン部１４Ａに対応して、図示を省略した上側チップの縁部に沿って周回する閉じたパターンとして上側封止パターン部（１４Ｂ，１５_o，１５_i）が構成されている。第1及び第２実施形態に係る積層型半導体装置で説明したとおり、図示を省略した上側封止パターン部（１４Ｂ，１５_o，１５_i）は、上側バンプＢ_uijの形成と同一のプロセスで形成できるので、上側封止パターン部（１４Ｂ，１５_o，１５_i）の形成には、プロセス工程数の増大を招くことがない。よって、第３実施形態に係る積層型半導体装置においても、上側チップに集積される集積回路の入出力電極のピッチ間隔が１０μｍ以下の微細化された平面パターンを有する半導体集積回路を搭載した場合であっても、下側封止パターン部１４Ａと上側封止パターン部（１４Ｂ，１５_o，１５_i）とを圧着して金属学的に接合することにより、図６に示した例と同様な金属学的接続体（１４Ａ，１５_o，１５_i）を構成される。したがって、下側チップ２１Ａがインターポーザであっても、プロセス工程数の増大を招くことなく安価且つ簡単に、下側チップ２１Ａと上側チップの間の気密封止をして三次元構造の積層型半導体装置を構成することが可能になる。

（第４実施形態）
　本発明の第１～第３実施形態に係る積層型半導体装置においては、上側チップに配列されたＡｕ又はＡｕ合金からなる上側バンプB_uijと、上側バンプB_uijの配列に合わせて下側チップに配列されたＡｕ又はＡｕ合金からなる下側バンプB_ijが、周辺部に設けられた金属学的接続体によって構成される気密空間の内部で固相拡散接合する例を示したが、例示に過ぎない。上側バンプB_uij及び下側バンプB_ijのいずれかが、平行平板状のボンディングパッドとして平坦な表面を構成していても構わない。図１６に示すように、本発明の第４実施形態に係る積層型半導体装置の気密封止前の段階における構造は、下側チップ４０Ａと、下側チップ４０Ａに搭載された上側チップ１０Ｂの積層構造をなしている点では第１実施形態に係る積層型半導体装置と同様である。更に、図１６に示すように、下側チップ４０Ａは、下側半導体基板１１Ａと、下側半導体基板１１Ａの主面の表面領域に配置される下側集積回路と、下側半導体基板１１Ａの主面上に下側集積回路を覆うように設けられる下側絶縁層１３Ａと、下側絶縁層１３Ａ上において下側半導体基板１１Ａの主面の縁部に沿って周回する帯状の下側封止パターン部１４Ａを備える点でも第１実施形態に係る積層型半導体装置と同様である。

　しかし、図１６の断面図上には、両側に配置された下側封止パターン部１４Ａのパターンの内側に、断面図上に位置するボンディングパッドＰ_pi及びボンディングパッドＰ_riが、それぞれ平行平板状のパターンとして示されている点で、第１実施形態に係る積層型半導体装置の構成とは異なる。一方、図１６に示すように、第４実施形態に係る積層型半導体装置の上側チップ１０Ｂは、上側半導体基板１１Ｂと、上側半導体基板１１Ｂの主面の表面領域に配置される上側集積回路と、上側集積回路を覆うように上側半導体基板１１Ｂの主面上に設けられた上側絶縁層１３Ｂと、上側絶縁層１３Ｂ上において上側半導体基板１１Ｂの主面の縁部に沿って周回する帯状の第２封止部ランド１４Ｂと、第２封止部ランド１４Ｂ上において上側半導体基板１１Ｂの縁部に沿って、互いに間隔を空けて、かつ隣接しながら平行に走行する封止用外壁１５_o及び封止用内壁１５_iを備える点で、上側チップ１０Ｂに関しては、第１実施形態に係る積層型半導体装置と同様である。図１６の断面図上では、両側に配置された上側チップ１０Ｂの第２封止部ランド１４Ｂのパターンの内側には、下側チップ４０ＡのボンディングパッドＰ_pi及びボンディングパッドＰ_riの配列位置に合わせて、上側バンプＢ_upi及び上側バンプＢ_uriが配列されている構造が図示されている。

　第２封止部ランド１４Ｂ、封止用外壁１５_o及び封止用内壁１５_iで、第４実施形態に係る積層型半導体装置の上側チップ１０Ｂの「上側封止パターン部（１４Ｂ，１５_o，１５_i）」を構成している。接合後の状態の図示を省略しているが、図６に示した構成と同様に、下側封止パターン部１４Ａの表面と上側封止パターン部（１４Ｂ，１５_o，１５_i）が固相拡散接合することにより金属学的接続体が構成され、下側絶縁層１３Ａ、上側絶縁層１３Ｂ及び金属学的接続体の内部に気密空間が形成される。平面パターンの図示を省略しているが、図４に示した平面レイアウトと同様に、下側封止パターン部１４Ａが構成する矩形額縁状パターンの内側に、複数のボンディングパッドＰ_ijが矩形に沿ったパターンとして配列された場合（ｉ＝ｐ，ｑ，ｒ，ｓ：ｊ＝１～ｎ、又は１～ｍの正の整数）を前提として、図１６の断面図を図示している。同様に、図３に示した平面レイアウトと同様に、上側チップ１０Ｂの第２封止部ランド１４Ｂの周回パターンの内側には、複数の中空四角筒状の上側バンプＢ_uijが矩形額縁状パターンとして配列されている場合を前提として、図１６の断面図を図示している。

　中空四角筒状の上側バンプＢ_uijの材料には、常圧ないし減圧下での加熱圧着若しくは超音波加熱圧着等の圧力により中空円筒状のボンディングパッドＰ_ijと固相拡散接合することが容易な金属が好ましい。同様に、上側チップ１０Ｂの封止用外壁１５_o及び封止用内壁１５_iは、加熱圧着若しくは超音波加熱圧着等によりそれぞれ、下側チップ４０Ａの下側封止パターン部１４Ａの表面との固相拡散接合が容易な金属が好ましい。封止用外壁１５_o及び封止用内壁１５_iは、上側バンプＢ_uijと同一材料、且つ同一プロイセスで構成されていてもよい。下側封止パターン部１４Ａは、ボンディングパッドＰ_ijと同一材料、且つ同一プロイセスで構成されていてもよい。例えば、ボンディングパッドＰ_ijと下側封止パターン部１４Ａを、アルミニウム（Ａｌ）やＡｌ－Ｓｉ等のＡｌ合金で形成すれば、ボンディングパッドＰ_ijと下側封止パターン部１４Ａを同一プロイセスできる。ボンディングパッドＰ_ijと下側封止パターン部１４Ａを、同一のＡｕ又はＡｕ－Ｓｉ，Ａｕ－Ｇｅ，Ａｕ－Ｓｂ等のＡｕ合金で形成しても、ボンディングパッドＰ_ijと下側封止パターン部１４Ａを同一プロイセスできる。同様に、上側バンプＢ_uij、封止用外壁１５_o、封止用内壁１５_iも、同一のＡｕやＡｕ合金を採用することにより、上側バンプＢ_uij、封止用外壁１５_o、封止用内壁１５_iも、同一プロセスで形成でき、工程数の増大を招くことがない。

　以上、説明したように、第４実施形態に係る積層型半導体装置によれば、第１実施形態に係る積層型半導体装置の下側バンプB_ijが、平行平板状のボンディングパッドＰ_ijとして平坦な表面を構成している場合であっても、下側封止パターン部１４Ａと上側封止パターン部（１４Ｂ，１５_o，１５_i）とを圧着して金属学的に接合して図１６に示したような金属学的接続体を構成することにより、工程数の増大を招くことなく安価且つ簡単に、下側チップ４０Ａと上側チップ１０Ｂの間の気密封止をすることが可能になる。

（第４実施形態の第１変形例）
　図１７は、本発明の第４実施形態の第１変形例に係る積層型半導体装置の気密封止前の段階の構造を示すが、下側チップ４１Ａと、下側チップ４１Ａに搭載された上側チップ１０Ｂとの積層構造である点で図１６に示した第４実施形態に係る積層型半導体装置の構成と同様である。しかし、平行平板状のボンディングパッドＧ_pi及びボンディングパッドＧ_riが、それぞれ下側半導体基板１１Ａの表面（上面）のレベルに設けられ、下側半導体基板１１Ａの主面上に設けられる下側絶縁層１３Ａの表面（上面）のレベルより低い点で、図１６に示した構造とは異なる。図１７に示す下側チップ４１Ａが下側半導体基板１１Ａと、下側半導体基板１１Ａの主面の表面領域に配置される下側集積回路と、下側半導体基板１１Ａの主面上に下側集積回路を覆うように設けられる下側絶縁層１３Ａと、下側絶縁層１３Ａ上において下側半導体基板１１Ａの主面の縁部に沿って周回する帯状の下側封止パターン部１４Ａを備える構成は、図１６に示した構造と同様である。

　図１６に示した第４実施形態に係る積層型半導体装置では、ボンディングパッドＰ_pi及びボンディングパッドＰ_riが下側絶縁層１３Ａの上面のレベルに設けられていたので、下側半導体基板１１Ａの表面の中間電極（表面電極）とボンディングパッドＰ_pi及びボンディングパッドＰ_riの間にはコンタクトビアがそれぞれ存在している。これに対して、図１７に示す第４実施形態の第１変形例に係る積層型半導体装置では、コンタクトビアは不要になるので、図１６に示した構造よりも更に簡潔な構造になっている。図１７の断面図では、両側に配置された下側封止パターン部１４Ａのパターンの内側に、ボンディングパッドＧ_pi及びボンディングパッドＧ_riが下側半導体基板１１Ａの表面に接した平行平板状のパターンとして配置されていている。

　図１７に示すように、第４実施形態の第１変形例に係る積層型半導体装置の上側チップ１０Ｂは、上側半導体基板１１Ｂと、上側半導体基板１１Ｂの主面の表面領域に配置される上側集積回路と、上側集積回路を覆うように上側半導体基板１１Ｂの主面上に設けられた上側絶縁層１３Ｂを備える。更に図１６に示した構造と同様に、上側チップ１０Ｂは、上側絶縁層１３Ｂ上において上側半導体基板１１Ｂの主面の縁部に沿って周回する帯状の第２封止部ランド１４Ｂと、第２封止部ランド１４Ｂ上において上側半導体基板１１Ｂの縁部に沿って、平行に走行する封止用外壁１５_o及び封止用内壁１５_iを備える。下側チップ４１ＡのボンディングパッドＧ_piの配列位置に合わせて、上側バンプＢ_upiが配置されているので、下側絶縁層１３Ａに設けられた開口部（コンタクトホール）を介して、上側バンプＢ_upiの先端部がボンディングパッドＧ_piの表面と固相拡散接合する。同様に、下側チップ４１ＡのボンディングパッドＧ_riの配列位置に合わせて上側バンプＢ_uriが配置されているので、下側絶縁層１３Ａに設けられた開口部を介して、上側バンプＢ_uriの先端部がボンディングパッドＧ_riの表面と固相拡散接合する。

　下側チップ４１Ａの縁部に沿って、下側封止パターン部１４Ａで閉じたパターンを構成し、上側チップ１０Ｂの縁部に沿って周回する閉じたパターンとして上側封止パターン部（１４Ｂ，１５_o，１５_i）が、下側封止パターン部１４Ａに対応して構成されているでは図１６と同様である。しかし、図１７に示す第４実施形態の第１変形例に係る積層型半導体装置のように、ボンディングパッドＧ_pi及びボンディングパッドＧ_riが、下側半導体基板１１Ａの表面レベルに設けられている場合であっても、下側封止パターン部１４Ａと上側封止パターン部（１４Ｂ，１５_o，１５_i）との金属学的接続体による気密封止をする際に、下側チップ４１Ａに設けられた下側集積回路と上側チップ１０Ｂに設けられた上側集積回路との電気的接続を達成することが可能になる。

（第４実施形態の第２変形例）
　図１８は、本発明の第４実施形態の第２変形例に係る積層型半導体装置の気密封止前の段階の構造を示すが、平行平板状のボンディングパッドＧ_pi及びボンディングパッドＧ_riが、それぞれ下側半導体基板１１Ａの主面上に設けられる下側絶縁層１３Ａの表面（上面）のレベルより低い点で、図１７に示した第４実施形態の第１変形例に係る積層型半導体装置の構造と同様である。図１８では、下側チップ４１Ａを構成するｐ^－型の下側半導体基板１１Ａには、下側半導体基板１１Ａの主面の表面領域に模式的に配置されたｎ^＋領域を含む下側集積回路が示されているが、単なる例示に過ぎず下側集積回路の構成等に関しては種々の態様があることは勿論である。下側半導体基板１１Ａの主面上には例示したｎ^＋領域を囲むようにシャロウ・トレンチ・アイソレーション（ＳＴＩ）構造をなす素子分離絶縁膜１９Ａが設けられ、この素子分離絶縁膜１９Ａの上に下側絶縁層１３Ａが堆積されている点で、図１７に示した第４実施形態の第１変形例に係る積層型半導体装置の構造とは異なる。ｎ^＋領域がｐウェルに選択的に設定された複数の局所的半導体領域等であれば、ｐウェルを囲むようにＳＴＩ構造をなす素子分離絶縁膜１９Ａが設けられてもよい。そして、下側絶縁層１３Ａ上において下側半導体基板１１Ａの主面の縁部に沿って周回する帯状の下側封止パターン部１４Ａを備える構成は、図１７に示した構造と同様である。

　図１８に示す第４実施形態の第２変形例に係る積層型半導体装置でも、図１７に示した構造と同様に図１６のコンタクトビアは不要になり、図１６に示した構造よりも更に簡潔な構造になっている。図１８の断面図では、両側に配置された下側封止パターン部１４Ａのパターンの内側に、ボンディングパッドＧ_pi及びボンディングパッドＧ_riが下側半導体基板１１Ａの表面に選択的にｎ^＋領域に接した平行平板状のパターンとして配置されており、素子分離絶縁膜１９Ａが下側半導体基板１１Ａも表面に埋め込まれている点が、図１７に示した構造と異なる。ｎ^＋領域がｐウェルに選択的に設定された複数の局所的半導体領域であれば、複数の局所的半導体領域にそれぞれ個別に接するように、ボンディングパッドＧ_pi及びボンディングパッドＧ_riが配置される。よって、具体的な集積回路のレイアウト構成においては、ｐウェル等の上にフィールド絶縁膜等の更に他の絶縁膜が形成され、フィールド絶縁膜等に設けられたコンタクトホールを介して、ボンディングパッドＧ_pi及びボンディングパッドＧ_riがｎ^＋領域等と選択的に接続されるが、いずれにせよ、図１６に示したようなコンタクトビアは不要になる。

　図１７に示した構造と同様に、上側チップ１０Ｂは、上側絶縁層１３Ｂ上において上側半導体基板１１Ｂの主面の縁部に沿って周回する帯状の第２封止部ランド１４Ｂと、第２封止部ランド１４Ｂ上において上側半導体基板１１Ｂの縁部に沿って、互いに間隔を空けて、かつ隣接しながら平行に走行する封止用外壁１５_o及び封止用内壁１５_iを備える。下側チップ４１ＡのボンディングパッドＧ_piの配列位置に合わせて、上側バンプＢ_upiが配置されているので、下側絶縁層１３Ａに設けられた開口部（コンタクトホール）を介して、上側バンプＢ_upiの先端部がボンディングパッドＧ_piの表面と固相拡散接合する。同様に、下側チップ４１ＡのボンディングパッドＧ_riの配列位置に合わせて上側バンプＢ_uriが配置されているので、下側絶縁層１３Ａに設けられた開口部を介して、上側バンプＢ_uriの先端部がボンディングパッドＧ_riの表面と固相拡散接合する。

　図１８に示す第４実施形態の第２変形例に係る積層型半導体装置のように、ボンディングパッドＧ_pi及びボンディングパッドＧ_riが、下側半導体基板１１Ａの表面に埋め込まれたｎ^＋領域の半導体領域に選択的に接して設けられ、素子分離絶縁膜１９Ａが下側半導体基板１１Ａも表面に埋め込まれて、下側半導体基板１１Ａの表面に凹凸形状がある場合であっても、下側封止パターン部１４Ａと上側封止パターン部（１４Ｂ，１５_o，１５_i）との金属学的接続体による気密封止をする際に、下側チップ４１Ａに設けられた下側集積回路と上側チップ１０Ｂに設けられた上側集積回路との電気的接続を達成することが可能になる。

（その他の実施形態）
　上記のように、第1～第４実施形態を用いて例示的に本発明の技術思想を説明したが、この開示の一部をなす論述及び図面は本発明の技術的範囲を限定するものであると理解すべきではない。第1～第４実施形態で開示した技術思想の内容から当業者には様々な代替的な実施形態、実施例、及び運用技術が明らかとなろう。特に第1及び第２実施形態では、５Ｇ以降の世代を鑑み、下側チップと上側チップの双方に、デザインルールが微細化された半導体集積回路が集積化され、入出力電極のピッチ間隔を１０μｍ以下にすることが要請される事情を考慮した場合を例示したが、本発明は第1及び第２実施形態で例示した状況に限定されるものではない。第３実施形態でも、上側チップに微細化された半導体集積回路が集積化される場合を例示したが、同様に、本発明は第３実施形態での例示に限定されるものではない。固相拡散接合により金属学的接続体を構成して気密封止する本発明の技術思想の特徴は、入出力電極のピッチ間隔が１０μｍを超える緩いデザインルールの古い世代の積層型半導体装置であっても、適用可能であることは勿論である。

　更に、第1～第４実施形態では１枚の下側チップの上に１枚の上側チップが１：１に搭載される例を示したが例示に過ぎない。下側チップのサイズを上側チップより大きくして、１枚の下側チップの上に複数枚の上側チップが搭載される構造でもよい。例えば、下側チップを口径の大きな親基板とし、この親基板の主面に定義される格子に沿って分割された単位素子領域のそれぞれに複数の上側チップを配列し、単位素子領域のそれぞれをチップ搭載領域として、それぞれのチップ搭載領域に、下側封止パターン部を配置してもよい。この場合、それぞれの下側封止パターン部は、複数の上側チップの配置に対応した下側チップの「少なく共一部の領域」にそれぞれ配置される。よって、下側チップの主面上に配置される複数の下側封止パターン部は、複数の上側封止パターン部の配置に対応したアレイ状に配置された複数のパターンになる。即ち、下側封止パターン部は下側チップの周辺に沿って周回するのではなく、少なく共一部の領域でそれぞれ構成される複数のチップ搭載領域の周辺を、対応する下側封止パターン部が、それぞれ個別に周回する。このようにして、複数のチップ搭載領域にアレイ状に配置された下側封止パターン部に対して、複数の上側チップの上側封止パターン部をそれぞれ固相拡散接合させて、複数のチップ搭載領域のそれぞれに独立した金属学的接続体を構成し、複数のチップ搭載領域のそれぞれに気密空間を個別に形成して気密封止しても良い。

　又、第1及び第２実施形態では上側チップに上側封止パターン部として互いに平行に走行する２枚の壁状のパターンを含む構成を説明したが、例示に過ぎない。更に第２実施形態では下側チップに下側封止パターン部として互いに平行に走行する２枚の壁状のパターンを含む構成を説明したが例示に過ぎない。壁状のパターンは１枚でもよく、信頼性を高めるために、３枚以上の互いに平行に走行する壁状のパターンを含む構成としてもよい。壁状のパターンを１枚にするには、垂直側壁を有するＵ溝をフォトレジスト膜のパターンで形成し、Ｕ溝の一方の垂直側壁にのみ金属膜が堆積するように斜め蒸着若しくは斜めスパッタリングをして、その後フォトレジスト膜のパターンを除去すれば良い。図３等に示す封止用外壁１５_o及び封止用内壁１５_iの平面パターンを例に説明すると、封止用外壁１５_o及び封止用内壁１５_iは周辺を囲むようにＸ－方向とＹ―方向にそれぞれ伸びて矩形を形成するので、具体的には、Ｘ－方向に直交する方向と、Ｙ―方向に直交する方向のそれぞれにおいて斜め蒸着等をすることになる。

　壁状のパターンを３枚にするには、フォトレジスト膜に垂直側壁を有するＵ溝と、Ｕ溝の一方の壁にそってＵ溝と同じ幅の突部を有する台座パターンを形成して３つの垂直側壁を用意し、３つの垂直側壁のそれぞれに金属膜が堆積するように、両方向から斜め蒸着若しくは斜めスパッタリングをして、その後フォトレジスト膜のパターンを除去すれば良い。封止用外と封止用内壁は周辺を囲むようにＸ－方向とＹ―方向に伸びるので、実際には２方向にそって、それぞれ斜め蒸着等をするので計４回の斜め蒸着等をすることになる。壁状のパターンを４枚にするには、フォトレジスト膜に垂直側壁を有するＵ溝を平行に２本パターニングし、それぞれのＵ溝の垂直側壁に金属膜が堆積するように両方向から斜め蒸着若しくは斜めスパッタリングをして、その後フォトレジスト膜のパターンを除去すれば良い。

　更に第１及び第４実施形態では下側チップの下側絶縁層の上に、下側絶縁層の表面レベルにおいて下側絶縁層の周辺に沿って周回する平坦な帯状の下側封止パターン部を説明したが例示に過ぎない。更に第３実施形態では下側チップの上に、下側チップの表面レベルにおいて下側チップの周辺に沿って周回する平坦な帯状の下側封止パターン部を説明したが例示に過ぎない。下側封止パターン部の水平レベルは、下側絶縁層の表面レベルや下側チップの表面レベルより低いレベルとなる凹部に設けられていても構わない。下側絶縁層の表面レベルより低いレベルに下側封止パターン部を設ける場合は下側絶縁層の表面にＵ溝やＶ溝を彫り、このＵ溝の底部やＶ溝の傾斜した側壁に下側封止パターン部が設けられる。Ｕ溝の底部に帯状に設けるだけでなく、Ｕ溝の垂直側壁にも下側封止パターン部を設けても良く、Ｕ溝やＶ溝の側壁に下側封止パターン部を設けて周回する構成にすると、下側封止パターン部は平坦ではなくなり、２つ以上の面から構成される。第１及び第４実施形態の構成において下側絶縁層の表面にＵ溝やＶ溝を彫る場合は、Ｕ溝やＶ溝を深くして下側半導体基板まで彫り込んでもよい。

　更に、第１及び第４実施形態の構成において、下側絶縁層の表面レベルより低いレベルに第１封止部ランドを設けるように下側絶縁層の表面にＵ溝やＶ溝を彫る変形例（その他の実施形態）もある。このその他の実施形態では、Ｕ溝の底部やＶ溝の傾斜した側壁に第１封止部ランドを設け、この第１封止部ランドを基礎として、１封止部ランドの上に平行に走行する２枚の壁状のパターンを配置して、下側封止パターン部が設けられる。同様に、第３実施形態の構成において下側チップの表面レベルより低い凹部に下側封止パターン部を設ける場合は下側チップの表面にＵ溝やＶ溝を彫り、このＵ溝の底部やＶ溝の側壁に下側封止パターン部が設けることも可能である。第３実施形態の変形例となる構成において、Ｕ溝やＶ溝の側壁に下側封止パターン部を設けられる場合は、下側封止パターン部は平坦ではなくなる。

　その他、上記の第1～第４実施形態において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な請求の範囲に係る発明特定事項によってのみ定められるものである。

１０Ａ，２０Ａ，２１Ａ，４０Ａ，４１Ａ，４２Ａ…下側チップ、１０Ｂ，２０Ｂ…上側チップ、１１Ａ…下側半導体基板、１１Ｂ…上側半導体基板、１３Ａ，２３Ａ…下側絶縁層、１３Ｂ，２３Ｂ…上側絶縁層、１４Ａ…下側封止パターン部（第１封止部ランド）、１４Ｂ…第２封止部ランド、１５_i，１６_i，１７_i，３２_i，３３_i，３４_i…封止用内壁、１５_o，１６_o，１７_o，３２_o，３３_o，３４_o…封止用外壁、１９Ａ…素子分離絶縁膜

Claims

　上側集積回路を集積した上側半導体基板と、
　該上側半導体基板の主面に設けられた上側絶縁層と、
　該上側絶縁層の周辺に沿って周回して閉じた平面パターンを構成する上側封止パターン部と、
　前記上側絶縁層に、主面の少なく共一部で構成されるチップ搭載領域が対向するように配置された下側チップと、
　該下側チップの前記主面上に配置され、前記上側封止パターン部の配置に対応したパターンを構成し、前記チップ搭載領域の周辺を周回し、前記上側封止パターン部との固相拡散接合により金属学的接続体を構成する下側封止パターン部と、
　を備え、前記チップ搭載領域、前記上側絶縁層及び前記金属学的接続体の内部に気密空間を形成することを特徴とする積層型半導体装置。
　前記上側封止パターン部は、互いに平行に走行する壁状のパターンを含むことを特徴とする請求項１に記載の積層型半導体装置。
　前記下側封止パターン部は、互いに平行に走行する壁状のパターンを含むことを特徴とする請求項２に記載の積層型半導体装置。
　前記下側封止パターン部と前記上側封止パターン部の平面パターンは、互いに複数箇所で交わる、互いに位相の異なるメアンダラインのパターンを構成していることを特徴とする請求項３に記載の積層型半導体装置。
　前記下側封止パターン部又は前記上側封止パターン部は、金又は金を含む合金のいずれかであることを特徴とする請求項１に記載の積層型半導体装置。