JP7097639B2 - 積層型半導体装置及びこれに用いる複数のチップ - Google Patents

Description

本発明は、積層型半導体装置及びこれに用いる複数のチップに係り、特に大口径の親基板とこの親基板に搭載される複数のチップとの積層構造を有する積層型半導体装置のリペア技術に関する。

特許文献１は、画素電極を含むアクティブマトリクス基板と、各画素電極に接続する導電性バンプによりアクティブマトリクス基板に貼り合わせられた対向基板とを有する放射線二次元検出器を開示する。このようなフリップチップボンディングでは、画素電極のピッチが微細になると均一なバンプにより接続を行うことが困難になる問題があった。これに対して、特許文献２は、信号読出チップの各画素電極と対向基板との間を接続する筒状電極により、接続を確実に行うことができる固体検出器を開示する。

しかしながら、大口径の親基板に小口径の回路チップを複数枚搭載する積層型半導体装置では、微細な回路が集積化された回路チップに不良があると、積層型半導体装置が動作しなくなる問題があった。イメージセンサ等に用いる大口径の親基板では、検出素子を画素として配置した親基板は緩いデザインルールで作ることができ、回路的にもシンプルであるので製造が容易で、不良の発生する確率が低い。又、親基板の単位素子や接続配線等に不良があってもランダムで、親基板の出力にはほとんど見えてこない。

一方、大口径の親基板に搭載される回路チップは集積度が高く、親基板より遙かに細かなデザインルールで製造されるので、不良の発生の確率が高い。しかし、バンプ等による接続で親基板に回路チップを搭載して試験することによって、はじめて回路チップに集積化された回路の良否が分かる。このため、回路チップで不良率が高い場合やブロック不良がある場合、積層型半導体装置の全体の不良になり、製造効率が悪く、親基板や親基板に搭載された正常動作している回路チップが無駄に浪費されてしまう。

斯かる事情を鑑みると、不良な回路チップのみを親基板から剥がして、不良な回路チップのみを別の正常動作する回路チップに交換することが望まれる。しかしながら、現在の技術レベルにおいて、不良がある場合に簡単に特定の回路チップのみを剥がして別の回路チップが簡単に接続できるバンプ等は知られていない。

国際公開第２０１４／００６８１２号 国際出願第ＰＣＴ／ＪＰ２０１５／０８１８９１号

本発明は、上記問題点を鑑み、搭載されるチップのリペアの処理が容易で製造時間が短縮され、資源の浪費を防ぐことが可能な積層型半導体装置及びこれに用いる複数のチップを提供することを目的とする。

上記目的を達成するために、本発明の第１の態様は、(a)互いに対向する第１及び第２主面を有し、第１主面に定義される第１格子に沿って分割された単位素子領域のそれぞれに複数の単位素子を配列し、第１格子よりもメッシュ数の少ない第２格子に沿って第１主面を複数のチップ搭載領域に分割した親基板と、(b)複数のチップ搭載領域のそれぞれに対向して、第１主面側に搭載された複数の矩形のチップと、(c)複数の単位素子の配列に対応した第３格子に沿って配列され、親基板と複数のチップのそれぞれを仮接続して複数の単位素子からの信号を複数のチップにそれぞれ集積化された回路に独立してそれぞれ伝達し、仮接続の高さよりも低い本接続によって、親基板と複数のチップのそれぞれを結合する複数のバンプ接続体とを備える積層型半導体装置であることを要旨とする。本発明の一態様に係る積層型半導体装置において、仮接続後、複数のバンプ接続体が複数の基板側接続部と複数の基板側接続部に対応する複数のチップ側接続部にそれぞれ分離可能である。

本発明の第２の態様は、互いに対向する第１及び第２主面を有し、第１主面に定義される第１格子に沿って分割された単位素子領域のそれぞれに複数の単位素子を配列し、第１格子よりもメッシュ数の少ない第２格子に沿って第１主面を複数のチップ搭載領域に分割し、第１主面に定義された複数の単位素子の配列に対応した第３格子に沿って配列され、複数の単位素子からの信号をそれぞれ出力する複数の基板側接続部を有した親基板に対し、複数のチップ搭載領域のそれぞれに搭載される予定で、第２格子のメッシュ数よりも多い個数の複数の矩形のチップに関する。第２の態様に係る複数のチップは、複数のチップの第１主面に対向するそれぞれの面に、第３格子に沿って配列され、複数のチップにそれぞれ集積化された回路に信号をそれぞれ入力する複数のチップ側接続部を備える。第２の態様に係る複数のチップを備えることにより、親基板と複数のチップのそれぞれを仮接続して複数の単位素子からの信号を複数のチップにそれぞれ集積化された回路に独立してそれぞれ伝達して検査し、不良判定の場合は、不良と判定された特定のチップをチップ搭載領域から離脱させ、新たなチップを再度仮接続する。一方、正常と判定された場合は、仮接続の高さよりも低くなるようにチップ側接続部を圧縮する本接続によって、親基板と複数のチップのそれぞれを結合する。

本発明によれば、大口径の親基板に搭載されるチップのリペアの処理が容易で製造時間が短縮され、資源の浪費を防ぐことが可能な積層型半導体装置及びこれに用いる複数のチップを提供することができる。

本発明の第１の実施形態に係る積層型半導体装置（固体撮像装置）を説明する平面図である。 図１のII－II方向から見た断面図である。 第１の実施形態に係る積層型半導体装置のバンプ接続体の仮接続の状態を説明する模式的断面図である。 第１の実施形態に係る積層型半導体装置のバンプ接続体の仮接続で不良が発見され、再離脱した状態を説明する模式的断面図である。 第１の実施形態に係る積層型半導体装置のバンプ接続体の本接続の状態を説明する模式的断面図である。 本発明の第２の実施形態に係る積層型半導体装置のバンプ接続体の仮接続の状態を説明する模式的断面図である。 図７（ａ）は第２の実施形態に係る積層型半導体装置のバンプ接続体において、長方形筒状の第２バンプと長方形筒状の第１バンプとが交差して金属学的に接した状態を説明する平面図で、図７（ｂ）は円筒状の第２バンプと円筒状の第１バンプとが交差して金属学的に接した状態を説明する平面図で、図７（ｃ）はバンプ接続体の仮接続した後の第１バンプの側壁部の上端に形成される溝部を説明する模式的断面図である。 第２の実施形態に係る積層型半導体装置のバンプ接続体の仮接続で不良が発見され、再離脱した状態を説明する模式的断面図である。 第２の実施形態に係る積層型半導体装置のバンプ接続体の本接続の状態を説明する模式的断面図である。 第２の実施形態に係る積層型半導体装置のバンプ接続体の仮接続で不良が発見されたため、新たなチップを用いて再び仮接続した状態を説明する模式的断面図である。

以下、図面を参照して、本発明の第１及び第２の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。又、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。又、以下に示す第１及び第２の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

又、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

（第１の実施形態）
本発明の第１の実施形態に係る積層型半導体装置は、図１及び図２に示すように、大口径の親基板８１と、親基板８１の一方の主面である第１主面（接続面）に複数の矩形のチップＸ_ij（ｉ＝１～ｎ：ｊ＝１～ｍ）を搭載した積層構造をなしている。第１主面には第２主面が平行に対向している。積層型半導体装置が固体撮像装置であれば、親基板８１の第１主面に対向する第２主面は、図２に示すように電磁波Φ_xが入射する入力面を構成する。親基板８１の第１主面（接続面）には、第１格子に沿って分割された単位素子領域（画素領域）が定義され、この単位素子領域に単位素子（検出素子）が配列されている。

親基板８１の第１主面は、第１格子よりメッシュ数の少ない第２格子によって定義される複数のチップ搭載領域に分割されている。チップＸ_ijは、分割されたそれぞれのチップ搭載領域からの信号を読み出す。逆に言えば、チップＸ_ijの配列位置に対応して、親基板８１の第１主面は、第１格子よりメッシュ数の少ないｎ×ｍの第２格子を構成する複数のチップ搭載領域に分割されている。

親基板８１は、ｐ－ｎダイオード、ｎ－ｉ－ｎダイオード、ｐ－ｉ－ｐダイオード等の単位素子（検出素子）を第１格子に沿って分割された単位素子領域（画素領域）に配列した構造をなし、例えば１０ｃｍ×１０ｃｍの大きさである。チップＸ_ijは親基板８１よりも小さな面積であり、親基板８１の大きさに対応して２×２～８×８等の第２格子が定義する領域に、親基板８１のほぼ全面を覆うように配列される。

図１において、一番上のチップＸ₁₁，Ｘ₁₂，Ｘ₁₃，……，Ｘ_1mの配列に沿って、親基板８１の周辺にはボンディングパッドＰ_k1，Ｐ_k2，Ｐ_k3，……，Ｐ_ksが配列されている。ボンディングパッドＰ_k1，Ｐ_k2，Ｐ_k3，……，Ｐ_ksの配列された親基板８１の辺を「第１辺」と定義すると、第１辺に連続し第１辺に直交する親基板８１の第２辺にそって、親基板８１の周辺にはボンディングパッドＰ_l1，Ｐ_l2，Ｐ_l3，……，Ｐ_ltが配列されている。第２辺に連続し第２辺に直交する親基板８１の第３辺にそって、親基板８１の周辺にはボンディングパッドＰ_m1，Ｐ_m2，Ｐ_m3，……，Ｐ_msが配列されている。第３辺に連続し第３辺に直交する親基板８１の第４辺にそって、親基板８１の周辺にはボンディングパッドＰ_n1，Ｐ_n2，Ｐ_n3，……，Ｐ_ntが配列されている。

図２の断面図において、親基板８１の左端に配列されたチップＸ₂₁と、親基板８１の間に第１格子とメッシュ数の等しい第３格子のそれぞれの領域に配列された複数のバンプ接続体Ｂ₁₁，Ｂ₁₂，Ｂ₁₃，……，Ｂ_1pの一列分の配列が示されている。第３格子のメッシュのピッチは第１格子と同じでもよいが、第１格子をピッチ変換したものでもよい。又、チップＸ₂₁の右横に配列されたチップＸ₂₂と、親基板８１の間には第３格子のそれぞれの領域に配列された複数のバンプ接続体Ｂ₂₁，Ｂ₂₂，Ｂ₂₃，……，Ｂ_2pの一列分の配列が示されている。同様に、チップＸ_2(m-1)と親基板８１の間には、第３格子のそれぞれの領域に配列された複数のバンプ接続体Ｂ_(m-1)1，Ｂ_(m-1)2，Ｂ_(m-1)3，……，Ｂ_(m-1)pの一列分の配列が示されている。

更に、親基板８１の右端側に配列されたチップＸ_2mと、親基板８１の間には第３格子のそれぞれの領域に配列された複数のバンプ接続体Ｂ_m1，Ｂ_m2，Ｂ_m3，……，Ｂ_mpの一列分の配列が示されている。即ち、図２に一列分の配列の断面構造では、複数のチップＸ_ijと親基板８１との間には、単位素子（検出素子）の第１格子で規定される配置に対応して、第３格子のそれぞれの領域に配列された複数のバンプ接続体Ｂ_uv（ｕ＝１～ｍ，ｖ＝１～ｐ）が示されているが、図２の断面以外においても同様な構造が存在することは勿論である。図２のチップＸ₂₁，Ｘ₂₂，Ｘ₂₃，……，Ｘ_2mの配列の左側には、ボンディングパッドＰ_n(t-3)が示され、チップＸ₂₁，Ｘ₂₂，Ｘ₂₃，……，Ｘ_2mの配列の右側には、ボンディングパッドＰ_l4が示されている。

以下の説明では、図２の断面以外に存在する他のバンプ接続体を含めた、複数のバンプ接続体を総称して、「バンプ接続体Ｂ_uv」と呼ぶ。複数のバンプ接続体Ｂ_uvのそれぞれは、親基板８１の第１主面（接続面）に第１格子に沿って分割された単位素子領域（画素領域）に配列した単位素子（検出素子）のそれぞれと、対応するチップＸ_ijのそれぞれとを、互いに独立して電気的に接続している。

親基板８１は緩いデザインルールで作り、回路的にもシンプルであるので製造が容易で、不良の発生する確率が低い。又、親基板８１の単位素子や接続配線等に不良があってもランダムで、親基板８１の出力にはほとんど見えてこない。一方、チップＸ_ijは集積度が高く、バンプ接続体Ｂ_uvでチップＸ_ijを親基板８１に接続して試験することによって、はじめてチップＸ_ijに集積化された回路の良否が分かる。もし複数個接続されたチップＸ_ijで不良率が高い場合やブロック不良がある場合、第１の実施形態に係る積層型半導体装置の不良になる。

このため、各チップＸ_ijを親基板８１に仮接続し、特定のチップＸ_stに集積化された回路に不良がある場合は、そのチップＸ_stを剥がして別のチップＸ_xyを仮接続して、問題が無いかを確認するリペアの作業が必要がある。リペアの作業を予定しているので、チップＸ_ijの数は、親基板８１に定義される第２格子のメッシュの数よりも多く用意される。

なおバンプ接続体Ｂ_uvの詳細は図３～図５を参照して後述する。バンプ接続体Ｂ_uvは、親基板８１の第１主面と、この第１主面に対向する複数のチップＸ_ijのそれぞれの面の間に、親基板８１中の複数の単位素子の配列に対応した第３格子に沿って配列されている。バンプ接続体Ｂ_uvは、親基板８１に集積化された複数の単位素子からの信号を、複数のチップＸ_ijにそれぞれ集積化された回路に独立して伝達するように配置されている。

第１の実施形態に係る積層型半導体装置が固体撮像装置であれば、親基板８１の第１主面（接続面）に配列した単位素子（検出素子）の配列は、イメージセンサ（積層型半導体装置）の画素の配置に対応している。複数のチップＸ_ijの信号読出回路のそれぞれは、スイッチング素子Ｑ_ijやバッファ増幅器の回路を備える。複数のチップＸ_ijは、親基板８１の第１主面の対応する分割箇所のそれぞれに配列された画素の第１格子からの信号を、それぞれ読み出す。

以下の第１の実施形態の説明において、親基板８１の材料や用途は問わない。即ち、第１の実施形態に係る積層型半導体装置が固体撮像装置であれば、親基板８１をシリコン（Ｓｉ）とすることにより、第１の実施形態に係る積層型半導体装置が固体撮像装置は可視光の波長領域のイメージセンサとして好適である。又、第１の実施形態に係る積層型半導体装置が固体撮像装置である場合において、親基板８１に配列される単位素子（検出素子）がテルル化カドミウム（ＣｄＴｅ）、テルル化亜鉛（ＺｎＴｅ）、テルル化カドミウム亜鉛（ＣｄＺｎＴｅ）、ガリウムヒ素（ＧａＡｓ）等の化合物半導体からなる場合であれば、放射線イメージセンサとして好適である。

又、水銀カドミウムテルル（ＨｇＣｄＴｅ）やインジウムアンチモン（ＩｎＳｂ）等の半金属やゲルマニウム（Ｇｅ）等の赤外線検出素子を、親基板８１に配列すれば赤外線イメージセンサになる。よって、本発明の第１の実施形態に係る積層型半導体装置は、例えば種々の波長を有する電磁波のイメージセンサに適用可能であるが、固体撮像装置（イメージセンサ）に限定されるものではない。

親基板８１は、複数の単位素子（検出素子）の一方の電極が露出する第１主面（接続面）に、複数の単位素子の配列に対応する複数のバンプ接続体Ｂ_uvのそれぞれを構成する基板側接続部を第３格子のそれぞれの領域に配列している。複数の基板側接続部のそれぞれは、図３に例示した第１ランド１１と、第１ランド１１に底面を接した第１バンプ１２を有している。

第１の実施形態に係る積層型半導体装置が固体撮像装置の場合は、親基板８１の内部に第１格子に沿って分割された単位素子領域（画素領域）に配置された単位素子（検出素子）のそれぞれのキャリア生成層で電子正孔対として生成されたキャリアである信号が、それぞれの単位素子の第１ランド１１から読み出される。図３に示すように、第１ランド１１に対応する親基板８１の領域は、受信した電磁波の量に応じた信号を出力する１画素分の検出要素となる単位素子をなす。チップＸ_ijは、チップＸ_ijの下面を読出回路主面として有する。

第１の実施形態に係る積層型半導体装置が固体撮像装置であれば、第１ランド１１は、チップＸ_ijの下面に互いに離間して２次元配列され、親基板８１において生成されたキャリアを示す信号は、第１ランド１１を出力電極として読み出される。これにより、親基板８１は、電磁波を検出するための検出基板として機能し、第１ランド１１は、単位素子（画素）毎のキャリア信号を出力する単位素子の出力電極として機能する。

詳細な構造の図示を省略しているが、例えば、チップＸ_ijは、半導体基板からなる支持基体と、支持基体上に配置された回路内蔵絶縁層との積層構造で構わない。回路内蔵絶縁層の内部には、薄膜集積回路を構成するように中間層配線及び下層配線が互いに離間して埋め込まれている。薄膜集積回路によって、各単位素子（各画素）の信号読出回路のそれぞれを構成している。回路内蔵絶縁層は３層以上の多層絶縁層で構成できる。実際には、支持基体をシリコン（Ｓｉ）基板として、各単位素子に対応した読出コンデンサ及びスイッチング素子の組からなる回路をチップＸ_ijの支持基体の上部に集積化して構成してもよい。

チップＸ_ijをＳｉ基板とし、Ｓｉ基板の表面に集積回路を構成する場合は、回路内蔵絶縁層は表面の多層配線層として機能する。或いは、層間絶縁膜を介して、中間層配線及び下層配線によって、薄膜トランジスタからなるスイッチング素子や読出コンデンサを回路内蔵絶縁層の内部に構成してもよい。或いはチップＸ_ijの回路内蔵絶縁層の内の下層配線側の回路をＳｉ基板の表面に形成された集積回路に対応させ、回路内蔵絶縁層の内の中間層配線を層間絶縁膜中の表面配線層に対応するように、図２の構造を読み替えてもよい。

チップＸ_ijを構成するＳｉ基板の表面の集積回路で信号読出回路を構成した場合であっても、中間層配線及び下層配線によって信号読出回路を構成した場合であっても、或いはそれ以外の構成の場合であっても、各単位素子の信号読出回路はバンプ接続体Ｂ_uvのそれぞれを構成するチップ側接続部が有する第２ランド２１及び第２バンプ２２ｃを介して、第１バンプ１２に金属学的に接続され、更に第１ランド１１に接続される。この結果、第１ランド１１を経由して親基板８１から信号が信号読出回路に伝達される。このため、チップＸ_ijは、親基板８１から信号を読み出す複数の信号読出回路を、画素の配列に合わせて第３格子に沿って配列された入力電極を有する読出チップとして機能する。又、複数の第２ランド２１は、第１ランド１１から単位素子毎の信号を読み出し、チップＸ_ijにそれぞれ集積化された集積回路に信号を入力する入力電極として機能する。

第１の実施形態に係る積層型半導体装置では、便宜上、チップＸ_ijの中間層配線及び下層配線によって薄膜回路からなる信号読出回路を構成した場合であると仮定して説明する。この場合、チップＸ_ijは、支持基体の上面に配置された複数の第１配線パターン層、支持基体の上面から下面に貫通する複数の貫通ビア、及び支持基体の下面に配置された複数の第２配線パターン層等を有していてもよい。第１配線パターン層は、下層配線の一列分の配列にそれぞれ電気的に接続される。チップＸ_ijの貫通ビアは、第１配線パターン層及び第２配線パターン層の間をそれぞれ電気的に接続する。チップＸ_ijの第２配線パターン層の下面には、外部回路と接合するためのはんだバンプが配置することが可能である。

既に述べたとおり、チップＸ_ijは集積度が高く、バンプ接続体Ｂ_uvでチップＸ_ijを親基板８１に接続して試験することによって、はじめてチップＸ_ijに集積化された回路の良否が分かる。もし特定のチップＸ_stに集積化された回路に不良があれば、図１及び図２に示した第１の実施形態に係る積層型半導体装置の全体が不良になる。このため、各チップＸ_ijを親基板８１に仮接続し、特定のチップＸ_stに集積化された回路に不良があるか否かを確認する必要がある。このため、第１の実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvは、図３に示すように第１ランド１１に底部を接合した第１バンプ１２と、第２ランド２１に底面を接合した第２バンプ２２ｃとを互いに接触させて、仮接続をする。

図３に示すように、第１の実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvのそれぞれを構成する基板側接続部の第１バンプ１２は、第１ランド１１に接した底部と、底部の外周に連結し、底部を囲む囲壁をなす側壁部とを有する筒状の形状をなす。第１バンプ１２の側壁部は、下端から上端に向かうほど内径及び外径が減少する逆テーパ形状を有している。逆テーパ形状を有することにより、側壁部の上端は、第２バンプ２２ｃに押圧されることにより内側に窄むように変形され、第１バンプ１２と第２バンプ２２ｃが金属学的（物理的）に接合される。

第１の実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvのそれぞれを構成するチップ側接続部の第２バンプ２２ｃは、第２ランド２１に底面を接した錐状の形状をなす錐体である。第１ランド１１及び第２ランド２１の平面パターンは、例えば正方形状でよいが、正方形状に限定されるものではない。例えば、第１バンプ１２は、第１ランド１１に接した円形の底部と、底部の外周に連結し底部を囲む囲壁をなす円筒状の側壁部を有し、第２バンプ２２ｃが第２ランド２１に底面を接した円錐状の形状をなす錐体でもよい。

或いは、第１バンプ１２は、第１ランド１１に接した矩形の底部と、底部の外周に連結し底部を囲む囲壁をなす四角筒状の側壁部を有し、第２バンプ２２ｃが第２ランド２１に底面を接した四角錐又は三角錐等の角錐状の形状をなす錐体でもよい。又、第１バンプ１２は、第１ランド１１に接した矩形の底部と、底部の外周に連結し底部を囲む囲壁をなす四角筒状の側壁部を有した場合において、第２バンプ２２ｃが第２ランド２１に底面を接した円錐状の形状をなす錐体でもよい。

バンプ接続体Ｂ_uvの平面パターンは図７（ａ）に示したのと同様な長方形状でも、図７（ｂ）に示したのと同様な円形状でも構わない。図３では、複数のバンプ接続体Ｂ_uvの内の１個分を代表例として示すが、他のバンプ接続体Ｂ_uvも同様であり、複数のバンプ接続体Ｂ_uvは、複数の第２ランド２１及び複数の第１ランド１１のそれぞれの間に挟まれる。

図３に示す第１バンプ１２と第２バンプ２２ｃの仮接続時において、第１の実施形態に係る積層型半導体装置の第１バンプ１２の側壁部の上端は、第２バンプ２２ｃの錐面の一部に金属学的（物理的）に接合される。図３に示すように第１バンプ１２と第２バンプ２２ｃとを仮接続して、チップＸ_ijの動作の確認がされる。第１バンプ１２と第２バンプ２２ｃとが仮接続された状態でのチップＸ_ijの動作の確認においてチップＸ_ijの不良が発見された場合は、図４に示すように、バンプ接続体Ｂ_uvが第１ランド１１側の基板側接続部と第２ランド２１側のチップ側接続部に分離可能である。

一方、第１バンプ１２と第２バンプ２２ｃが仮接続された状態でのチップＸ_ijの動作の確認で、チップＸ_ijの正常動作が確認された場合は、チップＸ_ijを親基板８１に対して押圧する力を更に増大し、チップＸ_ijと親基板８１の間隔を更に縮める。親基板８１に対するチップＸ_ijを押圧する力が更に増大されると、図５に示すように、チップＸ_ijと親基板８１が本接続される。第１バンプ１２と第２バンプ２２ｃの本接続時においては、第１バンプ１２の側壁部は図５のように押圧により変形し、第２バンプ２２ｃの下端側の頂部が第１バンプ１２の底部に金属学的に接合される。押圧により圧縮されるので、図５に示した本接続の段階でのバンプ接続体Ｂ_uvの高さは、図３に示した仮接続のときのバンプ接続体Ｂ_uvの高さよりも低い。

複数のバンプ接続体Ｂ_uvのそれぞれを構成する第１バンプ１２及び第２バンプ２２ｃは、例えば金（Ａｕ）が使用可能である。更に、Ａｕを８０％以上含むＡｕ－シリコン（Ｓｉ），Ａｕ－ゲルマニウム（Ｇｅ），Ａｕ－アンチモン（Ｓｂ），Ａｕ－錫（Ｓｎ），Ａｕ－鉛（Ｐｂ），Ａｕ－亜鉛（Ｚｎ），Ａｕ－銅（Ｃｕ）等の合金も使用可能である。しかし、第１バンプ１２及び第２バンプ２２ｃは、複数回の仮接続と本接続を含む複数回の金属学的接合を、容易且つ確実に実施する変形の容易性からＡｕが好適である。

複数のバンプ接続体Ｂ_uvのそれぞれを構成する第１バンプ１２は、互いに同一の寸法を有するが、第１バンプ１２の仮接続前の高さは、例えば１μｍ以上５μｍ未満に決定できる。第１バンプ１２の外径は、第１ランド１１の１辺の長さ未満に決定され、例えば１μｍ以上５μｍ未満に決定される。

複数のバンプ接続体Ｂ_uvのそれぞれを構成する第２バンプ２２ｃも互いに同一の寸法を有するが、第２バンプ２２ｃの錐の高さは、第１バンプ１２を構成する筒状の側壁部の深さよりも高く設定すればよい。図３では上側に位置する第２バンプ２２ｃの底面の径は、第１バンプ１２を構成する側壁部の上端側の開口部の径よりも大きく設定すればよい。第２ランド２１の１辺の長さは、第２バンプ２２ｃの底面の径よりも大きく設定され、例えば１μｍ以上５μｍ未満になる。

第１ランド１１及び第２ランド２１のそれぞれは、例えば、Ａｕ又はＡｕを８０％以上含むＡｕ－Ｓｉ，Ａｕ－Ｇｅ，Ａｕ－Ｓｂ，Ａｕ－Ｓｎ，Ａｕ－Ｐｂ，Ａｕ－Ｚｎ，Ａｕ－Ｃｕ等の合金で形成することが可能であり、下地にニッケル（Ｎｉ）等の金属層を用いた多層構造でも構わない。このため、第１ランド１１は、第１バンプ１２との接触抵抗を低減し、第２ランド２１は第２バンプ２２ｃとの接触抵抗を低減することができる。

又、チップＸ_ijは、例えば、支持基体の上面に互いに離間して配置された第１下層配線及び第２下層配線と、第１下層配線及び第２下層配線を上方から埋め込むように配置された第１回路内蔵絶縁層と、第１回路内蔵絶縁層の上面に互いに離間して配置された第１中間層配線及び第２中間層配線と、第１中間層配線及び第２中間層配線を上方から埋め込むように配置された第２回路内蔵絶縁層とを有する構造が採用可能である。

第１下層配線、第２下層配線、第１中間層配線及び第２中間層配線等には、例えば、アルミニウム（Ａｌ）、アルミニウム－銅合金（Ａｌ－Ｃｕ合金）或いは銅（Ｃｕ）ダマシン等の金属層が採用可能である。又、第１回路内蔵絶縁層及び第２回路内蔵絶縁層は、図２等に示す回路内蔵絶縁層に相当する。

回路内蔵絶縁層には、例えば、シリコン酸化膜（ＳｉＯ_２膜）、シリコン窒化膜（Ｓｉ_３Ｎ_４膜）、燐珪酸ガラス膜（ＰＳＧ膜）、フッ素含有酸化膜（ＳｉＯＦ膜）、炭素含有酸化膜（ＳｉＯＣ膜）等の無機系絶縁層の他、メチル含有ポリシロキサン（ＳｉＣＯＨ）、水素含有ポリシロキサン（ＨＳＱ）、ポーラスメチルシルセスキオキサン膜やポリアリレン膜等の有機系絶縁層が使用可能で、これらの種々の絶縁膜層を組み合わせて積層して、多様な多層構造の回路内蔵絶縁層を構成することが可能である。

第２中間層配線を第１回路内蔵絶縁層を介して一列分の配列が第２下層配線と対向するように配置してもよい。第２中間層配線は、導電体を介して第２ランド２１に電気的に接続されており、第２下層配線は接地電位に接続されている。これにより、第１の実施形態に係る積層型半導体装置が固体撮像装置であれば、第２中間層配線及び第２下層配線は、単位素子において生成された信号を電荷として蓄積する薄膜コンデンサである読出コンデンサを構成する。

又、図示を省略しているが、回路内蔵絶縁層の内部には、第１下層配線に電圧が印加されることにより、第１中間層配線及び第２中間層配線の間にチャネルを形成するチャネル領域が形成されている。これにより、第１の実施形態に係る積層型半導体装置が固体撮像装置であれば、第１下層配線、第１中間層配線及び第２中間層配線は、読出コンデンサに蓄積された電荷を信号として読み出す薄膜トランジスタであるスイッチング素子を構成する。第１下層配線がゲート電極、第１中間層配線及び第２中間層配線それぞれがドレイン電極及びソース電極等として機能する。

スイッチング素子のゲート電極、即ち第１下層配線は、画素の行方向（Ｘ軸方向）に延伸するゲート信号ラインに接続される。ゲート信号ラインは、画素の行毎に配置され、同一行の各ゲート電極に接続される。各ゲート信号ラインは、図示を省略したゲート駆動回路に接続され、ゲート駆動回路から順次ゲート駆動信号を印加される。ゲート駆動信号は、所定の走査周期で順次列方向に印加される。

又、スイッチング素子のドレイン電極、即ち第１中間層配線は、画素の列方向に延伸する信号読出ライン８２に接続される。信号読出ライン８２は、画素の列毎に配置され、同一列の各ドレイン電極に接続される。各信号読出ライン８２は、図示を省略した読出駆動回路に接続され、読出駆動回路により順次行方向（Ｘ軸方向）に走査される。これにより読出駆動回路は、ゲート駆動回路の各走査周期において、ゲート駆動信号が印加された行の各単位素子の信号を順次列方向に読み出す。

以上のように、第１の実施形態に係る積層型半導体装置が固体撮像装置であれば、読み出された各単位素子（画素）の信号を、図示を省略した画像処理回路において画素値に変換し、各単位素子に対応してマッピングすることにより、入射した電磁波の量の２次元分布を示す画像が生成される。

（第１の実施形態に係る積層型半導体装置の筒状バンプの製造方法）
先ず、複数の第１ランド１１が配列された親基板８１の第１主面（接続面）上に、形成予定の第１バンプ１２の仮接続前の高さに一致する厚さでフォトレジスト膜を塗布する。フォトリソグラフィ技術により、第１ランド１１の各上面を露出する開口部のパターンを、フォトレジスト膜の下面から上面に向かうほど内径が減少する逆テーパ状に形成する。開口部の内側面が上端において最も内径が小さくなるように、フォトレジストの材料、露光、現像等のフォトリソグラフィの条件を選択する。

次いで、親基板８１の第１主面の法線に対して所定の範囲の入射角でＡｕやＡｕ合金等の金属をスパッタリング法で堆積する。スパッタリング粒子は、開口部により露出された第１ランド１１の上面、開口部の内側面及びフォトレジスト膜の上面にそれぞれ堆積する。スパッタリング粒子の入射角並びにターゲット及び基板間の距離は、開口部により露出された第１ランド１１の上面及び開口部の内側面の全面にスパッタリング粒子が堆積するように決定される。

斜め方向から金属のスパッタリング粒子を入射させることにより、開口部により露出された第１ランド１１の上面に金属からなる第１バンプ１２の底部が形成され、開口部の内側面に金属の側壁部が形成される。又、フォトレジスト膜の上面にもスパッタリング粒子による上部金属膜が形成される。

フォトレジスト膜のパターンは上端における内径が最も小さいので、側壁部の上端において最もスパッタ粒子の堆積量が少なく、上端において最も薄い厚さを有するように形成され得る。即ち、側壁部は、図３に示すように、下端から上端に向かうに連れて減少する厚さを有し得る。最後に、フォトレジスト膜及びフォトレジスト膜の上面に堆積した上部金属膜を除去し、図３に示すように、第１ランド１１の上面に接合された第１バンプ１２が形成される。

以上述べたとおり、本発明の第１の実施形態に係る積層型半導体装置によれば、大口径の親基板８１に搭載される複数のチップＸ_ijの内の不良なチップのみの選択的なリペアの処理が容易な積層型半導体装置及びこれに用いる複数のチップＸ_ijを提供することができる。この結果、第１の実施形態に係る積層型半導体装置によれば、大口径の親基板８１に複数のチップＸ_ijを搭載した積層型半導体装置の製造時間が短縮され、正常動作している親基板８１や正常動作しているチップＸ_ijを無駄に失うこともないので、資源の浪費を防ぐことができる。

（第２の実施形態）
図示を省略しているが、本発明の第２の実施形態に係る積層型半導体装置は、図１及び図２に示した構成と同様に、大口径の親基板８１と、複数の矩形のチップＸ_ij（ｉ＝１～ｎ：ｊ＝１～ｍ）を、互いに対向させた積層構造をなしている。親基板８１は、ｐ－ｎダイオード、ｎ－ｉ－ｎダイオード、ｐ－ｉ－ｐダイオード等の単位素子（検出素子）を第１格子に沿って分割された単位素子領域（画素領域）に配列した構造をなす。図示を省略しているが、親基板８１は、第１主面（接続面）とこの第１主面に対向する第２主面の２つの主面を有している。

積層型半導体装置が固体撮像装置であれば、図２に示したのと同様に第２主面は電磁波Φ_xが入射する入力面となる。親基板８１の大きさに対応して、２×２～８×８等の第２格子に沿ってチップ搭載領域が第１主面に定義される。第１の実施形態に係る積層型半導体装置と同様に、第２格子のメッシュ数は、第１格子のメッシュ数よりも少ない。親基板８１の第１主面のほぼ全面を覆うように、複数のチップＸ_ijが配列される。

第２の実施形態に係る積層型半導体装置の説明でも、図２の断面以外に存在する他のバンプ接続体を含めた、複数のバンプ接続体を総称して、「バンプ接続体Ｂ_uv」と呼ぶ。第２の実施形態に係る積層型半導体装置においても、複数のバンプ接続体Ｂ_uvのそれぞれは、親基板８１の第１主面に第１格子に沿って分割された単位素子領域に配列した単位素子のそれぞれと、対応するチップＸ_ijのそれぞれとを、互いに独立して電気的に接続するように、第１格子のメッシュ数と等しい第３格子で分割されて配置されている。第１の実施形態に係る積層型半導体装置と同様に、第３格子のメッシュのピッチは第１格子と同じでもよいが、第１格子をピッチ変換したものでもよい。

第１の実施形態に係る積層型半導体装置で説明したとおり、親基板８１は緩いデザインルールで作り回路的にもシンプルであり、不良があってもランダムで出力にはほとんど見えてこない。一方、チップＸ_ijは集積度が高く、バンプ接続体Ｂ_uvでチップＸ_ijを親基板８１に接続して試験することによってはじめてチップＸ_ijに集積化された回路の良否が分かる。もし複数個接続されたチップＸ_ijで不良率が高い場合やブロック不良がある場合、第２の実施形態に係る積層型半導体装置の不良になる。このため、各チップＸ_ijを親基板８１に仮接続し、特定のチップＸ_stに集積化された回路に不良がある場合は、そのチップＸ_stを剥がして別のチップＸ_xyを仮接続して、問題が無いかを確認するリペアの作業の必要がある。

親基板８１の第１主面に配列した単位素子の配列は、イメージセンサ（積層型半導体装置）の画素の配置に対応している。複数のチップＸ_ijの信号読出回路のそれぞれは、スイッチング素子Ｑ_ijやバッファ増幅器の回路を備える。複数のチップＸ_ijは、親基板８１の第１主面の対応する分割箇所のそれぞれに配列された画素の第１格子からの信号を、それぞれ読み出す。

以下の第２の実施形態の説明においても、親基板８１の材料や用途は問わないが、親基板８１はその一方の主面である第１主面に、複数の単位素子の配列に対応する複数のバンプ接続体Ｂ_uvのそれぞれを構成する基板側接続部を、第１格子のメッシュ数と等しいメッシュ数の第３格子のそれぞれの領域に配列している。複数の基板側接続部のそれぞれは、図６に例示した第１ランド１１と、第１ランド１１に底面を接した第１バンプ１２ｒを有している。

第２の実施形態に係る積層型半導体装置が固体撮像装置であれば、親基板８１の内部に第１格子に沿って分割された単位素子領域に配置された単位素子のそれぞれのキャリア生成層で電子正孔対として生成されたキャリアである信号が、それぞれの単位素子の第１ランド１１から読み出される。図６に示すように、第１ランド１１に対応する親基板８１の領域は、受信した電磁波の量に応じた信号を出力する１画素分の検出要素となる単位素子をなす。チップＸ_ijは、チップＸ_ijの下面を読出回路主面として有する。

第２の実施形態に係る積層型半導体装置が固体撮像装置の場合、第１ランド１１は、チップＸ_ijの下面に図２に例示したように、互いに離間して２次元配列され、親基板８１において生成されたキャリアを示す信号は、第１ランド１１から読み出される。これにより、親基板８１は、電磁波を検出するための検出基板として機能し、第１ランド１１は、単位素子（画素）毎のキャリア信号を検出する単位素子の出力電極として機能する。

詳細な構造の図示を省略しているが、例えば、チップＸ_ijは、半導体基板からなる支持基体と、支持基体上に配置された回路内蔵絶縁層との積層構造で構わない。回路内蔵絶縁層の内部には、薄膜集積回路を構成するように中間層配線及び下層配線が互いに離間して埋め込まれている。チップＸ_ijの信号読出回路はバンプ接続体Ｂ_uvのそれぞれを構成するチップ側接続部の第２ランド２１及び第２バンプ２２ｒを介して、第１バンプ１２ｒに金属学的（物理的）に接続され、更に第１ランド１１に接続される。

この結果、第１ランド１１を経由して親基板８１から信号が信号読出回路に伝達される。このため、チップＸ_ijは、親基板８１から信号を読み出す複数の信号読出回路を、画素の配列に合わせて第３格子に沿って配列された入力電極を有する読出チップとして機能する。又、複数の第２ランド２１は、第１ランド１１から単位素子毎の信号を読み出し、チップＸ_ijにそれぞれ集積化された集積回路に信号を入力する入力電極として機能する。

既に述べたとおり、チップＸ_ijは集積度が高く、バンプ接続体Ｂ_uvで接続によってはじめて良否が分かる。もし特定のチップＸ_stに集積化された回路に不良があれば、第２の実施形態に係る積層型半導体装置の全体が不良になる。このため、各チップＸ_ijを親基板８１に仮接続し、特定のチップＸ_stに集積化された回路に不良があるか否かを確認する必要がある。このため、第２の実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvは、図６に示すように第１ランド１１に底部を接合した第１バンプ１２ｒと、第２ランド２１に底部を接合した第２バンプ２２ｒとを互いに接触させて、仮接続をする。

図６に示すように、第２の実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvを構成する第１バンプ１２ｒは、第１ランド１１に接した底部と、底部の外周に連結し、底部を囲む囲壁をなす側壁部とを有する筒状の形状をなす。第１バンプ１２ｒは、図7（ａ）に示すように、図示を省略した第１ランド１１に接した矩形の底部と、底部の外周に連結し底部を囲む囲壁をなす長方形筒状の側壁部を有するように構成できる。第１バンプ１２ｒの側壁部は、下端から上端に向かうほど内径及び外径が減少する逆テーパ形状を有している。

第２の実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvを構成する第２バンプ２２ｒは、第２ランド２１に底部を接した筒状の形状をなす。第２バンプ２２ｒは、第２ランド２１に底部を接した長方形筒状の形状をなしているが、第２バンプ２２ｒの長手方向は、図7（ａ）に示すように第１バンプ１２ｒの長手方向と直交している。第２バンプ２２ｒの側壁部は、図８において上側に位置する「下端」から図８において下側に位置する上端に向かうほど、内径及び外径が減少する逆テーパ形状を有している。

第１バンプ１２ｒと第２バンプ２２ｒのそれぞれの側壁部が逆テーパ形状を有することにより、第１バンプ１２ｒの側壁部の上端は、第２バンプ２２ｒの側壁部に下端に押圧されることにより、図７（ｃ）に示した凹部（溝部）１３ａ，１３ｂを形成するように変形され、第１バンプ１２ｒと第２バンプ２２ｒに接合される。第１ランド１１及び第２ランド２１の平面パターンは、例えば正方形状でよいが、正方形状に限定されるものではない。

第２の実施形態に係る積層型半導体装置を構成するバンプ接続体Ｂ_uvの平面パターンは図７（ａ）に示した長方形状でも、図７（ｂ）に示した円形状でも構わない。図７（ａ）で第１バンプ１２ｒと第２バンプ２２ｒが「長方形状」と説明したが、プロセス上の理由により、丸みを帯びた長方形状や長丸状の平面パターンである。第１バンプ１２ｒと第２バンプ２２ｒは楕円状等であってもよい。

図７（ｂ）に示した円筒状の側壁部を有する第１バンプ１２ｓは、図示を省略した第１ランド１１に底部を接している。図７（ｂ）に示した円筒状の側壁部を有する第２バンプ２２ｓは、第２ランド２１に底部を接している。図示を省略しているが、第１バンプ１２ｓの側壁部は、下端から上端に向かうほど、内径及び外径が減少する逆テーパ形状を有している。

同様に、第２バンプ２２ｓの側壁部は、図８に対応する構造図で上側に位置する「下端」から下側に位置する上端に向かうほど、内径及び外径が減少する逆テーパ形状を有している。逆テーパ形状を有した長方形筒状の側壁部を有する第１バンプ１２ｒや円筒状の側壁部を有する第１バンプ１２ｓは、第１の実施形態に係る積層型半導体装の第１バンプ１２の製造方法と同様な方法で製造できるので重複した説明を省略する。逆テーパ形状を有した第２バンプ２２ｒ、２２ｓの側壁部も、第１の実施形態に係る積層型半導体装の第１バンプ１２の製造方法と同様な方法で製造できる。

平面パターン上では、円筒状の第２バンプ２２ｓの一部が、図７（ｂ）に示すように円筒状の第１バンプ１２ｓと交差している。第１バンプ１２ｓと第２バンプ２２ｓのそれぞれの側壁部が逆テーパ形状を有することにより、第１バンプ１２ｓの側壁部の上端は、第２バンプ２２ｓの側壁部に下端に押圧されることにより、凹部（溝部）を形成するように変形され、第１バンプ１２ｓと第２バンプ２２ｓに接合される。

図６及び図７では、複数のバンプ接続体Ｂ_uvの内の１個分を代表例として示すが、他のバンプ接続体Ｂ_uvも同様であり、複数のバンプ接続体Ｂ_uvは、複数の第２ランド２１及び複数の第１ランド１１のそれぞれの間に挟まれる。図６に示したような第１バンプ１２ｒと第２バンプ２２ｒの仮接続時において、第２の実施形態に係る積層型半導体装置の第１バンプ１２ｒの側壁部の上端は、第２バンプ２２ｒの側壁部の下端の一部に金属学的に接合されて、図７（ｃ）に示すように、側壁部の上端が変形する。

図７（ａ）に示すように、長方形筒状の側壁部を有する第１バンプ１２ｒと長方形筒状の側壁部を有する第２バンプ２２ｒが互いに仮接続することにより、第１バンプ１２ｒの側壁部の上端には４つの溝部１３ａ，１３ｂ，１３ｃ，１３ｄが形成される。一方、図７（ｂ）に示すように、円筒状の側壁部を有する第１バンプ１２ｓと第２バンプ２２ｓが互いに仮接続する場合は、第１バンプ１２ｓの側壁部の上端には２つの溝部が形成される。

第２の実施形態に係る積層型半導体装置においては、図６に示すように第１バンプ１２ｒと第２バンプ２２ｒとを仮接続して、チップＸ_ijの動作の確認がされる。第１バンプ１２ｒと第２バンプ２２ｒとが仮接続された状態でのチップＸ_ijの動作の確認においてチップＸ_ijの不良が発見された場合は、図８に示すように再離脱可能である。第１バンプ１２ｒと第２バンプ２２ｒが仮接続することによる、第１バンプ１２ｒの側壁部の上端に形成された２つの溝部１３ａ，１３ｂが形成される。

一方、第１バンプ１２ｒと第２バンプ２２ｒが仮接続された状態でのチップＸ_ijの動作の確認で、チップＸ_ijの正常動作が確認された場合は、チップＸ_ijを親基板８１に対して押圧する力を更に増大し、チップＸ_ijと親基板８１の間隔を更に縮める。親基板８１に対するチップＸ_ijを押圧する力が更に増大されると、図９に示すように、チップＸ_ijと親基板８１が本接続される。第２の実施形態に係る積層型半導体装置において、第１バンプ１２ｒと第２バンプ２２ｒの本接続時においては、第１バンプ１２ｒの側壁部は図９のように押圧により変形し、第２バンプ２２ｒの下端側の頂部が第１バンプ１２ｒの底部に金属学的に接合される。押圧により圧縮されるので、図９に示した本接続の段階でのバンプ接続体Ｂ_uvの高さは、図６に示した仮接続のときのバンプ接続体Ｂ_uvの高さよりも低い。

図８に示すように再離脱した場合は、図１０に示したように新たな第２バンプ２２ｒ_nを有する新たなチップＸ_ijnを用意し、第１バンプ１２ｒに対して新たな第２バンプ２２ｒ_nを再度、仮接続時する。再度の仮接続において、第２の実施形態に係る積層型半導体装置の第１バンプ１２ｒの側壁部の上端は、図８とは異なる位置において、新たな第２バンプ２２ｒ_nの側壁部の下端の一部に金属学的に接合される。即ち、図１０に示す再度の仮接続では、第２の実施形態に係る積層型半導体装置の第１バンプ１２ｒの側壁部の上端が図８とは異なる位置において、新たな第２バンプ２２ｒ_nの側壁部の下端の一部に金属学的に接合される。

第１バンプ１２ｒと新たな第２バンプ２２ｒ_nとが仮接続された状態での新たなチップＸ_ijnの動作の確認において新たなチップＸ_ijnの不良が発見された場合は、図８に示すように更なる再離脱可能である。一方、第１バンプ１２ｒと新たな第２バンプ２２ｒ_nが仮接続された状態での新たなチップＸ_ijnの動作の確認で、新たなチップＸ_ijnの正常動作が確認された場合は、新たなチップＸ_ijnを親基板８１に対して押圧する力を更に増大し、新たなチップＸ_ijnと親基板８１の間隔を更に縮める。

親基板８１に対する新たなチップＸ_ijnを押圧する力が更に増大されると、図９に示したのと同様に、新たなチップＸ_ijnと親基板８１が本接続される。第２の実施形態に係る積層型半導体装置において、第１バンプ１２ｒと第２バンプ２２又は新たな第２バンプ２２ｒ_nの本接続時においては、第１バンプ１２ｒの側壁部は図９のように押圧により変形し、第２バンプ２２又は新たな第２バンプ２２ｒ_nの下端側の頂部が第１バンプ１２ｒの底部に金属学的に接合される。

第１の実施形態に係る積層型半導体装置で説明したとおり、第２の実施形態に係る積層型半導体装置の第１バンプ１２ｒ及び第２バンプ２２ｒ，２２ｒ_n，２２ｓは、複数回の仮接続と本接続を含む複数回の金属学的接合を、容易且つ確実に実施する変形の容易性からＡｕが好適である。

複数のバンプ接続体Ｂ_uvのそれぞれを構成する第１バンプ１２ｒは、互いに同一の寸法を有するが、第１バンプ１２ｒの高さは、例えば１μｍ以上５μｍ未満に決定できる。第１バンプ１２ｒの外径は、第１ランド１１の１辺の長さ未満に決定され、例えば１μｍ以上５μｍ未満に決定される。

複数のバンプ接続体Ｂ_uvのそれぞれを構成する新たな第２バンプ２２ｒ，２２ｒ_n，２２ｓも互いに同一の寸法を有するが、新たな第２バンプ２２ｒ，２２ｒ_n，２２ｓの側壁部の高さは、第１バンプ１２ｒ，１２ｓの側壁部の深さと同程度に設定すればよい。第２ランド２１の１辺の長さは、新たな第２バンプ２２ｒ，２２ｒ_n，２２ｓの底面の径よりも大きく設定され、例えば１μｍ以上５μｍ未満になる。

第１ランド１１及び第２ランド２１のそれぞれは、例えば、Ａｕ又はＡｕを８０％以上含む合金等で形成することが可能であり、下地にＮｉ等の金属層を用いた多層構造でも構わない。Ａｕ等を材料とすることにより、第１ランド１１は、第１バンプ１２ｒ，１２ｓとの接触抵抗を低減し、第２ランド２１は第２バンプ２２ｒ，２２ｒ_n，２２ｓとの接触抵抗を低減することができる。

以上述べたとおり、本発明の第２の実施形態に係る積層型半導体装置によれば、大口径の親基板８１に搭載される複数のチップＸ_ijの内の不良なチップのみの選択的なリペアの処理が容易な積層型半導体装置及びこれに用いる複数のチップＸ_ijを提供することができる。この結果、第２の実施形態に係る積層型半導体装置によれば、大口径の親基板８１に複数のチップＸ_ijを搭載した積層型半導体装置の製造時間が短縮され、正常動作している親基板８１や正常動作しているチップＸ_ijを無駄に失うこともないので、資源の浪費を防ぐことができる。

（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一列分の配列をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

本発明の第１及び第２の実施形態に係る積層型半導体装置として、大口径の親基板８１がフォトダイオード等の検出素子を画素としてマトリクス状に配置した検出器基板であり、チップＸ_ijが各画素からの信号を読み出す読出回路を集積化した半導体チップである場合について例示的に説明したが、本発明の積層型半導体装置は固体撮像装置に限定されるものではない。例えば、親基板８１をＤＲＡＭやＳＲＡＭ等のメインメモリとし、このメインメモリの上にＡＬＵを集積化したチップＸ_ijを搭載して積層型半導体装置を構成してもよい。メインメモリの分割された領域に、ＡＬＵを等集積化したチップＸ_ijを搭載すれば、メインメモリの分割されたブロックのそれぞれからの信号を、チップＸ_ijが並列処理やパイプライン処理する並列計算機が実現できる。

このように、上記の第１及び第２の実施形態において説明した技術内容は例示に過ぎず、第１及び第２の実施形態の各構成を任意に応用した構成等に適用できる。よって、本発明は第１及び第２の実施形態に係る積層型半導体装置では記載していない様々な第１及び第２の実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当と解釈できる技術的事項であれば、請求の範囲に係る発明特定事項によってのみ定められるものである。

１１…第１ランド
１２，１２ｒ，１２ｓ…第１バンプ
１３ａ，１３ｂ，１３ｃ，１３ｄ…溝部
２１…第２ランド
２２ｃ，２２ｒ，２２ｒ_n，２２ｓ…第２バンプ
８１…親基板
Ｂ₁₁，Ｂ₁₂，Ｂ₁₃，Ｂ₂₁，Ｂ₂₂，Ｂ₂₃，Ｂ_uv…バンプ接続体
Ｘ₂₁，Ｘ₂₂，Ｘ_2m、Ｘ_ij，Ｘ_st，Ｘ_xy…チップ

Claims (10)

1. 第１主面を複数のチップ搭載領域に分割した親基板と、
   前記複数のチップ搭載領域のそれぞれに対向して、前記第１主面側に搭載された複数の矩形のチップと、
   前記親基板側の第１バンプ及び前記チップ側の第２バンプを有し、該第１及び第２バンプの少なくとも一方が筒状の側壁部を有し、前記側壁部の窄み又は前記側壁部への凹部形成のいずれかの、押圧による前記側壁部の変形によって仮接続して前記複数のチップ搭載領域のそれぞれに配置された単位素子からの信号を前記複数のチップにそれぞれ集積化された回路に独立してそれぞれ伝達し、力を更に増大した押圧により前記仮接続の高さよりも低い本接続によって、前記親基板と前記複数のチップのそれぞれを、前記側壁部を更に変形させることによって結合する複数のバンプ接続体と
   を備え、前記仮接続後、前記複数のバンプ接続体が複数の基板側接続部と前記複数の基板側接続部に対応する複数のチップ側接続部にそれぞれ分離可能であることを特徴とする積層型半導体装置。
2. 第１主面を複数のチップ搭載領域に分割した親基板と、
   前記複数のチップ搭載領域のそれぞれに対向して、前記第１主面側に搭載された複数の矩形のチップと、
   前記親基板側の第１バンプ及び前記チップ側の第２バンプを有し、該第１及び第２バンプの少なくとも一方が筒状の側壁部を有し、筒状の側壁部への凹部形成によって仮接続し、力を更に増大した押圧により前記仮接続の高さよりも低い本接続によって、前記親基板と前記複数のチップのそれぞれを、前記側壁部を更に変形させることによって結合する複数のバンプ接続体と
   を備え、前記仮接続後、前記複数のチップ搭載領域のそれぞれに配置された単位素子からの信号を前記複数のチップにそれぞれ集積化された回路に独立してそれぞれ伝達して検査し、不良の発見された場合は、不良の発見されたバンプ接続体を、基板側接続部とチップ側接続部に分離可能であり、
   前記分離された箇所において、前記側壁部へ形成された凹部とは異なる箇所に新たな凹部を形成によって、新たなチップ側接続部が接続されることを特徴とする積層型半導体装置。
3. 互いに対向する第１及び第２主面を有し、前記第１主面に定義される第１格子に沿って分割された単位素子領域のそれぞれに複数の単位素子を配列し、前記第１格子よりもメッシュ数の少ない第２格子に沿って前記第１主面を複数のチップ搭載領域に分割した親基板と、
   前記複数のチップ搭載領域のそれぞれに対向して、前記第１主面側に搭載された複数の矩形のチップと、
   前記複数の単位素子の配列に対応した第３格子に沿って配列され、前記親基板と前記複数のチップのそれぞれを仮接続して前記複数の単位素子からの信号を前記複数のチップにそれぞれ集積化された回路に独立してそれぞれ伝達し、前記仮接続の高さよりも低い本接続によって、前記親基板と前記複数のチップのそれぞれを結合する複数のバンプ接続体とを備え、
   前記仮接続後、前記複数のバンプ接続体が複数の基板側接続部と前記複数の基板側接続部に対応する複数のチップ側接続部にそれぞれ分離可能であり、
   前記複数の基板側接続部は、前記第３格子に沿って配列され、前記複数の単位素子からの信号をそれぞれ出力する複数の第１ランドを有し、
   前記複数のチップ側接続部は、前記複数のチップの前記第１主面に対向するそれぞれの面に、前記第３格子に沿って配列され、前記複数のチップにそれぞれ集積化された回路に前記信号をそれぞれ入力する複数の第２ランドを有し、
   前記複数の基板側接続部のそれぞれは、前記複数の第１ランドのそれぞれに底部を接し、該底部の外周に連結した筒状の側壁部を有する複数の第１バンプを更に有することを特徴とする積層型半導体装置。
4. 前記複数のチップ側接続部のそれぞれは、前記複数の第２ランドのそれぞれに底部を接し、前記仮接続において、前記複数の第１ランドの前記側壁部の一部にそれぞれ金属学的に接する第２バンプを更に有することを特徴とする請求項３に記載の積層型半導体装置。
5. 前記第２バンプは、前記複数の第２ランドのそれぞれに底面を接した錐体であり、前記仮接続において前記複数の第１バンプのそれぞれの側壁部の上端が、前記錐体の錐面の一部に金属学的に接することを特徴とする請求項４に記載の積層型半導体装置。
6. 前記第２バンプは、前記複数の第２ランドのそれぞれに底部を接し、該底部の外周に連結した筒状の側壁部をそれぞれ有し、
   前記仮接続において、前記複数の第１バンプのそれぞれの側壁部の上端に前記第２バンプが食い込むことにより、前記複数の第１バンプのそれぞれの側壁部の上部に溝部が形成されることを特徴とする請求項４に記載の積層型半導体装置。
7. 互いに対向する第１及び第２主面を有し、複数の基板側接続部を有した親基板に対し、前記第１主面に分割された複数のチップ搭載領域のそれぞれに搭載される予定の複数の矩形のチップであって、
   前記複数のチップの前記第１主面に対向するそれぞれの面に配列され、前記複数のチップにそれぞれ集積化された回路に、前記複数のチップ搭載領域のそれぞれに配置された単位素子からの信号をそれぞれ入力する複数のチップ側接続部を備え、
   前記親基板側の第１バンプ及び前記チップ側の第２バンプを有し、該第１及び第２バンプの少なくとも一方が筒状の側壁部を有し、前記側壁部の窄み又は前記側壁部への凹部形成のいずれかの、押圧による前記側壁部の変形によって仮接続して前記信号を前記複数のチップにそれぞれ集積化された回路に独立してそれぞれ伝達して検査し、
   不良判定の場合は、不良と判定された特定のチップを前記チップ搭載領域から離脱させ、新たなチップを、更なる押圧による前記側壁部の更なる変形によって再度仮接続し、
   正常と判定された場合は、力を更に増大した押圧により前記仮接続の高さよりも低くなるように前記チップ側接続部を圧縮する本接続によって、前記親基板と前記複数のチップのそれぞれを結合することを特徴とする複数のチップ。
8. 互いに対向する第１及び第２主面を有し、前記第１主面に定義される第１格子に沿って分割された単位素子領域のそれぞれに複数の単位素子を配列し、前記第１格子よりもメッシュ数の少ない第２格子に沿って前記第１主面を複数のチップ搭載領域に分割し、前記第１主面に定義された前記複数の単位素子の配列に対応した第３格子に沿って配列され、前記複数の単位素子からの信号をそれぞれ出力する複数の基板側接続部を有した親基板に対し、前記複数のチップ搭載領域のそれぞれに搭載される予定で、前記第２格子のメッシュ数よりも多い個数の複数の矩形のチップであって、
   前記複数のチップの前記第１主面に対向するそれぞれの面に、前記第３格子に沿って配列され、前記複数のチップにそれぞれ集積化された回路に前記信号をそれぞれ入力する複数のチップ側接続部を備え、
   前記複数の基板側接続部は、前記第３格子に沿って配列され、前記複数の単位素子からの信号をそれぞれ出力する複数の第１ランドと、前記複数の第１ランドのそれぞれに底部を接し、該底部の外周に連結した筒状の側壁部を有する複数の第１バンプを有し、
   前記複数のチップ側接続部は、
   前記複数のチップの前記第１主面に対向するそれぞれの面に、前記第３格子に沿って配列され、前記複数のチップにそれぞれ集積化された回路に前記信号をそれぞれ入力する複数の第２ランドと、
   前記複数の第２ランドのそれぞれに底部を接し、仮接続において、前記複数の第１ランドの前記側壁部の一部にそれぞれ金属学的に接する第２バンプと
   を有し、
   前記親基板と前記複数のチップのそれぞれを前記仮接続して前記複数の単位素子からの信号を前記複数のチップにそれぞれ集積化された回路に独立してそれぞれ伝達して検査し、
   不良判定の場合は、不良と判定された特定のチップを前記チップ搭載領域から離脱させ、新たなチップを再度仮接続し、
   正常と判定された場合は、前記仮接続の高さよりも低くなるように前記チップ側接続部を圧縮する本接続によって、前記親基板と前記複数のチップのそれぞれを結合することを特徴とする複数のチップ。
9. 前記第２バンプは、前記複数の第２ランドのそれぞれに底面を接した錐体であり、前記仮接続において前記複数の第１バンプのそれぞれの側壁部の上端が、前記錐体の錐面の一部に金属学的に接することを特徴とする請求項８に記載の複数のチップ。
10. 前記第２バンプは、前記複数の第２ランドのそれぞれに底部を接し、該底部の外周に連結した筒状の側壁部をそれぞれ有し、
    前記仮接続において、前記複数の第１バンプのそれぞれの側壁部の上端に前記第２バンプが食い込むことにより、前記複数の第１バンプのそれぞれの側壁部の上部に溝部が形成されることを特徴とする請求項８に記載の複数のチップ。
    

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