CN112385025A - 层叠型半导体装置及用于其的多个芯片 - Google Patents

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Abstract

[技术问题]提供一种层叠型半导体装置，易于进行所搭载芯片的修复处理并缩短制造时间，且能够防止资源浪费。[技术方案]具备：母基板81，单位元件排列于沿着定义于第一主面的第一格子划分出的单位元件区域，并且第一主面沿着第二格子被划分为芯片搭载区域；芯片Xij，与芯片搭载区域相对并搭载于第一主面侧；以及凸块连接体Buv，沿着与单位元件的排列对应的第三格子排列，将母基板与多个芯片中的各芯片临时连接，以将来自多个单位元件的信号独立地传递到集成于多个芯片的电路，并通过低于临时连接的高度的正式连接将母基板和芯片结合。凸块连接体能够分离为基板侧连接部和芯片侧连接部。

Description

层叠型半导体装置及用于其的多个芯片
技术领域
本发明涉及层叠型半导体装置及用于该层叠型半导体装置的多个芯片，特别涉及具有大尺寸母基板和搭载于该母基板的多个芯片的层叠构造的层叠型半导体装置的修复技术。
背景技术
专利文献1公开了一种放射线二维检测器，其具有包括像素电极的有源矩阵基板和通过与各像素电极连接的导电性凸块而贴合于有源矩阵基板的相对基板。在这样的倒装芯片接合中，若像素电极的节距变得微细，则存在难以通过均匀的凸块进行连接的问题。对此，专利文献2公开了一种固体检测器，其能够通过将信号读出芯片的各像素电极与相对基板之间进行连接的筒状电极可靠地进行连接。
然而，在将多张小尺寸的电路芯片搭载于大尺寸的母基板的层叠型半导体装置中，若集成有细微电路的电路芯片存在不良的话，则会产生层叠型半导体装置不再进行动作的问题。在用于图像传感器等的大尺寸母基板中，将检测元件作为像素进行配置的母基板可以按照宽松的设计规则来制作，并且在电路上也简单，所以易于制造，且发生不良的概率低。另外，即使母基板的单位元件、连接布线等存在不良，也是随机的，基本不会显现于母基板的输出。
另一方面，搭载于大尺寸母基板的电路芯片的集成度高，并且以远比母基板精细的设计规则进行制造，所以发生不良的概率高。但是，只有利用通过凸块等实现的连接将电路芯片搭载于母基板来进行测试才知道集成于电路芯片的电路的好坏。因此，当在电路芯片中不良率高、或存在块不良时，层叠型半导体装置整体变得不良，制造效率差，母基板、搭载于母基板的正常动作的电路芯片被白白浪费。
鉴于这种情况，希望仅将不良的电路芯片从母基板剥离，仅将不良的电路芯片更换为其它正常动作的电路芯片。但是，在当前的技术水平下，尚不知当存在不良时能够简单地仅剥离特定的电路芯片且能够简单地连接其它电路芯片的凸块等。
现有技术文献
专利文献
专利文献1：国际公开第2014/006812号
专利文献2：国际申请第PCT/JP2015/081891号
发明内容
发明要解决的技术问题
鉴于上述问题点，本发明的目的在于，提供易于进行所搭载芯片的修复处理并缩短制造时间、且能够防止资源浪费的层叠型半导体装置及用于该层叠型半导体装置的多个芯片。
用于解决技术问题的技术方案
为了达到上述目的，本发明的第一方面的要旨在于一种层叠型半导体装置，其具备：(a)母基板，具有彼此相对的第一主面和第二主面，多个单位元件排列于沿着在第一主面上定义的第一格子划分出的单位元件区域中的各个单位元件区域，并且，第一主面沿着网格数少于第一格子的网格数的第二格子被划分为多个芯片搭载区域；(b)多个芯片，与多个芯片搭载区域各自相对，并搭载于第一主面一侧，其中，芯片为矩形；以及(c)多个凸块连接体，沿着与多个单位元件的排列对应的第三格子排列，将母基板与多个芯片各自临时连接，以将来自多个单位元件的信号独立地分别传递到分别集成于多个芯片的电路，通过多个凸块连接体的正式连接，母基板与多个芯片各自相结合，其中，多个凸块连接体在正式连接的高度低于在临时连接的高度。在本发明的一方面涉及的层叠型半导体装置中，在临时连接之后，多个凸块连接体能够分别分离成多个基板侧连接部和与多个基板侧连接部对应的多个芯片侧连接部。
本发明的第二方面涉及多个芯片，其预定搭载于母基板上多个芯片搭载区域中的各个芯片搭载区域，母基板具有彼此相对的第一主面和第二主面，多个单位元件排列于沿着在第一主面上定义的第一格子划分出的单位元件区域中的各个单位元件区域，并且，第一主面沿着网格数少于第一格子的网格数的第二格子被划分为所述多个芯片搭载区域，所述母基板具有多个基板侧连接部，多个基板侧连接部沿着定义于第一主面的与多个单位元件的排列对应的第三格子排列，分别输出来自多个单位元件的信号，芯片为矩形，且多个芯片的个数多于第二格子的网格数。第二方面涉及的多个芯片在多个芯片的与第一主面相对的各个面具备多个芯片侧连接部，多个芯片侧连接部沿着所述第三格子排列，向分别集成于多个芯片的电路分别输入信号。通过具备第二方面涉及的多个芯片，母基板与多个芯片各自临时连接，以将来自多个单位元件的信号独立地分别传递到分别集成于多个芯片的电路来进行检查，在判定为不良的情况下，被判定为不良的特定的芯片从芯片搭载区域脱离，并且新的芯片被再次临时连接。另一方面，在判定为正常的情况下，通过正式连接，母基板与多个芯片各自相结合，在正式连接中，芯片侧连接部被压缩，以使芯片侧连接部的高度低于在临时连接的高度。
发明效果
根据本发明，能够提供层叠型半导体装置及用于该层叠型半导体装置的多个芯片，其易于进行搭载于大尺寸母基板的芯片的修复处理并缩短制造时间、且可防止资源浪费。
附图说明
图1为说明本发明第一实施方式涉及的层叠型半导体装置(固体摄像装置)的俯视图。
图2为从图1的II-II方向观察到的剖视图。
图3为说明第一实施方式涉及的层叠型半导体装置的凸块连接体的临时连接状态的示意性剖视图。
图4为说明在第一实施方式涉及的层叠型半导体装置的凸块连接体的临时连接中发现不良而重新脱离的状态的示意性剖视图。
图5为说明第一实施方式涉及的层叠型半导体装置的凸块连接体的正式连接状态的示意性剖视图。
图6为说明本发明的第二实施方式涉及的层叠型半导体装置的凸块连接体的临时连接状态的示意性剖视图。
图7的(a)为说明在第二实施方式涉及的层叠型半导体装置的凸块连接体中，长方形筒状的第一凸块与长方形筒状的第二凸块交叉地在金属学上相接的状态的俯视图，图7的(b)为说明圆筒状的第一凸块与圆筒状的第二凸块交叉地在金属学上相接的状态的俯视图，图7的(c)为说明形成于凸块连接体临时连接后的第一凸块的侧壁部的上端的槽部的示意性剖视图。
图8为说明在第二实施方式涉及的层叠型半导体装置的凸块连接体的临时连接中发现不良而重新脱离的状态的示意性剖视图。
图9为说明第二实施方式涉及的层叠型半导体装置的凸块连接体的正式连接状态的示意性剖视图。
图10为说明由于在第二实施方式涉及的层叠型半导体装置的凸块连接体的临时连接中发现不良而使用新的芯片再次进行了临时连接的状态的示意性剖视图。
具体实施方式
下面，参照附图，对本发明的第一及第二实施方式进行说明。在附图的记载中，对相同或类似的部分标注相同或类似的附图标记，并省略重复的说明。但是，附图是示意性的，厚度与平面尺寸的关系、各层的厚度的比率等有时会与实际的不同。另外，在附图相互之间也可能包括尺寸关系、比率不同的部分。另外，下面示出的第一及第二实施方式为例示用于具体化本发明的技术构思的装置、方法的实施方式，本发明的技术构思并不将构成部件的材质、形状、构造、配置等指定为下述的说明。
另外，下面的说明中对上下等方向的定义只是为了便于说明，而并非对本发明的技术构思的限定。例如，如果旋转90°来观察对象则将上下转换为左右来理解，如果旋转180°来观察，则将上下颠倒来理解，这是不言而喻的。
(第一实施方式)
如图1及图2所示，本发明的第一实施方式涉及的层叠型半导体装置形成为大尺寸的母基板81与搭载于母基板81的一主面即第一主面(连接面)的多个矩形的芯片Xij(i＝1～n，j＝1～m)的层叠构造。第二主面与第一主面平行相对。如果层叠型半导体装置是固体摄像装置的话，母基板81的与第一主面相对的第二主面则如图2所示，构成电磁波Φx入射的输入面。在母基板81的第一主面(连接面)上定义有沿着第一格子划分出的单位元件区域(像素区域)，在该单位元件区域内排列有单位元件(检测元件)。
母基板81的第一主面被划分成由网格数少于第一格子的网格数的第二格子定义的多个芯片搭载区域。芯片Xij读出来自被划分出的各个芯片搭载区域的信号。反过来说，母基板81的第一主面与芯片Xij的排列位置相对应地被划分为多个芯片搭载区域，其中，多个芯片搭载区域构成网格数少于第一格子的n×m的第二格子。
母基板81形成为将p-n二极管、n-i-n二极管、p-i-p二极管等单位元件(检测元件)排列于沿着第一格子划分出的单位元件区域(像素区域)的构造，例如是10cm×10cm的大小。芯片Xij具有小于母基板81的面积，并以几乎覆盖母基板81的整个面的方式排列于与母基板81的大小对应地由2×2～8×8等的第二格子定义的区域。
在图1中，沿着最上面的芯片X11、X12、X13、……、X1m的排列，在母基板81的周边排列有接合焊盘Pk1、Pk2、Pk3、……、Pks。若将排列有接合焊盘Pk1、Pk2、Pk3、……、Pks的母基板81的边定义为“第一边”，则沿着与第一边连续且与第一边正交的母基板81的第二边，在母基板81的周边排列有接合焊盘Pl1、Pl2、Pl3、…、Plt。沿着与第二边连续且与第二边正交的母基板81的第三边，在母基板81的周边排列有接合焊盘Pm1、Pm2、Pm3、……、Pms。沿着与第三边连续且与第三边正交的母基板81的第四边，在母基板81的周边排列有接合焊盘Pn1、Pn2、Pn3、……、Pnt。
在图2的剖视图中，示出了多个凸块连接体B11、B12、B13、……、B1p的一列排列，该多个凸块连接体B11、B12、B13、……、B1p在排列于母基板81的左端的芯片X21与母基板81之间排列于网格数与第一格子的网格数相等的第三格子各自的区域。第三格子的网格的节距可以与第一格子相同，但也可以是对第一格子进行节距转换而得的节距。另外，示出了多个凸块连接体B21、B22、B23、……、B2p的一列排列，该多个凸块连接体B21、B22、B23、……、B2p在排列于芯片X21的右边的芯片X22与母基板81之间排列于第三格子各自的区域。同样地，示出了多个凸块连接体B(m-1)1、B(m-1)2、B(m-1)3、……、B(m-1)p的一列排列，该多个凸块连接体B(m-1)1、B(m-1)2、B(m-1)3、……、B(m-1)p在芯片X2(m-1)与母基板81之间排列于第三格子各自的区域。
进一步地，示出了多个凸块连接体Bm1、Bm2、Bm3、……、Bmp的一列排列，该多个凸块连接体Bm1、Bm2、Bm3、……、Bmp在排列于母基板81的右端侧的芯片X2m与母基板81之间排列于第三格子各自的区域。即，图2中示出了，在一列排列的剖面构造中，多个凸块连接体Buv(u＝1～m，v＝1～p)在多个芯片Xij与母基板81之间，与单位元件(检测元件)的由第一格子所规定的配置对应地排列于第三格子各自的区域，当然，在图2的剖面以外也存在同样的构造。在图2的芯片X21、X22、X23、……、X2m的排列的左侧示出接合焊盘Pn(t-3)，在芯片X21、X22、X23、……、X2m的排列的右侧示出接合焊盘Pl4。
在下面的说明中，将包括存在于图2的剖面以外的其它凸块连接体在内的多个凸块连接体统称为“凸块连接体Buv”。多个凸块连接体Buv各自将在母基板81的第一主面(连接面)排列于沿着第一格子划分出的单位元件区域(像素区域)的单位元件(检测元件)各自与对应的芯片Xij各自彼此独立地电连接在一起。
母基板81由于按照宽松的设计规则制作，且电路上也简单，所以易于制造，发生不良的概率低。另外，即便母基板81的单位元件、连接布线等存在不良，也是随机的，几乎不会显现于母基板81的输出。另一方面，芯片Xij集成度高，只有用凸块连接体Buv将芯片Xij连接到母基板81进行测试才可知集成于芯片Xij的电路的好坏。如果在连接有多个的芯片Xij中不良率高、存在块不良，则会成为第一实施方式涉及的层叠型半导体装置的不良。
因此，当将各芯片Xij临时连接到母基板81，在集成于特定的芯片Xst的电路中存在不良时，需要进行剥离该芯片Xst而临时连接其它芯片Xxy来确认是否没有问题的修复作业。由于预定了修复作业，所以要准备数量多于定义于母基板81的第二格子的网格数的芯片Xij。
需要说明的是，凸块连接体Buv的详细情况将参照图3～图5后续说明。凸块连接体Buv在母基板81的第一主面与同该第一主面相对的多个芯片Xij各自的面之间沿着与母基板81中的多个单位元件的排列对应的第三格子排列。凸块连接体Buv被配置为将来自集成于母基板81的多个单位元件的信号独立地传递到分别集成于多个芯片Xij的电路。
如果第一实施方式涉及的层叠型半导体装置是固体摄像装置的话，则排列于母基板81的第一主面(连接面)的单位元件(检测元件)的排列与图像传感器(层叠型半导体装置)的像素的配置相对应。多个芯片Xij的信号读出电路各自具备开关元件Qij、缓冲放大器的电路。多个芯片Xij分别读出从排列于母基板81的第一主面的对应的划分部位各自中的像素的第一格子发出的信号。
在下面的第一实施方式的说明中，对母基板81的材料、用途不作限定。即，如果第一实施方式涉及的层叠型半导体装置是固体摄像装置，通过使母基板81为硅(Si)，从而第一实施方式涉及的层叠型半导体装置可以用作适合作为可见光的波长区域的图像传感器的固体摄像装置。另外，在第一实施方式涉及的层叠型半导体装置是固体摄像装置的情况下，如果排列于母基板81的单位元件(检测元件)由碲化镉(CdTe)、碲化锌(ZnTe)、碲锌镉(CdZnTe)、砷化镓(GaAs)等化合物半导体构成，则适合作为放射线图像传感器。
另外，如果将碲镉汞(HgCdTe)、锑化铟(InSb)等半金属、锗(Ge)等红外线检测元件排列于母基板81，则成为红外线图像传感器。所以，本发明的第一实施方式涉及的层叠型半导体装置可适用于例如具有各种波长的电磁波的图像传感器，而并不限于固体摄像装置(图像传感器)。
在母基板81中，在多个单位元件(检测元件)的一电极露出的第一主面(连接面)，构成与多个单位元件的排列对应的多个凸块连接体Buv中的各凸块连接体的基板侧连接部排列于第三格子各自的区域中。多个基板侧连接部各自具有图3所例示的第一连接盘11和底面与第一连接盘11相接的第一凸块12。
在第一实施方式涉及的层叠型半导体装置是固体摄像装置的情况下，从各个单位元件的第一连接盘11读出信号，该信号是在配置于单位元件区域(像素区域)中的单位元件(检测元件)各自的载流子生成层作为电子空穴对生成的载流子，该单位元件区域(像素区域)是在母基板81的内部沿着第一格子划分出的区域。如图3所示，与第一连接盘11对应的母基板81的区域形成单位元件，该单位元件为一个像素的检测要素，其输出与所接收到的电磁波的量相应的信号。芯片Xij具有芯片Xij的下表面并将其作为读出电路主面。
若第一实施方式涉及的层叠型半导体装置是固体摄像装置，则第一连接盘11与芯片Xij的下表面彼此分离地二维排列，第一连接盘11作为输出电极读出表示在母基板81中生成的载流子的信号。由此，母基板81作为用于检测电磁波的检测基板发挥功能，第一连接盘11作为输出每个单位元件(像素)的载流子信号的单位元件的输出电极发挥功能。
省略了详细构造的图示，例如，芯片Xij可以是支承基体与电路内置绝缘层的层叠构造，其中，所述支承基体由半导体基板构成，所述电路内置绝缘层配置在支承基体上。在电路内置绝缘层的内部，以彼此分离的方式埋入有中间层布线以及下层布线，以便构成薄膜集成电路。通过薄膜集成电路构成各单位元件(各像素)的信号读出电路中的各信号读出电路。电路内置绝缘层可以由三层以上的多层绝缘层构成。实际上，也可以将支承基体设为硅(Si)基板，将由与各单位元件对应的读出电容器及开关元件的组构成的电路集成在芯片Xij的支承基体的上部来构成。
在将芯片Xij设为Si基板并在Si基板的表面构成集成电路的情况下，电路内置绝缘层作为表面的多层布线层来发挥功能。或者，也可以隔着层间绝缘膜，利用中间层布线以及下层布线，在电路内置绝缘层的内部构成由薄膜晶体管构成的开关元件、读出电容器。或者，也可以以如下方式重新解读图2的构造，即，使芯片Xij的电路内置绝缘层内的下层布线侧的电路与形成于Si基板的表面的集成电路对应，将电路内置绝缘层内的中间层布线与层间绝缘膜中的表面布线层对应。
即使在以构成芯片Xij的Si基板的表面的集成电路构成信号读出电路的情况下、通过中间层布线、下层布线构成信号读出电路的情况下、或是除此之外的结构的情况下，各单位元件的信号读出电路也是经由构成凸块连接体Buv中的各凸块连接体的芯片侧连接部所具有的第二连接盘21以及第二凸块22c与第一凸块12在金属学上连接，进而与第一连接盘11连接。其结果为，信号经由第一连接盘11从母基板81传递到信号读出电路。因此，芯片Xij作为针对从母基板81读出信号的多个信号读出电路具有根据像素的排列沿着第三格子排列的输入电极的读出芯片发挥功能。此外，多个第二连接盘21作为从第一连接盘11读出每个单位元件的信号并向分别集成于芯片Xij的集成电路输入信号的输入电极发挥功能。
在第一实施方式涉及的层叠型半导体装置中，为了方便起见，假设是通过芯片Xij的中间层布线及下层布线构成由薄膜电路构成的信号读出电路的情况来进行说明。在该情况下，芯片Xij也可以具有配置于支承基体的上表面的多个第一布线图案层、从支承基体的上表面贯通至下表面的多个贯通孔、以及配置于支承基体的下表面的多个第二布线图案层等。第一布线图案层与下层布线的一列排列分别电连接。芯片Xij的贯通孔分别电连接第一布线图案层与第二布线图案层之间。在芯片Xij的第二布线图案层的下表面可以配置用于与外部电路接合的焊料凸块。
如已经说明的，芯片Xij集成度高，只有用凸块连接体Buv将芯片Xij连接到母基板81进行测试才可知集成于芯片Xij的电路的好坏。如果在集成于特定的芯片Xst的电路中存在不良，则图1以及图2所示的第一实施方式涉及的层叠型半导体装置整体会变得不良。因此，需要将各芯片Xij临时连接到母基板81，以确认集成于特定的芯片Xst的电路是否存在不良。为此，第一实施方式涉及的层叠型半导体装置的凸块连接体Buv如图3所示，使将底部接合到第一连接盘11的第一凸块12和将底面接合到第二连接盘21的第二凸块22c彼此接触，来进行临时连接。
如图3所示，构成第一实施方式涉及的层叠型半导体装置的凸块连接体Buv中的各凸块连接体的基板侧连接部的第一凸块12呈具有底部和侧壁部的筒状的形状，其中，该底部与第一连接盘11相接，该侧壁部与底部的外周连结，形成包围底部的围壁。第一凸块12的侧壁部具有内径及外径越从下端趋向上端而越减小的倒锥形状。通过具有倒锥形状，侧壁部的上端通过被压向第二凸块22c而以向内侧变窄的方式变形，第一凸块12和第二凸块22c在金属学(物理)上接合。
构成第一实施方式涉及的层叠型半导体装置的凸块连接体Buv中的各凸块连接体的芯片侧连接部的第二凸块22c是呈底面与第二连接盘21相接的锥状的形状的锥体。第一连接盘11及第二连接盘21的平面图案例如可以是正方形，但并不限于正方形。例如，第一凸块12也可以具有与第一连接盘11相接的圆形的底部和与底部的外周连结并形成包围底部的围壁的圆筒状的侧壁部，第二凸块22c也可以是呈底面与第二连接盘21相接的圆锥状的形状的锥体。
或者，第一凸块12也可以具有与第一连接盘11相接的矩形的底部和与底部的外周连结且形成包围底部的围壁的四角筒状的侧壁部，第二凸块22c也可以是呈底面与第二连接盘21相接的四角锥或三角锥等角锥状的形状的锥体。另外，也可以是，在第一凸块12具有与第一连接盘11相接的矩形的底部和与底部的外周连结且形成包围底部的围壁的四角筒状的侧壁部的情况下，第二凸块22c是呈底面与第二连接盘21相接的圆锥状的形状的锥体。
凸块连接体Buv的平面图案既可以是与图7的(a)所示的同样的长方形形状，也可以是与图7的(b)所示的同样的圆形形状。在图3中，将多个凸块连接体Buv中的一个作为代表例加以示出，但其它的凸块连接体Buv也是同样的，多个凸块连接体Buv被夹在多个第二连接盘21与多个第一连接盘11各自之间。
在图3所示的第一凸块12与第二凸块22c临时连接时，第一实施方式涉及的层叠型半导体装置的第一凸块12的侧壁部的上端与第二凸块22c的锥面的一部分在金属学(物理)上接合。如图3所示，临时连接第一凸块12和第二凸块22c，以进行芯片Xij的动作确认。当在第一凸块12与第二凸块22c临时连接的状态下确认芯片Xij的动作时发现了芯片Xij不良的情况下，如图4所示，凸块连接体Buv能够分离为第一连接盘11侧的基板侧连接部和第二连接盘21侧的芯片侧连接部。
另一方面，当在第一凸块12与第二凸块22c临时连接的状态下确认芯片Xij的动作时确认为芯片Xij正常动作的情况下，进一步增大向母基板81按压芯片Xij的力，来进一步缩小芯片Xij与母基板81的间隔。若进一步增大向母基板81按压芯片Xij的力，则如图5所示，芯片Xij与母基板81正式连接。在第一凸块12与第二凸块22c正式连接时，第一凸块12的侧壁部如图5所示被按压变形，第二凸块22c的下端侧的顶部与第一凸块12的底部在金属学上接合。由于因按压而被压缩，所以图5所示的凸块连接体Buv在正式连接阶段的高度低于图3所示的凸块连接体Buv在临时连接时的高度。
构成多个凸块连接体Buv中的各凸块连接体的第一凸块12及第二凸块22c例如可以使用金(Au)。而且，也可以使用包含80％以上Au的Au-硅(Si)、Au-锗(Ge)、Au-锑(Sb)、Au-锡(Sn)、Au-铅(Pb)、Au-锌(Zn)、Au-铜(Cu)等合金。但是，从容易且可靠地实施包括多次临时连接和正式连接的多次金属学上接合的变形容易度考虑，第一凸块12和第二凸块22c优选Au。
构成多个凸块连接体Buv中的各凸块连接体的第一凸块12具有彼此相同的尺寸，第一凸块12的临时连接前的高度例如可定为1μm以上且小于5μm。第一凸块12的外径定为小于第一连接盘11的一条边的长度，例如定为1μm以上且小于5μm。
构成多个凸块连接体Buv中的各凸块连接体的第二凸块22c也具有彼此相同的尺寸，只要将第二凸块22c的锥的高度设定得高于构成第一凸块12的筒状的侧壁部的深度即可。在图3中，只要将位于上侧的第二凸块22c的底面的直径设定为大于构成第一凸块12的侧壁部的上端侧的开口部的直径即可。第二连接盘21的一条边的长度被设定为大于第二凸块22c的底面的直径，例如为1μm以上且小于5μm。
第一连接盘11及第二连接盘21各自例如可以由Au或含有80％以上Au的Au-Si、Au-Ge、Au-Sb、Au-Sn、Au-Pb、Au-Zn、Au-Cu等合金形成，也可以是在基底使用了镍(Ni)等金属层的多层构造。因此，第一连接盘11能够降低与第一凸块12的接触电阻，第二连接盘21能够降低与第二凸块22c的接触电阻。
另外，芯片Xij例如可以采用如下构造，该构造具有：以彼此分离的方式配置于支承基体的上表面的第一下层布线和第二下层布线；配置为从上方将第一下层布线和第二下层布线埋入的第一电路内置绝缘层；在第一电路内置绝缘层的上表面以彼此分离的方式配置的第一中间层布线和第二中间层布线；以及配置为从上方将第一中间层布线和第二中间层布线埋入的第二电路内置绝缘层。
第一下层布线、第二下层布线、第一中间层布线以及第二中间层布线等例如可以采用铝(Al)、铝-铜合金(Al-Cu合金)或铜(Cu)大马士革(damascene)等金属层。另外，第一电路内置绝缘层及第二电路内置绝缘层相当于图2等所示的电路内置绝缘层。
电路内置绝缘层例如除了可以使用氧化硅膜(SiO2膜)、氮化硅膜(Si3N4膜)、磷硅酸盐玻璃膜(PSG膜)、含氟氧化膜(SiOF膜)、含碳氧化膜(SiOC膜)等无机系绝缘层以外，还可以使用含甲基的聚硅氧烷(SiCOH)、含氢的聚硅氧烷(HSQ)、多孔甲基倍半硅氧烷膜、聚亚芳基膜等有机系绝缘层，并且可以将这些各种绝缘膜层组合层叠来构成多种多层构造的电路内置绝缘层。
也可以以一列排列隔着第一电路内置绝缘层与第二下层布线相对的方式配置第二中间层布线。第二中间层布线经由导电体电连接到第二连接盘21，第二下层布线连接到接地电位。由此，如果第一实施方式涉及的层叠型半导体装置是固体摄像装置，则第二中间层布线及第二下层布线构成读出电容器，其中，该读出电容器是将在单位元件中生成的信号作为电荷进行蓄积的薄膜电容器。
另外，虽然省略了图示，但在电路内置绝缘层的内部形成有通过对第一下层布线施加电压而在第一中间层布线与第二中间层布线之间形成沟道的沟道区域。由此，如果第一实施方式涉及的层叠型半导体装置是固体摄像装置的话，则第一下层布线、第一中间层布线以及第二中间层布线构成开关元件，其中，该开关元件为将蓄积于读出电容器的电荷作为信号读出的薄膜晶体管。第一下层布线作为栅极电极发挥功能，第一中间层布线及第二中间层布线分别作为漏极电极及源极电极等发挥功能。
开关元件的栅极电极、即第一下层布线与在像素的行方向(X轴方向)上延伸的栅极信号线连接。栅极信号线对应每个像素行进行配置，并与同一行的各栅极电极连接。各栅极信号线与省略了图示的栅极驱动电路连接，从栅极驱动电路被依次施加栅极驱动信号。以规定的扫描周期依次沿列方向施加栅极驱动信号。
另外，开关元件的漏极电极、即第一中间层布线与在像素的列方向上延伸的信号读出线82连接。信号读出线82对应每个像素列进行配置，并与同一列的各漏极电极连接。各信号读出线82与省略了图示的读出驱动电路连接，由读出驱动电路依次沿行方向(X轴方向)进行扫描。由此，读出驱动电路在栅极驱动电路的各扫描周期中，在列方向上依次读出被施加了栅极驱动信号的行的各单位元件的信号。
综上所述，如果第一实施方式涉及的层叠型半导体装置为固体摄像装置的话，则将所读出的各单位元件(像素)的信号在省略了图示的图像处理电路中转换为像素值，并对应各单位元件进行映射，由此生成示出所入射的电磁波的量的二维分布的图像。
(第一实施方式涉及的层叠型半导体装置的筒状凸块的制造方法)
首先，在排列有多个第一连接盘11的母基板81的第一主面(连接面)上，以与预定形成的第一凸块12在临时连接前的高度一致的厚度涂敷光致抗蚀剂膜。利用光刻技术，将露出第一连接盘11的各上表面的开口部的图案形成为越从光致抗蚀剂膜的下表面趋向上表面而内径越发减小的倒锥状。对光致抗蚀剂的材料、曝光、显影等光刻条件进行选择，以使得开口部的内侧面在上端处内径最小。
接着，相对于母基板81的第一主面的法线以规定范围的入射角采用溅射法沉积Au或Au合金等金属。溅射粒子分别沉积在通过开口部而露出的第一连接盘11的上表面、开口部的内侧面以及光致抗蚀剂膜的上表面。以使溅射粒子沉积于通过开口部而露出的第一连接盘11的上表面以及开口部的内侧面的整个面的方式来确定溅射粒子的入射角和目标与基板间的距离。
通过使金属的溅射粒子从斜向入射，从而在通过开口部而露出的第一连接盘11的上表面形成由金属构成的第一凸块12的底部，并在开口部的内侧面形成金属的侧壁部。另外，也在光致抗蚀剂膜的上表面形成由溅射粒子形成的上部金属膜。
光致抗蚀剂膜的图案由于上端处的内径最小，所以能够形成为，在侧壁部的上端处溅射粒子的沉积量最少，并且在上端处具有最薄的厚度。即，如图3所示，侧壁部可具有随着从下端趋向上端而减小的厚度。最后，除去光致抗蚀剂膜以及沉积在光致抗蚀剂膜的上表面的上部金属膜，如图3所示，形成接合到第一连接盘11的上表面的第一凸块12。
如上所述，根据本发明的第一实施方式涉及的层叠型半导体装置，能够提供容易地仅进行搭载于大尺寸的母基板81的多个芯片Xij中不良芯片的选择性修复处理的层叠型半导体装置以及用于该层叠型半导体装置的多个芯片Xij。其结果，根据第一实施方式涉及的层叠型半导体装置，由于在大尺寸的母基板81上搭载有多个芯片Xij的层叠型半导体装置的制造时间缩短，且也不会白白失去正常动作的母基板81、正常动作的芯片Xij，所以能够防止资源浪费。
第二实施方式
虽然省略了图示，但与图1及图2所示的结构同样，本发明的第二实施方式涉及的层叠型半导体装置形成为使大尺寸的母基板81与多个矩形的芯片Xij(i＝1～n，j＝1～m)彼此相对的层叠构造。母基板81形成为将p-n二极管、n-i-n二极管、p-i-p二极管等单位元件(检测元件)排列于沿第一格子划分出的单位元件区域(像素区域)的构造。虽然省略了图示，但母基板81具有第一主面(连接面)和与该第一主面相对的第二主面这两个主面。
如果层叠型半导体装置是固体摄像装置，则与图2所示的同样，第二主面成为电磁波Φx入射的输入面。与母基板81的大小对应地，沿着2×2～8×8等的第二格子将芯片搭载区域定义于第一主面。与第一实施方式涉及的层叠型半导体装置同样地，第二格子的网格数少于第一格子的网格数。多个芯片Xij以几乎覆盖母基板81的第一主面的整个面的方式排列。
在对第二实施方式涉及的层叠型半导体装置的说明中，也将包含存在于图2的剖面以外的其它凸块连接体在内的多个凸块连接体统称为“凸块连接体Buv”。在第二实施方式涉及的层叠型半导体装置中，多个凸块连接体Buv各自以彼此独立地电连接在母基板81的第一主面排列于沿第一格子划分出的单位元件区域中的单位元件中的各单位元件与对应的芯片Xij中的各芯片的方式被与第一格子的网格数相等的第三格子划分来进行配置。与第一实施方式涉及的层叠型半导体装置同样地，第三格子的网格的节距可以与第一格子相同，但也可以是通过对第一格子进行节距转换而得到的节距。
如在第一实施方式涉及的层叠型半导体装置中所说明的那样，母基板81按照宽松的设计规则制作，且在电路上也简单，即便存在不良也是随机的，且几乎不显现于输出中。另一方面，芯片Xij集成度高，只有用凸块连接体Buv将芯片Xij连接到母基板81进行测试才可知集成于芯片Xij的电路的好坏。如果在连接有多个的芯片Xij中不良率高、存在块不良的情况下，则会导致第二实施方式涉及的层叠型半导体装置成为不良。因此，在将各芯片Xij临时连接到母基板81，且在集成于特定的芯片Xst的电路中存在不良时，需要进行剥离该芯片Xst而临时连接其它芯片Xxy来确认是否没有问题的修复作业。
排列于母基板81的第一主面的单位元件的排列与图像传感器(层叠型半导体装置)的像素的配置相对应。多个芯片Xij的信号读出电路各自具备开关元件Qij、缓冲放大器的电路。多个芯片Xij分别读出从排列于母基板81的第一主面的对应的划分部位各自中的像素的第一格子发出的信号。
在下面的对第二实施方式的说明中，也不对母基板81的材料、用途作限定，但在母基板81中，在作为其一主面的第一主面，构成与多个单位元件的排列对应的多个凸块连接体Buv中的各凸块连接体的基板侧连接部排列于网格数与第一格子的网格数相等的第三格子各自的区域中。多个基板侧连接部各自具有图6例示的第一连接盘11和底面与第一连接盘11相接的第一凸块12r。
如果第二实施方式涉及的层叠型半导体装置是固体摄像装置，则从各个单位元件的第一连接盘11读出信号，该信号是在配置于单位元件区域中的单位元件各自的载流子生成层作为电子空穴对生成的载流子，该单位元件区域是在母基板81的内部沿着第一格子划分出的区域。如图6所示，与第一连接盘11对应的母基板81的区域形成单位元件，该单位元件为一个像素的检测要素，其输出与所接收到的电磁波的量相应的信号。芯片Xij具有芯片Xij的下表面并将其作为读出电路主面。
在第二实施方式涉及的层叠型半导体装置是固体摄像装置的情况下，第一连接盘11与芯片Xij的下表面如图2所例示的那样彼此分离地二维排列，从第一连接盘11读出表示在母基板81中生成的载流子的信号。由此，母基板81作为用于检测电磁波的检测基板发挥功能，第一连接盘11作为检测每个单位元件(像素)的载流子信号的单位元件的输出电极发挥功能。
省略了详细构造的图示，例如，芯片Xij可以是支承基体与电路内置绝缘层的层叠构造，其中，所述支承基体由半导体基板构成，所述电路内置绝缘层配置在支承基体上。在电路内置绝缘层的内部，以彼此分离的方式埋入有中间层布线以及下层布线，以便构成薄膜集成电路。芯片Xij的信号读出电路通过构成凸块连接体Buv中的各凸块连接体的芯片侧连接部的第二连接盘21以及第二凸块22r而与第一凸块12r在金属学(物理)上连接，并进一步与第一连接盘11连接。
其结果为，信号经由第一连接盘11从母基板81传递到信号读出电路。因此，芯片Xij作为针对从母基板81读出信号的多个信号读出电路具有根据像素的排列沿着第三格子排列的输入电极的读出芯片发挥功能。此外，多个第二连接盘21作为从第一连接盘11读出每个单位元件的信号并向分别集成于芯片Xij的集成电路输入信号的输入电极发挥功能。
如已经说明的，芯片Xij集成度高，只有用凸块连接体Buv进行连接才知好坏。如果在集成于特定的芯片Xst的电路中存在不良，则第二实施方式涉及的层叠型半导体装置整体会变得不良。因此，需要将各芯片Xij临时连接到母基板81，以确认集成于特定的芯片Xst的电路是否存在不良。为此，第二实施方式涉及的层叠型半导体装置的凸块连接体Buv如图6所示，使将底部接合到第一连接盘11的第一凸块12r和将底部接合到第二连接盘21的第二凸块22r彼此接触，来进行临时连接。
如图6所示，构成第二实施方式涉及的层叠型半导体装置的凸块连接体Buv的第一凸块12r呈具有底部和侧壁部的筒状的形状，其中，该底部与第一连接盘11相接，该侧壁部与底部的外周连结，形成包围底部的围壁。如图7的(a)所示，第一凸块12r可以构成为具有与省略图示的第一连接盘11相接的矩形的底部和与底部的外周连结且形成包围底部的围壁的长方形筒状的侧壁部。第一凸块12r的侧壁部具有内径及外径越从下端趋向上端而越减小的倒锥形状。
构成第二实施方式涉及的层叠型半导体装置的凸块连接体Buv的第二凸块22r呈底部与第二连接盘21相接的筒状的形状。虽然第二凸块22r呈底部与第二连接盘21相接的长方形筒状的形状，但第二凸块22r的长边方向如图7的(a)所示地与第一凸块12r的长边方向正交。第二凸块22r的侧壁部具有内径以及外径越从图8中位于上侧的“下端”趋向图8中位于下侧的上端而越减小的倒锥形状。
通过第一凸块12r和第二凸块22r各自的侧壁部具有倒锥形状，从而第一凸块12r的侧壁部的上端被第二凸块22r的侧壁部向下端按压，从而以形成图7的(c)所示的凹部(槽部)13a、13b的方式变形，第一凸块12r和第二凸块22r接合。第一连接盘11及第二连接盘21的平面图案例如可以是正方形，但并不限于正方形。
构成第二实施方式涉及的层叠型半导体装置的凸块连接体Buv的平面图案可以是图7的(a)所示的长方形，也可以是图7的(b)所示的圆形。虽然在图7的(a)中说明了第一凸块12r和第二凸块22r为“长方形”，但出于工艺上的原因，是带有圆度的长方形、长圆形的平面图案。第一凸块12r和第二凸块22r也可以是椭圆状等。
具有图7的(b)所示的圆筒状侧壁部的第一凸块12s的底部与省略了图示的第一连接盘11相接。具有图7的(b)所示的圆筒状侧壁部的第二凸块22s的底部与第二连接盘21相接。虽然省略了图示，但第一凸块12s的侧壁部具有内径及外径越从下端趋向上端而越减小的倒锥形状。
同样地，第二凸块22s的侧壁部具有内径及外径越从与图8对应的构造图中位于上侧的“下端”趋向位于下侧的上端而越减小的倒锥形状。由于包括具有倒锥形状的长方形筒状的侧壁部的第一凸块12r、包括具有倒锥形状的圆筒状的侧壁部的第一凸块12s能够通过与第一实施方式涉及的层叠型半导体装置的第一凸块12的制造方法同样的方法来制造，所以省略重复的说明。具有倒锥形状的第二凸块22r、22s的侧壁部也能够通过与第一实施方式涉及的层叠型半导体装置的第一凸块12的制造方法同样的方法来制造。
在平面图案上，如图7的(b)所示，圆筒状的第二凸块22s的一部分与圆筒状的第一凸块12s交叉。由于第一凸块12s和第二凸块22s各自的侧壁部具有倒锥形状，所以第一凸块12s的侧壁部的上端被第二凸块22s的侧壁部向下端按压，从而以形成凹部(槽部)的方式变形，第一凸块12s与第二凸块22s接合。
在图6及图7中，将多个凸块连接体Buv中的一个作为代表例加以示出，但其它的凸块连接体Buv也是同样的，多个凸块连接体Buv被夹在多个第二连接盘21与多个第一连接盘11各自之间。在像图6所示那样的第一凸块12r与第二凸块22r临时连接时，第二实施方式涉及的层叠型半导体装置的第一凸块12r的侧壁部的上端与第二凸块22r的侧壁部的下端的一部分在金属学上接合，并且如图7的(c)所示，侧壁部的上端变形。
如图7的(a)所示，具有长方形筒状的侧壁部的第一凸块12r与具有长方形筒状的侧壁部的第二凸块22r彼此临时连接，由此在第一凸块12r的侧壁部的上端形成四个槽部13a、13b、13c、13d。另一方面，如图7的(b)所示，在具有圆筒状的侧壁部的第一凸块12s与第二凸块22s彼此临时连接的情况下，在第一凸块12s的侧壁部的上端形成两个槽部。
在第二实施方式涉及的层叠型半导体装置中，如图6所示临时连接第一凸块12r与第二凸块22r，以进行芯片Xij的动作确认。当在第一凸块12r与第二凸块22r临时连接的状态下确认芯片Xij的动作时发现了芯片Xij不良的情况下，能够如图8所示那样地重新脱离。形成因第一凸块12r和第二凸块22r临时连接而形成的、形成在第一凸块12r的侧壁部的上端的两个槽部13a、13b。
另一方面，当在第一凸块12与第二凸块22r临时连接的状态下确认芯片Xij的动作时确认为芯片Xij正常动作的情况下，进一步增大向母基板81按压芯片Xij的力，来进一步缩小芯片Xij与母基板81的间隔。若进一步增大向母基板81按压芯片Xij的力，则如图9所示，芯片Xij与母基板81正式连接。在第二实施方式涉及的层叠型半导体装置中，在第一凸块12r与第二凸块22r正式连接时，第一凸块12r的侧壁部如图9所示被按压变形，第二凸块22r的下端侧的顶部与第一凸块12r的底部在金属学上接合。由于因按压而被压缩，所以图9所示的凸块连接体Buv在正式连接阶段的高度低于图6所示的凸块连接体Buv在临时连接时的高度。
在如图8所示那样重新脱离了的情况下，如图10所示准备具有新的第二凸块22rn的新的芯片Xijn，再次将新的第二凸块22rn临时连接到第一凸块12r。在再次的临时连接中，第二实施方式涉及的层叠型半导体装置的第一凸块12r的侧壁部的上端在与图8不同的位置处与新的第二凸块22rn的侧壁部的下端的一部分在金属学上接合。即，在图10所示的再次临时连接中，第二实施方式涉及的层叠型半导体装置的第一凸块12r的侧壁部的上端在与图8不同的位置处与新的第二凸块22rn的侧壁部的下端的一部分在金属学上接合。
当在第一凸块12与新的第二凸块22rn临时连接的状态下确认新的芯片Xijn的动作时发现了新的芯片Xijn不良的情况下，可以如图8所示那样进一步重新脱离。另一方面，当在第一凸块12r与新的第二凸块22rn临时连接的状态下确认新的芯片Xijn的动作时确认为新的芯片Xijn正常动作的情况下，进一步增大向母基板81按压新的芯片Xijn的力，来进一步缩小新的芯片Xijn与母基板81的间隔。
若进一步增大向母基板81按压新的芯片Xijn的力，则与图9所示同样地，新的芯片Xijn与母基板81正式连接。在第二实施方式涉及的层叠型半导体装置中，在第一凸块12r与第二凸块22或新的第二凸块22rn正式连接时，第一凸块12r的侧壁部如图9所示被按压变形，第二凸块22或新的第二凸块22rn的下端侧的顶部与第一凸块12r的底部在金属学上接合。
如在第一实施方式涉及的层叠型半导体装置中所说明的那样，从容易且可靠地实施包括多次临时连接和正式连接的多次金属学上接合的变形容易度考虑，第二实施方式涉及的层叠型半导体装置的第一凸块12r及第二凸块22r、22rn、22s优选Au。
构成多个凸块连接体Buv中的各凸块连接体的第一凸块12r具有彼此相同的尺寸，第一凸块12r的高度例如可定为1μm以上且小于5μm。第一凸块12r的外径定为小于第一连接盘11的一条边的长度，例如定为1μm以上且小于5μm。
构成多个凸块连接体Buv中的各凸块连接体的新的第二凸块22r、22rn、22s也具有彼此相同的尺寸，只要将新的第二凸块22r、22rn、22s的侧壁部的高度设定为与第一凸块12r、12s的侧壁部的深度相同的程度即可。第二连接盘21的一条边的长度设定为大于新的第二凸块22r、22rn、22s的底面的直径，例如为1μm以上且小于5μm。
第一连接盘11及第二连接盘21各自例如可以由Au或含有80％以上Au的合金等形成，也可以是在基底使用了镍(Ni)等金属层的多层构造。通过将Au等作为材料，第一连接盘11能够降低与第一凸块12r、12s的接触电阻，第二连接盘21能够降低与第二凸块22r、22rn、22s的接触电阻。
如上所述，根据本发明的第二实施方式涉及的层叠型半导体装置，能够提供容易地仅进行搭载于大尺寸的母基板81的多个芯片Xij中不良芯片的选择性修复处理的层叠型半导体装置以及用于该层叠型半导体装置的多个芯片Xij。其结果，根据第二实施方式涉及的层叠型半导体装置，由于在大尺寸的母基板81上搭载有多个芯片Xij的层叠型半导体装置的制造时间缩短，且也不会白白失去正常动作的母基板81、正常动作的芯片Xij，所以能够防止资源浪费。
(其它实施方式)
如上所述，虽然记载了本发明的实施方式，但形成该公开的一列的排列的论述及附图并不应该被理解成对本发明的限定。根据该公开，各种代替实施方式、实施例以及运用技术对于本领域技术人员来说应该是显而易见的。
作为本发明第一及第二实施方式涉及的层叠型半导体装置，例示性地说明了大尺寸的母基板81是将光电二极管等检测元件作为像素配置成矩阵状而得的检测器基板、而芯片Xij是将读出来自各像素的信号的读出电路集成而得的半导体芯片的情况，但本发明的层叠型半导体装置并不限定于固体摄像装置。例如，也可以将母基板81作为DRAM、SRAM等主存储器，并在该主存储器之上搭载集成了ALU的芯片Xij来构成层叠型半导体装置。如果在主存储器的被划分出的区域搭载集成了ALU的芯片Xij，则能够实现芯片Xij对来自主存储器的被划分出的块中的各个块的信号进行并行处理、流水线处理的并行计算机。
综上所述，在上述第一及第二实施方式中所说明的技术内容只不过是例示，能够适用于任意应用了第一及第二实施方式的各结构的结构等。因此，本发明当然包括在第一及第二实施方式涉及的层叠型半导体装置中未记载的各种第一及第二实施方式等。因此，本发明的技术范围包括能够根据上述说明恰当解释的技术事项，且仅由权利要求书涉及的发明特定事项所限定。
附图标记说明
11…第一连接盘
12、12r、12s…第一凸块
13a、13b、13c、13d…槽部
21…第二连接盘
22c、22r、22rn、22s…第二凸块
81…母基板
B11、B12、B13、B21、B22、B23、Buv…凸块连接体
X21、X22、X2m、Xij、Xst、Xxy…芯片

Claims (10)

1.一种层叠型半导体装置，其特征在于，具备：
母基板，具有彼此相对的第一主面和第二主面，多个单位元件排列于沿着在所述第一主面上定义的第一格子划分出的单位元件区域中的各个单位元件区域，并且，所述第一主面沿着网格数少于所述第一格子的网格数的第二格子被划分为多个芯片搭载区域；
多个芯片，与所述多个芯片搭载区域各自相对，并搭载于所述第一主面一侧，其中，所述芯片为矩形；以及
多个凸块连接体，沿着与所述多个单位元件的排列对应的第三格子排列，将所述母基板与所述多个芯片各自临时连接，以将来自所述多个单位元件的信号独立地分别传递到分别集成于所述多个芯片的电路，通过所述多个凸块连接体的正式连接，所述母基板与所述多个芯片各自相结合，其中，所述多个凸块连接体在所述正式连接的高度低于在所述临时连接的高度，
在所述临时连接之后，所述多个凸块连接体能够分别分离为多个基板侧连接部和与所述多个基板侧连接部对应的多个芯片侧连接部。
2.根据权利要求1所述的层叠型半导体装置，其特征在于，
所述多个基板侧连接部具有多个第一连接盘，所述多个第一连接盘沿着所述第三格子排列，分别输出来自所述多个单位元件的信号，
所述多个芯片侧连接部具有多个第二连接盘，所述多个第二连接盘在所述多个芯片的与所述第一主面相对的各个面沿着所述第三格子排列，向分别集成于所述多个芯片的电路分别输入所述信号。
3.根据权利要求2所述的层叠型半导体装置，其特征在于，
所述多个基板侧连接部各自还具有多个第一凸块，所述多个第一凸块的底部与所述多个第一连接盘各自相接，所述多个第一凸块具有与该底部的外周连结的筒状的侧壁部。
4.根据权利要求3所述的层叠型半导体装置，其特征在于，
所述多个芯片侧连接部各自还具有第二凸块，所述第二凸块的底部与所述多个第二连接盘各自相接，在所述临时连接中，所述第二凸块分别与所述多个第一连接盘的所述侧壁部的一部分在金属学上相接。
5.根据权利要求4所述的层叠型半导体装置，其特征在于，
所述第二凸块是底面与所述多个第二连接盘各自相接的锥体，在所述临时连接中，所述多个第一凸块各自的侧壁部的上端与所述锥体的锥面的一部分在金属学上相接。
6.根据权利要求4所述的层叠型半导体装置，其特征在于，
所述第二凸块的底部与所述多个第二连接盘各自相接，并且，所述第二凸块分别具有与该底部的外周连结的筒状的侧壁部，
在所述临时连接中，通过所述第二凸块咬入所述多个第一凸块各自的侧壁部的上端，从而在所述多个第一凸块各自的侧壁部的上部形成槽部。
7.多个芯片，其特征在于，预定搭载于母基板上多个芯片搭载区域中的各个芯片搭载区域，所述母基板具有彼此相对的第一主面和第二主面，多个单位元件排列于沿着在所述第一主面上定义的第一格子划分出的单位元件区域中的各个单位元件区域，并且，所述第一主面沿着网格数少于所述第一格子的网格数的第二格子被划分为所述多个芯片搭载区域，所述母基板具有多个基板侧连接部，所述多个基板侧连接部沿着定义于所述第一主面的与所述多个单位元件的排列对应的第三格子排列，分别输出来自所述多个单位元件的信号，所述芯片为矩形，且所述多个芯片的个数多于所述第二格子的网格数，
在所述多个芯片的与所述第一主面相对的各个面具备多个芯片侧连接部，所述多个芯片侧连接部沿着所述第三格子排列，向分别集成于所述多个芯片的电路分别输入所述信号，
所述母基板与所述多个芯片各自临时连接，以将来自所述多个单位元件的信号独立地分别传递到分别集成于所述多个芯片的电路来进行检查，
在判定为不良的情况下，被判定为不良的特定的芯片从所述芯片搭载区域脱离，并且新的芯片被再次临时连接，
在判定为正常的情况下，通过正式连接，所述母基板与所述多个芯片各自相结合，在所述正式连接中，所述芯片侧连接部被压缩，以使所述芯片侧连接部的高度低于在所述临时连接的高度。
8.根据权利要求7所述的多个芯片，其特征在于，
所述多个基板侧连接部具有：
多个第一连接盘，沿着所述第三格子排列，分别输出来自所述多个单位元件的信号；以及
多个第一凸块，所述多个第一凸块的底部与所述多个第一连接盘各自相接，所述多个第一凸块具有与该底部的外周连结的筒状的侧壁部，
所述多个芯片侧连接部具有：
多个第二连接盘，在所述多个芯片的与所述第一主面相对的各个面沿着所述第三格子排列，向分别集成于所述多个芯片的电路分别输入所述信号；以及
第二凸块，所述第二凸块的底部与所述多个第二连接盘各自相接，在所述临时连接中，所述第二凸块分别与所述多个第一连接盘的所述侧壁部的一部分在金属学上相接。
9.根据权利要求8所述的多个芯片，其特征在于，
所述第二凸块是底面与所述多个第二连接盘各自相接的锥体，在所述临时连接中，所述多个第一凸块各自的侧壁部的上端与所述锥体的锥面的一部分在金属学上相接。
10.根据权利要求8所述的多个芯片，其特征在于，
所述第二凸块的底部与所述多个第二连接盘各自相接，并且，所述第二凸块分别具有与该底部的外周连结的筒状的侧壁部，
在所述临时连接中，通过所述第二凸块咬入所述多个第一凸块各自的侧壁部的上端，从而在所述多个第一凸块各自的侧壁部的上部形成槽部。
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