JP2021184490A - 撮像装置 - Google Patents

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Takuo Oumaru
直人 楠本
Naoto Kusumoto
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Abstract

【課題】複数の画素でトランジスタを共有する構成を有し、グローバルシャッタ方式で撮像することができる撮像装置を提供する。【解決手段】複数の画素において電荷検出部の電位をリセットするトランジスタ、電荷検出部の電位に対応した信号の出力を行うトランジスタ、および画素を選択するトランジスタを共有する構成を有し、ノードＡＮ（第１の電荷保持部）、ノードＦＤ（第２の電荷保持部）およびノードＦＤＸ（電荷検出部）を有し、ノードＡＮで取得した撮像データをノードＦＤに転送し、当該撮像データをノードＦＤからノードＦＤＸへ順次転送して読み出す動作を行う。【選択図】図１

Description

本発明の一態様は、撮像装置およびその動作方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を
一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
トランジスタに適用可能な半導体材料として酸化物半導体が注目されている。例えば、酸
化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジス
タを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、酸化物半導体を有するトランジスタを画素回路の一部に用いる構成の撮像装置が特
許文献３に開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９７１１号公報
ＣＭＯＳイメージセンサは様々な機器への搭載が進められており、高精細な画像の撮像な
ど性能の向上が期待されている。高精細な画像を得るには高密度に集積化された画素が必
要となるため、画素一つあたりの面積を縮小しなければならない。
画素の面積を縮小する場合、デザインルールの縮小のみでなく、トランジスタなどのデバ
イス数を削減することも有効である。例えば、画素回路を構成するトランジスタの一部を
複数の画素で共有する方法などがある。
また、撮像装置は、高速動作をする被写体でも歪のない画像を撮像することができるグロ
ーバルシャッタ方式での動作が望まれている。しかしながら、グローバルシャッタ方式で
は、全画素で同時に撮像データを取得し順次読み出しを行うため、電荷保持部で長時間デ
ータの保持が必要となる。また、画素毎に電荷保持部を設ける必要があるため、グローバ
ルシャッタ方式での動作を前提とする場合は、複数の画素で電荷保持部等を共有する回路
構成を用いることが困難となっている。
したがって、本発明の一態様では、複数の画素でトランジスタを共有することができる撮
像装置を提供することを目的の一つとする。または、複数の画素で配線を共有することが
できる撮像装置を提供することを目的の一つとする。または、複数の画素でトランジスタ
を共有する構成を有し、グローバルシャッタ方式で撮像することができる撮像装置を提供
することを目的の一つとする。または、露光期間中に前フレームのデータの読み出しを行
う撮像装置を提供することを目的の一つとする。または、ノイズの少ない画像を撮像する
ことができる撮像装置を提供することを目的の一つとする。または、高速動作に適した撮
像装置を提供することを目的の一つとする。または、解像度の高い撮像装置を提供するこ
とを目的の一つとする。または、集積度の高い撮像装置を提供することを目的の一つとす
る。または、低照度下で撮像することができる撮像装置を提供することを目的の一つとす
る。または、広い温度範囲において使用可能な撮像装置を提供することを目的の一つとす
る。または、高開口率の撮像装置を提供することを目的の一つとする。または、信頼性の
高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供す
ることを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一
つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、複数の画素でトランジスタ等を共有することができる撮像装置に関す
る。
本発明の一態様は、第１のトランジスタ乃至第６のトランジスタと、光電変換素子と、第
１の容量素子と、第２の容量素子と、を有する撮像装置であって、光電変換素子の一方の
電極は第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のト
ランジスタのソースまたはドレインの一方は第２のトランジスタのソースまたはドレイン
の一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は第３の
トランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタの
ソースまたはドレインの他方は第１の容量素子の一方の電極と電気的に接続され、第３の
トランジスタのソースまたはドレインの他方は第４のトランジスタのソースまたはドレイ
ンの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は第５
のトランジスタのゲートと電気的に接続され、第３のトランジスタのソースまたはドレイ
ンの他方は第２の容量素子の一方の電極と電気的に接続され、第５のトランジスタのソー
スまたはドレインの一方は第６のトランジスタのソースまたはドレインの一方と電気的に
接続され、第１のトランジスタ、第２のトランジスタ、第３のトランジスタおよび第４の
トランジスタは、チャネルが形成される領域に酸化物半導体を有することを特徴とする撮
像装置である。
また、本発明の他の一態様は、第１の画素と、第２の画素と、を有する撮像装置であって
、第１の画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと
、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１の光電変
換素子と、第１の容量素子と、第２の容量素子と、を含んで構成され、第２の画素は、第
７のトランジスタと、第８のトランジスタと、第９のトランジスタと、第４のトランジス
タと、第５のトランジスタと、第６のトランジスタと、第２の光電変換素子と、第３の容
量素子と、第２の容量素子と、を含んで構成され、第１の光電変換素子の一方の電極は第
１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジス
タのソースまたはドレインの一方は第２のトランジスタのソースまたはドレインの一方と
電気的に接続され、第１のトランジスタのソースまたはドレインの他方は第３のトランジ
スタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースま
たはドレインの他方は第１の容量素子の一方の電極と電気的に接続され、第３のトランジ
スタのソースまたはドレインの他方は第４のトランジスタのソースまたはドレインの一方
と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は第５のトラン
ジスタのゲートと電気的に接続され、第３のトランジスタのソースまたはドレインの他方
は第２の容量素子の一方の電極と電気的に接続され、第５のトランジスタのソースまたは
ドレインの一方は第６のトランジスタのソースまたはドレインの一方と電気的に接続され
、第２の光電変換素子の一方の電極は第７のトランジスタのソースまたはドレインの一方
と電気的に接続され、第７のトランジスタのソースまたはドレインの一方は第８のトラン
ジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのソース
またはドレインの他方は第９のトランジスタのソースまたはドレインの一方と電気的に接
続され、第７のトランジスタのソースまたはドレインの他方は第３の容量素子の一方の電
極と電気的に接続され、第９のトランジスタのソースまたはドレインの他方は第４のトラ
ンジスタのソースまたはドレインの一方と電気的に接続され、第９のトランジスタのソー
スまたはドレインの他方は第５のトランジスタのゲートと電気的に接続され、第９のトラ
ンジスタのソースまたはドレインの他方は第２の容量素子の一方の電極と電気的に接続さ
れ、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジス
タ、第７のトランジスタ、第８のトランジスタおよび第９のトランジスタ、は、チャネル
が形成される領域に酸化物半導体を有することを特徴とする撮像装置である。
第１のトランジスタのゲートと、第７のトランジスタのゲートは電気的に接続することが
できる。また、第２のトランジスタのゲートと、第８のトランジスタのゲートは電気的に
接続することができる。
第１の光電変換素子の他方の電極と、第２の光電変換素子の他方の電極は電気的に接続す
ることができる。
酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、
Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。また、第５のトランジスタおよび
第６のトランジスタもチャネルが形成される領域に酸化物半導体を有していてもよい。
光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を用いることができる。
例えば、セレンとしては非晶質セレンまたは結晶セレンを用いることができる。
また、本発明の他の一態様は、第１の画素が有する第１の電荷蓄積部への第１の光電変換
素子による電荷の蓄積と、第２の画素が有する第１の電荷蓄積部への第２の光電変換素子
による電荷の蓄積と、を同じタイミングで行う第１のステップと、第１の画素が有する第
１の電荷蓄積部の電荷の第１の画素が有する第２の電荷蓄積部への転送と、第２の画素が
有する第１の電荷蓄積部の電荷の第２の画素が有する第２の電荷蓄積部への転送と、を同
じタイミングで行う第２のステップと、第１の画素が有する第２の電荷蓄積部の電荷を電
荷検出部に転送し、電荷検出部の電位に対応した信号を読み出す第３のステップと、電荷
検出部の電位をリセットする第４のステップと、第２の画素が有する第２の電荷蓄積部の
電荷を電荷検出部に転送し、電荷検出部の電位に対応した信号を読み出す第５のステップ
と、電荷検出部の電位をリセットする第６のステップと、を上記順序で行うことを特徴と
する撮像装置の動作方法である。
上記動作方法において、第１のステップおよび第２のステップを第ｎフレーム（ｎは１以
上の自然数）で行い、第３のステップ乃至第６のステップを第ｎ＋１フレームで行っても
よい。
本発明の一態様を用いることで、複数の画素でトランジスタを共有することができる撮像
装置を提供することができる。または、複数の画素で配線を共有することができる撮像装
置を提供することができる。または、複数の画素でトランジスタを共有する構成を有し、
グローバルシャッタ方式で撮像することができる撮像装置を提供することができる。また
は、露光期間中に前フレームのデータの読み出しを行う撮像装置を提供することができる
。または、ノイズの少ない画像を撮像することができる撮像装置を提供することができる
。または、高速動作に適した撮像装置を提供することができる。または、解像度の高い撮
像装置を提供することができる。または、集積度の高い撮像装置を提供することができる
。または、低照度下で撮像することができる撮像装置を提供することができる。または、
広い温度範囲において使用可能な撮像装置を提供することができる。または、高開口率の
撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができ
る。または、新規な撮像装置などを提供することができる。または、上記撮像装置の動作
方法を提供することができる。または、新規な半導体装置などを提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。
画素を説明する回路図。 画素を説明する回路図。 撮像装置を説明する上面図およびＣＤＳ回路の回路図およびＡ／Ｄ変換回路のブロック図。 画素ブロックを説明する回路図。 画素ブロックを説明する回路図。 画素ブロックを説明する回路図。 画素ブロックを説明する回路図。 撮像装置の動作を説明するフローチャート。 撮像装置の動作を説明するタイミングチャート。 撮像装置の動作を説明する図。 撮像装置の動作を説明するタイミングチャート。 撮像装置の動作を説明するタイミングチャート。 撮像装置の動作を説明するタイミングチャート。 画素を説明する回路図。 画素を説明する回路図。 画素ブロックを説明する回路図。 撮像装置の動作を説明するタイミングチャート。 画素を説明する回路図。 撮像装置の構成を説明する上面図および斜視図。 撮像装置の構成を説明する断面図。 光電変換素子の構成を説明する断面図。 光電変換素子の接続形態を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図および回路図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 湾曲した撮像装置を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 バンド図を説明する図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 撮像装置を収めたパッケージの斜視図および断面図。 撮像装置を収めたパッケージの斜視図および断面図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞
と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、ガンマ補正回路など）、電位レベル変換回路
（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路な
ど）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出
来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号
生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能
である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された
信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、Ｘ
とＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、Ｘ
とＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟ん
で接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹと
の間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されてい
る場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合
）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と
明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている
場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（また
は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）
が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタ
のソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部
がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の
一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下
のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または
第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（ま
たは第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で
電気的に接続されている。」と表現することができる。または、「トランジスタのソース
（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または
第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端
子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的
に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（
または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に
接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイ
ン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することが
できる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規
定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（また
は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など
）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路
は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、ト
ランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の
端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トラ
ンジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、
Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前
記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「
トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって
、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有し
ておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタ
のドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介
して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していな
い。」と表現することができる。または、「トランジスタのソース（または第１の端子な
ど）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、
前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、
トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第
２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など
）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前
記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、ト
ランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１
の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表
現方法を用いて、回路構成における接続経路について規定することにより、トランジスタ
のソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別し
て、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、およ
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大き
さによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと
記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとす
る。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合も
ある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する
場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されるこ
ととなる。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様は、複数の画素において電荷検出部の電位をリセットするトランジスタ、
電荷検出部の電位に対応した信号の出力を行うトランジスタ、および画素を選択するトラ
ンジスタを共有し、かつグローバルシャッタ方式で撮像を行うことができる撮像装置の回
路構成および動作方法である。また、第ｎフレーム（ｎは１以上の自然数）で撮像データ
の取得を行い、第ｎ＋１フレームで当該撮像データの読み出しを行うことができる。
したがって、１画素あたりのトランジスタ数を少なくすることができ、画素面積を小さく
することができる。すなわち、画素を高集積化することができる。また、第ｎ＋１フレー
ムで撮像データの読み出しを行うため、第ｎフレームでの撮像時間を長くとることができ
る。そのため、低照度下においてもノイズが少なく、階調を維持した広ダイナミックレン
ジの画像を取得することができる。
上記撮像装置の画素に用いるトランジスタの一部または全てには、チャネル形成領域に酸
化物半導体を有するトランジスタを用いることができる。当該トランジスタはオフ電流が
小さく、画素内にデータを保持するメモリを簡易に構成することができる。
図１は、本発明の一態様の撮像装置が有する画素２０の回路図である。なお、図１などに
おいてはトランジスタがｎ−ｃｈ型である場合の例を示すが、本発明の一態様はこれに限
定されず、一部のトランジスタをｐ−ｃｈ型トランジスタに置き換えてもよい。
画素２０において、光電変換素子ＰＤの一方の電極は、トランジスタ４１のソースまたは
ドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの一方
は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。トランジス
タ４１のソースまたはドレインの他方は、トランジスタ４３のソースまたはドレインの一
方と電気的に接続される。トランジスタ４１のソースまたはドレインの他方は、容量素子
Ｃ１の一方の電極と電気的に接続される。トランジスタ４３のソースまたはドレインの他
方は、トランジスタ４４のソースまたはドレインの一方と電気的に接続される。トランジ
スタ４３のソースまたはドレインの他方は、トランジスタ４５のゲートと電気的に接続さ
れる。トランジスタ４３のソースまたはドレインの他方は、容量素子Ｃ２の一方の電極と
電気的に接続される。トランジスタ４５のソースまたはドレインの一方は、トランジスタ
４６のソースまたはドレインの一方と電気的に接続される。
ここで、光電変換素子ＰＤの一方の電極、トランジスタ４１のソースまたはドレインの一
方およびトランジスタ４２のソースまたはドレインの一方が接続されるノードＡＮを第１
の電荷蓄積部とする。また、トランジスタ４１のソースまたはドレインの他方、トランジ
スタ４３のソースまたはドレインの一方および容量素子Ｃ１の一方の電極が接続されるノ
ードＦＤを第２の電荷蓄積部とする。また、トランジスタ４３のソースまたはドレインの
他方、トランジスタ４４のソースまたはドレインの一方、トランジスタ４５のゲートおよ
び容量素子Ｃ２の一方の電極が接続されるノードＦＤＸを電荷検出部とする。
図１において、光電変換素子ＰＤの他方の電極は配線７１（ＶＰＤ）に電気的に接続され
る。トランジスタ４２のソースまたはドレインの他方およびトランジスタ４４のソースま
たはドレインの他方は、配線７２（ＶＲＳ）に電気的に接続される。容量素子Ｃ１の他方
の電極および容量素子Ｃ２の他方の電極は、配線７３（ＶＳＳ）に電気的に接続される。
トランジスタ４５のソースまたはドレインの他方は、配線７４（ＶＰＩ）に電気的に接続
される。トランジスタ４６のソースまたはドレインの他方は、配線９１（ＯＵＴ１）に電
気的に接続される。
なお、図１では、複数のトランジスタまたは複数の容量素子が電気的に接続される配線を
共有する例を示しているが、それぞれが異なる配線と電気的に接続してもよい。
例えば、図２（Ａ）に示すように、トランジスタ４２のソースまたはドレインの他方が配
線７７（ＶＲＳ２）と電気的に接続し、容量素子Ｃ２の他方の電極が配線７８（ＶＳＳ２
）と電気的に接続される構成としてもよい。また、図２（Ｂ）に示すように、トランジス
タ４４のソースまたはドレインの他方は配線７４（ＶＰＩ）と電気的に接続する構成とし
てもよい。また、図２（Ｃ）に示すように、容量素子Ｃ１および容量素子Ｃ２の他方の電
極が配線７３（ＶＰＤ）と電気的に接続する構成としてもよい。また、図２（Ｄ）に示す
ように、トランジスタ４２およびトランジスタ４４のソースまたはドレインの他方は配線
７４（ＶＰＩ）と電気的に接続する構成としてもよい。また、図２（Ｅ）に示すように、
トランジスタ４２のソースまたはドレインの他方は、隣接する画素の配線７４（ＶＰＩ）
と電気的に接続してもよい。また、図２（Ｆ）に示すように、トランジスタ４２およびト
ランジスタ４４のソースまたはドレインの他方は、隣接する画素の配線７４（ＶＰＩ）と
電気的に接続してもよい。
配線７１（ＶＰＤ）、配線７２（ＶＲＳ）、配線７３（ＶＳＳ）、配線７４（ＶＰＩ）、
配線７７（ＶＲＳ２）、および配線７８（ＶＳＳ２）は、電源線としての機能を有するこ
とができる。例えば、配線７１（ＶＰＤ）、配線７３（ＶＳＳ）および配線７８（ＶＳＳ
２）は、低電位電源線として機能させることができる。配線７２（ＶＲＳ）、配線７４（
ＶＰＩ）、および配線７７（ＶＲＳ２）は、高電位電源線として機能させることができる
。
トランジスタ４１のゲートは、配線６１（ＧＴＸ）と電気的に接続される。トランジスタ
４２のゲートは、配線６２（ＲＳ１）と電気的に接続される。トランジスタ４３のゲート
は、配線６３（ＴＸ）と電気的に接続される。トランジスタ４４のゲートは、配線６４（
ＲＳ２）と電気的に接続される。トランジスタ４６のゲートは、配線６５（ＳＥ）と電気
的に接続される。
配線６１（ＧＴＸ）、配線６２（ＲＳ１）、配線６３（ＴＸ）、配線６４（ＲＳ２）およ
び配線６５（ＳＥ）は、それぞれが接続されるトランジスタの導通を制御する信号線とし
て機能させることができる。なお、配線６３（ＴＸ）は行毎に制御することができる。
トランジスタ４１は、ノードＡＮの電位をノードＦＤに転送するためのトランジスタとし
て機能させることができる。トランジスタ４２は、ノードＡＮの電位をリセットするため
のトランジスタとして機能させることができる。トランジスタ４３は、ノードＦＤの電位
をノードＦＤＸに転送するためのトランジスタとして機能させることができる。トランジ
スタ４４は、ノードＦＤＸの電位をリセットするためのトランジスタとして機能させるこ
とができる。トランジスタ４５は、ノードＦＤＸの電位に対応した信号の出力を行うため
のトランジスタとして機能させることができる。トランジスタ４６は、画素２０を選択す
るためのトランジスタとして機能させることができる。
なお、上述した画素２０の構成は一例であり、一部の回路、一部のトランジスタ、一部の
容量素子、または一部の配線等が含まれない場合もある。または、上述した構成に含まれ
ない回路、トランジスタ、容量素子、配線等が含まれる場合もある。また、一部の配線の
接続形態が上述した構成とは異なる場合もある。
図３（Ａ）は、本発明の一態様の撮像装置を説明する図である。当該撮像装置は、マトリ
クス状に配列された画素ブロック２１を有する画素アレイ２６と、画素ブロック２１を駆
動する機能を有する回路２２（ロードライバ）と、画素ブロック２１の出力信号に対して
ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）動作を行うための回
路２３（ＣＤＳ回路）と、回路２３から出力されたアナログデータをデジタルデータに変
換する機能を有する回路２４（Ａ／Ｄ変換回路等）と、回路２４で変換されたデータを選
択して読み出す機能を有する回路２５（カラムドライバ）と、を有する。なお、回路２３
を設けない構成とすることもできる。
画素ブロック２１は、例えば図３（Ｂ）に示すように複数の画素２０（画素２０ａ、２０
ｂ、２０ｃ、２０ｄ）を有する構成とすることができる。詳細は後述するが、画素ブロッ
ク２１は当該複数の画素２０で一部のトランジスタを共有した構成を有する。
図３（Ｃ）は画素ブロック２１の１つの列に接続される回路２３の回路図および回路２４
のブロック図である。回路２３は、トランジスタ５１、トランジスタ５２、容量素子Ｃ３
および容量素子Ｃ４を有する構成とすることができる。また、回路２４はコンパレータ回
路２７およびカウンター回路２９を有する構成とすることができる。
トランジスタ５３は電流源回路としての機能を有する。トランジスタ５３のソースまたは
ドレインの一方に配線９１（ＯＵＴ１）が電気的に接続され、ソースまたはドレインの他
方には電源線が接続される。当該電源線は、例えば低電位電源線とすることができる。ま
た、トランジスタ５３のゲートには常時バイアス電圧が印加されている状態とする。
回路２３において、トランジスタ５１のソースまたはドレインの一方はトランジスタ５２
のソースまたはドレインの一方と電気的に接続される。トランジスタ５１のソースまたは
ドレインの一方は容量素子Ｃ３の一方の電極と電気的に接続される。トランジスタ５２の
ソースまたはドレインの他方は容量素子Ｃ４の一方の電極と電気的に接続される。トラン
ジスタ５２のソースまたはドレインの他方は、配線９２（ＯＵＴ２）と電気的に接続され
る。トランジスタ５１のソースまたはドレインの他方は、例えば基準電位が供給される高
電位電源線（ＣＤＳＶＤＤ）と電気的に接続される。容量素子Ｃ４の他方の電極は、例え
ば低電位電源線（ＣＤＳＶＳＳ）と電気的に接続される。
図１に示す画素２０と接続された場合の回路２３の動作の一例を説明する。まず、トラン
ジスタ５１およびトランジスタ５２を導通させる。次に、画素２０から配線９１（ＯＵＴ
１）に撮像データの電位を出力し、配線９２（ＯＵＴ２）に基準電位（ＣＤＳＶＤＤ）を
保持する。その後、トランジスタ５１を非導通として画素２０から配線９１（ＯＵＴ１）
にリセット電位（ここでは撮像データの電位よりも高い電位、例えばＶＤＤ電位とする）
を出力する。このとき、配線９２（ＯＵＴ２）は、撮像データの電位とリセット電位の差
分の絶対値を基準電位（ＣＤＳＶＤＤ）に加算した電位となる。したがって、基準電位（
ＣＤＳＶＤＤ）に正味の撮像データの電位を加算した、ノイズの少ない電位信号を回路２
４に供給することができる。
なお、リセット電位が撮像データの電位よりも低い電位（例えばＧＮＤ電位など）である
場合、配線９２（ＯＵＴ２）は撮像データの電位とリセット電位の差分の絶対値を基準電
位（ＣＤＳＶＤＤ）から減算した電位となる。
回路２４では、回路２３からコンパレータ回路２７に入力される信号電位と、掃引される
基準電位（ＲＡＭＰ）とが比較される。そして、コンパレータ回路２７の出力に応じてカ
ウンター回路２９が動作し、配線９３（ＯＵＴ３）にデジタル信号が出力される。
図４に示す画素ブロック２１ａは、画素ブロック２１の具体的な構成の一例である。画素
ブロック２１ａは、配線９１（ＯＵＴ１）が延在する方向（以下、垂直方向）に並んだ４
画素（画素２０ａ、２０ｂ、２０ｃ、２０ｄ）でトランジスタ４４、トランジスタ４５お
よびトランジスタ４６を共有している。また、図４では画素ブロック２１ａが４画素を有
する構成を例示しているが、２画素、３画素、または５画素以上を有する構成であっても
よい。
画素ブロック２１ａにおいて、配線７２（ＶＲＳ）、配線７４（ＶＰＩ）、配線６２（Ｒ
Ｓ１）、配線６３（ＲＳ２）および配線６５（ＧＴＸ）は４画素で共有することができる
。また、これらの配線は、垂直方向に設けられる他の画素ブロック２１ａと共有すること
ができる。
また、画素ブロック２１ａにおいて、配線７１（ＶＰＤ）を基準として線対称となるよう
に回路を配置することで、配線の引き回しを最小限に抑えることができ、垂直方向２画素
で配線７１（ＶＰＤ）を共有しやすい構成とすることができる。また、配線７１（ＶＰＤ
）は配線６４（ＳＥ）が延在する方向（以下、水平方向）に設けられる他の画素ブロック
２１ａと共有することができる。
また、配線６１ａ（ＴＸ１）、配線６１ｂ（ＴＸ２）、配線６１ｃ（ＴＸ３）および配線
６１ｄ（ＴＸ４）は、水平方向に設けられる他の画素ブロック２１ａと共有することがで
きる。
図５は、画素ブロック２１ａ［ｍ，ｎ］および水平方向に隣接する画素ブロック２１ａ［
ｍ，ｎ＋１］の構成を示す図である。なお、ｍ、ｎは任意の自然数であり、それぞれ行、
列を意味する。画素２０の動作条件において、配線７２（ＶＲＳ）および配線７４（ＶＰ
Ｉ）が同等の電位である場合、図５に示すように一方の配線を省き、他方の配線を画素ブ
ロック２１ａ［ｍ，ｎ］および画素ブロック２１ａ［ｍ，ｎ＋１］で共有することができ
る。
また、画素ブロック２１は、図６に示す画素ブロック２１ｂの構成であってもよい。画素
ブロック２１ｂは、水平垂直方向の計４画素（画素２０ａ、２０ｂ、２０ｃ、２０ｄ）で
トランジスタ４４、トランジスタ４５およびトランジスタ４６を共有する構成である。画
素ブロック２１ｂにおいても、各種配線は垂直方向または水平方向に設けられる他の画素
ブロック２１ｂと共有することができる。
図７は、画素ブロック２１ｂ［ｍ，ｎ］および水平方向に隣接する画素ブロック２１ｂ［
ｍ，ｎ＋１］の構成を示す図である。図６に示す画素ブロックでは、配線７２（ＶＲＳ）
が水平方向の両端に位置するため、図７に示すように一方の配線７２（ＶＲＳ）を省き、
他方の配線７２（ＶＲＳ）を画素ブロック２１ｂ［ｍ，ｎ］および画素ブロック２１ｂ［
ｍ，ｎ＋１］で共有することができる。
次に、図８に示すフローチャートおよび図９に示すタイミングチャートを用いて、図４に
示す画素ブロック２１ａの動作について説明する。本発明の一態様の撮像装置はグローバ
ルシャッタ方式で動作し、現フレームでの撮像データの取得および前フレームの撮像デー
タの読み出しを並行して行うことができる。
ここで、図１０（Ａ）、（Ｂ）、（Ｃ）を用いて撮像装置の動作方式の説明を行う。図１
０（Ａ）、（Ｂ）、（Ｃ）において、“Ｅ”は露光動作が行える期間、“Ｒ”は読み出し
動作が行える期間を意味する。また、ｎはｎ番目（ｎは２以上の自然数）のフレームであ
る第ｎフレームを意味する。また、ｎ−１は第ｎフレームの一つ前のフレーム、ｎ＋１は
第ｎフレームの一つ後のフレームを意味する。なお、ここでは画素がマトリクス状に設け
られた場合を想定し、画素ブロックは考慮しない。Ｌｉｎｅ［１］は１行目の画素、Ｌｉ
ｎｅ［Ｍ］はＭ行目（最終行）の画素を意味する。
図１０（Ａ）はローリングシャッタ方式の動作方法を模式化した図である。ローリングシ
ャッタ方式は、行毎に露光とデータの読み出しを順次行う動作方法である。全画素におい
て撮像の同時性がないため、動体の撮像においては画像に歪が生じる。
図１０（Ｂ）は通常のグローバルシャッタ方式の動作方法を模式化した図である。グロー
バルシャッタ方式は、全画素で同時に露光を行い、その後行毎にデータを読み出す動作方
法である。したがって、動体の撮像であっても歪のない画像を得ることができる。ただし
、画素数が増大すると読み出し時間も増大するため、露光時間が制限されてしまう。
図１０（Ｃ）は本発明の一態様の撮像装置に適用する動作方法を模式化した図である。当
該動作方法はグローバルシャッタ方式であって、第ｎフレームで全画素の同時露光を行い
、第ｎ＋１フレームにおいて第ｎフレームで取得したデータの読み出しを行う。１フレー
ム期間内に同一フレームの露光と読み出しを行わないため、従来のグローバルシャッタ方
式のように読み出し時間の増大によって、露光時間が制限されることはない。したがって
、露光時間を長くすることができる。
図８および図９では、任意の第ｎフレームを基準として説明する。また、配線７１（ＶＰ
Ｄ）は低電位（“Ｌ”）、配線７２（ＶＲＳ）および配線７４（ＶＰＩ）は高電位（“Ｈ
”）とする。
また、図９において、ＲＳ１は配線６２（ＲＳ１）の電位、ＲＳ２は配線６３（ＲＳ２）
の電位、ＧＴＸは配線６５（ＧＴＸ）の電位、ＴＸ１は配線６１ａ（ＴＸ１）の電位、Ｔ
Ｘ４は配線６１ｄ（ＴＸ４）の電位、ＡＮ１は画素２０ａにおけるノードＡＮ１の電位、
ＡＮ４は画素２０ｄにおけるノードＡＮ４の電位、ＦＤ１は画素２０ａにおけるノードＦ
Ｄ１の電位、ＦＤ４は画素２０ｄにおけるノードＦＤ４の電位、ＦＤＸはノードＦＤＸの
電位、ＳＥ［１］は１行目の画素ブロック２１ａに接続される配線６４（ＳＥ）の電位、
ＳＥ［Ｍ］は最終行の画素ブロック２１ａに接続される配線６４（ＳＥ）の電位である。
まず、撮像データの取得について説明する。
時刻Ｔ１において、ＲＳ１を“Ｈ”とすると、ＡＮ［１：４］はリセットされて“Ｈ”（
配線７２（ＶＲＳ）の電位）となる（Ｓ１）。
時刻Ｔ２において、ＲＳ１を“Ｌ”とすると、照度に応じてＡＮ［１：４］が低下し始め
る（Ｓ２）。
時刻Ｔ８において、ＧＴＸを“Ｈ”とすると、ノードＡＮ１乃至ノードＡＮ４の電位がノ
ードＦＤ１乃至ノードＦＤ４にそれぞれ転送される（Ｓ１０）。
時刻Ｔ９において、ＧＴＸを“Ｌ”とすると、ＦＤ［１：４］は保持される。ここまでが
撮像データの取得動作である。なお、このときＦＤ［１：４］に保持された撮像データは
次フレームで読み出される。
次に、上記撮像データの取得動作と並行して行われる前フレームで取得した撮像データの
読み出しについて説明する。
時刻Ｔ１において、ＲＳ２を“Ｈ”とすると、ＦＤＸはリセットされて“Ｈ”（配線７２
（ＶＲＳ）の電位）となる（Ｓ３）。
時刻Ｔ２において、ＳＥ［１］を“Ｈ”、ＲＳ１を“Ｌ”、ＴＸ１を“Ｈ”とすると、１
行目の画素ブロック２１ａが選択される（Ｓ４）。また、ノードＦＤ１の電位がノードＦ
ＤＸに転送され、ＦＤ１およびＦＤＸに対応する信号が回路２３で読み出される（Ｓ５、
Ｓ６）。
時刻Ｔ３において、ＳＥ［１］を“Ｈ”、ＲＳ２を“Ｈ”、ＴＸ１を“Ｈ”とすると、Ｆ
Ｄ１およびＦＤＸがリセットされ、かつ当該リセット電位に対応する信号が回路２３で読
み出される（Ｓ５、Ｓ７）。前述したように回路２３では撮像データに対応する信号とリ
セット電位に対応する信号との差分を検出することができ、ノイズの少ない撮像データを
得ることができる。
時刻Ｔ３乃至Ｔ７において、上記と同様に１行目の画素ブロック２１ａのノードＦＤ２乃
至ノードＦＤ４の電位を順次ノードＦＤＸに転送し、それぞれの撮像データの読み出しを
行う（Ｓ５−Ｓ８）。
そして、時刻Ｔ７乃至Ｔ８の期間に２行目乃至最終行の画素ブロック２１ａを順次選択し
、それぞれの画素ブロック２１ａの撮像データの読み出しを行う（Ｓ４−Ｓ９）。以上が
前フレームで取得した撮像データの読み出し動作である。
このように、本発明の一態様の撮像装置では、ノードＡＮ（第１の電荷保持部）、ノード
ＦＤ（第２の電荷保持部）およびノードＦＤＸ（電荷検出部）を有し、ノードＡＮで取得
した撮像データをノードＦＤに転送し、当該撮像データをノードＦＤからノードＦＤＸへ
順次転送して読み出す動作を行う。したがって、画素ブロック内で一部のトランジスタを
共有する構成としてもグローバルシャッタ方式での動作を可能とする。
また、本発明の一態様の撮像装置では、撮像データの取得動作と、前フレームの撮像デー
タの読み出しを並行して行うことができる。撮像データを次フレームで読み出すことで、
グローバルシャッタ方式を用いても１フレーム期間内において露光などに割り当てる時間
を長くすることができる。したがって、低照度下においても広ダイナミックレンジ、低ノ
イズの画像を取得することができる。
図９に示すタイミングチャートでは、ノードＦＤとノードＦＤＸが導通した状態で読み出
しを行う動作を示したが、ノードＦＤＸと接続されるトランジスタ等に起因するノイズを
削減するため、両者を非導通とした状態で読み出しを行ってもよい。
図１１に示すタイミングチャートは、ノードＦＤとノードＦＤＸを非導通とした状態で読
み出しを行う動作を示しており、図９のタイミングチャートとはＴＸ１、ＴＸ４のみが異
なる。以下では代表的にＴＸ１に関する動作を説明する。
時刻Ｔ１において、ＲＳ２を“Ｈ”とすると、ＦＤＸはリセットされて“Ｈ”（配線７２
（ＶＲＳ）の電位）となる。
時刻Ｔ２において、ＲＳ２を“Ｌ”、ＴＸ１を“Ｈ”とすると、ノードＦＤ１の電位がノ
ードＦＤＸに転送される。
時刻Ｔ３において、ＴＸ１を“Ｌ”とすると、ノードＦＤ１とノードＦＤＸは非導通とな
り、ＦＤＸは保持される。このとき、回路２３を動作させ、ＦＤＸ（撮像データ）に対応
する信号を読み出す。
時刻Ｔ４において、ＲＳ２を“Ｈ”、ＴＸ１を“Ｈ”とすると、ＦＤ１およびＦＤＸがリ
セットされる。
時刻Ｔ５において、ＴＸ１を“Ｌ”とすると、ノードＦＤ１とノードＦＤＸは非導通とな
り、ＦＤＸは保持される。このとき、回路２３を動作させ、ＦＤＸ（リセット電位）に対
応する信号を読み出す。以上によって、ノードＦＤとノードＦＤＸを非導通とした状態で
読み出しを行うことができる。
また、本発明の一態様の撮像装置は、１フレーム内で撮像データの取得と当該撮像データ
の読み出しを行うこともできる。当該動作を図１２に示すタイミングチャートを用いて説
明する。
時刻Ｔ１において、ＲＳ１を“Ｈ”、ＧＴＸを“Ｈ”とすると、ＡＮ［１：４］およびＦ
Ｄ［１：４］はリセットされて“Ｈ”（配線７２（ＶＲＳ）の電位）となる。
時刻Ｔ２において、ＲＳ１を“Ｌ”、ＧＴＸを“Ｌ”とすると、照度に応じてＡＮ［１：
４］が低下し始める。
時刻Ｔ３において、ＲＳ２を“Ｈ”、ＧＴＸを“Ｈ”とすると、ＦＤＸはリセットされて
“Ｈ”（配線７２（ＶＲＳ）の電位）となる。また、ノードＡＮ１乃至ノードＡＮ４の電
位がノードＦＤ１乃至ノードＦＤ４にそれぞれ転送される。
時刻Ｔ４において、ＳＥ［１］を“Ｈ”、ＲＳ２を“Ｌ”、ＧＴＸを“Ｌ”、ＴＸ１を“
Ｈ”とすると、１行目の画素ブロック２１ａが選択される。また、ノードＦＤ１の電位が
ノードＦＤＸに転送され、ＦＤ１およびＦＤＸに対応する信号が回路２３で読み出される
。
時刻Ｔ５において、ＳＥ［１］を“Ｈ”、ＲＳ２を“Ｈ”、ＴＸ１を“Ｈ”とすると、Ｆ
Ｄ１およびＦＤＸがリセットされ、かつ当該リセット電位に対応する信号が回路２３で読
み出される。以降は図９のタイミングチャートの説明と同様に各画素および各画素ブロッ
クから撮像データを読み出すことができる。
なお、図１２に示すタイミングチャートは、ノードＦＤとノードＦＤＸが導通した状態で
読み出しを行う動作を示している。ノードＦＤとノードＦＤＸが非導通の状態で読み出し
を行うには、図１３のタイミングチャートに従って動作させればよい。
画素２０は、図１４（Ａ）に示す構成であってもよい。図１４（Ａ）に示す画素２０は、
光電変換素子ＰＤの接続される向きが図１に示す画素２０と異なる。この場合、ノードＡ
Ｎ、ノードＦＤおよびノードＦＤＸはリセット時に低電位とし、光を照射することによっ
て電位を上昇させる。この構成の場合、配線７１（ＶＰＤ）および配線７４（ＶＰＩ）は
高電位（“Ｈ”）、配線７２（ＶＲＳ）、配線７３（ＶＳＳ）は低電位（“Ｌ”）とすれ
ばよい。
また、図１４（Ｂ）に示すように、容量素子Ｃ２を省く構成とすることもできる。また、
図１５（Ａ）に示すように、トランジスタ４５のソースまたはドレインの一方が配線９１
（ＯＵＴ１）に接続する構成であってもよい。
また、画素２０は図１５（Ｂ）に示すように、トランジスタ４２を設けない構成であって
もよい。図１６は、図１５（Ｂ）に示す画素２０で画素ブロック２１ｃを構成した例であ
る。画素ブロック２１ｃでは、リセット期間において配線７１（ＶＰＤ）を高電位とし、
光電変換素子ＰＤに順方向バイアスをかけることによりノードＡＮの電位をリセットする
ことができる。当該動作は、図９、図１１、図１２および図１３に示すタイミングチャー
トのＲＳ１が“Ｈ”となるタイミングで行えばよい。
また、画素ブロック２１ｃの動作において、１フレーム内で撮像および読み出しを行う場
合は、図１７に示すタイミングチャートの時刻Ｔ１から時刻Ｔ２の期間に示すように、Ｒ
Ｓ２、ＧＴＸ、ＴＸ１、ＴＸ４を同じタイミングで“Ｈ”としてノードＡＮ、ノードＦＤ
およびノードＦＤＸをリセットしてもよい。
また、画素２０に用いるトランジスタは、図１８（Ａ）、（Ｂ）に示すように、トランジ
スタ４１乃至トランジスタ４６にバックゲートを設けた構成であってもよい。図１８（Ａ
）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる
。図１８（Ａ）では、一例としてバックゲートが低電位を供給する配線７１（ＶＰＤ）、
配線７３（ＶＳＳ）または配線７５（ＶＳＳ２）と接続する例を示しているが、いずれか
一つの配線に接続する構成であってもよい。また、図１８（Ｂ）はフロントゲートと同じ
電位がバックゲートに印加される構成であり、オン電流を増加させ、かつオフ電流を減少
させることができる。また、所望のトランジスタが適切な電気特性を有するように、図１
８（Ａ）および図１８（Ｂ）の構成などを組み合わせた構成としてもよい。なお、バック
ゲートが設けられないトランジスタがあってもよい。また、図１、図２（Ａ）乃至（Ｆ）
、図１４（Ａ）、（Ｂ）、図１５（Ａ）、（Ｂ）、および１８（Ａ）、（Ｂ）の構成は、
必要に応じて組み合わせることができる。
また、本発明の一態様の撮像装置は、画素アレイ２６と、回路２２乃至回路２５を有する
基板３５との積層構造とすることができる。例えば、図１９（Ａ）を画素アレイ２６の上
面図、図１９（Ｂ）を基板３５の上面図としたとき、図１９（Ｃ）の斜視図に示すような
画素アレイ２６と基板３５との積層構成とすることができる。当該構成とすることで、そ
れぞれの要素に適したトランジスタを用いることができ、かつ撮像装置の面積を小さくす
ることができる。なお、図１９（Ｂ）における回路のレイアウトは一例であり、他のレイ
アウトであってもよい。
回路２２乃至回路２５は、高速動作とＣＭＯＳ回路での構成を両立させるため、シリコン
を用いたトランジスタ（以下、Ｓｉトランジスタ）を用いて作製することが好ましい。例
えば、基板３５をシリコン基板とし、当該シリコン基板に上記回路を形成することができ
る。また、画素アレイ２６は、酸化物半導体を用いたトランジスタ（以下、ＯＳトランジ
スタ）を用いて作製することが好ましい。なお、回路２２乃至回路２５を構成する一部の
トランジスタを画素アレイ２６と同じ面上に設けてもよい。
本発明の一態様の撮像装置の具体的な構成例について、図面を参照して説明する。図２０
（Ａ）に示す断面図は、図１に示す画素２０における光電変換素子ＰＤ、トランジスタ４
１、トランジスタ４３および容量素子Ｃ１の具体的な接続形態の一例を示している。なお
、図２０（Ａ）にはトランジスタ４２、トランジスタ４４、トランジスタ４５、トランジ
スタ４６および容量素子Ｃ２は図示されていない。トランジスタ４１乃至トランジスタ４
６および容量素子Ｃ１、Ｃ２は層１１００、光電変換素子ＰＤは層１２００に設けること
ができる。
本実施の形態で説明する断面図において、配線、電極およびコンタクトプラグ（導電体８
１）を個別の要素として図示しているが、それらが電気的に接続している場合においては
、同一の要素として設けられる場合もある。また、配線と電極が導電体８１を介して接続
される形態は一例であり、電極が配線と直接接続される場合もある。
各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層８２および
絶縁層８３等が設けられる。例えば、絶縁層８２および絶縁層８３等は、酸化シリコン膜
、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、
ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８２および絶縁層８３等の
上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ
ｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線やトラ
ンジスタ等が各層に含まれる場合もある。また、図面に示されない層が含まれる場合もあ
る。また、図面に示される層の一部が含まれない場合もある。
画素２０の構成要素であるトランジスタ４１乃至トランジスタ４６には、ＯＳトランジス
タを用いることが好ましい。ＯＳトランジスタは極めて低いオフ電流特性を有するため、
撮像のダイナミックレンジを拡大することができる。図１に示す画素２０の回路構成では
、光電変換素子ＰＤに入射される光の強度が大きいときにノードＡＮ、ノードＦＤおよび
ノードＦＤＸの電位が小さくなる。ＯＳトランジスタは極めてオフ電流が低いため、ゲー
ト電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力すること
ができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレン
ジを広げることができる。
また、トランジスタ４１、トランジスタ４２、トランジスタ４３およびトランジスタ４４
の低いオフ電流特性によってノードＡＮ、ノードＦＤおよびノードＦＤＸで電荷を保持で
きる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にするこ
となく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することが
できる。なお、本発明の一態様の撮像装置は、ローリングシャッタ方式で動作させること
もできる。
ＯＳトランジスタは、シリコンを活性領域または活性層に用いたトランジスタよりも電気
特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。した
がって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙
機などへの搭載にも適している。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。
セレン系材料を光電変換層とした光電変換素子では、アバランシェ増倍を利用するために
比較的高い電圧（例えば、１０Ｖ以上）を印加して動作させることが好ましい。したがっ
て、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせ
ることで、信頼性の高い撮像装置とすることができる。
図２０（Ａ）において、各トランジスタはバックゲートを有する形態を例示しているが、
図２０（Ｂ）に示すように、バックゲートを有さない形態であってもよい。また、図２０
（Ｃ）に示すように一部のトランジスタ、例えばトランジスタ４１のみにバックゲートを
有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジス
タのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロン
トゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関
する形態は、本実施の形態で説明する他の画素の構成にも適用することができる。
層１２００に設けられる光電変換素子ＰＤは、様々な形態の素子を用いることができる。
図２０（Ａ）では、セレン系材料を光電変換層５６１に用いた形態を図示している。セレ
ン系材料を用いた光電変換素子ＰＤは、可視光に対する外部量子効率が高い特性を有する
。また、セレン系材料は光吸収係数が高いため、光電変換層５６１を薄くしやすい利点を
有する。セレン系材料を用いた光電変換素子ＰＤでは、アバランシェ倍増により増幅が大
きい高感度のセンサとすることができる。つまり、セレン系材料を光電変換層５６１に用
いることで、画素面積が縮小しても十分な光電流を得ることができる。したがって、セレ
ン系材料を用いた光電変換素子ＰＤは、低照度環境における撮像にも適しているといえる
。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレ
ンは、例えば、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セレン
の結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させるこ
とができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収
係数が高い特性を有する。
図２０（Ａ）では、光電変換層５６１は単層として図示しているが、図２１（Ａ）に示す
ように受光面側に正孔注入阻止層５６８として酸化ガリウム、酸化セリウムまたはＩｎ−
Ｇａ−Ｚｎ酸化物などを設けてもよい。または、図２１（Ｂ）に示すように、電極５６６
側に電子注入阻止層５６９として酸化ニッケルまたは硫化アンチモンなどを設けてもよい
。または、図２１（Ｃ）に示すように、正孔注入阻止層５６８および電子注入阻止層５６
９を設ける構成としてもよい。なお、図１および図１４（Ａ）に示すように、画素２０で
は光電変換素子ＰＤの接続の向きが異なる構成とすることができる。したがって、図２１
（Ａ）乃至図２１（Ｃ）に示す正孔注入阻止層５６８および電子注入阻止層５６９を入れ
替える構成であってもよい。
光電変換層５６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよ
い。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であって
もよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ増倍を利用する
光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子ＰＤは、例えば、金属材料などで形成された電極５６
６と透光性導電層５６２との間に光電変換層５６１を有する構成とすることができる。ま
た、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化
カドミウムや硫化亜鉛等を接して設けてもよい。
図２０（Ａ）では透光性導電層５６２と配線７１は直接接する構成としているが、図２２
（Ａ）に示すように配線８８を介して両者が接する構成としてもよい。また、図２０（Ａ
）では光電変換層５６１および透光性導電層５６２を画素回路間で分離しない構成として
いるが、図２２（Ｂ）に示すように回路間で分離する構成としてもよい。また、画素間に
おいては、電極５６６を有さない領域には絶縁体で隔壁５６７を設け、光電変換層５６１
および透光性導電層５６２に亀裂が入らないようにすることが好ましいが、図２２（Ｃ）
、（Ｄ）に示すように隔壁５６７を設けない構成としてもよい。
また、電極５６６および配線７１等は多層としてもよい。例えば、図２３（Ａ）に示すよ
うに、電極５６６を導電層５６６ａおよび導電層５６６ｂの二層とし、配線７１を導電層
７１ａおよび導電層７１ｂの二層とすることができる。図２３（Ａ）の構成においては、
例えば、導電層５６６ａおよび導電層７１ａを低抵抗の金属等を選択して形成し、導電層
５６６ａおよび導電層７１ａを光電変換層５６１とコンタクト特性の良い金属等を選択し
て形成するとよい。このような構成とすることで、光電変換素子ＰＤの電気特性を向上さ
せることができる。また、一部の金属は透光性導電層５６２と接触することにより電蝕を
起こすことがある。そのような金属を導電層７１ａに用いた場合でも導電層７１ｂを介す
ることによって電蝕を防止することができる。
導電層５６６ｂおよび導電層７１ｂには、例えば、モリブデンやタングステンなどを用い
ることができる。また、導電層５６６ａおよび導電層７１ａには、例えば、アルミニウム
、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、図２３（Ｂ）に示すように透光性導電層５６２と配線７１は導電体８１および配線
８８を介して接続してもよい。また、絶縁層８２等が多層である構成であってもよい。例
えば、図２３（Ｂ）に示すように、絶縁層８２が絶縁層８２ａおよび絶縁層８２ｂを有し
、かつ絶縁層８２ａと絶縁層８２ｂとのエッチングレート等が異なる場合は、導電体８１
は段差を有するようになる。層間絶縁膜や平坦化膜に用いられるその他の絶縁層が多層で
ある場合も同様に導電体８１は段差を有するようになる。ここでは絶縁層８２が２層であ
る例を示したが、絶縁層８２およびその他の絶縁層は３層以上の構成であってもよい。
隔壁５６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔
壁５６７は、トランジスタ等に対する遮光、および／または１画素あたりの受光部の面積
を確定するために黒色等に着色されていてもよい。
また、光電変換素子ＰＤには、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ
型ダイオード素子などを用いてもよい。
例えば、図２４は光電変換素子ＰＤにｐｉｎ型の薄膜フォトダイオードを用いた例である
。当該フォトダイオードは、ｎ型の半導体層５６５、ｉ型の半導体層５６４、およびｐ型
の半導体層５６３が順に積層された構成を有している。ｉ型の半導体層５６４には非晶質
シリコンを用いることが好ましい。また、ｐ型の半導体層５６３およびｎ型の半導体層５
６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シ
リコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオード
は可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
図２４に示す光電変換素子ＰＤでは、カソードとして作用するｎ型の半導体層５６５がト
ランジスタ４１と電気的な接続を有する電極５６６と接する構成となっている。また、ア
ノードとして作用するｐ型の半導体層５６３が配線８８を介して配線７１と電気的な接続
を有する。
なお、光電変換素子ＰＤのアノードおよびカソードと、電極層および配線とのそれぞれの
接続形態を逆とすれば、図１４（Ａ）に示す回路図に従った構成とすることができる。
いずれの場合においても、ｐ型の半導体層５６３が受光面となるように光電変換素子ＰＤ
を形成することが好ましい。ｐ型の半導体層５６３を受光面とすることで、光電変換素子
ＰＤの出力電流を高めることができる。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子ＰＤの構成、ならび
に光電変換素子ＰＤおよび配線の接続形態は、図２５（Ａ）、（Ｂ）、（Ｃ）に示す例で
あってもよい。なお、光電変換素子ＰＤの構成、光電変換素子ＰＤと配線の接続形態はこ
れらに限定されず、他の形態であってもよい。
図２５（Ａ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２
を設けた構成である。透光性導電層５６２は電極として作用し、光電変換素子ＰＤの出力
電流を高めることができる。
透光性導電層５６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸
化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを
含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、グラフェンまた
は酸化グラフェン等を用いることができる。また、透光性導電層５６２は単層に限らず、
異なる膜の積層であっても良い。
図２５（Ｂ）は、透光性導電層５６２と配線７１が導電体８１および配線８８を介して接
続された構成である。なお、光電変換素子ＰＤのｐ型の半導体層５６３と配線７１が導電
体８１および配線８８を介して接続された構成とすることもできる。なお、図２５（Ｂ）
においては、透光性導電層５６２を設けない構成とすることもできる。
図２５（Ｃ）は、光電変換素子ＰＤを覆う絶縁層にｐ型の半導体層５６３が露出する開口
部が設けられ、当該開口部を覆う透光性導電層５６２と配線７１が電気的な接続を有する
構成である。
また、光電変換素子ＰＤには、図２６に示すように、シリコン基板６００を光電変換層と
したフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子ＰＤは、成膜
工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製す
るこができる。また、セレン系材料は高抵抗であり、図２０（Ａ）に示すように、光電変
換層５６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様
の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、シリコン基板
６００を光電変換層としたフォトダイオードを形成する場合は、研磨工程や貼り合わせ工
程などの難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板６００が積層された
構成としてもよい。例えば、図２７（Ａ）に示すように、シリコン基板６００に活性領域
を有するトランジスタ６１０およびトランジスタ６２０を有する層１４００が画素回路と
重なる構成とすることができる。図２７（Ｂ）はトランジスタのチャネル幅方向の断面図
に相当する。
ここで、図２７（Ａ）、（Ｂ）において、Ｓｉトランジスタはフィン型の構成を例示して
いるが、図２８（Ａ）に示すようにプレーナー型であってもよい。または、図２８（Ｂ）
に示すように、シリコン薄膜の活性層６５０を有するトランジスタであってもよい。また
、活性層６５０は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）の単結晶シリコンとすることができる。
シリコン基板６００に形成された回路は、画素回路が出力する信号を読み出す機能や当該
信号を変換する処理などを行う機能を有することができ、例えば、図２８（Ｃ）に回路図
で示すＣＭＯＳインバータを含む構成とすることができる。トランジスタ６１０（ｎ−ｃ
ｈ型）およびトランジスタ６２０（ｐ−ｃｈ型）のゲートは電気的に接続される。また、
一方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまた
はドレインの一方と電気的に接続される。また、両方のトランジスタのソースまたはドレ
インの他方はそれぞれ別の配線に電気的に接続される。
シリコン基板６００に形成された回路は、例えば、図３（Ａ）および図１９（Ｂ）に示す
回路２２、回路２３、回路２４、回路２５などに相当する。
また、シリコン基板６００はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲ
ルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン
、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
ここで、図２６および図２７（Ａ）、（Ｂ）に示すように、酸化物半導体を有するトラン
ジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオー
ド）が形成される領域との間には絶縁層８０が設けられる。
トランジスタ６１０およびトランジスタ６２０の活性領域近傍に設けられる絶縁層中の水
素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ６
１０およびトランジスタ６２０の信頼性を向上させる効果がある。一方、トランジスタ４
１等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体
層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ４１等
の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用い
たトランジスタを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合
、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。
絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ６１０およびトラン
ジスタ６２０の信頼性が向上することができる。また、一方の層から他方の層への水素の
拡散が抑制されることでトランジスタ４１等の信頼性も向上させることができる。
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム
、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化
窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
図２７（Ａ）、（Ｂ）に示すような構成では、シリコン基板６００に形成される回路（例
えば駆動回路）と、トランジスタ４１等と、光電変換素子ＰＤとを重なるように形成する
ことができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を
高めることができる。例えば、画素数が４Ｋ２Ｋ、８Ｋ４Ｋまたは１６Ｋ８Ｋなどの撮像
装置に用いることが適する。なお、画素２０が有するトランジスタ４５およびトランジス
タ４６をＳｉトランジスタで形成し、トランジスタ４１、トランジスタ４２、トランジス
タ４３、トランジスタ４４、光電変換素子ＰＤ等と、重なる領域を有する構成とすること
もできる。
また、本発明の一態様の撮像装置は、図２９に示す構成とすることができる。図２９に示
す撮像装置は図２７（Ａ）に示す撮像装置の変形例であり、ＯＳトランジスタおよびＳｉ
トランジスタでＣＭＯＳインバータを構成する例を図示している。
ここで、層１４００に設けるＳｉトランジスタであるトランジスタ６２０はｐ−ｃｈ型と
し、層１１００に設けるＯＳトランジスタであるトランジスタ６１０はｎ−ｃｈ型とする
。ｐ−ｃｈ型トランジスタのみをシリコン基板６００に設けることで、ウェル形成やｎ型
不純物層形成など工程を省くことができる。
図２９に示す撮像装置は、光電変換素子ＰＤにセレン等を用いた例を示したが、図２４と
同様にｐｉｎ型の薄膜フォトダイオードを用いた構成としてもよい。
図２９に示す撮像装置において、トランジスタ６１０は、層１１００に形成するトランジ
スタ４１およびトランジスタ４３と同一の工程で作製することができる。したがって、撮
像装置の製造工程を簡略化することができる。
また、本発明の一態様の撮像装置は、図３０に示すように、シリコン基板６６０に形成さ
れた光電変換素子ＰＤおよびその上に形成されたＯＳトランジスタで構成された画素を有
する構成と、回路が形成されたシリコン基板６００とを貼り合わせた構成としてもよい。
このような構成とすることで、シリコン基板６６０に形成する光電変換素子ＰＤの実効的
な面積を大きくすることが容易になる。また、シリコン基板６００に形成する回路を微細
化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができ
る。
また、図３０の変形例として、図３１に示すように、ＯＳトランジスタおよびＳｉトラン
ジスタで回路を構成する形態であってもよい。このような構成とすることで、シリコン基
板６６０に形成する光電変換素子ＰＤの実効的な面積を向上することが容易になる。また
、シリコン基板６００に形成する回路を微細化したＳｉトランジスタで高集積化すること
で高性能な半導体装置を提供することができる。
図３１の構成の場合、シリコン基板６００に形成されたＳｉトランジスタおよびその上に
形成されたＯＳトランジスタでＣＭＯＳ回路を構成することができる。ＯＳトランジスタ
は極めてオフ電流が低いため、静的なリーク電流が極めて少ないＣＭＯＳ回路を構成する
ことができる。
なお、本実施の形態における撮像装置が有するトランジスタおよび光電変換素子の構成は
一例である。したがって、例えば、トランジスタ４１乃至トランジスタ４６の一つ以上を
活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また
、トランジスタ６１０およびトランジスタ６２０の両方または一方を活性層に酸化物半導
体層を有するトランジスタで構成することもできる。
図３２（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当
該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子ＰＤが
形成される層１２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に
対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション
膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハ
フニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部の
カラーフィルタを通る光の混色を防止する機能を有する。遮光層２５１０には、アルミニ
ウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体
膜を積層する構成とすることができる。
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける
構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５
３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば
、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０
ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの
色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができ
る。
また、図３２（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５
０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られ
る撮像装置とすることができる。
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線
撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮
るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０
に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる
。
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射
線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等
の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可
視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子ＰＤで
検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装
置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収し
て可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐ
ｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、Ｃ
ｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯを樹脂やセラミクスに分散させたものを用いることがで
きる。
セレン系材料を用いた光電変換素子ＰＤにおいては、Ｘ線等の放射線を電荷に直接変換す
ることができるため、シンチレータを不要とする構成とすることもできる。
また、図３２（Ｃ）に示すように、カラーフィルタ２５３０ａ、カラーフィルタ２５３０
ｂおよびカラーフィルタ２５３０ｃ上にマイクロレンズアレイ２５４０を設けてもよい。
マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを
通り、光電変換素子ＰＤに照射されるようになる。また、図３２（Ｄ）に示すように、光
学変換層２５５０上にマイクロレンズアレイ２５４０を設けてもよい。なお、図３２（Ａ
）、（Ｂ）、（Ｃ）、（Ｄ）に示す層１２００以外の領域を層１６００とする。
図３３は、本発明の一態様の画素２０および図３２（Ｃ）に示すマイクロレンズアレイ２
５４０等の具体的な積層構成を例示する図である。図３３は、図２７（Ａ）に示す画素の
構成を用いた例である。また、図３４は、図３１に示す画素の構成を用いた例である。
このように、光電変換素子ＰＤ、画素２０が有する回路、および駆動回路のそれぞれが互
いに重なる領域を有するように構成することができるため、撮像装置を小型化することが
できる。
また、図３３および図３４に示すように回折格子１５００を設けた構成としてもよい。回
折格子１５００を介した被写体の像（回折画像）を画素に取り込み、画素における撮像画
像から演算処理により入力画像（被写体の像）を構成することができる。また、レンズの
替わりに回折格子１５００を用いることで撮像装置のコストを下げることができる。
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコ
ン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹
脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有
機絶縁膜との積層であってもよい。
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することが
できる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。ま
た、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもでき
る。
回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔
Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。当該間隔は空間でも
よいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や
希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、
エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオ
イルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合に
おいても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
また、撮像装置は、図３５（Ａ１）および図３５（Ｂ１）に示すように湾曲させてもよい
。図３５（Ａ１）は、撮像装置を同図中の二点鎖線Ｙ１−Ｙ２に沿って湾曲させた状態を
示している。図３５（Ａ２）は、図３５（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の
断面図である。図３５（Ａ３）は、図３５（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位
の断面図である。
図３５（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４に沿って湾曲させ、かつ、同
図中の二点鎖線Ｙ３−Ｙ４に沿って湾曲させた状態を示している。図３５（Ｂ２）は、図
３５（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３５（Ｂ３）は、
図３５（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型
化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事がで
きる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載され
ているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様と
して、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない
。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくて
もよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例
えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域な
どが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されな
い。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジス
タ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域など
は、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明
の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トラ
ンジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲル
マニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、
窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例
えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジ
スタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域な
どは、酸化物半導体を有していなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジ
スタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のた
めに一部の要素を拡大、縮小、または省略して図示している。
図３６（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図で
ある。図３６（Ａ）は上面図であり、図３６（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面
が図３６（Ｂ）に相当する。また、図３６（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が
図３８（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ
３−Ｂ４方向をチャネル幅方向と呼称する。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電
層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１
６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１
６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい
。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図３６（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導
電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０
として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化す
ることができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで
酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残
留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵
抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることも
できる。
また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示し
ているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明す
る他のトランジスタにも適用できる。
また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以
上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用
できる。
また、本発明の一態様のトランジスタは、図３６（Ｃ）、（Ｄ）に示す構成であってもよ
い。図３６（Ｃ）はトランジスタ１０２の上面図であり、図３６（Ｃ）に示す一点鎖線Ｃ
１−Ｃ２方向の断面が図３６（Ｄ）に相当する。また、図３６（Ｃ）に示す一点鎖線Ｃ３
−Ｃ４方向の断面は、図３８（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネ
ル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層
として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同
様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶
縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０と
の間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の
幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当
該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高
いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図３６（Ｅ）、（Ｆ）に示す構成であってもよ
い。図３６（Ｅ）はトランジスタ１０３の上面図であり、図３６（Ｅ）に示す一点鎖線Ｄ
１−Ｄ２方向の断面が図３６（Ｆ）に相当する。また、図３６（Ｅ）に示す一点鎖線Ｄ３
−Ｄ４方向の断面は、図３８（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネ
ル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接
する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶
縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０
に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０およ
び導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層
１５０に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図３６（Ｆ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶
縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域
２３１および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生
じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互
作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁
材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
また、本発明の一態様のトランジスタは、図３７（Ａ）、（Ｂ）に示す構成であってもよ
い。図３７（Ａ）はトランジスタ１０４の上面図であり、図３７（Ａ）に示す一点鎖線Ｅ
１−Ｅ２方向の断面が図３７（Ｂ）に相当する。また、図３７（Ａ）に示す一点鎖線Ｅ３
−Ｅ４方向の断面は、図３８（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネ
ル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部
を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
また、図３７（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および
領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる
。
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３
２と同様に低抵抗化することができる。
また、領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領
域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４
および領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート
電界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３
５の低抵抗化を行わない場合もある。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のト
ランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小
さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図３７（Ｃ）、（Ｄ）に示す構成であってもよ
い。図３７（Ｃ）はトランジスタ１０５の上面図であり、図３７（Ｃ）に示す一点鎖線Ｆ
１−Ｆ２方向の断面が図３７（Ｄ）に相当する。また、図３７（Ｃ）に示す一点鎖線Ｆ３
−Ｆ４方向の断面は、図３８（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネ
ル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０
と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電
層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電
層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５
２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接す
る絶縁層などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５およ
び絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４
１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有
する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１
および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電
層１５１および導電層１５２）はドレイン電極層として作用させることができる。
また、本発明の一態様のトランジスタは、図３７（Ｅ）、（Ｆ）に示す構成であってもよ
い。図３７（Ｅ）はトランジスタ１０６の上面図であり、図３７（Ｅ）に示す一点鎖線Ｇ
１−Ｇ２方向の断面が図３７（Ｆ）に相当する。また、図３７（Ａ）に示す一点鎖線Ｇ３
−Ｇ４方向の断面は、図３８（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネ
ル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電
層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁
層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電
層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、
必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜
）などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジス
タ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソ
ース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５
２）はドレイン電極層として作用させることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１
５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０お
よび導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸
素の供給を容易とすることができる。
トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびト
ランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を
高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物とし
ては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリ
ウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、
亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物
の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイ
マージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠
損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を
形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。
なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致して
いると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層とし
て機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およ
びドレイン電極層として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図３９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ
）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３８（Ｃ）、（Ｄ）に示すチャネ
ル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を
備えていてもよい。導電層１７３を第２のゲート電極層（バックゲート）として用いるこ
とで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３９（Ａ）
、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を
酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０
の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブル
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１
７３を同電位とするには、例えば、図３８（Ｄ）に示すように、導電層１７０と導電層１
７３とをコンタクトホールを介して電気的に接続すればよい。
また、図３６および図３７におけるトランジスタ１０１乃至トランジスタ１０６では、酸
化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であって
もよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図４０
（Ｂ）、（Ｃ）または図４０（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えるこ
とができる。
図４０（Ａ）は酸化物半導体層１３０の上面図であり、図４０（Ｂ）、（Ｃ）は、二層構
造である酸化物半導体層１３０の断面図である。また、図４０（Ｄ）、（Ｅ）は、三層構
造である酸化物半導体層１３０の断面図である。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それ
ぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図４１（Ａ）、（Ｂ）に示す構成であってもよ
い。図４１（Ａ）はトランジスタ１０７の上面図であり、図４１（Ａ）に示す一点鎖線Ｈ
１−Ｈ２方向の断面が図４１（Ｂ）に相当する。また、図４１（Ａ）に示す一点鎖線Ｈ３
−Ｈ４方向の断面が図４３（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル
長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５
０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層
１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機
能を付加してもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４１（Ｃ）、（Ｄ）に示す構成であってもよ
い。図４１（Ｃ）はトランジスタ１０８の上面図であり、図４１（Ｃ）に示す一点鎖線Ｉ
１−Ｉ２方向の断面が図４１（Ｄ）に相当する。また、図４１（Ｃ）に示す一点鎖線Ｉ３
−Ｉ４方向の断面が図４３（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル
長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する。
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７
０の端部と一致しない点がトランジスタ１０７と異なる。
また、本発明の一態様のトランジスタは、図４１（Ｅ）、（Ｆ）に示す構成であってもよ
い。図４１（Ｅ）はトランジスタ１０９の上面図であり、図４１（Ｅ）に示す一点鎖線Ｊ
１−Ｊ２方向の断面が図４１（Ｆ）に相当する。また、図４１（Ｅ）に示す一点鎖線Ｊ３
−Ｊ４方向の断面が図４３（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル
長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸
化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６
０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導
電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５
および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４
０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および
導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４２（Ａ）、（Ｂ）に示す構成であってもよ
い。図４２（Ａ）はトランジスタ１１０の上面図であり、図４２（Ａ）に示す一点鎖線Ｋ
１−Ｋ２方向の断面が図４２（Ｂ）に相当する。また、図４２（Ａ）に示す一点鎖線Ｋ３
−Ｋ４方向の断面が図４３（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル
長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
トランジスタ１１０は、領域３３１および領域３３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４２（Ｃ）、（Ｄ）に示す構成であってもよ
い。図４２（Ｃ）はトランジスタ１１１の上面図であり、図４２（Ｃ）に示す一点鎖線Ｌ
１−Ｌ２方向の断面が図４２（Ｄ）に相当する。また、図４２（Ｃ）に示す一点鎖線Ｌ３
−Ｌ４方向の断面が図４３（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル
長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５
１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化
物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層
１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を
通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および
導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１
５２に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、ならびに導電層１４１および導電層１５１と絶縁層１６
０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、
トランジスタ１０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４２（Ｅ）、（Ｆ）に示す構成であってもよ
い。図４２（Ｅ）はトランジスタ１１２の上面図であり、図４２（Ｅ）に示す一点鎖線Ｍ
１−Ｍ２方向の断面が図４２（Ｆ）に相当する。また、図４２（Ｅ）に示す一点鎖線Ｍ３
−Ｍ４方向の断面が図４３（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル
長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において
酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）であ
る点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化
物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と
同様の構成を有する。
また、本発明の一態様のトランジスタは、図４４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ
）、（Ｆ）に示すチャネル長方向の断面図、ならびに図４３（Ｃ）、（Ｄ）に示すチャネ
ル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を
備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いること
で、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図４４（Ａ）、
（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸
化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の
幅よりも短くしてもよい。
また、本発明の一態様のトランジスタは、図４５（Ａ）および図４５（Ｂ）に示す構成と
することもできる。図４５（Ａ）は上面図であり、図４５（Ｂ）は、図４５（Ａ）に示す
一点鎖線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図４５
（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図４５（Ａ）および図４５（Ｂ）に示すトランジスタ１１３は、基板１１５と、基板１１
５上の絶縁層１２０と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０
ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接
し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０
ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。なお、酸化物
半導体層１３０ｃ、絶縁層１６０および導電層１７０は、トランジスタ１１３上の絶縁層
１９０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび絶縁層１２
０に達する開口部に設けられている。
トランジスタ１１３の構成は、前述したその他のトランジスタの構成と比較して、ソース
またはドレインとなる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生
容量を小さくすることができる。したがって、トランジスタ１１３は、高速動作を必要と
する回路の要素として適している。トランジスタ１１３の上面は、図４５（Ｂ）に示すよ
うにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用
いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電
層１５０（ドレイン電極層）は、図４６（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１
３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層１３０の幅
（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていて
もよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とするこ
とで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気
特性を向上させることができる。また、図４６（Ｃ）に示すように、導電層１４０および
導電層１５０が酸化物半導体層１３０と重なる領域のみに形成されていてもよい。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１３）では、い
ずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層
１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が
高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ
（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、な
らびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃ
を有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材
料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半
導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得
ることができる。したがって、酸化物半導体層１３０ｂを厚くすることでオン電流が向上
する場合がある。
以上の構成とすることで、トランジスタの電気特性を向上することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明す
る。
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処
理された金属基板などを用いることができる。または、トランジスタやフォトダイオード
が形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラ
グとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン
基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基
板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板
であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、
トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが
好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くする
ことができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有する
ほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶
縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。絶縁層１２０は、ＴＤＳ法で測定した酸素原子に換
算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましい。
なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１０
０℃以上５００℃以下の範囲とする。また、基板１１５が他のデバイスが形成された基板
である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平
坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化
物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造とすることができる。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３
０ｂに相当する層を用いればよい。
また、酸化物半導体層１３０が二層の場合は、酸化物半導体層１３０ａに相当する層およ
び酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いれば
よい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替え
ることもできる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導
体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸
化物半導体を用いる。
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のう
ち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成され
る。したがって、酸化物半導体層１３０ｂは半導体として機能する領域を有するといえる
が、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは絶縁体または半絶縁体とし
て機能する領域を有するともいえる。
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０
ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが
好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを
含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のス
タビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇ
ｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、
結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタ
に安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、
フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１
５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ
、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる
。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできるこ
となどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍ
ｎなどの合金と上記材料との積層を用いてもよい。トランジスタ１０５、トランジスタ１
０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１およ
び導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用
いることができる。
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接し
た酸化物半導体層の一部の領域では酸化物半導体膜中の酸素が脱離し、酸素欠損が形成さ
れる。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著に
ｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。
また、導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしても
よい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型
化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０お
よび導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接
触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことがで
きる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、
酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒ
などを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比
誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を
大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オ
フ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハ
フニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したが
って、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウム
を用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる
。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の
放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半
導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０
および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜また
は酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放
出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０
１８ｃｍ−３以上５×１０１９ｃｍ−３以下である。なお、アンモニアの放出量は、膜の
表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理によ
る放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジス
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ
、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕま
たはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用い
てもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステ
ンを用いて導電層１７０を形成する。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いるこ
とができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジ
スタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では
、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化す
ることができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、ト
ランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形
態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジ
スタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化ア
ルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物
、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミ
ニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物
の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１
２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもでき
る。
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体
層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成され
る酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャ
ネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲ
ート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電
流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャ
ネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているた
め、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面
に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的
にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を
高められる。
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパ
ッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ
法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａ
ｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍ
ｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバ
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（
アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層
を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメ
チルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる
ことができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチ
ルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル
亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド
）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（
Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３
）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材
料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）など
がある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供
給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ
２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４
ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形
成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更に
その後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これ
らの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ
−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変え
てＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含ま
ないＯ３ガスを用いる方が好ましい。
酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることもできる
。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、
酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中
の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用い
ることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例
えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体層の材料について
説明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、
チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれ
た一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、
元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元
素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウ
ム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル
、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組
み合わせても構わない場合がある。
まず、図４７（Ａ）、図４７（Ｂ）、および図４７（Ｃ）を用いて、本発明に係る酸化物
半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明す
る。なお、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウ
ム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］
とする。
図４７（Ａ）、図４７（Ｂ）、および図４７（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す
。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）とな
るライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］
：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］
＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子
数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラ
インを表す。
図４７（Ａ）および図４７（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジ
ウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図４８に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ
４の結晶構造を示す。また、図４８は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎ
Ｏ４の結晶構造である。なお、図４８に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚ
ｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛
の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である
。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図４８に示すように、
インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および
酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素
Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層
が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１
に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対
し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ
）層の割合が増加する。
ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数
である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種
有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、
Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層
状構造とが混在する層状構造となる場合がある。
例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比か
らずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの
［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例
えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では
、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［
Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイ
ト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が
共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が
形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動
度）を高くすることができる。これは、インジウム、元素Ｍおよび亜鉛を有する酸化物半
導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率
を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率
が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度
が高くなるためである。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が
低くなる。したがって、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およ
びその近傍値である原子数比（例えば図４７（Ｃ）に示す領域Ｃ）では、絶縁性が高くな
る。
したがって、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少
ない層状構造となりやすい、図４７（Ａ）の領域Ａで示される原子数比を有することが好
ましい。
また、図４７（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．
１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は
、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらな
い。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比で
あっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。した
がって、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、
領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を
減少させることができるため、高い電界効果移動度のトランジスタを実現することができ
る。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例
えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０
１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／
ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少
ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純
度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場
合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合
がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃
度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには
、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、
アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物
半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素
の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（
ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により
得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔ
ｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金
属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい
。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減するこ
とが好ましい。具体的には、ＳＩＭＳ分析により得られる酸化物半導体中のアルカリ金属
またはアルカリ土類金属の濃度が、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２
×１０１６ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に
用いたトランジスタはノーマリーオン特性となりやすい。したがって、該酸化物半導体に
おいて、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により
得られる酸化物半導体中の窒素濃度が、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましく
は５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ
３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下となる領域を有するよう
に制御する。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子
が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャ
リアである電子を生成することがある。したがって、水素が含まれている酸化物半導体を
用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水
素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳ分析により得られ
る酸化物半導体中の水素濃度が、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×
１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御
する。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いること
で、安定した電気特性を付与することができる。また、上述のように高純度化された酸化
物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、
ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、ト
ランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減す
ることが可能となる。
続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物
半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造に接する絶縁体のバ
ンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド
図と、について、図４９を用いて説明する。なお、酸化物半導体Ｓ１は酸化物半導体層１
３０ａ、酸化物半導体Ｓ２は酸化物半導体層１３０ｂ、酸化物半導体Ｓ３は酸化物半導体
層１３０ｃに相当する。
図４９（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３
、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図４９
（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有す
る積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするた
め絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体
Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギ
ー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位
と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．
１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが
好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力よりも、酸化物
半導体Ｓ２の電子親和力が大きく、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と
、酸化物半導体Ｓ２の電子親和力との差は、０．１５ｅＶ以上、または０．５ｅＶ以上、
かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図４９（Ａ）、および図４９（Ｂ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２
、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言
すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を
有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ
２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよ
い。
具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ
３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合
層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体
の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、
Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物
半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥
準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、
高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うた
め、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、
酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけるこ
とができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフト
することを防止することができる。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に
低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１
との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域と
して機能する。例えば、図４７（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比
の酸化物半導体を用いればよい。
特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化
物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以
上となる原子数比の酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３とし
て、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上とな
るような原子数比の酸化物半導体を用いることが好適である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態５）
以下では、本発明の一態様に用いることのできる酸化物半導体の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌ
ｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがあ
る。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−
ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置
が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さな
い、などといわれている。
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏ
ｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域に
おいて周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一
方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な
構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物
半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解
析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の
結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行う
と、図５０（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピー
クは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳで
は、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともい
う。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ
−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し
、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を
行っても、図５０（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺ
ｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図５０（Ｃ）に示すよ
うに（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、Ｘ
ＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であるこ
とが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプロー
ブ径が３００ｎｍの電子線を入射させると、図５０（Ｄ）に示すような回折パターン（制
限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉｎ
ＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回
折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面
または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に
垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図５０（Ｅ）
に示す。図５０（Ｅ）より、リング状の回折パターンが確認される。したがって、プロー
ブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレ
ットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図５０（Ｅ）における第
１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因する
と考えられる。また、図５０（Ｅ）における第２リングは（１１０）面などに起因すると
考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉ
ｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像
（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる
。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ
−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図５１（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能Ｔ
ＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂ
ｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分
解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、
例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによ
って観察することができる。
図５１（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することが
できる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわ
かる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこと
もできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎ
ｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ
−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上
面と平行となる。
また、図５１（Ｂ）および図５１（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ
−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図５１（Ｄ）および図５１（Ｅ）は、
それぞれ図５１（Ｂ）および図５１（Ｃ）を画像処理した像である。以下では、画像処理
の方法について説明する。まず、図５１（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ
Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得
したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残
すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：
Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像
処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフ
ィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子
配列を示している。
図５１（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、
一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部であ
る。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレ
ットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図５１（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線
で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近
傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角
形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制して
いることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子間の結合距離
が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどに
よって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複
数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡ
ＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌ
ａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもでき
る。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混
入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳ
は不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合があ
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
ア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体であ
る。具体的には、８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さ
らに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上のキャリア
密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥
準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し
、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない
。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍ
の領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図５２
（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測され
る。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナ
ノビーム電子回折パターン）を図５２（Ｂ）に示す。図５２（Ｂ）より、リング状の領域
内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの
電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入
射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、
図５２（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測
される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序
性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているた
め、規則的な電子回折パターンが観測されない領域もある。
図５２（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分
解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所など
のように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない
領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさで
あり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１
０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがあ
る。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合
がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性
がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に
１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは
、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見ら
れない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質
酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、
ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物
半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる
。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため
、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。
図５３に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図５３（Ａ）は
電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図５３（Ｂ
）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高
分解能断面ＴＥＭ像である。図５３（Ａ）および図５３（Ｂ）より、ａ−ｌｉｋｅ ＯＳ
は電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また
、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密
度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ
ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれ
の試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−
Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている
。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同
程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以
下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎ
Ｏ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応す
る。
図５４は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である
。なお、上述した格子縞の長さを結晶部の大きさとしている。図５４より、ａ−ｌｉｋｅ
ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなってい
くことがわかる。図５４より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさ
だった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−
／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ
−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８
ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図５４よ
り、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、
それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射お
よびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件
は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域
の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど
見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、
不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
酸化物半導体の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度お
よびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１
００％未満となる。単結晶酸化物半導体の密度の７８％未満となる酸化物半導体は、成膜
すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わ
せることにより、所望の組成における単結晶に相当する密度を見積もることができる。所
望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、
加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組
み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、
ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態６）
本実施の形態では、イメージセンサチップを収めたパッケージおよびカメラモジュールの
一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構
成を用いることができる。
図５５（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である
。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カ
バーガラス８２０および両者を接着する接着剤８３０等を有する。
図５５（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、
半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有
する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐ
ｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図５５（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケ
ージの斜視図であり、図５５（Ｄ）は、当該パッケージの断面図である。パッケージ基板
８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスル
ーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０
は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続され
ている。
また、図５６（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメ
ラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチ
ップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、およびレンズ８３５
等を有する。また、パッケージ基板８１１およびイメージセンサチップ８５１の間には撮
像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ８９０も設けられて
おり、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
図５６（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８
１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ ｆ
ｌａｔ ｎｏ− ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例で
あり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよ
い。
図５６（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示したモジュ
ールの斜視図であり、図５６（Ｄ）は、当該カメラモジュールの断面図である。ランド８
４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチッ
プ８５１およびＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続され
ている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等
への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込む
ことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態７）
本発明の一態様に係る撮像装置、および当該撮像装置を含む半導体装置を用いることがで
きる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装
置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端
末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッド
マウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デ
ジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、
現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具
体例を図５７に示す。
図５７（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する
。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像
装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定する
ものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメ
ラとも呼ばれる。
図５７（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、
操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ
９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられて
いる。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様
の撮像装置を備えることができる。
図５７（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９
６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得
するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図５７（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９
３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタ
ッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つ
として本発明の一態様の撮像装置を備えることができる。
図５７（Ｅ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ
９０９等を有する。なお、図５７（Ｅ）に示した携帯型ゲーム機は、２つの表示部９０３
と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定さ
れない。当該携帯型ゲーム機における画像を取得するための部品の一つとして本発明の一
態様の撮像装置を備えることができる。
図５７（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有
する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。
当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮
像装置を備えることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
２０ 画素
２０ａ 画素
２０ｂ 画素
２０ｃ 画素
２０ｄ 画素
２１ 画素ブロック
２１ａ 画素ブロック
２１ｂ 画素ブロック
２１ｃ 画素ブロック
２２ 回路
２３ 回路
２４ 回路
２５ 回路
２６ 画素アレイ
２７ コンパレータ回路
２９ カウンター回路
３５ 基板
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ トランジスタ
４５ トランジスタ
４６ トランジスタ
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
６１ 配線
６１ａ 配線
６１ｂ 配線
６１ｃ 配線
６１ｄ 配線
６２ 配線
６３ 配線
６４ 配線
６５ 配線
７１ 配線
７１ａ 導電層
７１ｂ 導電層
７２ 配線
７３ 配線
７４ 配線
７５ 配線
７７ 配線
７８ 配線
８０ 絶縁層
８１ 導電体
８２ 絶縁層
８２ａ 絶縁層
８２ｂ 絶縁層
８３ 絶縁層
８８ 配線
９１ 配線
９２ 配線
９３ 配線
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１４０ 導電層
１４１ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
１９０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
５６１ 光電変換層
５６２ 透光性導電層
５６３ 半導体層
５６４ 半導体層
５６５ 半導体層
５６６ 電極
５６６ａ 導電層
５６６ｂ 導電層
５６７ 隔壁
５６８ 正孔注入阻止層
５６９ 電子注入阻止層
６００ シリコン基板
６１０ トランジスタ
６２０ トランジスタ
６５０ 活性層
６６０ シリコン基板
８１０ パッケージ基板
８１１ パッケージ基板
８２０ カバーガラス
８２１ レンズカバー
８３０ 接着剤
８３５ レンズ
８４０ バンプ
８４１ ランド
８５０ イメージセンサチップ
８５１ イメージセンサチップ
８６０ 電極パッド
８６１ 電極パッド
８７０ ワイヤ
８７１ ワイヤ
８８０ スルーホール
８８５ ランド
８９０ ＩＣチップ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３５ ボタン
９３６ 竜頭
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
１１００ 層
１２００ 層
１４００ 層
１５００ 回折格子
１６００ 層
２５００ 絶縁層
２５１０ 遮光層
２５２０ 有機樹脂層
２５３０ カラーフィルタ
２５３０ａ カラーフィルタ
２５３０ｂ カラーフィルタ
２５３０ｃ カラーフィルタ
２５４０ マイクロレンズアレイ
２５５０ 光学変換層
２５６０ 絶縁層

Claims (13)

  1. 第１のトランジスタ乃至第６のトランジスタと、光電変換素子と、第１の容量素子と、第２の容量素子と、を有する撮像装置であって、
    前記光電変換素子の一方の電極は前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの一方は前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は前記第１の容量素子の一方の電極と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は前記第５のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は前記第２の容量素子の一方の電極と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタは、チャネルが形成される領域に酸化物半導体を有することを特徴とする撮像装置。
  2. 請求項１において、
    前記光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を有することを特徴とする撮像装置。
  3. 第１の画素と、第２の画素と、を有する撮像装置であって、
    前記第１の画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１の光電変換素子と、第１の容量素子と、第２の容量素子と、を含んで構成され、
    前記第２の画素は、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、前記第４のトランジスタと、前記第５のトランジスタと、前記第６のトランジスタと、第２の光電変換素子と、第３の容量素子と、前記第２の容量素子と、を含んで構成され、
    前記第１の光電変換素子の一方の電極は前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの一方は前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は前記第１の容量素子の一方の電極と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は前記第５のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は前記第２の容量素子の一方の電極と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２の光電変換素子の一方の電極は前記第７のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの一方は前記第８のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの他方は前記第９のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの他方は前記第３の容量素子の一方の電極と電気的に接続され、
    前記第９のトランジスタのソースまたはドレインの他方は前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第９のトランジスタのソースまたはドレインの他方は前記第５のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのソースまたはドレインの他方は前記第２の容量素子の一方の電極と電気的に接続され、
    前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第７のトランジスタ、前記第８のトランジスタおよび前記第９のトランジスタ、は、チャネルが形成される領域に酸化物半導体を有することを特徴とする撮像装置。
  4. 請求項３において、
    前記第１のトランジスタのゲートと、前記第７のトランジスタのゲートは電気的に接続されていることを特徴とする撮像装置。
  5. 請求項３または４において、
    前記第２のトランジスタのゲートと、前記第８のトランジスタのゲートは電気的に接続されていることを特徴とする撮像装置。
  6. 請求項３乃至５のいずれか一項において、
    前記第１の光電変換素子の他方の電極と、前記第２の光電変換素子の他方の電極は電気的に接続されていることを特徴とする撮像装置。
  7. 請求項３乃至６のいずれか一項において、
    前記第１の光電変換素子および前記第２の光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を有することを特徴とする撮像装置。
  8. 請求項１乃至７のいずれか一項において、
    前記第５のトランジスタおよび前記第６のトランジスタは、チャネルが形成される領域に酸化物半導体を有することを特徴とする撮像装置。
  9. 請求項１乃至８のいずれか一項において、
    前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することを特徴とする撮像装置。
  10. 第１の画素が有する第１の電荷蓄積部への第１の光電変換素子による電荷の蓄積と、
    第２の画素が有する第１の電荷蓄積部への第２の光電変換素子による電荷の蓄積と、
    を同じタイミングで行う第１のステップと、
    前記第１の画素が有する第１の電荷蓄積部の電荷の前記第１の画素が有する第２の電荷蓄積部への転送と、
    前記第２の画素が有する第１の電荷蓄積部の電荷の前記第２の画素が有する第２の電荷蓄積部への転送と、
    を同じタイミングで行う第２のステップと、
    前記第１の画素が有する第２の電荷蓄積部の電荷を電荷検出部に転送し、前記電荷検出部の電位に対応した信号を読み出す第３のステップと、
    前記電荷検出部の電位をリセットする第４のステップと、
    前記第２の画素が有する第２の電荷蓄積部の電荷を前記電荷検出部に転送し、前記電荷検出部の電位に対応した信号を読み出す第５のステップと、
    前記電荷検出部の電位をリセットする第６のステップと、
    を上記順序で行うことを特徴とする撮像装置の動作方法。
  11. 請求項１０において、
    前記第１のステップおよび前記第２のステップを第ｎフレーム（ｎは１以上の自然数）で行い、前記第３のステップ乃至前記第６のステップを第ｎ＋１フレームで行うことを特徴とする撮像装置の動作方法。
  12. 請求項１乃至９のいずれか一項に記載の撮像装置と、
    レンズと、
    を有することを特徴とするモジュール。
  13. 請求項１乃至９のいずれか一項に記載の撮像装置と、
    表示装置と、
    を有することを特徴とする電子機器。
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