JP2021170281A

JP2021170281A - 定電圧装置

Info

Publication number: JP2021170281A
Application number: JP2020073693A
Authority: JP
Inventors: 淳一松原; Junichi Matsubara; 弘智斎藤; Hirotomo Saito
Original assignee: Tokai Rika Co Ltd
Current assignee: Tokai Rika Co Ltd
Priority date: 2020-04-16
Filing date: 2020-04-16
Publication date: 2021-10-28
Also published as: US20210325921A1; US11353899B2; CN113534882A

Abstract

【課題】電源電圧に依存する電圧から基準電圧を生成する場合と比較して、出力電圧が電源電圧に依存しないようにすることができる定電圧装置を提供する。【解決手段】定電圧装置１は、ダイオードＤ１と、一方の端子が接地電位、他方の端子がダイオードＤ１のアノード端子に接続されたスイッチＳＷ１と、ＶＢＧＲ電圧を生成するＢＧＲ回路Ｕ２と、ダイオードＤ１のカソード端子及びＢＧＲ回路Ｕ２の出力端子が非反転入力端子に接続され、スイッチＳＷ１の状態によって非反転入力端子に印加される基準電圧の供給経路が変化する差動増幅器ＡＭＰを備え、ＢＧＲ回路Ｕ２は、基準電圧に基づいて差動増幅器ＡＭＰで増幅された出力電圧を用いてＶＢＧＲ電圧を生成する。【選択図】図１

Description

本発明は、定電圧装置に関し、特にリニア方式の定電圧装置に適用される有効な技術に関する。

特許文献１に示すように、従来からリニア方式の定電圧装置が提案されている。

図４は、こうした従来のリニア方式を採用した定電圧装置で用いられる装置構成例を示す図である。

従来の定電圧装置１００は、例えばスタートアップ回路Ｕ１、ＢＧＲ(Band Gap Reference)回路Ｕ２、差動増幅器ＡＭＰ、ＰＭＯＳトランジスタＴｒ１、抵抗Ｒ１、及び抵抗Ｒ２を備える。

電源電圧ＶＢＢが印加されると、スタートアップ回路Ｕ１を介してＢＧＲ回路Ｕ２にＶＲＥＧ電圧が供給される。ＢＧＲ回路Ｕ２は、ＶＲＥＧ電圧を入力電圧として定電圧装置１００の基準電圧となるＶＢＧＲ電圧を生成する。

差動増幅器ＡＭＰ、ＰＭＯＳトランジスタＴｒ１、並びに、帰還回路を形成する抵抗Ｒ１及び抵抗Ｒ２で構成される増幅回路は、ＢＧＲ回路Ｕ２で生成されたＶＢＧＲ電圧を基準電圧として出力電圧ＶＣＣを出力する。

しかしながら、図４に示した定電圧装置１００のＶＲＥＧ電圧には、電源電圧ＶＢＢの変化に追従して電圧が変化するという、電源電圧ＶＢＢに対する依存性が認められる。したがって、ＶＲＥＧ電圧を入力としてＢＧＲ回路Ｕ２で生成されるＶＢＧＲ電圧にも電源電圧ＶＢＢに対する依存性が波及し、結果として、出力電圧ＶＣＣも電源電圧ＶＢＢに対して依存性を有することになる。

定電圧装置１００は定電圧電源として利用されることから、出力電圧ＶＣＣが電源電圧ＶＢＢに対する依存性を有するのは好ましいことではない。

特開２００７−２１９８５６号公報

本発明は、上記事実を考慮し、電源電圧に依存する電圧から基準電圧を生成する場合と比較して、出力電圧が電源電圧に依存しないようにすることができる定電圧装置を提供する。

本発明の第１態様に係る定電圧装置は、ダイオードと、一方の端子が接地電位、他方の端子がソースに電源電圧が印加されるＰＭＯＳトランジスタのドレイン及び前記ダイオードのアノード端子に接続されたスイッチと、予め定めた大きさの電圧を生成する電圧生成回路と、前記ダイオードのカソード端子、及び前記電圧生成回路の出力端子が非反転入力端子に接続され、前記スイッチの状態によって前記非反転入力端子に印加される基準電圧の供給経路が変化する差動増幅器を備え、前記電圧生成回路は、前記基準電圧に基づいて前記差動増幅器で増幅された出力電圧を用いて前記基準電圧を生成する。

第１態様に係る定電圧装置によれば、定電圧装置の出力電圧を電圧生成回路にフィードバックし、電圧生成回路で基準電圧を生成する。したがって、電源電圧に依存した電圧を電圧生成回路に供給して基準電圧を生成する場合と比較して、電源電圧に対する基準電圧の依存性が低減し、これに伴い、基準電圧から生成される出力電圧の電源電圧に対する依存性を低減することができる。

本発明の第２態様に係る定電圧装置は、支持基板上に絶縁層を介して存在する活性層に形成されたＮＭＯＳトランジスタのバックゲート端子とドレイン端子間のｐｎ接合によってダイオードを構成する。

ディスクリート部品として提供されるダイオードＤ１は、ＮＭＯＳトランジスタを利用したダイオードと比べて電力損失が大きい。したがって、第２態様の定電圧装置では、ＮＭＯＳトランジスタをダイオードとして用いることで、ディスクリート部品のダイオードを用いた定電圧装置と比較して定電圧装置の効率を高めることができる。

本発明の第３態様に係る定電圧装置は、活性層にそれぞれ形成されたダイオードと他の素子が電気的に絶縁されるように、ＮＭＯＳトランジスタの周囲を絶縁体で囲む。

第３態様の定電圧装置によれば、活性層にダイオードとして利用されるＮＭＯＳトランジスタ以外の他の素子が形成される場合であっても、ＮＭＯＳトランジスタは他の素子と電気的に絶縁されることになる。したがって、ＮＭＯＳトランジスタのバックゲート端子をダイオードのアノード端子として利用し、バックゲート端子に接地電位以外の電圧を印加しても、他の素子に電気的な影響を与えないようにすることができる。

本発明の第４態様に係る定電圧装置は、出力電圧が規定電圧未満の場合には、ダイオード及び電圧生成回路から差動増幅器の非反転入力端子に基準電圧が供給され、規定電圧以上となった場合には、電圧生成回路から差動増幅器の非反転入力端子に基準電圧が供給されるようにスイッチを制御する制御回路を備える。

第４態様の定電圧装置によれば、出力電圧が規定電圧に達した以降は、電圧生成回路から電源電圧に依存しない電圧のみが基準電圧として差動増幅器の非反転入力端子に入力される。これに伴い、定電圧装置の出力端子から出力される出力電圧が電源電圧に依存しない電圧となる。

本発明によれば、電源電圧に依存する電圧から基準電圧を生成する場合と比較して、出力電圧が電源電圧に依存しないようにすることができる定電圧装置を提供することができる。

定電圧装置の装置構成例を示す図である。電源電圧を変化させた場合の定電圧装置における各電圧の変化例を示すグラフである。ダイオードとして利用するＮＭＯＳトランジスタの構造の一例を示す断面図である。従来の定電圧装置の装置構成例を示す図である。

以下、本実施の形態について図面を参照しながら説明する。なお、同じ構成要素には全図面を通して同じ符号を付与し、重複する説明を省略する。

（定電圧回路の接続）
図１は、本実施の形態に係る定電圧装置１の装置構成例を示す図である。定電圧装置１は、スタートアップ回路Ｕ１、ＢＧＲ回路Ｕ２、定電流源Ｕ３、スイッチＳＷ１、差動増幅器ＡＭＰ、抵抗Ｒ１、抵抗Ｒ２、ＰＭＯＳトランジスタＴｒ１、Ｔｒ２、及びダイオードＤ１を含む。なお、本実施の形態に係るトランジスタとは、具体的にはＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)を指す。

スタートアップ回路Ｕ１には定電圧装置１で用いられる電源電圧ＶＢＢが供給され、電源電圧ＶＢＢが定電圧装置１の動作に必要となる電圧まで上昇するのを監視する。その上で、スタートアップ回路Ｕ１は、電源電圧ＶＢＢが予め定めた電圧（起動電圧）まで上昇した場合に出力端子から電圧の供給を開始する。

スタートアップ回路Ｕ１の出力端子はＰＭＯＳトランジスタＴｒ２のゲート端子に接続され、ＰＭＯＳトランジスタＴｒ２のソース端子には、一端が電源電圧ＶＢＢに接続された定電流源Ｕ３の出力端子が接続される。また、ＰＭＯＳトランジスタＴｒ２のドレイン端子には、一端が接地電位に接続されたスイッチＳＷ１とダイオードＤ１のアノード端子が接続される。本実施の形態に係る説明では、接地電位を０Ｖとする。

一方、ダイオードＤ１のカソード端子は、差動増幅器ＡＭＰの非反転入力端子に接続され、差動増幅器ＡＭＰの出力端子はＰＭＯＳトランジスタＴｒ１のゲート端子に接続される。

ＰＭＯＳトランジスタＴｒ１のソース端子は電源電圧ＶＢＢと接続され、ＰＭＯＳトランジスタＴｒ１のドレイン端子は、定電圧装置１で生成された出力電圧ＶＣＣを出力する出力端子と抵抗Ｒ１の一端と接続される。

抵抗Ｒ１の他端は、一端が接地電位に接続された抵抗Ｒ２と直列に接続され、抵抗Ｒ１と抵抗Ｒ２の接続点が差動増幅器ＡＭＰの反転入力端子に接続される。すなわち、抵抗Ｒ１と抵抗Ｒ２は、出力電圧ＶＣＣを抵抗Ｒ１と抵抗Ｒ２の比率（分圧比）に従って分圧した電圧（帰還電圧）を差動増幅器ＡＭＰに負帰還させる帰還回路を形成する。こうした抵抗Ｒ１及び抵抗Ｒ２は帰還抵抗の一例である。

また、定電圧装置１の出力端子はＢＧＲ回路Ｕ２に接続され、ＢＧＲ回路Ｕ２に出力電圧ＶＣＣが供給される。

ＢＧＲ回路Ｕ２は、出力電圧ＶＣＣを入力電圧としてＶＢＧＲ電圧を生成する。ＢＧＲ回路Ｕ２の出力端子は差動増幅器ＡＭＰの非反転入力端子に接続され、ＶＢＧＲ電圧は定電圧装置１の基準電圧として用いられる。

ＢＧＲ回路Ｕ２は電圧生成回路の一例であり、例えばシリコンのバンドギャップエネルギーを利用して、予め定めた大きさを有するＶＢＧＲ電圧を生成する。具体的には、ＢＧＲ回路Ｕ２は、シリコンの温度係数とバンドギャップ電圧の温度係数が逆関係にあることを利用して、温度に対する電圧の変化が排除されたＶＢＧＲ電圧を生成する。

定電圧装置１は、出力電圧ＶＣＣを帰還回路で分圧し、差動増幅器ＡＭＰで基準電圧と帰還電圧を比較し、その差分に基づいてＰＭＯＳトランジスタＴｒ１を制御して出力電圧ＶＣＣの大きさを調整する。すなわち、差動増幅器ＡＭＰ、ＰＭＯＳトランジスタＴｒ１、及び帰還回路で構成される増幅回路は、差動増幅器ＡＭＰに入力される基準電圧を、帰還抵抗による分圧比[(Ｒ１＋Ｒ２)／Ｒ２]倍に増幅した出力電圧ＶＣＣを出力する。

更に、定電圧装置１の出力端子は制御回路Ｕ４に接続され、制御回路Ｕ４に出力電圧ＶＣＣが供給される。

制御回路Ｕ４は出力電圧ＶＣＣを監視し、出力電圧ＶＣＣの大きさに応じてスイッチＳＷ１の状態を制御する。スイッチＳＷ１の状態にはオン状態とオフ状態が存在し、スイッチＳＷ１がオン状態であるとは、ダイオードＤ１のアノード端子が接地電位となるようにスイッチＳＷ１を閉じる（短絡する）ことをいう。また、スイッチＳＷ１がオフ状態であるとは、ダイオードＤ１のアノード端子が接地電位とならないようにスイッチＳＷ１を開放することをいう。

（本実施の形態の作用及び効果）
次に、図１に示した定電圧装置１の動作について説明する。なお、制御回路Ｕ４は、定電圧装置１に電源電圧ＶＢＢが供給されていない状態では、スイッチＳＷ１がオフ状態となるように予め制御を行っているものとする。

既に説明したように、スタートアップ回路Ｕ１の出力端子はＰＭＯＳトランジスタＴｒ２のゲート端子に接続される。したがって、定電圧装置１に電源電圧ＶＢＢが供給され、電源電圧ＶＢＢが起動電圧に達した場合、ＰＭＯＳトランジスタＴｒ２のゲート端子に電圧が印加される。

ＰＭＯＳトランジスタＴｒ２がオン状態の場合、ＰＭＯＳトランジスタＴｒ２のソース端子からドレイン端子に向かって電流ＩＲＥＦが流れ、ＰＭＯＳトランジスタＴｒ２のドレインにＶＲＥＦ電圧が発生する。

ＶＲＥＦ電圧はダイオードＤ１を経由し、基準電圧として差動増幅器ＡＭＰの非反転入力端子に入力される。

差動増幅器ＡＭＰを含む増幅回路では、差動増幅器ＡＭＰの非反転入力端子に基準電圧が入力されると、基準電圧を帰還抵抗による分圧比で設定された倍率まで増幅した出力電圧ＶＣＣを、定電圧装置１の出力端子から出力する。

出力電圧ＶＣＣはＢＧＲ回路Ｕ２に供給され、ＢＧＲ回路Ｕ２でＶＢＧＲ電圧が生成される。ＶＢＧＲ電圧は、ダイオードＤ１から供給されるＶＲＥＦ電圧と共に基準電圧として差動増幅器ＡＭＰの非反転入力端子に入力される。

一方、電源電圧ＶＢＢの上昇に伴って出力電圧ＶＣＣが上昇し、出力電圧ＶＣＣが規定電圧以上となった場合、制御回路Ｕ４によってスイッチＳＷ１がオフ状態からオン状態に設定される。スイッチＳＷ１がオン状態となった場合、ＰＭＯＳトランジスタＴｒ２のドレインが接地されるため、ＶＲＥＦ電圧が接地電位となる。したがって、ダイオードＤ１を介して差動増幅器ＡＭＰの非反転入力端子に入力される電圧は０Ｖとなる。

以降、スイッチＳＷ１がオン状態の間は、ＢＧＲ回路Ｕ２で生成されたＶＢＧＲ電圧だけが基準電圧として差動増幅器ＡＭＰの非反転入力端子に入力される。

なお、規定電圧とは、この電圧に達した場合、ＢＧＲ回路Ｕ２で生成されるＶＢＧＲ電圧の変動幅が予め定めた範囲に収まるような電圧の大きさのことをいう。このように電圧の変動幅が、電圧が一定であるとみなすことができるような予め定めた範囲内に収まることを「電圧が安定する」という。

電源電圧ＶＢＢが上昇し、出力電圧ＶＣＣが規定電圧に達した以降は、ＢＧＲ回路Ｕ２から安定したＶＢＧＲ電圧だけが基準電圧として差動増幅器ＡＭＰの非反転入力端子に入力される。これに伴い、定電圧装置１の出力端子から安定した出力電圧ＶＣＣが出力されることになる。

すなわち、制御回路Ｕ４は、出力電圧ＶＣＣが規定電圧未満の場合には、ダイオードＤ１及びＢＧＲ回路Ｕ２から差動増幅器ＡＭＰの非反転入力端子に基準電圧が供給されるようにスイッチＳＷ１をオフ状態に制御する。

一方、制御回路Ｕ４は、電源電圧ＶＢＢが規定電圧以上となった場合には、ＶＲＥＦ電圧が接地電位となるようにスイッチＳＷ１をオン状態に制御する。この場合、差動増幅器ＡＭＰの非反転入力端子にはＢＧＲ回路Ｕ２のみから基準電圧としてＶＢＧＲ電圧が供給されることになる。

このように、定電圧装置１では、出力電圧ＶＣＣの大きさによってスイッチＳＷ１の状態を切り替えることで、差動増幅器ＡＭＰの非反転入力端子に印加される基準電圧の供給経路を変化させる。

こうした制御により、ＢＧＲ回路Ｕ２は電源電圧ＶＢＢに依存しない基準電圧を生成し、結果として、基準電圧から生成される出力電圧ＶＣＣも電源電圧ＶＢＢに依存しない電圧となる。なお、基準電圧及び出力電圧ＶＣＣが電源電圧ＶＢＢに依存しないとは、電源電圧ＶＢＢが変動しても基準電圧及び出力電圧ＶＣＣが安定していることをいう。

図２は、０Ｖから１６Ｖまで変化する電源電圧ＶＢＢを定電圧装置１に入力した場合の定電圧装置１における各電圧の変化例を示すグラフである。

図２の横軸は時間を表し、縦軸は電圧を表す。波形１１は電源電圧ＶＢＢの変化を表し、波形１２は出力電圧ＶＣＣの変化を表す。また、波形１３はＶＢＧＲ電圧の変化を表し、波形１４はＶＲＥＦ電圧の変化を表す。

複数の波形１１〜１４が交差してその変化が分かりづらくならないように、図２のグラフでは電源電圧ＶＢＢの波形１１と、出力電圧ＶＣＣ、ＶＢＧＲ電圧、及びＶＲＥＦ電圧の各波形１２〜１４を縦軸方向にずらして表示している。したがって、図２の縦軸には電源電圧ＶＢＢ用の目盛りと、出力電圧ＶＣＣ、ＶＢＧＲ電圧、及びＶＲＥＦ電圧のそれぞれに適用される共通目盛りが記載されている。

図２に示すように、定電圧装置１に電源電圧ＶＢＢを印加した直後はスイッチＳＷ１がオフ状態であるため、電源電圧ＶＢＢの上昇に伴いＶＲＥＦ電圧も上昇する。これにより基準電圧が上昇する。

基準電圧が差動増幅器ＡＭＰの最小入力電圧に達すると増幅回路から出力電圧ＶＣＣが出力され、これに伴いＢＧＲ回路Ｕ２からＶＢＧＲ電圧が供給され始める。この間も電源電圧ＶＢＢが上昇するため、基準電圧と出力電圧ＶＣＣ電圧が相互に上昇し、出力電圧ＶＣＣが規定電圧以上になると、スイッチＳＷ１がオン状態に設定される。したがって、ＶＲＥＦ電圧が０Ｖとなり、以降はＢＧＲ回路Ｕ２から供給されるＶＢＧＲ電圧が基準電圧として差動増幅器ＡＭＰの非反転入力端子に印加されることになる。

その後も電源電圧ＶＢＢが上昇すると、ＢＧＲ回路Ｕ２で生成されるＶＢＧＲ電圧が安定し始め、それに伴い出力電圧ＶＣＣも安定し、定電圧装置１が定格電圧に対応した出力電圧ＶＣＣを出力する。

一例として、図２の電源電圧ＶＢＢが６Ｖに達したＡ点の時間における出力電圧ＶＣＣは５．０１９５Ｖであり、基準電圧は１．２０４４Ｖである。また、電源電圧ＶＢＢが１６Ｖに達したＢ点における出力電圧ＶＣＣは５．０２０２Ｖであり、基準電圧は１．２０４５Ｖである。すなわち、Ａ点〜Ｂ点間における出力電圧ＶＣＣの変動幅は０．７ｍＶであり、基準電圧の変動幅は０．１ｍＶとなる。Ａ点〜Ｂ点間で電源電圧ＶＢＢは約２．６７倍に増加したにもかかわらず、出力電圧ＶＣＣ及び基準電圧の変動幅は一定の範囲内に収まっており、出力電圧ＶＣＣ及び基準電圧は安定していることがわかる。

図４に示した従来の定電圧装置１００では、電源電圧ＶＢＢの上昇に伴いＶＲＥＧ電圧も上昇する。したがって、ＢＧＲ回路Ｕ２の耐圧性能を電源電圧ＶＢＢの最大値にあわせて設計する必要がある。しかしながら、図１に示した定電圧装置１の場合、ＢＧＲ回路Ｕ２に入力される電圧の上限は出力電圧ＶＣＣに制限される。したがって、定電圧装置１のＢＧＲ回路Ｕ２は、定電圧装置１００のＢＧＲ回路Ｕ２よりも低い耐圧性能を備えていればよいことになる。

（ダイオードＤ１の構成）
定電圧装置１に用いられるダイオードＤ１の構成に制約はないが、例えばトレンチ分離構造を有するｐ型ＳＯＩ(Silicon On Insulator)基板に形成されたＮＭＯＳトランジスタＴｒ３を用いてダイオードＤ１を構成してもよい。

図３は、ダイオードＤ１として利用するＮＭＯＳトランジスタＴｒ３の構造の一例を示す断面図である。図３に示す断面図では、ＮＭＯＳトランジスタＴｒ３の要部構成例を概略的に示している。

ＮＭＯＳトランジスタＴｒ３は基板２を主体に構成されている。基板２にはＳＯＩ基板が使用されている。すなわち、基板２は、導電性を有する支持基板２０と、支持基板２０上に形成された絶縁層２１と、絶縁層２１上に形成された活性層２２とを順次積層した構造を有する。

支持基板２０は、例えばシリコン単結晶基板により形成され、低不純物密度のｐ型に設定されている。なお、支持基板２０は、中不純物密度又は高不純物密度のｐ型に設定されてもよい。

絶縁層２１は、埋込み酸化膜（BOX：Buried Oxide）として形成され、具体的にはシリコン酸化膜により形成される。絶縁層２１は、例えばイオン注入法を用いて支持基板２０の内部に酸素を注入し、支持基板２０内部のシリコンを部分的に酸化させることにより形成される。

活性層２２は、例えば支持基板２０と同様にシリコン単結晶層により形成され、低不純物密度のｐ型に設定されている。活性層２２は、支持基板２０の表面層の一部を用いて形成され、絶縁層２１が形成されることによってこの絶縁層２１を境として支持基板２０と電気的に分離される。

活性層２２には、例えばＮＭＯＳトランジスタＴｒ３が形成される。具体的には、活性層２２にＰウェル２２ＡとＮウェル２２Ｂを形成し、Ｎウェル２２Ｂにドレイン端子と接続されるｎ型半導体領域４を形成する。また、Ｐウェル２２Ａにソース端子と接続されるｎ型半導体領域５、及びバックゲート端子と接続されるｐ型半導体領域６を形成する。

ｎ型半導体領域４、５及びＮウェルは、活性層２２の表面から内部へｎ型不純物をイオン注入法又は固相拡散法を用いて導入し、ｎ型不純物を活性化することにより形成される。ｐ型半導体領域６及びＰウェルもｎ型半導体領域４、５やＮウェルと同様に、活性層２２の表面から内部へｐ型不純物をイオン注入法又は固相拡散法を用いて導入することにより形成される。

なお、ｎ型半導体領域４の不純物濃度はＮウェル２２Ｂの不純物濃度よりも高く設定され、ｎ型半導体領域５及びｐ型半導体領域６の不純物濃度はＰウェル２２Ａの不純物濃度よりも高く設定される。

このように構成された活性層２２の上にはパッシベーション膜１０が積層される。パッシベーション膜１０は、絶縁体として機能する、例えばシリコン酸化膜若しくはシリコン窒化膜の単層、又はそれらを積層した複合膜により形成される。なお、パッシベーション膜１０がｎ型半導体領域４、５及びｐ型半導体領域６を覆わないように、例えばリアクティブイオンエッチング等の異方性エッチングによりｎ型半導体領域４、５及びｐ型半導体領域６の上にあるパッシベーション膜１０は取り除かれる。

Ｐウェル２２ＡとＮウェル２２Ｂの境界に位置する活性層２２の上に形成されるパッシベーション膜１０はゲート酸化膜８と呼ばれ、ゲート酸化膜８の上にはゲート電極７が形成される。

ＮＭＯＳトランジスタＴｒ３が形成された活性層２２には、同じ活性層２２に形成された他の素子間に作用する電気的な影響を排除するため、他の素子からＮＭＯＳトランジスタＴｒ３を分離する分離領域３が形成される。他の素子には、例えばＰＭＯＳトランジスタＴｒ１、Ｔｒ２及び差動増幅器ＡＭＰや、ＢＧＲ回路Ｕ２等の回路を構成する各素子等が含まれる。すなわち、基板２上に定電圧装置１を構成する素子を形成することで、定電圧装置１が半導体チップとしてモジュール化される。

図３に示すＮＭＯＳトランジスタＴｒ３の例では、活性層２２に第１分離領域３Ａ、及び第２分離領域３Ｂが形成されている。以降では、各々の分離領域３を区別して説明する場合には第１分離領域３Ａ及び第２分離領域３Ｂと記載し、各々の分離領域３を区別せずに説明する場合には、単に「分離領域３」と記載する。

分離領域３は、トレンチ３０と、絶縁体３１と、導電体３２を含んで構成され、いわゆるトレンチアイソレーション構造を有する。すなわち、分離領域３は、パッシベーション膜１０と絶縁層２１との間に活性層２２を分離するように形成される。

トレンチ３０は、ＮＭＯＳトランジスタＴｒ３の高さ方向の長さに対して、幅が短くなるように設定されている。こうすることで活性層２２の表面上における分離領域３の占有面積が小さくなるので、基板２における素子の集積度を向上させることができる。トレンチ３０は、ＮＭＯＳトランジスタＴｒ３の製造プロセスにおいて、例えばリアクティブイオンエッチング等の異方性エッチングを用いて形成される。

絶縁体３１はトレンチ３０の側壁に配置される。絶縁体３１は例えばシリコン酸化膜により形成され、シリコン酸化膜は例えば化学的気相析出（CVD）法を用いて形成される。

導電体３２は、トレンチ３０内部に絶縁体３１を介して埋設される。導電体３２として、例えばシリコン多結晶膜が使用される。シリコン多結晶膜には不純物が導入され、シリコン多結晶膜が低抵抗値になるように調整されている。

このように、活性層２２に形成されたＮＭＯＳトランジスタＴｒ３の周囲は、絶縁層２１、分離領域３、及びパッシベーション膜１０で囲まれ、他の素子と電気的に絶縁される。

ＮＭＯＳトランジスタＴｒ３内部では、ドレイン端子が接続されるｎ型半導体領域４を含んだＮウェル２２Ｂと、バックゲート端子が接続されるｐ型半導体領域６を含んだ活性層２２によって形成されるｐｎ接合によって、ダイオードＤ１が形成される。したがって、ＮＭＯＳトランジスタＴｒ３のバックゲート端子とドレイン端子を、それぞれＰＭＯＳトランジスタＴｒ２のドレイン端子と差動増幅器ＡＭＰの非反転入力端子に接続すれば、ＮＭＯＳトランジスタＴｒ３がダイオードＤ１として機能する。

なお、ダイオードＤ１をＰＭＯＳトランジスタで構成した場合、ＰＭＯＳトランジスタのバックゲート端子を接地電位以外の電圧に設定すると、ＰＭＯＳトランジスタにリーク電流が流れてしまう。したがって、ダイオードＤ１を構成するＭＯＳトランジスタはｎ型であることが好ましい。

また、ＮＭＯＳトランジスタＴｒ３のバックゲート端子に接地電位と異なる電圧を印加しても、基板２においてＮＭＯＳトランジスタＴｒ３は他の素子と電気的に絶縁されているため、他の素子に電気的な影響を与えることがない。したがって、ＮＭＯＳトランジスタＴｒ３のバックゲート端子に接地電位以外の電圧を印加し、ＮＭＯＳトランジスタＴｒ３をダイオードＤ１として使用することが可能となる。ディスクリート部品として提供されるダイオードＤ１は、ＮＭＯＳトランジスタＴｒ３を利用したダイオードＤ１と比べて電力損失が大きいため、ＮＭＯＳトランジスタＴｒ３をダイオードＤ１として用いることで、定電圧装置１の効率を高めることができる。

以上、実施の形態を用いて本発明について説明したが、本発明は実施の形態に記載の範囲には限定されない。本発明の要旨を逸脱しない範囲で実施の形態に多様な変更又は改良を加えることができ、当該変更又は改良を加えた形態も本発明の技術的範囲に含まれる。

１（１００）・・・定電圧装置、２・・・基板、３（３Ａ、３Ｂ）・・・分離領域、４（５）・・・ｎ型半導体領域、６・・・ｐ型半導体領域、７・・・ゲート電極、８・・・ゲート酸化膜、１０・・・パッシベーション膜、１１・・・電源電圧ＶＢＢの波形、１２・・・出力電圧ＶＣＣの波形、１３・・・基準電圧の波形、１４・・・ＶＲＥＦ電圧の波形、２０・・・支持基板、２１・・・絶縁層、２２・・・活性層、２２Ａ・・・Ｐウェル、２２Ｂ・・・Ｎウェル、３０・・・トレンチ、３１・・・絶縁体、３２・・・導電体、ＡＭＰ・・・差動増幅器、Ｄ１・・・ダイオード、Ｒ１（Ｒ２）・・・抵抗、ＳＷ１・・・スイッチ、Ｔｒ１〜Ｔｒ３・・・トランジスタ、Ｕ１・・・スタートアップ回路、Ｕ２・・・ＢＧＲ回路、Ｕ３・・・定電流源、Ｕ４・・・制御回路、ＶＢＢ・・・電源電圧、ＶＢＧＲ・・・ＢＧＲ回路の出力電圧、ＶＣＣ・・・出力電圧、ＶＲＥＦ・・・ダイオードのアノード電圧

Claims

ダイオードと、
一方の端子が接地電位、他方の端子がソースに電源電圧が印加されるＰＭＯＳトランジスタのドレイン及び前記ダイオードのアノード端子に接続されたスイッチと、
予め定めた大きさの電圧を生成する電圧生成回路と、
前記ダイオードのカソード端子、及び前記電圧生成回路の出力端子が非反転入力端子に接続され、前記スイッチの状態によって前記非反転入力端子に印加される基準電圧の供給経路が変化する差動増幅器を備え、
前記電圧生成回路は、前記基準電圧に基づいて前記差動増幅器で増幅された出力電圧を用いて前記基準電圧を生成する
定電圧装置。
支持基板上に絶縁層を介して存在する活性層に形成されたＮＭＯＳトランジスタのバックゲート端子とドレイン端子間のｐｎ接合によって、前記ダイオードが構成された
請求項１記載の定電圧装置。
前記活性層にそれぞれ形成された前記ダイオードと他の素子が電気的に絶縁されるように、前記ＮＭＯＳトランジスタの周囲を絶縁体で囲んだ
請求項２記載の定電圧装置。
前記出力電圧が規定電圧未満の場合には、前記ダイオード及び前記電圧生成回路から前記差動増幅器の非反転入力端子に前記基準電圧が供給されるように前記スイッチを制御し、前記規定電圧以上となった場合には、前記電圧生成回路から前記差動増幅器の非反転入力端子に前記基準電圧が供給されるように前記スイッチを制御する制御回路を備えた
請求項１〜請求項３の何れか１項に記載の定電圧装置。