JP2021170234A - マルチプロセッサシステム - Google Patents
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Abstract
Description
複数のプロセッサ(40a〜40n)と、
複数のプロセッサの各々に対して、割り当てられたタスクの実行開始を指示するスケジューラ(48)と、
複数のプロセッサがタスクを実行する際に用いられる命令およびデータを保存するメモリ(22,24)と、
複数のプロセッサとメモリとの間に設けられ、複数のプロセッサによって共用されるキャッシュ(44)と、を備え、
スケジューラは、複数のプロセッサに、同期して実行されるタスクである並列処理の割り当てが予定されているとき、並列処理の実行開始を指示する前に、待機状態にあるプロセッサに対して、並列処理で使用される命令およびデータの少なくとも一部をメモリから読み出してキャッシュに格納するためのキャッシュ更新処理(S140、S160、S240、S260、S340、S360、S410)を割り当てて、その実行開始を指示するように構成される。
以下、本開示によるマルチプロセッサシステムの第1実施形態が、図面を参照しつつ詳細に説明される。図1は、本実施形態のマルチプロセッサシステムが適用される車両用電子制御装置の構成の一例を示す構成図である。車両用電子制御装置は、様々な処理を高速かつ周期的に実行する。本開示によるマルチプロセッサシステムは、このような、様々な処理を高速かつ周期的に実行する制御装置に適用すると、特に有効である。ただし、本開示によるマルチプロセッサシステムは、同じ処理が周期的に実行されない制御装置に適用されてもよい。また、本開示によるマルチプロセッサシステムの適用例は、車両用電子制御装置に限られず、たとえば、通信機器、工作機器、建設機器などの他の用途に用いられる各種の機器の電子制御装置に適用することもできる。
次に、本開示によるマルチプロセッサシステムの第2実施形態が、図面を参照して説明される。本実施形態のマルチプロセッサシステム16の基本的な構成は、第1実施形態に係るマルチプロセッサシステム16と同様であるため説明を省略する。
次に、本開示によるマルチプロセッサシステムの第3実施形態が、図面を参照して説明される。本実施形態のマルチプロセッサシステム16の基本的な構成は、第1実施形態に係るマルチプロセッサシステム16と同様であるため説明を省略する。
次に、本開示によるマルチプロセッサシステムの第4実施形態が、図面を参照して説明される。本実施形態のマルチプロセッサシステム16の基本的な構成は、第1実施形態に係るマルチプロセッサシステム16と同様であるため説明を省略する。
次に、本開示によるマルチプロセッサシステムの第4実施形態が、図面を参照して説明される。本実施形態のマルチプロセッサシステム16の基本的な構成は、第1実施形態に係るマルチプロセッサシステム16と同様であるため説明を省略する。
Claims (14)
- 複数のプロセッサ(40a〜40n)と、
前記複数のプロセッサの各々に対して、割り当てられたタスクの実行開始を指示するスケジューラ(48)と、
前記複数のプロセッサが前記タスクを実行する際に用いられる命令およびデータを保存するメモリ(22,24)と、
前記複数のプロセッサと前記メモリとの間に設けられ、前記複数のプロセッサによって共用されるキャッシュ(44)と、を備え、
前記スケジューラは、前記複数のプロセッサに、同期して実行されるタスクである並列処理の割り当てが予定されているとき、前記並列処理の実行開始を指示する前に、待機状態にあるプロセッサに対して、前記並列処理で使用される命令およびデータの少なくとも一部を前記メモリから読み出して前記キャッシュに格納するためのキャッシュ更新処理(S140、S160、S240、S260、S340、S360、S410)を割り当てて、その実行開始を指示するマルチプロセッサシステム。 - 前記マルチプロセッサシステムは、車両に搭載されて、車載機器の制御のために用いられるものであり、
前記車載機器を制御するために必要な信号を入力するための入力回路(14)と、
前記車載機器を制御するための制御信号を出力する出力回路(32)と、
を備える請求項1に記載のマルチプロセッサシステム。 - 前記スケジューラは、前記キャッシュ更新処理(S140、S160、S340、S360、S410)として、待機状態にある前記プロセッサに対し前記並列処理の少なくとも一部の処理の実行開始を指示して、待機状態にある前記プロセッサに前記並列処理の少なくとも一部の処理を予備実行させることにより、前記並列処理で使用される命令およびデータの少なくとも一部を前記メモリから読み出して前記キャッシュに格納させる請求項1または2に記載のマルチプロセッサシステム。
- 前記並列処理の少なくとも一部の処理を予備実行する前記プロセッサからの書き込み要求出力を遮断する遮断部(S150、S195、S350、S400)を備える請求項3に記載のマルチプロセッサシステム。
- 前記遮断部(S195)は、前記スケジューラにより、前記複数のプロセッサに前記並列処理の実行開始が指示されるまでに、前記並列処理の少なくとも一部の処理を予備実行する前記プロセッサからの書き込み要求出力の遮断を解除する請求項4に記載のマルチプロセッサシステム。
- 待機状態にある前記プロセッサは、前記並列処理が前記複数のプロセッサに割り当てられたときに、前記複数のプロセッサがそれぞれ実行する処理の中で、前記メモリからの命令およびデータの読み出しに最も時間がかかる処理を含む、前記並列処理の少なくとも一部の処理を予備実行する請求項3乃至5のいずれか1項に記載のマルチプロセッサシステム。
- 待機状態にある前記プロセッサは、前記並列処理が前記複数のプロセッサに割り当てられたときに、自身が実行する処理を含む、前記並列処理の少なくとも一部の処理を予備実行する請求項3乃至5のいずれか1項に記載のマルチプロセッサシステム。
- 前記スケジューラは、前記キャッシュ更新処理(S240、S260)として、待機状態にある前記プロセッサに対し、前記並列処理で使用される命令およびデータの少なくとも一部の前記メモリからの読み出しと、その読み出した命令およびデータの前記キャッシュへの書き込みを行う処理の実行開始を指示することにより、前記並列処理で使用される命令およびデータの少なくとも一部を前記メモリから読み出して前記キャッシュに格納させる請求項1または2に記載のマルチプロセッサシステム。
- 前記複数のプロセッサへの割り当てが予定されている前記並列処理の前に、別の並列処理が前記複数のプロセッサに割り当てられて、前記別の並列処理が前記複数のプロセッサにより実行される場合に、前記スケジューラは、前記別の並列処理の実行時に待機状態となる前記プロセッサに、前記キャッシュ更新処理を割り当てて、実行開始を指示する請求項1乃至8のいずれか1項に記載のマルチプロセッサシステム。
- 前記別の並列処理は、前記複数のプロセッサへの割り当てが予定されている前記並列処理の直前に実行されるものである請求項9に記載のマルチプロセッサシステム。
- 前記別の並列処理の実行時に待機状態となる前記プロセッサは、前記別の並列処理が割り当てられなかったプロセッサである請求項9または10に記載のマルチプロセッサシステム。
- 前記別の並列処理の実行時に待機状態となる前記プロセッサは、前記別の並列処理の少なくとも一部の処理が割り当てられ、その割り当てられた処理が他のプロセッサよりも早く完了したプロセッサである請求項9乃至11のいずれか1項に記載のマルチプロセッサシステム。
- 前記スケジューラは、待機状態にある前記プロセッサに対して前記キャッシュ更新処理の割り当てを行わない場合、待機状態にある前記プロセッサを省電力状態とする請求項1乃至12のいずれか1項に記載のマルチプロセッサシステム。
- 待機状態にある前記プロセッサは、供給されるクロックと電源との少なくとも一方が遮断されることにより、前記省電力状態とされる請求項13に記載のマルチプロセッサシステム。
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