JPH06330804A - 自動車の点火システムのメモリを効率化する計算機システムと制御方法 - Google Patents

自動車の点火システムのメモリを効率化する計算機システムと制御方法

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JPH06330804A
JPH06330804A JP6094309A JP9430994A JPH06330804A JP H06330804 A JPH06330804 A JP H06330804A JP 6094309 A JP6094309 A JP 6094309A JP 9430994 A JP9430994 A JP 9430994A JP H06330804 A JPH06330804 A JP H06330804A
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ignition
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JP6094309A
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Douglas George Rosner
ジョージ ロスナー ダグラス
Thomas Phillip Mioduszewski
フィリップ ミオドウゼウスキー トーマス
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Ford Motor Co
Original Assignee
Ford Motor Co
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    • F02P—IGNITION, OTHER THAN COMPRESSION IGNITION, FOR INTERNAL-COMBUSTION ENGINES; TESTING OF IGNITION TIMING IN COMPRESSION-IGNITION ENGINES
    • F02P7/00—Arrangements of distributors, circuit-makers or -breakers, e.g. of distributor and circuit-breaker combinations or pick-up devices
    • F02P7/02—Arrangements of distributors, circuit-makers or -breakers, e.g. of distributor and circuit-breaker combinations or pick-up devices of distributors
    • F02P7/03—Arrangements of distributors, circuit-makers or -breakers, e.g. of distributor and circuit-breaker combinations or pick-up devices of distributors with electrical means
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    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
    • F02P—IGNITION, OTHER THAN COMPRESSION IGNITION, FOR INTERNAL-COMBUSTION ENGINES; TESTING OF IGNITION TIMING IN COMPRESSION-IGNITION ENGINES
    • F02P3/00—Other installations
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  • Ignition Installations For Internal Combustion Engines (AREA)
  • Electrical Control Of Ignition Timing (AREA)

Abstract

(57)【要約】 【目的】 計算機のメモリを効率的に使用する、自動車
の点火制御システムと方法を提供する。 【構成】 点火システムはイグニッションコイルバンク
を備え、このバンクは対応するスパークプラグを付勢す
るためのイグニッションコイルを持つ。このバンクに接
続してイグニッションコイル信号を伝える入力／出力
（Ｉ／Ｏ）装置を設け、各バンクは同種の信号を伝える
少なくとも１個の対応するＩ／Ｏ装置を備える。対応す
るＩ／Ｏ装置の組が伝える同種の信号を、互いに一定の
間隔離れたメモリ内のアドレスに記憶する。また前記同
種の信号を処理しまた発生するためのプログラムルーチ
ンをメモリ内に記憶する。索引付きアドレス指定モード
と前記一定のアドレス間隔を用いて、前記プログラムル
ーチンによって前記同種の信号にアクセスし、関連する
イグニッションコイルバンクとは独立に、一つのプログ
ラムルーチンによって１組の対応するＩ／Ｏ装置を制御
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は一般に自動車の点火シ
ステムの制御に関する。より詳しくは、この発明は自動
車の点火システムのメモリを効率化した計算機システム
と制御方法に関する。
【０００２】
【従来の技術】自動車の点火システムの動作と効率を改
善する各種の制御システムと方法がこれまで開発されて
おり、例えばよく知られたディストリビュータレス（従
来からあるディストリビュータが不要な）点火システム
などがある。これらのシステムと方法には、各種の周辺
装置を備えるマイクロプロセッサやより完全にパッケー
ジ化されたマイクロコントローラを含む電子制御手段が
ますます多く用いられている。
【０００３】電子的ディストリビュータレス点火システ
ムは多重イグニッションコイルを備え、一般に各コイル
は少なくとも１個の対応するスパークプラグを付勢す
る。イグニッションコイルは一般に各種の入力／出力
（Ｉ／Ｏ）装置を備える多数のグループすなわちバンク
にまとめられ、イグニッションコイルバンクの間で信号
を授受する。
【０００４】一般にこのディストリビュータレス点火シ
ステム用のマイクロプロセッサまたはマイクロコントロ
ーラを用いた制御システムと方法はメモリを備え、Ｉ／
Ｏ装置によりイグニッションコイルバンクとの間で授受
する信号を記憶する。またこのメモリは、点火制御方法
を実現する信号を処理しまた発生するソフトウエアを記
憶する。
【０００５】このマイクロプロセッサまたはマイクロコ
ントローラを用いる点火制御システムと方法を示す米国
特許番号には、デビアシ(DeBiasi) 他への４，９１３，
１２３、ウイーロック(Wheelock)への４，６２５，７０
４、キャディ(Caddy) 他への４，５５８，６８４があ
る。更にマイクロプロセッサまたはマイクロコントロー
ラを用いる点火制御システムと方法は多数のイグニッシ
ョンコイルバンクを独立に制御する有効な手段であっ
て、逐次のイグニッションコイル充電期間を重畳させ
る。一方ボイヤー(Boyer) への米国特許番号５，０１
４，６７６に記述されているように、ドエル角を重畳さ
せることによって、反復スパークを可能にしまたエンジ
ン回転数が増加してもスパークエネルギーが減少しない
などの、現在よく知られた点火システムの特長が得られ
る。
【０００６】
【発明が解決しようとする課題】しかし自動車の点火シ
ステムの効率が改善されるに従って、マイクロプロセッ
サまたはマイクロコントローラを用いる点火制御システ
ムと方法に用いるソフトウエアはますます複雑になっ
た。ソフトウエアが複雑になるほど、市販のマイクロプ
ロセッサまたはマイクロコントローラが持つ有限で貴重
なメモリ空間をより多く使用する。利用可能なメモリ空
間が減少するほど、マイクロプロセッサまたはマイクロ
コントローラを用いる制御システムと方法は、点火シス
テムの一層多様で複雑な制御をすることが困難になる。
自動車の点火システム自体が複雑になるほど、上に述べ
た文献では取り上げていないメモリ空間の可用性がます
ます問題になる。
【０００７】
【課題を解決するための手段】この発明は、少なくとも
一つのイグニッションコイルを備えるイグニッションコ
イルバンクによって対応するスパークプラグを付勢する
自動車の点火システムを制御するための、メモリを効率
化する計算機システムと方法である。この発明の制御シ
ステムは、イグニッションコイルバンクと電気的に通信
してイグニッションコイル信号を伝える入力／出力（Ｉ
／Ｏ）装置を備え、各イグニッションコイルバンクは同
種の信号を伝える少なくとも１組の対応するＩ／Ｏ装置
を備える。またこのシステムは、数組の対応するＩ／Ｏ
装置が伝える同種の信号を記憶する第１記憶手段を備
え、この同種の信号はこの第１記憶手段の中に互いに一
定の間隔離れたアドレスを持つ。
【０００８】更にこの発明の制御システムはプログラム
ルーチンを記憶する第２記憶手段を備える。このプログ
ラムルーチンは、数組の対応するＩ／Ｏ装置が伝える同
種の信号を処理しまた発生するものである。更にこのシ
ステムは、プログラムルーチンにより第１記憶手段内の
同種の信号にアクセスするアクセス手段を備える。この
プログラムルーチンは索引付きアドレス指定モードと一
定のアドレス間隔を用いて、一つのプログラムルーチン
で１組の対応するＩ／Ｏ装置を制御する。
【０００９】この発明の制御方法は、イグニッションコ
イルバンクと電気的に通信してイグニッションコイル信
号を伝えるＩ／Ｏ装置を設ける段階を含み、各イグニッ
ションコイルバンクは同種の信号を伝える少なくとも１
組の対応するＩ／Ｏ装置を備える。またこの方法は数組
の対応するＩ／Ｏ装置が伝える同種の信号を記憶する段
階を含み、この同種の信号のアドレスは記憶内で互いに
一定の間隔離れている。
【００１０】更にこの発明の制御方法はプログラムルー
チンを記憶する段階を含む。このプログラムルーチン
は、数組の対応するＩ／Ｏ装置が伝える同種の信号を処
理しまた発生するものである。更にこの方法は、プログ
ラムルーチンにより同種の信号にアクセスする段階を含
む。このプログラムルーチンは索引付きアドレス指定と
一定のアドレス間隔を用いて、一つのプログラムルーチ
ンで１組の対応するＩ／Ｏ装置を制御する。
【００１１】従ってこの発明の主な目的は、自動車の点
火システムを制御するための、使用するメモリ空間を少
なくしてメモリを効率化した計算機システムと方法を与
えることである。
【００１２】この目的や利点は、以下の説明と図面を考
慮すれば容易に明らかになる。
【００１３】
【実施例】図１は自動車の点火システムを制御するこの
発明のメモリを効率化した計算機システムの略図で、一
般に番号１０で示す。点火システムは８個のイグニッシ
ョンコイル１２とこれらをまとめた二つのイグニッショ
ンコイルバンク１４を備える。各イグニッションコイル
１２は対応するコイル駆動トランジスタ１６で付勢さ
れ、対応するスパークプラグ（図示せず）と結合する。
【００１４】一般に制御システム１０自体は、複数の入
力／出力（Ｉ／Ｏ）装置１８とメモリ２０と中央処理装
置（ＣＰＵ）２２を備える。メモリ２０とＣＰＵ２２と
でマイクロプロセッサを構成し、Ｉ／Ｏ装置１８とは分
離してよい。しかしこの発明の制御システム１０では、
Ｉ／Ｏ装置１８とメモリ２０とＣＰＵ２２はマイクロコ
ントローラと呼ぶ一つの集積回路すなわちチップの一部
であることが望ましい。この発明では、望ましいマイク
ロコントローラはモトローラＭＣ６８ＨＣ０５ＴＢであ
る。
【００１５】各Ｉ／Ｏ装置１８は、他のＩ／Ｏ装置１８
を通して直接または間接に、二つのイグニッションコイ
ルバンク１４の一方と電気的に通信する。同様に各Ｉ／
Ｏ装置は、他のＩ／Ｏ装置１８を通して直接または間接
に、メモリ２０およびＣＰＵ２２と電気的に通信する。
Ｉ／Ｏ装置１８は、２個の入力捕捉器２４、電流センサ
２６、パルスアキュムレータ２８、コイルセレクタ３
０、出力比較器３２を備える。
【００１６】Ｉ／Ｏ装置１８は、各コイルバンク１４が
少なくとも１組の対応するＩ／Ｏ装置１８を備えるよう
に配置する。図１に示すように２組のコイルバンク１４
は、それぞれ１個の入力捕捉器２４、電流センサ２６、
パルスアキュムレータ２８、コイルセレクタ３０、出力
比較器３２に結合する。しかし図１に示すこの発明の制
御システム１０のこの特定の構成は、内燃機関の１組の
イグニッションコイル１２を操作するマイクロプロセッ
サまたはマイクロコントローラを用いた点火コントロー
ラの構成の一例を示したものに過ぎない。任意の数のイ
グニッションコイル１２とイグニッションコイルバンク
１４を備えるこれと同種の多くの構成が可能であり、こ
の技術に精通した人に知られている。
【００１７】動作を説明すると、各イグニッションコイ
ルバンク１４に結合する入力捕捉器２４の組は、外部の
事象の発生、この場合はイグニッションコイル１２の除
勢に伴うフライバック電圧の発生、の時刻を記録する。
各イグニッションコイルバンク１４に結合する電流セン
サ２６とパルスアキュムレータ２８の組は、各イグニッ
ションコイル１２への電流の充電時間間隔を測定する。
最後に、各イグニッションコイルバンク１４に結合する
コイルセレクタ３０と出力比較器３２の組は、所定の時
刻の外部事象、この場合はイグニッションコイル１２の
付勢または除勢、をトリガーする。
【００１８】この発明の制御システム１０では、イグニ
ッションコイル１２に関連する電圧や電流や付勢の情報
は、入力および出力イグニッションコイル信号の形をと
る。このイグニッションコイル信号は、各種のＩ／Ｏ装
置１８により各イグニッションコイルバンク１４とメモ
リ２０の間で授受する。容易に明らかなように、各イグ
ニッションコイルバンク１４に結合する１組の対応する
Ｉ／Ｏ装置１８は、同種のイグニッションコイル信号を
伝える。例えば各入力捕捉器２４は、各イグニッション
コイルバンク１４からメモリ２０へ、イグニッションコ
イル１２の除勢に伴うフライバック電圧の発生の時刻を
表す同種のイグニッションコイル信号を伝える。
【００１９】更に図１において、この発明の制御システ
ム１０のメモリ２０は、ランダムアクセスメモリ（ＲＡ
Ｍ）部分３４とリードオンリーメモリ（ＲＯＭ）部分３
６を備える。ＲＡＭ部分３４は各種のＩ／Ｏ装置１８が
伝えるイグニッションコイル信号を記憶する第１記憶手
段である。ＲＯＭ部分３６はコード化命令を含む複数の
プログラムルーチンを記憶する第２記憶手段で、このコ
ード化命令は、Ｉ／Ｏ装置１８が伝えまた点火システム
を制御するのに用いる入力イグニッションコイル信号を
処理し、また出力イグニッションコイル信号を発生す
る。
【００２０】ＲＯＭ部分３６に記憶するプログラムルー
チンのコード化命令は、ＣＰＵ２２を経由して、ＲＡＭ
部分３４に記憶する点火制御入力信号を受ける。ＲＯＭ
部分３６内のプログラムルーチンのコード化命令によっ
て入力イグニッションコイル信号を処理した後、ＣＰＵ
２２はプログラムルーチンのコード化命令が発生する出
力イグニッションコイル信号をＲＡＭ部分３４に送り返
す。このようにしてＣＰＵ２２は、ＲＯＭ部分３６に記
憶するプログラムルーチンを通してＲＡＭ部分３４内の
イグニッションコイル信号にアクセスするアクセス手段
を与える。
【００２１】次に図２は、この発明の制御システム１０
のＲＡＭ部分３４の部分マップの例を示す。ここに示す
ように、ＲＡＭ部分３４は複数のレジスタ３８を備え
る。各レジスタ３８は、ＲＡＭ部分３４内に１６進形式
の個別の「アドレス」４０を持つ。ＲＯＭ部分３６に記
憶するプログラムルーチンのコード化命令はこのアドレ
ス４０を用いて、プログラムルーチンの論理操作をＲＡ
Ｍ部分３４内の特定のレジスタ３８に向ける。
【００２２】この技術に共通であるが、各レジスタ３８
をデータレジスタ４２、制御レジスタ４４、状態レジス
タ４６と指定する。これらのレジスタ４２、４４、４６
の組は、図１に示す各Ｉ／Ｏ装置１８に関連する。また
各レジスタ３８に、レジスタ名４８とレジスタ記号５０
を付けて制御システム１０内での用途を表し、また参照
とプログラミングの便宜を与える。
【００２３】この技術に共通であるが、レジスタ３８自
体はＲＡＭ部分３４内の８ビット５２すなわち１バイト
のメモリである。各ビットを「オフ」または「オン」状
態に設定して、それぞれ論理「０」または「１」値を表
すことができる。ビット５２はＲＡＭ部分３４の一部で
あって、一般にＣＰＵ２２によるコード化イグニッショ
ンコイル信号「読み出し」と「書き込み」を持つ。これ
はＣＰＵ２２がＲＯＭ部分３６に記憶するプログラムル
ーチンのコード化命令を実行するときに用いるものであ
る。ビット５２のこの態様を、図２の「読み出し／書き
込み」欄に示す。
【００２４】更に図２において、「コイル１データ高」
（ＣＯＩＬ１＿Ｈ）および「コイル１データ低」（ＣＯ
ＩＬ１＿Ｌ）と呼ぶ二つのデータレジスタ４２が、それ
ぞれＲＡＭ部分３４内の１６進数アドレス＄００００と
＄０００１にある。ＣＯＩＬ１＿ＨおよびＣＯＩＬ１＿
Ｌレジスタは１６ビット２進数で形成し、図１に示す一
方のイグニッションコイルバンク１４内の４個のイグニ
ッションコイル１２の中の１個を付勢または除勢する時
刻を表す。ＣＯＩＬ１＿Ｈレジスタの８ビット５２は１
６ビット２進数の最上位バイトを表し、「データ１高」
ビット０から７（Ｄ１０＿ＨからＤ１７＿Ｈ）と表す。
同様にＣＯＩＬ１＿Ｌレジスタの８ビット５２はこの１
６ビット２進数の最下位バイトを表し、「データ１低」
ビット０から７（Ｄ１０＿ＬからＤ１７＿Ｌ）と表す。
【００２５】ＲＡＭ部分３４内の１６進アドレス＄００
０２には、「制御１」（ＣＴＲＬ１）と呼ぶ制御レジス
タ４４がある。ＣＴＲＬ１レジスタは２個の「制御駆動
選択１」ビット（ＣＤＳ１０とＣＤＳ１１）を持ち、こ
れらは図１に示す一方のイグニッションコイルバンク１
４の４個のイグニッションコイル１２のどれを付勢する
かを示す２ビットの２進数を形成する。またＣＴＲＬ１
レジスタは、イグニッションコイル１２を出力比較器３
２によって付勢すべきか除勢すべきかを表す「出力レベ
ル１」ビット（ＯＬＶＬ１）を持つ。
【００２６】ＲＡＭ部分３４の１６進アドレス＄０００
３には、「状態１」（ＳＴＳ１）と呼ぶ状態レジスタ４
６がある。ＳＴＳ１レジスタは、イグニッションコイル
１２が現在付勢されているか除勢されているかを表す
「ドエル１」ビット（ＤＷＬ１）を持つ。後で図５に関
連して詳細に説明するように、ＳＴＳ１レジスタのＤＷ
Ｌ１ビットは、ＣＴＲＬ１レジスタのＯＬＶＬ１と１６
ビット比較器によって駆動する。
【００２７】図２に示すように、上に述べたＣＯＩＬ１
＿Ｈ、ＣＯＩＬ１＿Ｌ、ＣＴＲＬ１、ＳＴＳ１の各レジ
スタは、図１の２個のイグニッションコイルバンク１４
の一方に結合する。これらと同一内容で、それぞれ「コ
イル２データ高」（ＣＯＩＬ２＿Ｈ）、「コイル２デー
タ低」（ＣＯＩＬ２＿Ｌ）、「制御２」（ＣＴＲＬ
２）、「状態２」（ＳＴＳ２）と呼ぶレジスタ３８の組
も、ＲＡＭ部分３４内にある。また図２に示すように、
ＣＯＩＬ２＿Ｈ、ＣＯＩＬ２＿Ｌ、ＣＴＲＬ２、ＳＴＳ
２レジスタは、図２の他方のイグニッションコイルバン
ク１４に結合する。
【００２８】重要なことは、二つのイグニッションコイ
ルバンク１４のそれぞれの対応するＩ／Ｏ装置１８の組
に結合する同種のイグニッションコイル信号を記憶する
ための対応するデータレジスタ４２、制御レジスタ４
４、状態レジスタ４６の組を、ＲＡＭ部分３４内で互い
に一定の数値だけ離して配置していることである。例え
ば一方のイグニッションコイルバンク１４に結合するＣ
ＯＩＬ２＿Ｈレジスタの１６進アドレスは＄０００６で
あり、これは他方のイグニッションコイルバンク１４に
結合してその１６進アドレスが＄００００であるＣＯＩ
Ｌ１＿Ｈレジスタから、ＲＡＭ部分３４内で６バイト離
れている。同様に、各イグニッションコイルバンク１４
の対応するＩ／Ｏ装置１８の組に結合する対応する残り
のレジスタ３８の組も、ＲＡＭ部分３４内で６バイトだ
け互いに離れている。
【００２９】後で図３に関連して詳細に説明するよう
に、ＲＡＭ部分３４内の対応するレジスタ３８の組の間
に一定の間隔があることにより、メモリ２０のＲＯＭ部
分３６に記憶する一つのプログラムルーチンによって両
イグニッションコイルバンク１４を独立に制御すること
ができ、従ってＲＯＭ部分３６内で用いる空間が減少す
る。多くの標準的な市販のマイクロコントローラはＲＯ
Ｍ内に互いに一定の間隔を持つ対応するレジスタを持っ
ているが、この配置は、一つのプログラムルーチンを用
いて対応するＩ／Ｏ装置の組を制御することによりＲＯ
Ｍの空間を節約することを目的としてはいない。またイ
グニッションコイルバンク１４を独立に制御することに
より逐次のイグニッションコイル１２のドエル角を重畳
させることができ、点火システムの反復スパークを可能
にし、またエンジン回転数が増加してもスパークエネル
ギーが減少しないという特長を与える。
【００３０】しかしこの目的に対して同様に重要なこと
は、ＲＡＭ部分３４の対応するレジスタの組内でのビッ
ト５２の対応する配置である。例えばＣＤＳ１０ビット
とＣＤＳ１１ビットがＣＴＲＬ１レジスタの二つの最下
位ビット５２であると同様に、ＣＤＳ２０ビットとＣＤ
Ｓ２１ビットはＣＴＲＬ２レジスタの二つの最下位ビッ
ト５２である。このようにして一つのプログラムルーチ
ンによって、対応するレジスタ３８の組内に記憶する同
種のイグニッションコイル信号の同種の部分を読み出
し、処理し、書き込むことができる。
【００３１】前に述べたように、図２に示すこの発明の
制御システム１０のＲＡＭ部分３４の部分マップは単な
る例示である。この中のレジスタ３８以外に、他のレジ
スタ（図示せず）もＩ／Ｏ装置１８とイグニッションコ
イルバンク１４に結合する。図２のレジスタ３８と同様
に、各イグニッションコイルバンク１４の対応するＩ／
Ｏ装置１８の組に関連する同種のイグニッションコイル
信号を記憶するレジスタの対応する組が、ＲＡＭ部分３
４内で一定の６バイトだけ互いに離れるようにこれらの
レジスタを配置する。
【００３２】しかし、図２に示すレジスタの機能や図示
していない他の任意のレジスタの機能も、この発明にと
っては重要ではないことに留意されたい。同様にＲＯＭ
部分３６に記憶するプログラムルーチンのコード化命令
の内容もこの発明には重要ではない。上に説明したよう
にこの発明の重要な特長は、各イグニッションコイルバ
ンク１４のＩ／Ｏ装置１８の対応する組に関連する同種
のイグニッションコイル信号を記憶するレジスタ３８の
対応する組が互いに一定の間隔離れるようにＲＡＭ部分
３４内のレジスタ３８を配置したことであり、またレジ
スタ３８の対応する組内のビット５２を対応して配置し
たことである。ここではＲＡＭ部分３４内のレジスタ３
８の対応する組の間を６バイト離したと説明したが、レ
ジスタ３８の対応する組の間の間隔を一定に選びさえす
れば、他の間隔を用いてもよい。
【００３３】次に図３は、この発明の制御システム１０
のプログラムルーチンを示す流れ図である。ここに示す
ように、プログラムルーチンは５４で開始し、５６でＣ
ＰＵ２２内のインデックスレジスタ（図示せず）の内容
を数値０に設定する。次に５８でコード化命令を実行
し、イグニッションコイル１２のドエル角を計算して一
方のイグニッションコイルバンク１４の次のイグニッシ
ョンコイル１２を選択する時刻かどうかを決定する。こ
の問の答が「はい」であれば、次に６０でコード化命令
を実行して、イグニッションコイル１２のドエル角を計
算し、次のイグニッションコイル１２を選択する。
【００３４】次に６２でコード化命令を実行して、イン
デックスレジスタＸの内容が０かどうかを決定する。イ
ンデックスレジスタＸは初めに０に設定してあるので、
この問の答は「はい」である。その結果、６４でインデ
ックスレジスタＸの内容を数値６に設定する。これは、
各イグニッションコイルバンク１４のＩ／Ｏ装置１８の
対応する組に関連する同種のイグニッションコイル信号
を記憶するレジスタ３８の対応する組の間の、選択した
間隔である。
【００３５】その後５８で前に説明した同じコード化命
令を再び実行し、他方のイグニッションコイルバンク１
４について、イグニッションコイル１２のドエル角を計
算して次のイグニッションコイル１２を選択する時刻か
どうかを決定する。この問の答が再び「はい」であると
仮定すると、６０で再びコード化命令を実行し、イグニ
ッションコイル１２のドエル角を計算して次のイグニッ
ションコイル１２を選択する。
【００３６】最後に６２で再びコード化命令を実行し
て、インデックスレジスタＸの内容が０かどうかを決定
する。インデックスレジスタは前に６に設定したので、
この問の答は「いいえ」である。従ってプログラムルー
チンは終了し、６５で呼び出しルーチンまたは背景ルー
プ（図示せず）に戻る。
【００３７】上に説明したようにこのプログラムルーチ
ンを実行する場合、ＲＯＭ部分３６内のコード化命令は
既知の索引付きアドレス指定モードを用いて、ＣＰＵ２
２を経由してＲＡＭ部分３４内のレジスタ３８にアクセ
スする。ここで、命令はＲＡＭ部分３４内の特定のレジ
スタ３８に向かう。この特定のレジスタのアドレス４０
は、命令自身が示すレジスタ３８のアドレス４０とイン
デックスレジスタＸの内容との和である。従ってインデ
ックスレジスタＸの内容が０のときは、この命令内に示
すレジスタ３８のアドレス４０を持つレジスタ３８に命
令は向かう。インデックスレジスタの内容が６のとき
は、命令内に示すレジスタ３８のアドレス４０に６を加
えたアドレス４０を持つレジスタ３８に命令は向かう。
【００３８】このようにしてプログラムルーチンを最初
に通るときは、イグニッションコイルバンク１４の一方
に結合するＲＡＭ部分３４内のレジスタ３８からイグニ
ッションコイル信号を読み出し、処理し、書き込む。し
かし次に同じプログラムルーチンを通るときは、前に説
明した索引付きアドレス指定モードとＲＡＭ部分３４内
のレジスタ３８の対応する組の間の一定の間隔を用い
て、他方のイグニッションコイルバンク１４に結合する
ＲＡＭ部分３４内のレジスタ３８の対応する組から同種
のイグニッションコイル信号を読み出し、処理し、書き
込む。このようにして一つのプログラムルーチンによっ
て、各イグニッションコイルバンク１４のＩ／Ｏ装置１
８の対応する組に結合するレジスタ３８の対応する組に
記憶する同種のイグニッションコイル信号を処理し、発
生することができる。
【００３９】５８と６０でドエル角計算とコイル選択プ
ログラムルーチンを終了した後、コイル付勢操作６６、
６８、７０、７２と伝播遅延操作７４、７６に関連する
他のプログラムルーチンを同種の方法で実行してよい。
前に述べたように、ＲＡＭ部分３４内のレジスタ３８の
対応する組の間の間隔が一定なので、これらの各操作は
同じプログラムルーチンを用いてインデックスレジスタ
Ｘの内容を変えるだけで、各イグニッションコイルバン
ク１４のＩ／Ｏ装置１８の対応する組に結合するレジス
タ３８の対応する組に記憶する同種のイグニッションコ
イル信号を処理し発生することができる。
【００４０】次に図４に、図３の例示の流れ図の各部に
関連する一般的なコード化命令のいくつかの表を示す。
図４の表は、この発明に用いる索引付きアドレス指定の
より詳細な内容を示す。ここに示すように、６０で次の
イグニッションコイル１２を選択するコード化命令の一
つは、アキュムレータ読込み命令（ＬＤＡ ＃１）の直
ぐ後のＲＯＭ部分３６内のアドレスにある数値をＣＰＵ
２２内のアキュムレータに読み込む命令である。この命
令の結果、二進数％０００００００１をＣＰＵ２２内の
８ビットレジスタのアキュムレータに書き込む。
【００４１】６０には次のイグニッションコイル１２を
選択する別の命令も示しており、それはアドレス４０に
あるレジスタ３８内のアキュムレータの内容を保存する
命令（ＳＴＡ ＣＴＲＬ１，Ｘ）である。このアドレス
４０は、ＣＴＲＬ１レジスタのアドレス４０とインデッ
クスレジスタＸの内容との和である。この命令を実行す
ると、インデックスレジスタＸの内容が０のときは、二
進数％０００００００１をそのままＣＴＲＬ１レジスタ
に書き込む。図２に示すように、こうすることによって
ＣＴＲＬ１レジスタの最下位ビット５２すなわちＣＤＳ
１０ビットをセットする（論理「１」値を割り付け
る）。更にＣＴＲＬ１レジスタのＯＬＶＬ１ビットとＣ
ＤＳ１１ビットをクリアする（論理「０」値を割り付け
る）。
【００４２】しかしインデックスレジスタＸの内容が６
のときは、ＳＴＡ ＣＴＲＬ１，Ｘ命令はアドレス４０
のレジスタ３８に二進数％０００００００１を書き込
む。今度はこのアドレス４０は、ＣＴＲＬ１レジスタの
アドレス４０すなわち＄０００２と数値６との和であ
る。図２に示すように、１６進アドレス＄０００８（＄
０００２＋＄０００６）はＣＴＲＬ２レジスタに対応す
る。その結果、ＣＴＲＬ２レジスタのＣＤＳ２０ビット
をセットし（論理「１」値を割り付け）、ＣＴＲＬ２レ
ジスタのＯＬＶＬ２ビットとＣＤＳ２１ビットをクリア
する（論理「０」値を割り付ける）。
【００４３】更に図４には、６６でのイグニッションコ
イル１２を付勢してよい時刻になったかどうかの決定
や、６８での一方のイグニッションコイルバンク１４の
特定のイグニッションコイル１２の付勢などの、多数の
コード化命令を示す。索引付きアドレス指定モードを用
いることにより、６０での次のイグニッションコイル１
２の選択の命令と同様にこれらの命令を実行する。
【００４４】このようにして、ＲＡＭ部分３４内のレジ
スタ３８の対応する組の一定のアドレス間隔と、レジス
タ３８の対応する組内のビット５２の対応する配置によ
り、ＲＯＭ３６内の一つのコード化命令を用いて、１組
の対応するレジスタ３８との間で授受するイグニッショ
ンコイル信号を読み出しまたは書き込むことができる。
その結果、関連するイグニッションコイルバンク１４に
同時にまた独立に、１組の対応するレジスタ３８に関連
しまた同種のイグニッションコイル信号を伝える１組の
対応するＩ／Ｏ装置１８を一つのプログラムルーチンで
制御して、前に述べた利点を得ることができる。
【００４５】図３に示す流れ図と同様に、図４の表に開
示し上に説明した各命令は単なる例示であることに注意
されたい。これらの命令はこの発明には重要ではない。
これらの命令は、この発明に用いる索引付きアドレス指
定モードをより詳細に示す手段として開示したに過ぎな
い。
【００４６】次に図５は、図１のコイルセレクタ３０と
出力比較器３２の詳細を示すもので、一般に番号７７で
示す。ここに示すように、コイルセレクタ３０は４個の
２入力論理ＡＮＤゲート７８、８０、８２、８４を備
え、コイルマルチプレクサ８６の出力と電気的に通信す
る一方の入力端をそれぞれ備える。更に２入力論理ＡＮ
Ｄゲート７８、８０、８２、８４の出力線は、各コイル
駆動トランジスタ１６（図１に示す）と電気的に通信す
る。
【００４７】出力比較器３２は、電子ラッチ９０と電気
的に通信する１６ビットの比較器８８を備える。出力比
較器３２はラッチ９０の出力線を経由してコイルセレク
タ３０と電気的に接続し、ラッチ９０の出力線は各２入
力論理ＡＮＤゲート７８、８０、８２、８４の他方の入
力端に接続する。
【００４８】動作を説明すると、比較器８８はＲＡＭ部
分３４のＣＯＩＬ１＿ＨおよびＣＯＩＬ１＿Ｌレジスタ
から１６ビット２進数を受ける。この１６ビット２進数
は、一方のイグニッションコイルバンク１４内の１個の
イグニッションコイル１２を付勢しまたは除勢してよい
時刻を表す。前に説明したように、ＣＯＩＬ１＿Ｈおよ
びＣＯＩＬ１＿Ｌレジスタの８ビット５２は、それぞれ
１６ビット２進数の最上位と最下位のバイトを表す。
【００４９】また比較器８８は、クロックとして動作す
るタイマカウンタ９２から更新した１６ビット２進数を
連続的に受ける。ＣＯＩＬ１＿ＨおよびＣＯＩＬ１＿Ｌ
レジスタからの１６ビット２進数がタイマカウンタ９２
からの数と合致すると、比較器８８は合致信号（論理
「０」から論理「１」に変化）をラッチ９０に送り、一
方のイグニッションコイルバンク１４内の１個のイグニ
ッションコイル１２を付勢または除勢してよい時刻にな
ったことを示す。
【００５０】合致信号を受けると、ラッチ９０はＯＬＶ
Ｌ１ビットの論理値に従ってＤＷＬ１ビットの論理値を
設定する。ＤＷＬ１ビットは各２入力論理ＡＮＤゲート
７８、８０、８２、８４の一方の入力端に接続する。従
って、ＤＷＬ１ビットの論理値が「０」のときは、各２
入力論理ＡＮＤゲート７８、８０、８２、８４は論理
「０」出力を各コイル駆動トランジスタ１６に送り、一
方のイグニッションコイルバンク１４の各イグニッショ
ンコイル１２を除勢する。しかしＤＷＬ１ビットの論理
値が「１」のときは、コイルマルチプレクサ８６から他
方の入力端に送られる論理値に従って、各２入力論理Ａ
ＮＤゲート７８、８０、８２、８４は論理「１」出力を
それぞれのコイル駆動トランジスタ１６に送ることがで
きる。
【００５１】図５に示すように、コイルマルチプレクサ
８６は、ＲＡＭ部分３４内のＣＴＲＬ１レジスタからＣ
ＤＳ１０ビットとＣＤＳ１１ビットの論理値を入力とし
て受ける。またマルチプレクサ８６は４出力線を備え、
それぞれ２入力論理ＡＮＤゲート７８、８０、８２、８
４の他方の入力端に結合する。
【００５２】容易に分かるように、マルチプレクサ８６
への２ビット入力の四つの可能な論理組み合わせは、そ
れぞれ一方のイグニッションコイルバンク１４内の４個
のイグニッションコイル１２の中の１個を表す。従って
ＣＤＳ１０ビットとＣＤＳ１１ビットの論理組み合わせ
に従って、マルチプレクサ８６は４個の２入力論理ＡＮ
Ｄゲート７８、８０、８２、８４の中の１個に論理
「１」信号を送り、その他は論理「０」を受ける。従っ
て、ＣＯＩＬ１＿Ｈ／ＣＯＩＬ１＿Ｌレジスタからの１
６ビット２進数とタイマカウンタ９２とが合致し、かつ
ＯＬＶＬ１ビットの論理値が「１」のときは、４個の２
入力論理ＡＮＤゲート７８、８０、８２、８４の中の１
個はそれぞれのコイル駆動トランジスタ１６に論理
「１」信号を送り、対応するイグニッションコイル１２
を付勢する。
【００５３】次に図６は、従来の制御システムと方法の
プログラムルーチンの簡単な流れ図を示す。ここに示す
ように、９６でプログラムルーチンを開始した直ぐ後
に、９８で両イグニッションコイルバンク１４に共通な
動作を実行する。次に１００で、一方のイグニッション
コイルバンク１４の命令を実行する。この命令は、その
イグニッションコイルバンク１４のＩ／Ｏ装置１８に結
合するＲＡＭ部分３４内のレジスタ３８に関連する。
【００５４】その後１０２で他方のイグニッションコイ
ルバンク１４の同種の命令を実行する。この命令は、そ
のイグニッションコイルバンク１４のＩ／Ｏ装置に結合
するＲＡＭ部分３４内のレジスタ３８に関連する。最後
にプログラムルーチンを終了して、１０４で呼び出しル
ーチンまたは背景ループ（図示せず）に戻る。容易に分
かるように、このプログラムルーチンはイグニッション
コイルバンク１４を制御する同一内容の命令を各イグニ
ッションコイルバンク１４について持つ必要があり、従
って使用するＲＯＭ部分３６の空間が多くなり、また命
令をコード化するときの誤りの可能性が増える。
【００５５】図７は、この発明の制御システムと方法の
プログラムルーチンの簡単な流れ図を示す。ここに示す
ように、また図３に関連して詳細に説明したように、１
０６でプログラムルーチンを開始した直ぐ後に、１０８
で両イグニッションコイルバンク１４に共通な動作を実
行する。次に１１０で、インデックスレジスタ読込み命
令（ＬＤＸ ＃０）によってインデックスレジスタＸの
内容を０に設定する。
【００５６】その後索引付きアドレス指定モードを用い
て、１１２で一方のイグニッションコイルバンク１４の
命令を実行する。この命令は、このイグニッションコイ
ルバンク１４のＩ／Ｏ装置１８に結合するＲＡＭ装置３
４内のレジスタ３８に関連する。この命令が終了する
と、１１４でインデックスレジスタＸの内容を調べて０
かどうかを見る。このときは０なので、１１６でインデ
ックスレジスタ読込み命令（ＬＤＸ ＃６）によりイン
デックスレジスタの内容を６に設定する。
【００５７】その後再び索引付きアドレス指定モードを
用いて、１１２で他方のイグニッションコイルバンク１
４の同じ命令を実行する。この命令は、このイグニッシ
ョンコイルバンク１４の対応するＩ／Ｏ装置１８に結合
するＲＡＭ部分３４内の対応するレジスタ３８に関連す
る。この命令を終了した後、１１４でインデックスレジ
スタＸの内容を再び調べて０かどうかを見る。このとき
は０でないのでこのプログラムルーチンを終了し、１２
０で呼び出しルーチンまたは背景ループ（図示せず）に
戻る。
【００５８】容易に分かるように、図６のプログラムル
ーチンとは対照的に、図７のプログラムルーチンはイグ
ニッションコイルバンク１４を制御する同一内容の命令
を各イグニッションコイルバンク１４毎に持つ必要がな
い。この場合は、索引付きアドレス指定モードとＲＡＭ
部分３４内のレジスタ３８の対応する組の間の一定のア
ドレス間隔を用いて、一つのプログラムルーチンで両イ
グニッションコイルバンク１４を制御する。その結果Ｒ
ＯＭ部分３６内の利用可能な空間が増え、また命令をコ
ード化するときの誤りの可能性が減る。
【００５９】図８はこの発明の制御方法のブロック図
で、一般に番号１２２で示す。ここに見るように、この
発明の制御方法１２２は一方のイグニッションコイルバ
ンク１４に関連するイグニッションコイル信号を伝える
複数のＩ／Ｏ装置１８を設ける段階１２４を含む。この
イグニッションコイルバンク１４は、同種の信号を伝え
る少なくとも１組の対応するＩ／Ｏ装置１８を備える。
【００６０】またこの発明の制御方法１２２は、Ｉ／Ｏ
装置１８の対応する組が伝える同種の信号を記憶する段
階１２６を含む。この同種の信号は、互いに一定の間隔
離れたＲＡＭ部分３４内のアドレス４０を持つ。更に制
御方法１２２は、Ｉ／Ｏ装置１８の対応する組が伝える
同種の信号を処理し発生するための、ＲＯＭ３６内の複
数のプログラムルーチンを記憶する段階１２８を含む。
更に制御方法１２２は、索引付きアドレス指定モードと
一定のアドレス間隔を用いたプログラムルーチンにより
同種の信号にアクセスする段階１３０を含み、関連する
イグニッションコイルバンク１４とは独立に、一つのプ
ログラムルーチンによって１組の対応するＩ／Ｏ装置１
８を制御して、上に説明した利点を与える。
【００６１】制御方法１２２の同種の信号を記憶する段
階１２６は、ＲＡＭ部分３４内に複数のレジスタ３８を
設ける段階１３２と、Ｉ／Ｏ装置１８の対応する組が伝
える少なくとも一つの同種の信号を記憶する各レジスタ
３８を指定する段階１３４と、ＲＡＭ部分３４内の各レ
ジスタ３８にアドレス４０を割り付ける段階１３６を更
に含む。また制御方法１２２の同種の信号を記憶する段
階１２６は、各レジスタ３８内に複数のビット５２を設
ける段階１３８と、同種の各信号の同種の部分を各レジ
スタ３８内の対応するビット５２に記憶するようにビッ
ト５２を配置する段階１４０を含む。
【００６２】次に図９はこの発明の制御方法１２２の別
の実施態様のブロック図を示す。この別の実施態様で
は、１組の対応するＩ／Ｏ装置１８が伝える同種の信号
を記憶する、ＲＡＭ部分３４内の複数のレジスタ３８を
指定する段階１４２を含む。また制御方法１２２のこの
実施態様は、互いに一定の間隔を持つＲＡＭ部分３４内
のレジスタ３８にアドレス４０を割り付ける段階１４４
を含む。
【００６３】制御方法１２２の別の実施態様は、索引付
きアドレス指定モードと一定のアドレス間隔を用いてＲ
ＯＭ部分３６内のプログラムルーチンからレジスタ３８
にアクセスする段階１４６を更に含み、一つのプログラ
ムルーチンによって１組の対応するＩ／Ｏ装置１８を制
御して、ＲＯＭ部分３６に用いる空間を減らす。更に制
御方法１２２のこの別の実施態様は、同種の各信号の同
種の部分を各レジスタ３８内の対応するビット５２に記
憶するようにレジスタ３８内のビット５２を配置する段
階１４８を含む。
【００６４】この発明のメモリを効率化した計算機制御
システム１０と方法１２２について、自動車の点火シス
テムの制御に関連して説明し図示した。しかし容易に明
らかなように、この発明のメモリを効率化した計算機制
御システム１０と方法１２２は、同種の同時の事象の独
立な制御が必要な任意の応用に用いるのに適する。
【００６５】更に、この発明の説明は例示的なものであ
り、またここに用いた用語は説明のための語であって制
限的なものではない。上述の開示に照らして、この発明
の多くの変更や変形が可能なことは明かである。従って
特許請求の範囲内において、上述の特定の説明とは異な
る態様でこの発明を実施してもよい。
【図面の簡単な説明】
【図１】この発明の制御システムの略図。
【図２】この発明の制御システムと方法の部分的なメモ
リマップ。
【図３】この発明の制御システムと方法のプログラムル
ーチンの流れ図。
【図４】図３の流れ図の各部に関連し、この発明の制御
システムと方法に用いる索引付きアドレス指定を説明す
る一般的な計算機命令の表。
【図５】図１に示すこの発明の制御システムの一部のよ
り詳細な略図。
【図６】従来の制御システムと方法のプログラムルーチ
ンの簡単な流れ図。
【図７】この発明の制御システムと方法のプログラムル
ーチンの簡単な流れ図。
【図８】この発明の制御方法のブロック図。
【図９】この発明の制御方法の別の実施態様のブロック
図。
【符号の説明】
１０ メモリを効率化した計算機システム １２ イグニッションコイル １４ イグニッションコイルバンク １６ コイル駆動トランジスタ １８ 入力／出力（Ｉ／Ｏ）装置 ２０ メモリ ２２ 中央処理装置（ＣＰＵ） ２４ 入力捕捉器 ２６ 電流センサ ２８ パルスアキュムレータ ３０ コイルセレクタ ３２ 出力比較器 ３４ ＲＡＭ ３６ ＲＯＭ ３８ レジスタ ４０ レジスタのアドレス ４２ データレジスタ ４４ 制御レジスタ ４６ 状態レジスタ ４８ レジスタ名 ５０ レジスタ記号 ５２ レジスタのビット ７７ コイルセレクタと比較器 ７８，８０，８２，８４ ２入力論理ＡＮＤゲート ８６ コイルマルチプレクサ ８８ 比較器 ９０ ラッチ ９２ タイマカウンタ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 対応するスパークプラグを付勢するため
    の少なくとも１個のイグニッションコイルをそれぞれ備
    える複数のイグニッションコイルバンクを持つ自動車の
    点火システムにおいて、点火制御システムであって、 イグニッションコイル信号を伝える複数の入力／出力
    （Ｉ／Ｏ）装置、ただし各Ｉ／Ｏ装置は前記複数のイグ
    ニッションコイルバンクの一つと電気的に通信し、前記
    バンクは同種のイグニッションコイル信号を伝える少な
    くとも１組の対応するＩ／Ｏ装置を持つもの、と対応す
    るＩ／Ｏ装置の組が伝える同種の信号を記憶する第１記
    憶手段、ただし前記同種の信号は前記第１記憶手段内に
    互いに一定の間隔離れたアドレスを持つもの、と対応す
    るＩ／Ｏ装置が伝える同種の信号を処理しまた発生する
    複数のプログラムルーチンを記憶する第２記憶手段と、 索引付きアドレス指定モードと前記一定のアドレス間隔
    を用いて前記第２記憶手段内のプログラムルーチンによ
    り前記第１記憶手段内の同種の信号にアクセスして、関
    連する前記イグニッションコイルバンクとは独立に一つ
    のプログラムルーチンによって１組の対応するＩ／Ｏ装
    置を制御し、前記第２記憶装置内に用いる空間を減少さ
    せるアクセス手段と、を備える点火制御システム。
  2. 【請求項２】 複数の前記Ｉ／Ｏ装置、前記第１記憶手
    段、前記第２記憶手段、前記アクセス手段はすべて一つ
    の集積回路の部分である、請求項１記載の点火制御シス
    テム。
  3. 【請求項３】 前記第１記憶手段はランダムアクセスメ
    モリ（ＲＡＭ）を含む、請求項１記載の点火制御システ
    ム。
  4. 【請求項４】 前記第２記憶手段はリードオンリーメモ
    リを含む、請求項１記載の点火制御システム。
  5. 【請求項５】 前記アクセス手段は中央処理装置を含
    む、請求項１記載の点火制御システム。
  6. 【請求項６】 前記ＲＡＭは複数のレジスタを含み、各
    レジスタは対応するＩ／Ｏ装置の組が伝える少なくとも
    一つの同種の信号を記憶するよう指定し、各レジスタは
    関連するＲＡＭ内にアドレスを持つ、請求項３記載の点
    火制御システム。
  7. 【請求項７】 複数の前記各レジスタは、同種の各信号
    の同種の部分を各レジスタ内の対応するビットに記憶す
    るように配置した複数のビットを含む、請求項６記載の
    点火制御システム。
  8. 【請求項８】 複数のイグニッションコイルバンクを持
    ち、各バンクは対応するスパークプラグを付勢するため
    の少なくとも１個のイグニッションコイルを備える自動
    車の点火システムにおいて、点火制御方法であって、 イグニッションコイル信号を伝える複数の入力／出力
    （Ｉ／Ｏ）装置を設け、ただし各Ｉ／Ｏ装置は前記複数
    のイグニッションコイルバンクの一つと電気的に通信
    し、前記バンクは同種のイグニッションコイル信号を伝
    える少なくとも１組の対応するＩ／Ｏ装置を持つもので
    あり、 対応するＩ／Ｏ装置の組が伝える同種の信号を記憶し、
    ただし前記同種の信号は記憶内に互いに一定の間隔離れ
    たアドレスを持つものであり、 対応するＩ／Ｏ装置が伝える同種の信号を処理しまた発
    生する複数のプログラムルーチンを記憶し、 索引付きアドレス指定モードと前記一定のアドレス間隔
    を用いて前記プログラムルーチンにより同種の信号にア
    クセスして、関連する前記イグニッションコイルバンク
    に独立とは一つのプログラムルーチンで１組の対応する
    Ｉ／Ｏ装置を制御し、記憶に用いる空間を減少させる、
    段階を含む点火制御方法。
  9. 【請求項９】 前記同種の信号を記憶する前記段階は、 複数のレジスタを設け、 対応するＩ／Ｏ装置の組が伝える少なくとも一つの前記
    同種の信号を記憶するよう各レジスタを指定し、 各レジスタにアドレスを割り付ける、段階を更に含む、
    請求項８記載の点火制御方法。
  10. 【請求項１０】 各レジスタ内に複数のビットを設け、 前記同種の各信号の同種の部分を各レジスタ内の対応す
    るビットに記憶するようビットを配置する、段階を更に
    含む、請求項９記載の点火制御方法。
  11. 【請求項１１】 制御システム内の計算機メモリを効率
    的に使用する方法であって、前記メモリは少なくとも一
    つの対応する入力／出力（Ｉ／Ｏ）装置が伝える同種の
    信号を記憶するランダムアクセスメモリ（ＲＡＭ）部分
    と、前記同種の信号を処理しまた発生する複数のプログ
    ラムルーチンを記憶するリードオンリーメモリ（ＲＯ
    Ｍ）部分とを備え、前記ＲＡＭ部分は複数のレジスタを
    持ち、各レジスタは複数のビットを持ち、前記方法は、 対応するＩ／Ｏ装置の組が伝える前記同種の信号を記憶
    する前記ＲＡＭ内の複数のレジスタを指定し、 前記ＲＯＭ内のレジスタに互いに一定の間隔を持つアド
    レスを割り付け、 索引付きアドレス指定モードと前記一定のアドレス間隔
    を用いて前記ＲＯＭ内の前記プログラムルーチンを経由
    して前記レジスタにアクセスし、一つのプログラムルー
    チンによって１組の対応するＩ／Ｏ装置を制御して、前
    記ＲＯＭ内に用いる空間を減少させる、段階を含む方
    法。
  12. 【請求項１２】 前記レジスタ内の前記ビットを配置し
    て、前記同種の各信号の同種の部分を各レジスタ内の対
    応するビットに記憶する段階を更に含む、請求項１１記
    載の方法。
JP6094309A 1993-05-07 1994-05-06 自動車の点火システムのメモリを効率化する計算機システムと制御方法 Pending JPH06330804A (ja)

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