JP2021163830A - 半導体装置の製造方法、半導体基板 - Google Patents

半導体装置の製造方法、半導体基板 Download PDF

Info

Publication number
JP2021163830A
JP2021163830A JP2020062906A JP2020062906A JP2021163830A JP 2021163830 A JP2021163830 A JP 2021163830A JP 2020062906 A JP2020062906 A JP 2020062906A JP 2020062906 A JP2020062906 A JP 2020062906A JP 2021163830 A JP2021163830 A JP 2021163830A
Authority
JP
Japan
Prior art keywords
semiconductor layer
substrate
layer
insulating film
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020062906A
Other languages
English (en)
Inventor
忠浩 羽中田
Tadahiro Hanakada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2020062906A priority Critical patent/JP2021163830A/ja
Priority to US17/191,819 priority patent/US20210305169A1/en
Priority to CN202110332137.7A priority patent/CN113471144A/zh
Publication of JP2021163830A publication Critical patent/JP2021163830A/ja
Priority to US18/172,077 priority patent/US20230197628A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0256—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by the material
    • H01L31/0264—Inorganic materials
    • H01L31/0304—Inorganic materials including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H01L31/035236—Superlattices; Multiple quantum well structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/184—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Light Receiving Elements (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)
  • Dicing (AREA)

Abstract

【課題】異物の発生を抑制することが可能な半導体装置の製造方法、半導体基板を提供する。【解決手段】基板上１０のスクライブラインとなる領域に絶縁膜１２を形成する工程と、前記絶縁膜の上に空洞１６ａを残した状態で、前記絶縁膜を埋め込む第１半導体層１４を形成する工程と、前記第１半導体層の上に、活性層を含む第２半導体層を形成する工程と、前記基板の前記第１半導体層が形成された面とは反対側の面のうち、前記スクライブラインとなる領域に対応する位置において前記基板を押圧することで、前記基板、前記第１半導体層および前記第２半導体層を分割する工程と、を有する半導体装置の製造方法。【選択図】図５Ａ

Description

本開示は半導体装置の製造方法、半導体基板に関するものである。
基板（ウェハ）に半導体層などを形成した後、ウェハを分離することで、発光素子および受光素子などの半導体装置を製造する。例えばダイシング装置のブレードによってウェハを分割する技術が知られている（特許文献１など）。
特開２００８−２７０６２７号公報
分離によって基板の破片などの異物が発生することがある。異物がチップに付着することで、外観不良、特性上の不良などが発生する恐れがある。そこで、異物の発生を抑制することが可能な半導体装置の製造方法、半導体基板を提供することを目的とする。
本開示に係る半導体装置の製造方法は、基板上のスクライブラインとなる領域に絶縁膜を形成する工程と、前記絶縁膜の上に空洞を残した状態で、前記絶縁膜を埋め込む第１半導体層を形成する工程と、前記第１半導体層の上に、活性層を含む第２半導体層を形成する工程と、前記基板の前記第１半導体層が形成された面とは反対側の面のうち、前記スクライブラインとなる領域に対応する位置において前記基板を押圧することで、前記基板、前記第１半導体層および前記第２半導体層を分割する工程と、を有する。
本開示に係る半導体基板は、スクライブラインとなる領域に沿って空洞が埋め込まれているものである。
本開示によれば異物の発生を抑制することが可能である。
図１Ａは第１実施形態に係る半導体装置を例示する断面図である。 図１Ｂは半導体装置を例示する平面図である。 図２は半導体装置の製造方法を例示する平面図である。 図３Ａは半導体装置の製造方法を例示する断面図である。 図３Ｂは半導体装置の製造方法を例示する断面図である。 図４Ａは半導体装置の製造方法を例示する斜視図である。 図４Ｂは半導体装置の製造方法を例示する斜視図である。 図５Ａは半導体装置の製造方法を例示する平面図である。 図５Ｂは半導体装置の製造方法を例示する平面図である。 図６Ａは半導体装置の製造方法を例示する平面図である。 図６Ｂは半導体装置の製造方法を例示する平面図である。 図７Ａは半導体装置の製造方法を例示する平面図である。 図７Ｂは半導体装置の製造方法を例示する平面図である。 図８Ａは半導体装置の製造方法を例示する断面図である。 図８Ｂは半導体装置の製造方法を例示する断面図である。 図９は第２実施形態に係る半導体装置を例示する断面図である。 図１０Ａは半導体装置の製造方法を例示する断面図である。 図１０Ｂは半導体装置の製造方法を例示する断面図である。 図１１Ａは半導体装置の製造方法を例示する断面図である。 図１１Ｂは半導体装置の製造方法を例示する断面図である。 図１２Ａは半導体装置の製造方法を例示する断面図である。 図１２Ｂは半導体装置の製造方法を例示する断面図である。 図１３は半導体装置の製造方法を例示する断面図である。
[本開示の実施形態の説明]
最初に本開示の実施形態の内容を列記して説明する。
本開示の一形態は、（１）基板上のスクライブラインとなる領域に絶縁膜を形成する工程と、前記絶縁膜の上に空洞を残した状態で、前記絶縁膜を埋め込む第１半導体層を形成する工程と、前記第１半導体層の上に、活性層を含む第２半導体層を形成する工程と、前記基板の前記第１半導体層が形成された面とは反対側の面のうち、前記スクライブラインとなる領域に対応する位置において前記基板を押圧することで、前記基板、前記第１半導体層および前記第２半導体層を分割する工程と、を有する半導体装置の製造方法である。第１半導体層は、絶縁膜の上に張り出すように成長する。第１半導体層の当該部分は、他の部分に比べて割れやすい。スクライブラインに沿って基板を分離することができ、分離による異物の発生を抑制することができる。
（２）前記第１半導体層を形成する前に、前記絶縁膜をマスクとして、前記基板をエッチングし、メサを形成する工程を含んでもよい。第１半導体層は、絶縁膜の上に張り出すように成長する。第１半導体層の当該部分は、他の部分に比べて割れやすい。スクライブラインに沿って基板を分離することができ、分離による異物の発生を抑制することができる。
（３）スクライブラインとなる領域に沿って空洞が埋め込まれた半導体基板である。スクライブラインとなる領域に沿って半導体基板を分離することができ、分離による異物の発生を抑制することができる。
［本開示の実施形態の詳細］
本開示の実施形態に係る半導体装置の製造方法、半導体基板の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
＜第１実施形態＞
（半導体装置）
図１Ａは第１実施形態に係る半導体装置１００を例示する断面図であり、図１Ｂの線Ａ−Ａに沿った断面を図示する。図１Ｂは半導体装置１００を例示する平面図であり、後述のように模式的な図である。Ｘ軸方向、Ｙ軸方向およびＺ軸方向は互いに直交する。Ｘ軸方向およびＹ軸方向は、半導体装置１００の互いに直交する２つの辺の方向である。Ｚ軸方向は半導体装置１００における半導体層の積層方向である。
図１Ａおよび図１Ｂに示すように、半導体装置１００はメサ１１（第２メサ）、およびメサ１５を有する。図１Ｂは半導体装置１００のうちメサ１１および１５、反射膜１９のみを示す。図１Ｂに示すように、半導体装置１００の外周を囲むようにメサ１５が設けられている。メサ１５はＸ軸方向およびＹ軸方向に延伸する。半導体装置１００の中央部にメサ１１が設けられている。メサ１１はＸ軸方向に延伸する。半導体装置１００のＹ軸方向に延伸する２つの辺（Ｘ軸側の端面）には例えば窒化シリコン（ＳｉＮ）の反射膜１９が設けられている。Ｘ軸方向の辺の長さＬ１およびＹ軸方向の辺の長さＬ２はそれぞれ例えば３００μｍである。
図１Ａに示すように、半導体装置１００は、基板１０、絶縁膜１２および２５、半導体層１４（第１半導体層）、半導体層２２、活性層１８、クラッド層１７および２０（以上の３つは第２半導体層に対応する）、コンタクト層２４、電極２６および２８を備える発光素子である。
メサ１１は半導体層１４、クラッド層１７、活性層１８、クラッド層２０を含む。メサ１１において、半導体層２２の上面にクラッド層１７が設けられ、クラッド層１７の上面に活性層１８が設けられ、活性層１８の上面にクラッド層２０が設けられている。
メサ１５は基板１０に形成されている。メサ１５において、基板１０の上面に絶縁膜１２が設けられている。基板１０の内側（メサ１１側）の側面から絶縁膜１２の上側まで、半導体層１４が設けられている。絶縁膜１２の上面と半導体層１４との間には窪み１６が形成される。つまり、半導体装置１００の側面の一部は内側に窪んでおり、当該窪み１６に絶縁膜１２が埋め込まれる。半導体層１４の上にクラッド層１７、活性層１８およびクラッド層２０が順に積層されている。
メサ１１とメサ１５との間に基板１０の面１０ａが広がる。面１０ａから、メサ１５の高さＨ１は例えば２μｍ以上である。窪み１６の大きさ（高さ）Ｈ２は例えば０．５μｍである。窪み１６上における半導体層１４の厚さＴ１は例えば２μｍである。絶縁膜１２および窪み１６の幅Ｗ１は例えば１μｍ以上、２μｍ以下である。基板１０の下面から面１０ａまでの厚さＴ２は例えば１００μｍである。
半導体層２２は基板１０の面１０ａの上に設けられ、メサ１１および１５を埋め込む埋込層である。半導体層２２およびメサ１１の上にコンタクト層２４が設けられている。コンタクト層２４および半導体層２２の上に絶縁膜２５が設けられ、絶縁膜２５の上に電極２６が設けられている。電極２６は絶縁膜２５の開口部を通じてコンタクト層２４に接触し、コンタクト層２４と電気的に接続される。電極２８は基板１０の下面に設けられ、基板１０と電気的に接続される。
基板１０は例えばｎ型インジウムリン（ｎ−ＩｎＰ）で形成された半導体基板である。半導体層１４は例えばＩｎＰで形成されている。半導体層２２は例えば鉄（Ｆｅ）をドープしたＩｎＰなどで形成されており、他の半導体層に比べて高抵抗の層である。基板１０、半導体層１４および２２はＩｎＰとともにＩｎＰ以外の半導体を含んでもよい。
活性層１８は例えば複数のインジウムガリウムヒ素（ＩｎＧａＡｓ）層とインジウムガリウムリン（ＩｎＧａＡｓＰ）層とを積層したものであり、多重量子井戸構造（ＭＱＷ：Ｍｕｌｔｉ Ｑｕａｎｔｕｍ Ｗｅｌｌ）を有する。クラッド層１７は例えば厚さ０．３μｍのｎ−ＩｎＰで形成されている。クラッド層２０は例えば厚さ０．３μｍのｐ−ＩｎＰで形成されている。コンタクト層２４は例えば厚さ１．５μｍのｐ−ＩｎＧａＡｓＰなどで形成されている。活性層１８、クラッド層１７および２０、コンタクト層２４は上記以外の半導体で形成されてもよい。
絶縁膜１２は、例えば厚さ２００ｎｍ以上、３００ｎｍ以下の窒化シリコン（ＳｉＮ）または酸化シリコン（ＳｉＯ２）などの絶縁体で形成される。絶縁膜２５は例えばＳｉＮまたはＳｉＯ２などの絶縁体で形成されるパッシベーション膜である。電極２６および２８は例えば金（Ａｕ）などの金属で形成されている。電極２６は例えばｐ電極であり、電極２８は例えばｎ電極である。
電極２６および２８に電圧を印加し、活性層１８にキャリアを注入することで、光学利得を得る。活性層１８から出射される光はメサ１１に沿ってＸ軸方向を伝搬する。図１Ｂに示した反射膜１９は活性層１８から出射される光の一部を反射し、一部を透過させる。
（製造方法）
図２は半導体装置１００の製造方法を例示する平面図である。図３Ａから図８Ｂは半導体装置１００の製造方法を例示する断面図であり、図１Ａに対応する断面を図示する。
図２に示すようなウェハ状態の基板１０に半導体装置１００の製造工程を行う。基板１０の上面はＩｎＰの（００１）面である。基板１０の実線で示す複数の領域１３ａおよび１３ｂはスクライブラインとなる領域である。複数の領域１３ａのそれぞれはＸ軸方向（基板１０の〔０１−１〕方向、オリエンテーションフラットの方向）に、ウェハの一方の端から他方の端まで延伸する。複数の領域１３ｂのそれぞれはＹ軸方向（基板１０の〔０１−１−〕方向、インデックスフラットの方向）に、ウェハの一方の端から他方の端まで延伸する。領域１３ａと領域１３ｂとは直交する。製造工程の途中では、複数の領域１０ｂが連結されたアレイ１０ｃが形成される。最終的に領域１３ａおよび１３ｂで囲まれた領域１０ｂが１つのチップ、すなわち半導体装置１００となる。
図３Ａから図８Ｂは図２の１つの領域１０ｂを図示する。図３Ａに示すように、基板１０の上面のうち領域１３ａに絶縁膜１２を形成し、図示しないが同時に領域１３ｂにも絶縁膜１２を形成する。具体的には、例えば化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などで絶縁膜１２を形成し、フォトリソグラフィによってレジストパターニングを行い、ＨＦ（フッ化水素）によるウェットエッチングで領域１３ａおよび１３ｂに絶縁膜１２を形成する。レジストは除去する。
図３Ｂに示すように、絶縁膜１２をマスクとして、例えば四塩化ケイ素ガス（ＳｉＣｌ４）／アルゴン（Ａｒ）を用いたドライエッチングにより、基板１０にメサ１５を形成する。ドライエッチングの条件の例は以下のものである。
アンテナパワー：２００〜２５０Ｗ
バイアスパワー：１００〜２００Ｗ
ＳｉＣｌ４の流量：５〜１０ｓｃｃｍ（８．３３５×１０−８〜１６．６７×１０−８ｍ３／ｓ）
Ａｒの流量：４０〜５０ｓｃｃｍ（６６．６８×１０−８〜８３．３５×１０−８ｍ３／ｓ）
圧力：０．５〜１．０Ｐａ
基板１０の温度：１８０〜２２０℃
メサ１５は図２に示した領域１３ａおよび１３ｂに形成される。メサ１５の高さＨ１は例えば２μｍ以上である。Ｚ軸方向に対するメサ１５の側面の傾斜角度θは例えば１０°である。メサ１５の形成後、絶縁膜１２は除去せず、メサ１５上に残存させる。
図４Ａおよび図４Ｂに示すように、例えばホスフィン（ＰＨ３）／トリメチルインジウム（ＴＭＩ）を原料ガスとする有機金属化学気相成長法（ＭＯＶＰＥ：Ｍｅｔａｌｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）によりＩｎＰの半導体層１４をエピタキシャル成長する。成長の条件の例を以下に示す。
ＰＨ３の流量＞ＴＭＩの流量
成長温度：６５０℃
成長圧力：１００ｍｂａｒ
半導体層１４の成長速度：２μｍ／ｈ
図４Ａに示すように、半導体層１４は基板１０の上面から上方向に成長し、メサ１５を埋め込む。図４Ｂに示すように、半導体層１４は絶縁膜１２よりも上側に達し、絶縁膜１２の外側から内側に向けて横に張り出して成長する。図５Ａに示すように、メサ１５を埋め込み、かつ絶縁膜１２の上を覆う半導体層１４が形成される。半導体層１４のうち、厚さ方向（Ｚ軸方向）に絶縁膜１２と重なる部分１４ａは、後述のように、横方向への成長が促進された部分である。絶縁膜１２は半導体層１４の内側に埋め込まれる。絶縁膜１２と半導体層１４との間には空洞１６ａが形成される。
図４Ａに示す上方向への結晶成長では、半導体層１４は主に（１００）方向に成長する。一方、図４Ｂに示すように、半導体層１４はメサ１５および絶縁膜１２の上に張り出すように、横方向にも成長する。こうした成長は、上方向への結晶成長とは異なり、縦方向よりも横方向に促進された成長である。メサ１５上においては、面方位依存性が弱い成長が行われているものと推測される。弱い面方位依存性の結果、半導体層１４が横方向へも成長するため、空洞１６ａが形成されやすくなる。図５Ａに示すように、半導体層１４のうち、横方向に促進された成長部分を部分１４ａと記載する。半導体層１４の部分１４ａは、半導体層１４の他の部分とは異なる結晶構造を有する。部分１４ａは図２に示した領域１３ａおよび１３ｂに形成される。
図５Ｂに示すように、例えばＭＯＶＰＥによりクラッド層１７、活性層１８およびクラッド層２０を順にエピタキシャル成長する。図５Ｂまでの工程によって半導体基板１１０が形成される。
図６Ａに示すように、例えばＣＶＤ法およびレジストパターニングなどによりクラッド層２０の上面に絶縁膜２７（第３絶縁膜）を形成する。絶縁膜２７は、スクライブラインとなる領域１３ａおよび領域１３ｂ（図６Ａでは領域１３ｂは不図示）、並びに領域１３ａおよび１３ｂそれぞれに囲まれた領域に設けられる。
図６Ｂに示すように、絶縁膜２７をマスクとして、例えばＳｉＣｌ４／Ａｒを用いたドライエッチングを行う。ドライエッチングの条件は例えばメサ１５を形成する工程と同じである。半導体層１４、クラッド層１７および２０、活性層１８のうち絶縁膜２７で保護される部分は残存し、保護されない部分は除去される。メサ１５で挟まれる位置にメサ１１が形成される。メサ１５の側面から上側までは半導体層１４で覆われる。半導体層１４の内側に絶縁膜１２および空洞１６ａが埋め込まれる。絶縁膜１２および空洞１６ａを被覆するように半導体層１４が成長される。半導体層１４の上にクラッド層１７、活性層１８およびクラッド層２０が順に積層されている。
図７Ａに示すように、例えばＭＯＶＰＥによりメサ１１および１５を埋め込む半導体層２２をエピタキシャル成長する。半導体層２２の成長条件のうち成長温度および成長速度は半導体層１４と同じである。原料ガスは、ＰＨ３／ＴＭＩガスである。ＰＨ３の流量は例えば６００ｓｃｃｍであり、ＴＭＩの流量は例えば５００ｓｃｃｍである。半導体層２２の上面はクラッド層２０の上面と同じ高さに位置する。半導体層２２の成長後、絶縁膜２７はフッ化水素（ＨＦ）等を用いたエッチングにより除去する。
図７Ｂに示すように、ＭＯＶＰＥなどによりクラッド層２０の上面および半導体層２２の上面にコンタクト層２４をエピタキシャル成長する。図８Ａに示すように、例えばエッチングなどでコンタクト層２４のうちメサ１５上の部分を除去し、メサ１１上の部分は残存させる。絶縁膜２５をコンタクト層２４の上に設ける。このとき、スクライブラインとなる領域１３ａの絶縁膜２５は除去され、不図示の領域１３ｂにおいても絶縁膜２５は除去される。領域１３ａおよび１３ｂにスクライブラインが形成される。例えば真空蒸着などにより、コンタクト層２４および絶縁膜２５の上に電極２６を形成し、基板１０の下面に電極２８を形成する。
図２に示した領域１３ｂをスクライブラインとして、図８Ｂで説明するものと同じ方法で基板１０を分離し、複数のアレイ１０ｃを形成する。アレイ１０ｃの端面に図１Ｂに示した反射膜１９を設ける。
図８Ｂに示すように、アレイ１０ｃをさらに分離し、複数のチップ（半導体装置１００）を形成する。基板１０の下面にブレード２９を接触させ、ブレード２９で基板１０の下面から上方向に向けて基板１０を押圧する。ブレード２９を接触させる位置は、基板１０のうち領域１３ａである。領域１３ａにおける半導体層１４は部分１４ａであり、部分１４ａは部分１４ａ以外の部分に比べて割れやすい。領域１３ａをスクライブラインとして、領域１３ａに沿って、基板１０半導体層１４、クラッド層１７および２０、活性層１８を含むウェハが劈開され、チップ状態の半導体装置１００が形成される。
第１実施形態によれば、図３Ｂに示すように絶縁膜１２をマスクとしたエッチングにより、スクライブラインとなる領域１３ａおよび１３ｂにメサ１５を形成する。図５Ａに示すように、メサ１５を埋め込む半導体層１４を形成する。半導体層１４は、絶縁膜１２の上に張り出すように成長し、スクライブラインとなる領域１３ａおよび１３ｂに部分１４ａを形成する。部分１４ａは、半導体層１４の他の部分とは異なる結晶構造を有し、割れやすい。したがって領域１３ａおよび１３ｂに沿って、基板１０を容易に劈開することができる。この結果、異物の発生を抑制することができる。
スクライブラインとなる領域１３ａおよび１３ｂにあらかじめ傷をつけることで、半導体層１４を横方向に成長させずに基板１０を劈開することも可能である。しかし劈開によって異物が発生し、異物が半導体装置に付着することで、外観不良および特性上の不良が発生する恐れがある。第１実施形態によれば、部分１４ａを形成した領域１３ａおよび１３ｂに沿って劈開することで、異物の発生を抑制する。この結果、歩留まりが向上する。
ＰＨ３およびＴＭＩを含むガスを原料ガスとして半導体層１４および２２を成長させる。成長条件を調整することで、結晶成長の面方位依存性が高くなり、例えば（００１）面への成長が早くなる。
半導体層１４の成長後、絶縁膜１２と半導体層１４との間に空洞１６ａが形成されやすい。空洞１６ａがあるため、他の部分に比べて領域１３ａおよび１３ｂにおける強度が低下すると考えられる。したがって領域１３ａおよび１３ｂに沿って劈開しやすくなり、異物の発生を抑制することができる。空洞１６ａから窪み１６が形成される。
図３Ｂに示すメサ１５の高さＨ１は例えば２μｍ以上であり、傾斜角度θは例えば５°以上、４５°以下であることが好ましい。半導体層１４は、メサ１５上の絶縁膜１２の上面に達するまでは主に上方向に成長し、絶縁膜１２の上面より上側では絶縁膜１２の上に張り出すように成長する。この結果、半導体層１４に部分１４ａが形成される。
図２に示した複数の領域１３ａおよび複数の領域１３ｂの少なくとも一部にメサ１５および部分１４ａが形成されればよく、特に複数の領域１３ａおよび複数の領域１３ｂの全体にメサ１５および部分１４ａが形成されることが好ましい。複数の領域１３ａおよび複数の領域１３ｂの全体にメサ１５を設け、メサ１５の上に部分１４ａが形成されることで、領域１３ａおよび１３ｂに沿ってウェハを劈開することができ、異物の発生を抑制することができる。
メサ１５に囲まれる位置にメサ１１を形成する。メサ１１は発光部として機能する。すなわち、半導体装置１００は、活性層１８が発生させる光をメサ１１に沿って伝搬し、外側に出射する発光素子である。異物の発生が抑制されることで、半導体装置１００の出射面（図１ＢのＸ軸側の面）に異物が付着しにくくなる。光が異物で遮られずに出射される。
＜第２実施形態＞
（半導体装置）
図９は第２実施形態に係る半導体装置２００を例示する断面図である。第１実施形態と同じ構成については説明を省略する。図９に示すように、半導体装置２００は、基板１０、絶縁膜１２および３６、パッシベーション膜３４、半導体層１４（第１半導体層）、半導体層２２、半導体層３０（第２半導体層）、コンタクト層３２、電極３８および４０、メッキ層４２および４４を備える受光素子である。
半導体装置２００はメサ１５を有する。メサ１５は基板１０で形成され、図１Ｂの例と同様に半導体装置２００の外周を囲む。図９に示すように、半導体層１４は、基板１０の面１０ａの上に設けられ、メサ１５を埋め込み、メサ１５の上に張り出す。メサ１５において、基板１０の上面に絶縁膜１２が設けられている。絶縁膜１２の上面と半導体層１４との間には窪み１６が形成される。メサ１１は設けられていない。
半導体層１４の上に例えば３つの半導体層３０が設けられている。３つの半導体層３０のうち、中央のものを半導体層３０ａ、半導体層３０ａの両側に位置するものを半導体層３０ｂと記載することがある。半導体層３０ｂは半導体層３０ａから離間し、半導体層３０ａとメサ１５との間に位置する。
半導体層３０それぞれを囲むパッシベーション膜３４が設けられている。半導体層３０ｂおよびパッシベーション膜３４の上に絶縁膜３６が設けられている。絶縁膜３６は半導体層３０ａと半導体層３０ｂとの間に開口部を有し、当該開口部に電極４０が設けられている。電極４０は半導体層１４と電気的に接続される。メッキ層４４は絶縁膜３６および電極４０の上に設けられ、電極４０と電気的に接続される。
半導体層３０ａの上面にコンタクト層３２が設けられ、コンタクト層３２の上面に電極３８が設けられている。電極３８はコンタクト層３２と電気的に接続される。メッキ層４２は電極３８の上面に設けられ、電極３８と電気的に接続される。メッキ層４２はメッキ層４４から離間しており、メッキ層４４と電気的に接続されない。
半導体層３０は、例えば半導体層１４側から上側にかけて積層された、ｎ＋−ＩｎＰ層、ノンドープのインジウムリン（ｉ−ＩｎＰ）層、ｉ−ＩｎＧａＡｓで形成された光吸収層、ｉ−ＩｎＧａＡｓＰで形成されたグレーデッド層、ｎ＋−ＩｎＰで形成された電界降下層、ｉ−ＩｎＰで形成された増倍層、ｐ−ＩｎＰ層などを含み、これら以外の半導体層を含んでもよい。コンタクト層３２は例えばｐ＋−ＩｎＧａＡｓで形成されている。
パッシベーション膜３４は例えばＩｎＰなどの半導体で形成されている。絶縁膜３６は例えばＳｉＮまたはＳｉＯ２などの絶縁体で形成されている。電極３８および４０は例えばＡｕなどの金属で形成されている。メッキ層４２および４４は例えば厚さ２〜３μｍのＡｕなど金属で形成されている。電極３８およびメッキ層４２はｐ電極として機能し、電極４０およびメッキ層４４はｎ電極として機能する。
半導体装置２００に光が入射すると半導体層３０の光吸収層はキャリアを生成し、電極３８と４０との間に電流が流れる。
（製造方法）
次に半導体装置２００の製造方法について説明する。製造方法は図２に示したウェハ状態の基板１０に施される。図１０Ａから図１３は半導体装置２００の製造方法を例示する断面図である。図３Ａから図５Ａまでの工程は第２実施形態にも適用される。
第２実施形態においても第１実施形態と同様に、図４Ａ〜図５Ａの工程により、半導体層１４をエピタキシャル成長する。半導体層１４は基板１０の上面から上方向に成長し、絶縁膜１２の上に張り出すように成長する。半導体層１４を形成した後、図１０Ａに示すように、例えばＭＯＶＰＥによって、半導体層１４の上面に、半導体層３０およびコンタクト層３２を順にエピタキシャル成長する。これにより半導体基板２１０が形成される。
図１０Ｂに示すように、ＳｉＮまたはＳｉＯ２の絶縁膜５０をコンタクト層３２の上に形成する。絶縁膜５０をマスクとして、ＳｉＣｌ４／Ａｒを用いてコンタクト層３２のドライエッチングを行い、コンタクト層３２のうちメサ１５近傍の部分は除去する。コンタクト層３２のうちメサ１５に囲まれる部分は残存する。後述のように、残存したコンタクト層３２には電極４０が設けられる。
図１１Ａに示すように、半導体層３０の上面であって、コンタクト層３２とメサ１５に挟まれる位置に、ＳｉＮまたはＳｉＯ２の絶縁膜５２を形成する。絶縁膜５０および５２をマスクとして半導体層３０のドライエッチングを行う。半導体層３０のうち絶縁膜５０で保護される部分、および絶縁膜５２で保護される部分は残存し、保護されない部分は除去される。例えばＭＯＶＰＥにより、半導体層１４の上面であって半導体層３０を囲む位置にパッシベーション膜３４を選択的に成長させる。パッシベーション膜３４を成長しない位置では半導体層１４の上面が露出する。
図１１Ｂに示すように、絶縁膜５０および５２を除去した後、例えばＣＶＤ法などにより、半導体層１４および３０、コンタクト層３２、およびパッシベーション膜３４の上面に絶縁膜３６を形成する。エッチングにより絶縁膜３６のうちコンタクト層３２上の部分に開口を設ける。当該開口部から露出するコンタクト層３２の上面に、例えば真空蒸着などにより電極３８を形成する。
図１２Ａに示すように、エッチングにより、絶縁膜３６のうち半導体層３０ａと半導体層３０ｂとの間の位置に開口部を形成する。当該開口部から露出するコンタクト層３２の上面に、例えば真空蒸着などにより電極４０を形成する。図１２Ｂに示すように、メッキ処理を行い電極３８の上面にメッキ層４２を形成し、電極４０の上面にメッキ層４４を形成する。
図１３に示すように、基板１０の下面に粘着シート５４を張り付ける。粘着シート５４越しに、基板１０の下面にブレード２９を接触させ、ブレード２９によって、基板１０の下面から上方向に向けて基板１０を押圧し、ウェハを劈開する。ブレード２９を接触させる位置は、基板１０のうちスクライブラインとなる領域１３ａおよび１３ｂである。ウェハをアレイ化しなくてよく、かつ反射膜１９を設けない。劈開の後、粘着シート５４を拡張し、隣り合う半導体装置２００同士の間隔を大きくする。ピンセットまたは吸着装置などで半導体装置２００を粘着シート５４から取り外す。以上の工程で半導体装置２００が形成される。
第２実施形態によれば、第１実施形態と同様に、半導体層１４はメサ１５の上に部分１４ａを有する。部分１４ａは領域１３ａおよび１３ｂに形成される。したがって領域１３ａおよび１３ｂに沿って基板１０を劈開することで、異物の発生を抑制することができる。異物の付着による光の損失も抑制され、半導体装置２００の受光感度が向上する。
第１実施形態に係る半導体装置１００は発光素子であり、第２実施形態に係る半導体装置２００は受光素子である。本開示は発光素子および受光素子などの光学装置以外の半導体装置にも適用することができる。
また、本開示の実施形態では、スクライブラインとなる領域にメサ１５を形成し、メサ１５の上に横方向に促進された成長を実施する。この形態以外に、基板１０上のスクライブラインとなる領域に絶縁膜を形成し、絶縁膜の上に横方向に促進された成長を行うことでも、メサ１５を形成することと同様の効果が得られる。
以上、本開示の実施形態について詳述したが、本開示は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本開示の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１０ａ 面
１０ｂ、１３ａ，１３ｂ 領域
１０ｃ アレイ
１１、１５ メサ
１２、２５、２７、３６、５０、５２ 絶縁膜
１４、２２、３０、３０ａ、３０ｂ 半導体層
１４ａ 部分
１６ 窪み
１６ａ 空洞
１７、２０ クラッド層
１８ 活性層
１９ 反射膜
２４、３２ コンタクト層
２６、２８、３８、４０ 電極
２９ ブレード
３４ パッシベーション膜
４２、４４ メッキ層
５４ 粘着シート
１００、２００ 半導体装置
１１０、２１０ 半導体基板

Claims (3)

  1. 基板上のスクライブラインとなる領域に絶縁膜を形成する工程と、
    前記絶縁膜の上に空洞を残した状態で、前記絶縁膜を埋め込む第１半導体層を形成する工程と、
    前記第１半導体層の上に、活性層を含む第２半導体層を形成する工程と、
    前記基板の前記第１半導体層が形成された面とは反対側の面のうち、前記スクライブラインとなる領域に対応する位置において前記基板を押圧することで、前記基板、前記第１半導体層および前記第２半導体層を分割する工程と、を有する半導体装置の製造方法。
  2. 前記第１半導体層を形成する前に、前記絶縁膜をマスクとして、前記基板をエッチングし、メサを形成する工程を含む請求項１に記載の半導体装置の製造方法。
  3. スクライブラインとなる領域に沿って空洞が埋め込まれた半導体基板。
JP2020062906A 2020-03-31 2020-03-31 半導体装置の製造方法、半導体基板 Pending JP2021163830A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020062906A JP2021163830A (ja) 2020-03-31 2020-03-31 半導体装置の製造方法、半導体基板
US17/191,819 US20210305169A1 (en) 2020-03-31 2021-03-04 Method for manufacturing semiconductor device, and semiconductor substrate
CN202110332137.7A CN113471144A (zh) 2020-03-31 2021-03-29 用于制造半导体器件的方法、半导体器件以及半导体衬底
US18/172,077 US20230197628A1 (en) 2020-03-31 2023-02-21 Method for manufacturing semiconductor device, and semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020062906A JP2021163830A (ja) 2020-03-31 2020-03-31 半導体装置の製造方法、半導体基板

Publications (1)

Publication Number Publication Date
JP2021163830A true JP2021163830A (ja) 2021-10-11

Family

ID=77856581

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020062906A Pending JP2021163830A (ja) 2020-03-31 2020-03-31 半導体装置の製造方法、半導体基板

Country Status (3)

Country Link
US (2) US20210305169A1 (ja)
JP (1) JP2021163830A (ja)
CN (1) CN113471144A (ja)

Also Published As

Publication number Publication date
CN113471144A (zh) 2021-10-01
US20230197628A1 (en) 2023-06-22
US20210305169A1 (en) 2021-09-30

Similar Documents

Publication Publication Date Title
JP2008252069A (ja) 半導体レーザ素子の製造方法および半導体レーザ素子
JP2016208040A (ja) 端面発光エッチングファセットレーザ
KR102116828B1 (ko) 기판 재생 방법
US8659051B2 (en) Semiconductor light emitting device and method for manufacturing thereof
CN111987585B (zh) 一种硅波导输出激光器
JP7010546B2 (ja) 光半導体素子およびその製造方法
US6931041B2 (en) Integrated semiconductor laser device and method of manufacture thereof
WO2019208697A1 (ja) 光半導体素子およびその製造方法ならびに光集積半導体素子およびその製造方法
US20210305169A1 (en) Method for manufacturing semiconductor device, and semiconductor substrate
US8216868B2 (en) Method of fabricating semiconductor laser
US11283235B2 (en) Semiconductor laser device
JP5047665B2 (ja) 半導体発光素子およびその製造方法
JP7056440B2 (ja) 光半導体素子の製造方法
JP6089953B2 (ja) Ｉｉｉ−ｖ化合物半導体素子を作製する方法
JP2020167223A (ja) 赤外ｌｅｄ素子
JP7363193B2 (ja) 半導体素子の製造方法
JP5724284B2 (ja) 半導体光素子を作製する方法
JP7306779B2 (ja) 光半導体素子およびその製造方法
US20230083344A1 (en) Process for fabricating a semiconductor diode via wet and dry etches
US20230060877A1 (en) Semiconductor optical device and method of manufacturing the same
JP2009117616A (ja) 半導体光素子を作製する方法
JPS6360562A (ja) 光半導体装置の製造方法
US20240186763A1 (en) Method of manufacturing semiconductor optical device
JP5310441B2 (ja) 半導体レーザの製造方法
US20210408760A1 (en) Semiconductor optical device and method for manufacturing the same

Legal Events

Date Code Title Description
A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20221021

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230614

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230725

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230922

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240321

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20240416