JP2021114506A - 半導体装置の製造方法 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】特性劣化を防止することができる半導体装置の製造方法を得る。【解決手段】第１の領域３、ウェル領域５及びソース領域６と対向するようにゲート絶縁膜８の上にゲート電極９を形成する。第２の領域４と対向するようにゲート絶縁膜８の上に保護膜１０を形成する。ゲート絶縁膜８、ゲート電極９及び保護膜１０の上に層間絶縁膜１１を形成する。ゲート電極９の上に形成された層間絶縁膜１１を残しつつ、保護膜１０の上に形成された層間絶縁膜１１と、ゲート電極９と保護膜１０との間に形成された層間絶縁膜１１及びゲート絶縁膜８とをドライエッチングにより除去する。層間絶縁膜１１をドライエッチングして露出した保護膜１０及び保護膜１０の下のゲート絶縁膜８を除去する。保護膜１０及びゲート絶縁膜８を除去して露出した第２の領域４の上にショットキー電極１５を形成する。【選択図】図１４
Description
本開示は、半導体装置の製造方法に関する。
ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）などの半導体装置をスイッチング素子として使用する際に、ＭＯＳＦＥＴに構造的に内蔵されるｐｎダイオードを還流ダイオードとして利用できることが知られている。例えば、ＳＢＤ（Shottky-Barrier-Diode）を装置内に内蔵し、還流ダイオードとして利用する方法が提案されている（例えば、特許文献１参照）。
ＳＢＤ内蔵ＭＯＳＦＥＴの製造方法は、ショットキー電極を形成する領域で基板上の酸化膜を除去する工程を有する。しかし、製造プロセスばらつきによってフォトレジストとその下地であるＮｉＳｉとの密着性が低下する場合がある。このため、ウェットエッチングによって酸化膜を除去する際に、フォトレジストとＮｉＳｉの界面からエッチャントが侵入してゲート酸化膜がエッチングされ、ゲート・ソース間の短絡不良又はゲート酸化膜の特性が劣化するという問題があった。この問題を回避するため、ドライエッチングによって酸化膜を除去する方法も提案されている。
しかし、ドライエッチングによって酸化膜を除去すると、ショットキー電極を形成するドリフト層の領域にエッチングダメージ層が形成されてしまう。このため、リーク電流が増加し、ショットキー特性が劣化するという問題があった。
本開示は、上述のような課題を解決するためになされたもので、その目的は特性劣化を防止することができる半導体装置の製造方法を得るものである。
本開示に係る半導体装置の製造方法は、半導体基板の上面に第１導電型のドリフト層を形成する工程と、前記ドリフト層の第１の領域と第２の領域の間に第２導電型のウェル領域を形成する工程と、前記ウェル領域に第１導電型のソース領域を形成する工程と、前記ドリフト層、前記ウェル領域及び前記ソース領域の上にゲート絶縁膜を形成する工程と、前記第１の領域、前記ウェル領域及び前記ソース領域と対向するように前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記第２の領域と対向するように前記ゲート絶縁膜の上に保護膜を形成する工程と、前記ゲート絶縁膜、前記ゲート電極及び前記保護膜の上に層間絶縁膜を形成する工程と、前記ゲート電極の上に形成された前記層間絶縁膜を残しつつ、前記保護膜の上に形成された前記層間絶縁膜と、前記ゲート電極と前記保護膜との間に形成された前記層間絶縁膜及び前記ゲート絶縁膜とをドライエッチングにより除去する工程と、前記層間絶縁膜及び前記ゲート絶縁膜をドライエッチングして露出した前記ウェル領域及び前記ソース領域の上に第１のオーミック電極を形成する工程と、前記半導体基板の下面に第２のオーミック電極を形成する工程と、前記層間絶縁膜をドライエッチングして露出した前記保護膜及び前記保護膜の下の前記ゲート絶縁膜を除去する工程と、前記保護膜及び前記ゲート絶縁膜を除去して露出した前記第２の領域の上にショットキー電極を形成する工程とを備えることを特徴とする。
本開示では、第２の領域を保護膜によって保護した状態でドライエッチングを行うため、ショットキー電極を形成する第２の領域にエッチングダメージ層は形成されない。従って、特性劣化を防止することができる。
実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１から図１４は、実施の形態１に係る半導体装置の製造方法を示す断面図である。まず、図１に示すように、半導体基板１の上面に、化学気相堆積（Chemical Vapor Deposition: CVD）法により、ｎ型のドリフト層２をエピタキシャル成長させる。
図１から図１４は、実施の形態１に係る半導体装置の製造方法を示す断面図である。まず、図１に示すように、半導体基板１の上面に、化学気相堆積（Chemical Vapor Deposition: CVD）法により、ｎ型のドリフト層２をエピタキシャル成長させる。
次に、ドリフト層２の表面にフォトレジストなどにより複数の開口を有するマスク（不図示）を形成する。このマスクを用いてドリフト層２にｐ型不純物であるＡｌをイオン注入する。その後、注入マスクを除去する。この工程により、図２に示すように、ドリフト層２の第１の領域３と第２の領域４の間にウェル領域５を形成する。Ａｌがイオン注入された互いに離間した複数の領域がそれぞれｐ型のウェル領域５となる。第１の領域３と第２の領域４は、ドリフト層２の互いに離間した表層領域であり、複数のウェル領域５の間に配置されている。
次に、フォトレジストなどによりウェル領域５の上方に開口を有する注入マスク（不図示）を形成する。このマスクを用いてウェル領域５にｎ型不純物であるＮをイオン注入する。Ｎのイオン注入深さはウェル領域５の厚さより浅くする。この工程により、図３に示すように、ウェル領域５にｎ型のソース領域６を形成する。Ｎが注入された領域のうちｎ型を示す領域がｎ型のソース領域６となる。
次に、フォトレジストなどによりウェル領域５の上方に開口を有する注入マスク（不図示）を形成する。このマスクを用いてウェル領域５の第２の領域４側の部分にｐ型不純物であるＡｌをイオン注入する。その後、注入マスクを除去する。この工程により、図４に示すように、ウェルコンタクト領域７を形成する。ウェルコンタクト領域７の不純物濃度はウェル領域５の不純物濃度より高い。これにより、後述のオーミック電極とウェルコンタクト領域７との良好な電気的接触を得ることができる。また、ｐ型不純物をイオン注入する際に半導体基板１又はドリフト層２を１５０℃以上に加熱することが望ましい。これにより、ウェルコンタクト領域７を低抵抗化することができる。
次に、熱処理装置を用いてアルゴンガスなどの不活性ガス雰囲気中で１３００〜１９００℃、３０秒〜１時間のアニールを行う。このアニールにより、イオン注入されたＮ及びＡｌを電気的に活性化させる。
次に、図５に示すように、ドリフト層２、ウェル領域５、ソース領域６、及びウェルコンタクト領域７の表面を熱酸化して、それらの上に酸化珪素であるゲート絶縁膜８を形成する。
次に、図６に示すように、ゲート絶縁膜８の上に導電性を有するポリシリコン膜を減圧ＣＶＤ法により形成し、これをパターニングする。この工程により、第１の領域３とウェル領域５及びソース領域６の第１の領域３側の部分に対向するようにゲート絶縁膜８の上にゲート電極９を形成する。
次に、ゲート絶縁膜８及びゲート電極９の上にＳｉＮ膜をプラズマＣＶＤ法により形成し、これをパターニングする。この工程により、図７に示すように、第２の領域４と対向するようにゲート絶縁膜８の上に保護膜１０を形成する。保護膜１０はウェル領域５及びウェルコンタクト領域の一部の上方にも形成されている。
次に、ゲート絶縁膜８、ゲート電極９及び保護膜１０の上に層間絶縁膜１１を減圧ＣＶＤ法により形成する。次に、図８に示すように、ゲート電極９の上に形成された層間絶縁膜１１を残しつつ、保護膜１０の上に形成された層間絶縁膜１１と、ゲート電極９と保護膜１０との間に形成された層間絶縁膜１１及びゲート絶縁膜８とをドライエッチングにより除去する。これにより、層間絶縁膜１１及びゲート絶縁膜８を貫通してウェルコンタクト領域７及びソース領域６に到達するコンタクトホールが形成される。コンタクトホール内でウェルコンタクト領域７及びソース領域６の一部が露出される。
次に、図９に示すように、スパッタ法などによるＮｉを主成分とする金属膜１２を形成する。そして、６００〜１１００℃の温度の熱処理を行なって、露出したウェル領域５及びソース領域６の炭化珪素層と金属膜１２とを反応させてシリサイドを形成する。これにより、露出したウェル領域５及びソース領域６の上に第１のオーミック電極１３を形成する。次に、図１０に示すように、シリサイド以外の金属膜１２を、硫酸、硝酸、塩酸のいずれか、又はこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。
次に、半導体基板１の下面にＮｉを主成分とする金属膜を形成して熱処理する。この工程により、図１１に示すように、半導体基板１の下面に第２のオーミック電極１４を形成する。
次に、図１２に示すように、層間絶縁膜１１をドライエッチングして露出した保護膜１０を熱リン酸等によるウェットエッチングで除去する。次に、図１３に示すように、保護膜１０下のゲート絶縁膜８をフッ酸等によるウェットエッチングで除去する。
次に、図１４に示すように、保護膜１０及びゲート絶縁膜８を除去して露出した第２の領域４の上にショットキー電極１５をスパッタ法などにより形成する。ショットキー電極１５としてＴｉ、Ｍｏ、Ｎｉなどの金属を堆積することが好ましい。次に、半導体基板１の表面にスパッタ法又は蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工する。この工程により、第１のオーミック電極１３及びショットキー電極１５に接続されたソース電極１６と、ゲート電極９に接続されたゲートパッド及びゲート配線を形成する。さらに、第２のオーミック電極１４の表面に金属膜であるドレイン電極１７を形成する。以上の工程により本実施の形態に係る半導体装置が製造される。
続いて、本実施の形態の効果を比較例１，２と比較して説明する。図１５は、比較例１に係る半導体装置の製造方法を示す断面図である。比較例１では、第２の領域４上の酸化膜をドライエッチングによって除去する。しかし、ショットキー電極を形成する第２の領域４にエッチングダメージ層１８が形成されてしまい、リーク電流が増加し、ショットキー特性が劣化するという問題がある。これに対して、本実施の形態では、第２の領域４を保護膜１０によって保護した状態でドライエッチングを行うため、ショットキー電極を形成する第２の領域４にエッチングダメージ層１８は形成されない。従って、特性劣化を防止することができる。
なお、保護膜１０は第２の領域４だけでなく、ウェル領域５及びウェルコンタクト領域７の一部も覆うように形成することが好ましい。これにより、プロセスばらつきにより保護膜１０の形成位置がずれた場合においてもショットキー電流が流れる第２の領域４の全てが保護される。
図１６及び図１７は、比較例２に係る半導体装置の製造方法を示す断面図である。図１６に示すように、ショットキー電極を形成する第２の領域４の上に酸化膜１９が形成されている。図１７に示すように、フォトレジスト２０をマスクとして用いたウェットエッチングによって酸化膜１９を除去する。しかし、製造プロセスばらつきによってフォトレジスト２０とＮｉＳｉである第１のオーミック電極１３との密着性が低下する場合がある。この界面からエッチャントが侵入してゲート酸化膜８がエッチングされ、ゲート・ソース間の短絡不良又はゲート酸化膜の特性が劣化するという問題がある。
これに対して、本実施の形態では、ゲート絶縁膜８及び層間絶縁膜１１は酸化膜であり、保護膜１０はＳｉＮである。ＳｉＮのエッチングレートは、酸化膜のエッチングレートに比べて十分小さくできる。従って、保護膜１０をエッチングする際に、層間絶縁膜１１及びゲート絶縁膜８のエッチングレートに比べて保護膜１０のエッチングレートが小さくなる。そして、熱リン酸を用いたウェットエッチングによって保護膜１０を除去する。ゲート絶縁膜８及び層間絶縁膜１１の材質である酸化膜は熱リン酸によってエッチングされないため、それらの界面からのエッチャントの侵入を防ぐことができる。なお、ゲート絶縁膜８の膜厚は層間絶縁膜１１の膜厚の１０分の１以下と薄いため、ゲート絶縁膜８のウェットエッチングの時間は短時間となる。従って、ゲート絶縁膜８のウェットエッチングの際のエッチャントの侵入は問題にならない。
実施の形態２．
図１８は、実施の形態２に係る半導体装置の製造方法を示す断面図である。実施の形態１では図６に示すようにゲート電極９を形成した後に、図８に示すように保護膜１０を形成する。これに対して、本実施の形態では、保護膜１０はポリシリコン膜であり、ゲート電極９もポリシリコン膜である。そして、ゲート電極９を形成する際のマスクパターンの変更により、ゲート電極９と保護膜１０を同時に形成する。これにより、実施の形態１よりも製造工数を低減することができる。また、水酸化テトラメチルアンモニウム等を用いたウェットエッチングにより保護膜１０を除去する。これによりポリシリコン膜のエッチングレートを酸化膜のエッチングレートに比べて十分小さくできる。ゲート絶縁膜８及び層間絶縁膜１１の材質である酸化膜は水酸化テトラメチルアンモニウムによってエッチングされないため、それらの界面からのエッチャントの侵入を防ぐことができる。その他の工程及び効果は実施の形態１と同様である。
図１８は、実施の形態２に係る半導体装置の製造方法を示す断面図である。実施の形態１では図６に示すようにゲート電極９を形成した後に、図８に示すように保護膜１０を形成する。これに対して、本実施の形態では、保護膜１０はポリシリコン膜であり、ゲート電極９もポリシリコン膜である。そして、ゲート電極９を形成する際のマスクパターンの変更により、ゲート電極９と保護膜１０を同時に形成する。これにより、実施の形態１よりも製造工数を低減することができる。また、水酸化テトラメチルアンモニウム等を用いたウェットエッチングにより保護膜１０を除去する。これによりポリシリコン膜のエッチングレートを酸化膜のエッチングレートに比べて十分小さくできる。ゲート絶縁膜８及び層間絶縁膜１１の材質である酸化膜は水酸化テトラメチルアンモニウムによってエッチングされないため、それらの界面からのエッチャントの侵入を防ぐことができる。その他の工程及び効果は実施の形態１と同様である。
なお、半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
１ 半導体基板、２ ドリフト層、３ 第１の領域、４ 第２の領域、５ ウェル領域、６ ソース領域、８ ゲート絶縁膜、９ ゲート電極、１０ 保護膜、１１ 層間絶縁膜、１３ 第１のオーミック電極、１４ 第２のオーミック電極、１５ ショットキー電極
Claims (8)
- 半導体基板の上面に第１導電型のドリフト層を形成する工程と、
前記ドリフト層の第１の領域と第２の領域の間に第２導電型のウェル領域を形成する工程と、
前記ウェル領域に第１導電型のソース領域を形成する工程と、
前記ドリフト層、前記ウェル領域及び前記ソース領域の上にゲート絶縁膜を形成する工程と、
前記第１の領域、前記ウェル領域及び前記ソース領域と対向するように前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記第２の領域と対向するように前記ゲート絶縁膜の上に保護膜を形成する工程と、
前記ゲート絶縁膜、前記ゲート電極及び前記保護膜の上に層間絶縁膜を形成する工程と、
前記ゲート電極の上に形成された前記層間絶縁膜を残しつつ、前記保護膜の上に形成された前記層間絶縁膜と、前記ゲート電極と前記保護膜との間に形成された前記層間絶縁膜及び前記ゲート絶縁膜とをドライエッチングにより除去する工程と、
前記層間絶縁膜及び前記ゲート絶縁膜をドライエッチングして露出した前記ウェル領域及び前記ソース領域の上に第１のオーミック電極を形成する工程と、
前記半導体基板の下面に第２のオーミック電極を形成する工程と、
前記層間絶縁膜をドライエッチングして露出した前記保護膜及び前記保護膜の下の前記ゲート絶縁膜を除去する工程と、
前記保護膜及び前記ゲート絶縁膜を除去して露出した前記第２の領域の上にショットキー電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記保護膜をエッチングする際に、前記層間絶縁膜及び前記ゲート絶縁膜のエッチングレートに比べて前記保護膜のエッチングレートが小さいことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜及び前記層間絶縁膜は酸化膜であり、
前記保護膜はＳｉＮであることを特徴とする請求項２に記載の半導体装置の製造方法。 - 熱リン酸を用いたウェットエッチングによって前記保護膜を除去することを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記保護膜はポリシリコン膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記保護膜と前記ゲート電極を同時に形成することを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜及び前記層間絶縁膜は酸化膜であり、
水酸化テトラメチルアンモニウムを用いたウェットエッチングによって前記保護膜を除去することを特徴とする請求項５又は６に記載の半導体装置の製造方法。 - 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。
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