JP2021086890A - 半導体装置 - Google Patents

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Abstract

【課題】高耐圧化と低オン抵抗化の両立が可能な高性能なLDMOS電界効果トランジスタを提供する。【解決手段】高耐圧LDMOS電界効果トランジスタにおいて、ドリフト領域と素子分離との間に形成された第２導電型の電界緩和層を備え、前記電界緩和層の不純物濃度は、ドレイン直下のドリフト領域の不純物濃度の１／２倍より低く、１／１０倍より高いことを特徴とする。【選択図】 図１

Description

本発明は、半導体装置の構造に係り、特に、200V以上の耐圧が要求される高耐圧LDMOS電界効果トランジスタに適用して有効な技術に関する。
ソレノイド、ファンモータなどのインダクターや、圧電素子などの容量を負荷とした駆動回路に耐圧が30V以上のLDMOS電界効果トランジスタ（Lateral Double-diffused MOSFET）が用いられている。
このLDMOS電界効果トランジスタは、耐圧を確保しながら、導通時の損失を低減するために低オン抵抗化が求められるが、耐圧とオン抵抗にはトレードオフの関係があり、一般に耐圧の増大と共にオン抵抗は増大することが知られている。
トランジスタの耐圧を維持しながら、低オン抵抗化を図る従来技術として、例えば、特許文献１の図１に示されているように、LDMOS電界効果トランジスタのゲート電極をドレイン方向に延在させ、絶縁層上にゲート電極と一体的に形成されたフィールドプレートを設けた構造がある。
この構造は、トランジスタがオフ状態において、フィールドプレートとドリフト領域の間に掛かる電圧によって、ドリフト領域を空乏化することができるため、ドリフト領域の電界を緩和でき、トランジスタの耐圧を向上することができる。この結果、ドリフト領域の不純物濃度を、例えば2.5×1015/cm3と比較的高い値とすることができ、高耐圧化と低オン抵抗化を両立することができる。
また、特許文献２の図３には、ゲート電極を延在させて形成したフィールドプレートに加えて、ゲート電極とドリフト領域上の層間絶縁膜上に形成された電極配線層で第２のフィールドプレートを形成したトランジスタ構造が示されている。
第２のフィールドプレートを設けることで、フィールドプレートをドリフト領域上により広範囲に設けることができるため、ドリフト領域の電界をより緩和することができ、特にドリフト領域が長い、オフ耐圧が200Vを越えるLDMOS電界効果トランジスタに特に有効な構造である。
特開２００５−４５０８０号公報 特表２００３−５０４８５４号公報
上記特許文献１や特許文献２に開示された先行技術においては、上述したようにフィールドプレートによるドリフト領域の電界緩和効果によって、フィールドプレートが無い場合と比べて２倍を越える高い不純物濃度のドリフト領域が形成できるものの、高い不純物濃度のドリフト領域を設けることにより、ドレインから素子分離領域に渡る領域において電界が集中し、オフ耐圧が低下するという課題がある。
図８に、従来の半導体装置の断面構造とオフ状態時の等電位線分布（ａ）、ドリフト領域３の破線Ｃ−Ｃ’切断部における電圧ポテンシャル（ｂ）、電界強度（ｃ）を示す。なお、図８ではN型のLDMOS電界効果トランジスタの例を示す。
図８（ａ）に示すように、ドレイン９からP型ボディ領域２に渡るドリフト領域３では、フィールドプレート１１ｂ，１５ｂによって電界が緩和されるのに対して、ドレイン９から素子分離のトレンチ溝６に渡るドリフト領域３では、フィールドプレートによる電界の緩和作用がないために、空乏層が広がらず、図中の点線で囲むＰＮ接合の境界部で電界が集中する。この結果、電界強度は大きくなって、臨界電界強度（シリコン（Si）の場合は約3.5×105V/cm）を越えるとアバランシェ降伏に至り、トランジスタのオフ耐圧が低下してしまう。
また、図には示していないが、ドリフト領域３の端部を素子分離（トレンチ溝）６境界部に設けた場合も、ＰＮ接合は形成されないものの、電圧は素子分離（トレンチ溝）６とドリフト領域３に電圧分担されて両方に加わる。ドリフト領域３の不純物濃度が高いと、ドレイン９と素子分離（トレンチ溝）６との間にあるドリフト領域３では空乏層が広がらす、素子分離（トレンチ溝）６との境界部のドリフト領域３で電界が集中してしまう。この結果、同様にトランジスタのオフ耐圧が低下してしまう。
図９に、ドリフト領域３の端部をドレイン９の直下に設けた場合の半導体装置の断面構造とオフ状態時の等電位線分布（ａ）、ドリフト領域３の破線Ｄ−Ｄ’切断部における電圧ポテンシャル（ｂ）、電界強度（ｃ）を示す。図９においても、N型のLDMOS電界効果トランジスタの例を示す。
ドレイン９から素子分離（トレンチ溝）６に渡る領域はP型半導体層１からなり、不純物濃度は1×1015/cm3以下と比較的小さいために、P型半導体層１に空乏層が低電界で広がって、図９（ｃ）に示すように電界強度は小さくなる。このため、この領域の電圧降下量は小さくなるが、図９（ａ）中の点線で囲むドリフト領域３とP型半導体層１の境界部における電界強度が大きくなってしまう。その結果、同様にオフ耐圧が低下してしまう。
ドリフト領域３の端部とP型半導体層１の境界部における電界集中を抑えるために、ドレイン９と素子分離（トレンチ溝）６との距離を増大する方法があるが、トランジスタのサイズが増大するため、単位面積あたりのオン抵抗が増大する問題がある。
また、絶縁膜が埋め込まれた素子分離（トレンチ溝）６の幅を例えば2μmと大きくして、素子分離（トレンチ溝）６が分担する電圧量を大きくすれば、シリコン（Si）領域に印加される電圧量は少なくなって、電界が緩和できる。しかし、素子分離（トレンチ溝）６の幅を増大すると、製造加工が難しくなり、P型半導体層１の応力増大や、トランジスタ製造コストの増大を招くといった問題がある。
そこで、本発明の目的は、前述した問題を招くことなく、高耐圧化と低オン抵抗化の両立が可能な高性能なLDMOS電界効果トランジスタを提供することにある。
上記課題を解決するために、本発明は、半導体基板の主面に形成された第１導電型のボディ領域と、前記ボディ領域の表面に形成された第２導電型のソースと、前記半導体基板の主面に形成された第２導電型のドリフト領域と、前記ドリフト領域上に形成された第２導電型のドレインと、前記ソースに接し、前記ボディ領域の一部と前記ドリフト領域の一部に跨って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ドリフト領域上に形成された第１の絶縁層と、前記ゲート電極と電気的に接続され、前記第１の絶縁層上に形成された第１のフィールドプレートと、前記ゲート電極および前記第１の絶縁層上に形成された第２の絶縁層と、第１のコンタクトを介して前記ソースと電気的に接続され、前記第２の絶縁層上に形成されたソース電極と、第２のコンタクトを介して前記ドレインと電気的に接続され、前記第２の絶縁層上に形成されたドレイン電極と、前記ソース電極と電気的に接続され、前記第２の絶縁層上に形成され、かつ、前記第１のフィールドプレートよりも前記ドレインに近接するように延在して配置された第２のフィールドプレートと、前記半導体基板の主面に形成されたトレンチ溝に絶縁膜が埋め込まれた素子分離と、前記ドリフト領域と前記素子分離との間に形成された第２導電型の電界緩和層と、を備え、前記電界緩和層の不純物濃度は、前記ドレイン直下のドリフト領域の不純物濃度の１／２倍より低く、１／１０倍より高いことを特徴とする。
また、本発明は、半導体基板の主面に形成された第１導電型のボディ領域と、前記ボディ領域の表面に形成された第２導電型のソースと、前記半導体基板の主面に形成された第２導電型のドリフト領域と、前記ドリフト領域上に形成された第２導電型のドレインと、前記ソースに接し、前記ボディ領域の一部と前記ドリフト領域の一部に跨って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ドリフト領域上に形成された第１の絶縁層と、前記ゲート電極と電気的に接続され、前記第１の絶縁層上に形成された第１のフィールドプレートと、前記ゲート電極および前記第１の絶縁層上に形成された第２の絶縁層と、第１のコンタクトを介して前記ソースと電気的に接続され、前記第２の絶縁層上に形成されたソース電極と、第２のコンタクトを介して前記ドレインと電気的に接続され、前記第２の絶縁層上に形成されたドレイン電極と、前記ソース電極と電気的に接続され、前記第２の絶縁層上に形成され、かつ、前記第１のフィールドプレートよりも前記ドレインに近接するように延在して配置された第２のフィールドプレートと、前記半導体基板の主面に形成されたトレンチ溝に絶縁膜が埋め込まれた素子分離と、前記ドリフト領域と前記素子分離との間に形成された第２導電型の電界緩和層と、を備え、前記電界緩和層は、前記半導体基板の主面に並行な方向において、互いに離間した複数の第２導電型の電界緩和島で形成されており、前記半導体基板の主面に並行な方向における前記電界緩和層の不純物濃度の平均値は、前記ドレイン直下のドリフト領域の不純物濃度の１／２倍より低く、１／１０倍より高いことを特徴とする。
本発明によれば、高耐圧化と低オン抵抗化の両立が可能な高性能なLDMOS電界効果トランジスタを実現することができる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明によって明らかにされる。
本発明の第１の実施形態に係る半導体装置の断面構造を示す図である。 図１の半導体装置の破線Ａ１−Ａ１’における基板主平面に並行な方向の不純物濃度分布（ａ）、破線Ａ２−Ａ２’及びＡ３−Ａ３’における基板主平面に垂直な方向の不純物濃度分布（ｂ）を示す図である。 Ｓｉ半導体の階段型ＰＮ接合において、不純物濃度と臨界電界に到達する空乏層幅の関係を示す図である。 図１の半導体装置のオフ状態時の等電位線分布（ａ）、破線Ａ−Ａ’における基板主平面に並行な方向の電圧ポテンシャル（ｂ）、破線Ａ−Ａ’における基板主平面に並行な方向の電界強度（ｃ）を示す図である。 本発明の第２の実施形態に係る半導体装置の断面構造（ａ）、破線Ｂ−Ｂ’における基板主平面に並行な方向の不純物濃度分布（ｂ）を示す図である。 本発明の第３の実施形態に係る半導体装置の平面構造を示す図である。 図６の半導体装置の破線Ｃ１−Ｃ１’における断面構造（ａ）、破線Ｃ２−Ｃ２’における断面構造（ｂ）を示す図である。 従来の半導体装置の断面構造とオフ状態時の等電位線分布（ａ）、破線Ｃ−Ｃ’における基板主平面に並行な方向の電圧ポテンシャル（ｂ）、破線Ｃ−Ｃ’における基板主平面に並行な方向の電界強度（ｃ）を示す図である。 従来の半導体装置の断面構造とオフ状態時の等電位線分布（ａ）、破線Ｄ−Ｄ’における基板主平面に並行な方向の電圧ポテンシャル（ｂ）、破線Ｄ−Ｄ’における基板主平面に並行な方向の電界強度（ｃ）を示す図である。
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
図１から図４を参照して、本発明の第１の実施形態の半導体装置について説明する。図１は、本実施例の半導体装置の断面構造を示す図である。
本実施例の半導体装置は、図１に示すように、半導体基板（P型半導体層）２１上の絶縁層で構成されたBOX層２２上に、P型半導体層１が形成されたSOI基板２３上に形成されている。P型半導体層１にはP型ボディ領域２、N型のドリフト領域３が形成されている。N型ドリフト領域３とP型半導体層１との間に形成されるＰＮ接合の深さ（ｔd）は0.5μm〜2.0μmに設定されている。
ドリフト領域３上には、ゲート酸化膜（絶縁膜）１０、絶縁層５、N型のドレイン９が形成されており、ゲート酸化膜（絶縁膜）１０上にはゲート電極１１ａと（ゲート）フィールドプレート１１ｂが設けられている。また、P型ボディ領域２上にはN型のソース７、及びボディ接続層８が形成されていている。ゲート酸化膜（絶縁膜）１０は、ソース７に接し、P型ボディ領域２の一部とドリフト領域３の一部に跨って形成されている。
さらに、P型半導体層１には絶縁層が埋め込まれた幅0.5μm〜1.0μmの素子分離（トレンチ溝）６が設けられ、素子分離（トレンチ溝）６とドレイン９との間にはN型の電界緩和層４が形成されている。
ここで、電界緩和層４とP型半導体層１との間に形成されるＰＮ接合の深さ（ｔｒ）は0.5μm〜2.0μmに設定されている。なお、電界緩和層４とP型半導体層１との間に形成されるＰＮ接合深さ（tｒ）と、N型ドリフト領域３とP型半導体層１との間に形成されるＰＮ接合の深さ（tｄ）は略等しくなるようにするのが好ましい。
また、P型半導体層１上には層間絶縁膜である第２の絶縁層１２が形成されており、絶縁層１２上にはソース電極１５ａとソース電極１５ａと電気的に接続された（配線）フィールドプレート１５ｂ、ドレイン電極１６が設けられている。ソース電極１５ａとソース７及びボディ接続層８はコンタクト１３により接続され、ドレイン電極１６とドレイン９はコンタクト１４により接続されており、N型LDMOS電界効果トランジスタを形成している。（配線）フィールドプレート１５ｂは、ソース電極１５ａと電気的に接続されており、第２の絶縁層１２上に形成され、なおかつ、（ゲート）フィールドプレート１１ｂよりもドレイン９に近接するように延在して配置されている。
ここで、図１に示すように、基板主平面に並行な方向におけるドレイン９と素子分離（トレンチ溝）６との距離（dｒ）は、トランジスタサイズの増大を抑えるために、基板主平面に並行な方向におけるP型ボディ領域２とドレイン９との距離（dｄ）よりも短く設定されており、好ましくは距離（dｄ）の１／２倍より短く設定されている。（dｒ＜１／２dｄ）
図２は、図１の半導体装置の破線Ａ１−Ａ１’における基板主平面に並行な方向の不純物濃度分布（ａ）、破線Ａ２−Ａ２’及びＡ３−Ａ３’における基板主平面に垂直な方向の不純物濃度分布（ｂ）をそれぞれ示す図である。
図２（ａ）に示すように、電界緩和層４の不純物濃度（Pr）は、ドレイン９直下のドリフト領域３の不純物濃度（Pd）の１/２倍より小さく、１/１０倍より大きくなるように設定されている。（１／１０Pd＜Pr＜１／２Pd）
なお、電界緩和層４の不純物濃度（Pr）と、ドリフト領域３の不純物濃度（Pd）は、図２（ｂ）に示すように、基板深さに対する不純物濃度の最大値を示している。
また、図２（ａ）では、ドリフト領域３の不純物濃度がP型ボディ領域２からドレイン９に渡り一定としているが、P型ボディ領域２からドレイン９に渡り傾斜状に増大させる場合も可能である。その場合も、電界緩和層４の不純物濃度（Pｒ）は、ドレイン９直下のドリフト領域３の不純物濃度の１/２倍より小さく、１/１０倍より大きくなるように設定する。
ここで、電界緩和層４の不純物濃度（Pr）は、その接合深さ（tｒ）に対して、2.3e16／ｔｒ(μm)[/cm3]以下に設定されている。さらに、ドリフト領域３の不純物濃度（Pｄ）は、その接合深さ（tｄ）に対して、2.3e16／ｔｄ(μm)[/cm3]以上に設定されている。
この閾値は、N型半導体層である電界緩和層４とP型半導体層１のＰＮ接合において、階段型ＰＮ接合を仮定した場合に、電解緩和層４が、Siの臨界電界強度である、約3.5×105[V/cm]を越えることなく、空乏化する条件から導き出される。すなわち、ポアソン方程式から導出される、最大電界（Emax）、空乏層幅（WD）と不純物濃度（ND）との関係は式（１）で与えられる。
Figure 2021086890
ここで、ｑは電子の電荷量、εｓiはSiの誘電率を示す。これより、最大電界が臨界電界（Ecri）となる時の空乏層幅（WD）と不純物濃度（ND）の関係は、式（２）で与えられ、図３にその関係図を示す。
Figure 2021086890
これより、εｓiとｑが定数で、Ecri＝3.5×105を代入すると、ND・WD＝2.3e16になり、接合深さ（tｒ）の電界緩和層４を臨界電界以下で空乏化させるためには、tｒがWD以下である必要があるので、tｒ≦WD＝2.3e16/NDを変形して、ND≦2.3e16/tｒとなり、その不純物濃度（Pr）は、その接合深さ（tｒ）に対して、2.3e16／tｒ(μm)[/cm3]以下に設定する必要がある。
一方、P型ボディ領域２からドレイン９までのドリフト領域３の不純物濃度（Pd）は、その接合深さ（tｄ）に対して、2.3e16／tｄ(μm)[/cm3]以上に設定することができるのは、フィールドプレートによる空乏化効果があるためである。
言い換えると、フィールドプレートによる空乏化効果が得られない電界緩和層４の不純物濃度（Pr）よりも、フィールドプレートによる空乏化効果が得られるドリフト領域３の不純物濃度（Pｄ）を大きくすることができる。
図４は、図１の半導体装置のオフ状態時の等電位線分布（ａ）、破線Ａ−Ａ’における基板主平面に並行な方向の電圧ポテンシャル（ｂ）、破線Ａ−Ａ’における基板主平面に並行な方向の電界強度（ｃ）をそれぞれ示す図である。
図４（ａ）に示すように、電界緩和層４の不純物濃度（Pr）をドリフト領域３の不純物濃度（Pｄ）の１/２倍より小さく、１/１０倍より大きくなるように最適化することで、電界緩和層４における電界集中を抑えることができる。
また、図４（ｂ），（ｃ）に示すように、電界緩和層４を設けない場合（図８，図９）と比べて、電界緩和層４における電圧降下量を大きくすることができる。この結果、ドレイン９と素子分離（トレンチ溝）６の距離（dｒ）を小さくすることができ、トランジスタのサイズを増大させることなく、高耐圧化と低オン抵抗化の両立を図ることができる。
なお、本実施例では、オフ耐圧が200V以上となるLDMOS電界効果トランジスタで多く用いられるSOI基板で説明したが、バルク基板上であってもよい。
図５を参照して、本発明の第２の実施形態の半導体装置について説明する。なお、実施例１と異なる点を中心に述べる。
図５は、本実施例の半導体装置の断面構造とオフ状態時の等電位線図（ａ）、破線Ｂ−Ｂ’における基板主平面に並行な方向の不純物濃度分布（ｂ）をそれぞれ示す図である。
図５（ａ）に示すように、電界緩和層４は実施例１と同様に、ドレイン９から素子分離（トレンチ溝）６の境界部に渡って形成されるが、互いに離間した複数のN型不純物層で構成される電界緩和島１７からなる。電界緩和島１７のそれぞれの幅と間隔は、電界緩和島１７内で空乏層が広がり、電界が集中しないように、いずれも1.0μm以下に設定される。
また、オフ状態時の等電位線は、電界緩和島１７内を横切っており、空乏層は電界緩和島１７と、その間に広がっている。この結果、電界緩和島１７の接合深さ（tｒ）に対して、電界緩和島１７の不純物濃度が、実施例１で述べた閾値の2.3e16／tｒ(μm)[/cm3]を越えた場合でも、電界緩和層４の基板主平面方向の平均不純物濃度が、閾値となる2.3e16／tｒ(μm)[/cm3]を越えなければ、実施例１と同様の効果を電界緩和層４にて得ることができる。
また、図５（ｂ）に示すように、電界緩和層４における不純物濃度の基板主平面方向の平均値は、ドレイン９直下のドリフト領域３の不純物濃度の１/２倍より小さく、１/１０倍より大きくなるように設定されている。
これにより、実施例１の半導体装置と同じように、オフ耐圧を低下させることなくドレイン９と素子分離（トレンチ溝）６の距離を小さくすることができ、高耐圧化と低オン抵抗化の両立を図ることができる。
なお、本実施例では、トランジスタ製造コストの増大を抑える目的で、ドリフト領域３と電界緩和島１７を同一のイオン注入工程で形成することを前提に、電界緩和島１７領域とドリフト領域３の不純物濃度を等しくしているが、必ずしもこれに限定されるものでは無い。上述したように、電界緩和層４における平均的な不純物濃度をドリフト領域３の不純物濃度に対して小さく好適に設計することで、耐圧低下の課題を解決することができる。
図６及び図７を参照して、本発明の第３の実施形態の半導体装置について説明する。図６は、本実施例の半導体装置の基板主平面に対して並行方向の平面構造を示す図である。図７は、図６の破線Ｃ１−Ｃ１’における断面構造（ａ）、破線Ｃ２−Ｃ２’における断面構造（ｂ）をそれぞれ示す図である。
図６に示すように、電界緩和層４は、N型LDMOS電界効果トランジスタを囲う素子分離（トレンチ溝）６に隣接して、図６の紙面の上下、左右の４方向に配置されている。
素子分離（トレンチ溝）６は、半導体基板２１の主面に並行な方向において、P型ボディ領域２、ソース７、ドリフト領域３、ドレイン９、ゲート酸化膜（絶縁膜）１０、ゲート電極１１ａ、絶縁層５、（ゲート）フィールドプレート１１ｂ、絶縁層１２、ソース電極１５ａ、ドレイン電極１６、（配線）フィールドプレート１５ｂを囲うように配置されている。
左右方向では、図７（ａ）に示すように、実施例１と同様に、ドレイン９と素子分離（トレンチ溝）６の間のP型半導体層１上にN型半導体層となる電界緩和層４が形成されている。また、上下方向（ソース７からドレイン９へ向かう方向に対して垂直な方向）では、図６に示すように、ドレイン９と素子分離（トレンチ溝）６との間にN型半導体層となる電界緩和層４が形成されている。また、図７（ｂ）に示すように、上下方向では、ドリフト領域３又はP型ボディ領域２に隣接して、N型半導体層となる電界緩和層４が形成されている。尚、図示しないが、P型ボディ領域２の上下方向を覆うようにドリフト領域３を形成してもよい。
本実施例においても、電界緩和層４における半導体装置の基板主平面に対して並行方向の不純物濃度の平均値は、ドレイン９直下のドリフト領域３の不純物濃度の１/２倍より小さく、１/１０倍よりも大きく設定されている。
本実施例では、ドレイン９と素子分離（トレンチ溝）６の間の電界緩和層４の電界集中を（図６の紙面の）上下方向においても抑えられるために、高いオフ耐圧を得ることができる。
また、電界緩和層４を設けない場合と比べて、ドレイン９と素子分離（トレンチ溝）６間との縦、横方向の距離（dｒ1、dｒ2）をいずれも小さくすることができるため、単位面積あたりのオン抵抗を低減することができる。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１…P型半導体層
２…P型ボディ領域
３…（N型）ドリフト領域
４…（N型）電界緩和層
５…絶縁層
６…素子分離（トレンチ溝）
７…ソース
８…ボディ接続層
９…ドレイン
１０…ゲート酸化膜（絶縁膜）
１１ａ…ゲート電極
１１ｂ…（ゲート）フィールドプレート
１２…絶縁層
１３…（ソース電極）コンタクト
１４…（ドレイン電極）コンタクト
１５ａ…ソース電極
１５ｂ…（配線）フィールドプレート
１６…ドレイン電極
１７…電界緩和島
２１…半導体基板（P型半導体層）
２２…BOX層（絶縁層）
２３…SOI基板

Claims (11)

  1. 半導体基板の主面に形成された第１導電型のボディ領域と、
    前記ボディ領域の表面に形成された第２導電型のソースと、
    前記半導体基板の主面に形成された第２導電型のドリフト領域と、
    前記ドリフト領域上に形成された第２導電型のドレインと、
    前記ソースに接し、前記ボディ領域の一部と前記ドリフト領域の一部に跨って形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ドリフト領域上に形成された第１の絶縁層と、
    前記ゲート電極と電気的に接続され、前記第１の絶縁層上に形成された第１のフィールドプレートと、
    前記ゲート電極および前記第１の絶縁層上に形成された第２の絶縁層と、
    第１のコンタクトを介して前記ソースと電気的に接続され、前記第２の絶縁層上に形成されたソース電極と、
    第２のコンタクトを介して前記ドレインと電気的に接続され、前記第２の絶縁層上に形成されたドレイン電極と、
    前記ソース電極と電気的に接続され、前記第２の絶縁層上に形成され、かつ、前記第１のフィールドプレートよりも前記ドレインに近接するように延在して配置された第２のフィールドプレートと、
    前記半導体基板の主面に形成されたトレンチ溝に絶縁膜が埋め込まれた素子分離と、
    前記ドリフト領域と前記素子分離との間に形成された第２導電型の電界緩和層と、を備え、
    前記電界緩和層の不純物濃度は、前記ドレイン直下のドリフト領域の不純物濃度の１／２倍より低く、１／１０倍より高いことを特徴とする半導体装置。
  2. 半導体基板の主面に形成された第１導電型のボディ領域と、
    前記ボディ領域の表面に形成された第２導電型のソースと、
    前記半導体基板の主面に形成された第２導電型のドリフト領域と、
    前記ドリフト領域上に形成された第２導電型のドレインと、
    前記ソースに接し、前記ボディ領域の一部と前記ドリフト領域の一部に跨って形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ドリフト領域上に形成された第１の絶縁層と、
    前記ゲート電極と電気的に接続され、前記第１の絶縁層上に形成された第１のフィールドプレートと、
    前記ゲート電極および前記第１の絶縁層上に形成された第２の絶縁層と、
    第１のコンタクトを介して前記ソースと電気的に接続され、前記第２の絶縁層上に形成されたソース電極と、
    第２のコンタクトを介して前記ドレインと電気的に接続され、前記第２の絶縁層上に形成されたドレイン電極と、
    前記ソース電極と電気的に接続され、前記第２の絶縁層上に形成され、かつ、前記第１のフィールドプレートよりも前記ドレインに近接するように延在して配置された第２のフィールドプレートと、
    前記半導体基板の主面に形成されたトレンチ溝に絶縁膜が埋め込まれた素子分離と、
    前記ドリフト領域と前記素子分離との間に形成された第２導電型の電界緩和層と、を備え、
    前記電界緩和層は、前記半導体基板の主面に並行な方向において、互いに離間した複数の第２導電型の電界緩和島で形成されており、前記半導体基板の主面に並行な方向における前記電界緩和層の不純物濃度の平均値は、前記ドレイン直下のドリフト領域の不純物濃度の１／２倍より低く、１／１０倍より高いことを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記ドリフト領域の前記半導体基板の深さ方向の不純物濃度の最大値は、前記ドリフト領域の接合深さtｄ(μm)に対して、2.3e16／tｄ(cm-3)以上であることを特徴とする半導体装置。
  4. 請求項１または２に記載の半導体装置において、
    前記電界緩和層の前記半導体基板の深さ方向の不純物濃度の最大値をとり、前記半導体基板の主面に並行な方向に沿って求めたその平均値は、前記電界緩和層の接合深さtｒ(μm)に対して、2.3e16/tｒ(cm-3)以下であることを特徴とする半導体装置。
  5. 請求項１または２に記載の半導体装置において、
    前記半導体基板の主面に並行な方向における前記ドレインと前記素子分離との距離は、前記半導体基板の主面に並行な方向における前記ドレインと前記ボディ領域との距離よりも短いことを特徴とする半導体装置。
  6. 請求項１または２に記載の半導体装置において、
    前記素子分離は、前記半導体基板の主面に並行な方向において、前記ボディ領域、前記ソース、前記ドリフト領域、前記ドレイン、前記ゲート絶縁膜、前記ゲート電極、前記第１の絶縁層、前記第１のフィールドプレート、前記第２の絶縁層、前記ソース電極、前記ドレイン電極、前記第２のフィールドプレートを囲うように配置され、
    前記電界緩和層は、前記ソースから前記ドレインへ向かう方向に対して垂直な方向において、前記ドレインと前記素子分離との間に形成されていることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記電界緩和層は、前記ソースから前記ドレインへ向かう方向に対して垂直な方向において、前記ドリフト領域と前記素子分離との間に形成されていることを特徴とする半導体装置。
  8. 請求項６または７に記載の半導体装置において、
    前記電界緩和層は、前記ソースから前記ドレインへ向かう方向に対して垂直な方向において、前記第１導電型のボディ領域と前記素子分離との間に形成されていることを特徴とする半導体装置。
  9. 請求項１または２に記載の半導体装置において、
    前記半導体基板は、ＳＯＩ基板であることを特徴とする半導体装置。
  10. 請求項１または２に記載の半導体装置において、
    前記ソースと前記ドレイン間の耐圧は、200V以上であることを特徴とする半導体装置。
  11. 請求項１または２に記載の半導体装置において、
    前記電界緩和層の接合深さtｒは、前記ドリフト領域の接合深さtｄと略等しいことを特徴とする半導体装置。
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