CN117673128A - 半导体器件 - Google Patents

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Abstract

本公开的各实施例涉及半导体器件。一种半导体器件，包括形成在n型半导体衬底中的沟槽、p型主体区域、n型源极区域、形成在沟槽下部的场板电极、以及形成在沟槽上部的栅极电极。栅极电位被提供给栅极电极，源极电位被提供给源极区域和主体区域，漏极电位被提供给半导体衬底。大于源极电位且小于漏极电位的电位被提供给场板电极。

Description

半导体器件
相关申请的交叉引用
于2022年9月8日提交的日本专利申请号2022-142921的公开内容，包括说明书、附图和摘要，在此整体引用并入本文。
技术领域
本发明涉及半导体器件，尤其涉及在沟槽中包括栅极电极和场板电极的半导体器件。
在包括诸如功率MOSFET(金属氧化物半导体场效应晶体管)之类的半导体元件的半导体器件中，应用了其中栅极电极嵌入在沟槽中的沟槽栅极结构。作为沟槽栅极结构的一种类型，存在分离栅极结构，其中场板电极形成在沟槽的下部并且栅极电极形成在沟槽的上部。向场板电极提供(施加)与向源极电极提供(施加)的电位相同的电位。通过该场板电极在漂移区域中扩展耗尽层，使得增加漂移区域中的浓度成为可能，并且减小漂移区域的电阻成为可能。
背景技术
公开了以下列出的技术。
[专利文献1]日本未审查专利申请公布号2019-114643。
例如，专利文献1公开了一种半导体器件，具有栅极电极和场板电极的分裂栅极结构应用于该半导体器件。
发明内容
为了减小功率MOSFET的导通电阻，已经采用了一种用于收缩单元间距和减小漂移区域和通道区域的电阻的方法。然而，由于在这种方法中需要收缩沟槽和相应的接触孔的尺寸，所以难以处理它们。此外，还担心由于这种收缩，电荷平衡(更具体地，表示电荷平衡的曲线的倾斜)可能变得陡峭(不稳定)。
当电荷平衡变得陡峭时，在漂移区域的电阻值、沟槽的宽度和用于场板电极的绝缘膜的厚度中出现变化的情况下，在源极和漏极之间的耐受电压波动很大。因此，难以确保制造余量。
本申请的主要目的是提供一种技术，该技术可以在不收缩单元间距的情况下减小导通电阻，同时确保制造余量。由此，提高了半导体器件的性能。根据本说明书中的描述和附图，其它目的和新颖特征将是显而易见的。
下面将简要描述本申请中公开的代表性实施例的概要。
根据一个实施例的半导体器件包括：第一导电类型的半导体衬底，该半导体衬底具有上表面和下表面；沟槽，形成在半导体衬底的上表面中；第二导电类型的主体区域，该第二导电类型与第一导电类型相反，主体区域被形成在半导体衬底中，以便在截面图中比沟槽的深度浅；第一导电类型的源极区域，源极区域形成在主体区域中；场板电极，在沟槽的下部处形成在沟槽内；栅极电极，在沟槽的上部处形成在沟槽内，并与场板电极电气绝缘；第一绝缘膜，在半导体衬底与场板电极之间形成在沟槽内；以及栅极绝缘膜，在半导体衬底与栅极电极之间形成在沟槽内。这里，栅极电位被提供给栅极电极，源极电位被提供给源极区域和主体区域中的每个区域，漏极电位被提供给半导体衬底，大于源极电位且小于漏极电位的第一电位被提供给场板电极，并且第一绝缘膜的厚度小于栅极绝缘膜的厚度的两倍。
根据一个实施例，可以提高半导体器件的性能。。
附图说明
图1是示出第一实施例中的半导体器件的平面图。
图2是示出第一实施例中的半导体器件的主要部分的放大平面图。
图3是示出第一实施例中的半导体器件的主要部分的放大平面图。
图4是示出第一实施例中的半导体器件的截面图。
图5是示出第一实施例中的半导体器件的截面图。
图6是示出研究示例中的半导体器件的截面图。
图7是示出本申请的发明人的模拟结果的示意图。
图8是示出本申请的发明人的模拟结果的示意图。
图9是示出本申请的发明人的模拟的测量结果的表。
图10是示出本申请的发明人的研究结果的表。
图11是示出第二实施例中的半导体器件的平面图。
图12是示出第二实施例中的半导体器件的主要部分的放大平面图。
图13是示出第二实施例中的半导体器件的主要部分的放大平面图。
图14是示出第二实施例中的半导体器件的截面图。
具体实施方式
在下文中，将参考附图详细描述实施例。注意，在用于描述实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且将省略其重复描述。此外，在以下实施例中，除非特别必要，否则原则上将不重复相同或类似部分的描述。
此外，本申请中描述的X方向、Y方向和Z方向彼此相交，并且彼此垂直。在本申请中，Z方向将被描述为某一结构的上下方向、高度方向或厚度方向。此外，在本申请中使用的诸如“平面图”或“在平面图中”的表达意味着由X方向和Y方向形成的平面被定义为“平面”，并且从Z方向观察该“平面”。
第一实施例
<半导体器件的结构>
下面将参照图1至图5描述第一实施例中的半导体器件100。半导体器件100包括作为半导体元件的具有沟槽栅极结构的MOSFET。此外，第一实施例的MOSFET形成包括栅极电极GE和场板电极FP的分离栅极结构。
图1是作为半导体器件100的半导体芯片的平面图。图2和图3是各自以放大的方式示出图1中的区域1A的平面图。图1和图2主要示出了在半导体衬底SUB上形成的布线模式。图3示出了在图2下面的结构，即，在半导体衬底SUB中形成的沟槽栅极的结构。
此外，半导体器件100包括单元区域和在平面图中围绕单元区域CR的外围区域OR。在单元区域CR中，形成诸如多个MOSFET之类的主要半导体元件。在外围区域OR中，提供栅极布线GW和场板布线FPW。在外围区域OR中，栅极布线GW电连接到栅极电极GE，并且场板布线FPW电连接到场板电极FP。
如图1所示，半导体器件100的大部分被源极电极SE覆盖。场板布线FPW在平面图中围绕源极电极SE。栅极布线GW在平面图中围绕场板布线FPW。
尽管本文未示出，但是源极电极SE、栅极布线GW和场板布线FPW覆盖有诸如聚酰亚胺膜的保护膜。上述保护膜的一部分设置有开口，并且在这些开口处暴露的源极电极SE、栅极布线GW和场板布线FPW用作源极焊盘SP、栅极焊盘GP和场板焊盘FPP。诸如导线或夹具(铜板)的外部连接构件连接到源极焊盘SP、栅极焊盘GP和场板焊盘FPP上，使得半导体器件100电连接到其它半导体芯片或布线板。
本申请的主要特征是将除了源极电位之外的电位提供给场板电极FP。因此，与现有技术不同，提供了用于向场板电极FP提供独立电位的场板布线FPW。关于此类场板电极FP的特征将在后面详细描述。
图3所示的孔CH1至CH3的位置与图2所示的孔CH1至CH3的位置一致。如图3所示，在单元区域CR和外围区域OR中，多个沟槽TR在Y方向上延伸，并且在X方向上彼此相邻。此外，在Y方向上延伸的多个沟槽TR通过在X方向上延伸的耦合部TRa彼此连通。在沟槽TR中的每个沟槽中，场板电极FP形成在该沟槽TR的下部(下部分)，栅极电极GE形成在该沟槽TR的上部(上部分)。
场板电极FP的一部分形成接触部FPa。在单元区域CR中的沟槽TR内，构成接触部FPa的场板电极FP不仅在沟槽TR的下部而且在沟槽TR的上部形成。
如图3所示，栅极电极GE和接触部FPa从半导体衬底SUB中露出。在外围区域OR中，孔CH2形成在栅极电极GE上，孔CH3形成在接触部FPa上。栅极电极GE通过孔CH2电连接到栅极布线GW。接触部FPa通过孔CH3电连接到场板布线FPW。此外，在单元区域CR中，孔CH1形成在源极区域NS和主体区域PB上。源极区域NS和主体区域PB通过孔CH1电连接到源极电极SE。
如上所提到的，多个沟槽TR通过耦合部TRa彼此连通，因此，在多个沟槽TR中形成的场板电极FP和栅极电极GE被集成并彼此传导。因此，在外围区域OR中，提供给接触部FPa的场板电位将被提供给在单元区域CR中的所有场板电极FP。
此外，在外围区域OR中的栅极电极GE在Y方向上被接触部FPa中的每个接触部FPa划分，但是接触部FPa形成在沿Y方向延伸的多个沟槽TR的一部分中，而不是形成在所有沟槽TR中。因此，在外围区域OR中提供的栅极电位将被提供给单元区域CR中的所有栅极电极GE。
注意，在单元区域CR和外围区域OR之间的边界的附近提供耦合部TRa，并且耦合部TRa将各个沟槽TR在孔CH1和孔CH3之间彼此连接。
下面将参照图4和图5描述半导体器件100的截面结构。图4是沿图2和图3中所示的线A-A和线B-B截取的截面图。图5是沿图2和图3所示的线C-C截取的截面图。
首先，参考图4中的A-A截面，将描述MOSFET的基本配置。半导体器件100包括具有上表面TS和下表面BS的半导体衬底SUB。半导体衬底SUB具有低浓度的n型漂移区域NV。这里，n型半导体衬底SUB本身构成漂移区域NV。注意，漂移区域NV可以是在通过外延生长将磷(P)引入n型硅衬底的同时生长的n型半导体层。在本申请中，将基于如下假设进行描述：由这种n型硅衬底和n型半导体层构成的堆叠体也是半导体衬底SUB。
在半导体衬底SUB的上表面TS侧，在半导体衬底SUB中形成从半导体衬底SUB的上表面TS达到预定深度的沟槽TR。在沟槽TR内，场板电极FP经由绝缘膜IF1形成在沟槽TR的下部分，并且栅极电极GE经由栅极绝缘膜GI形成在沟槽TR的上部分。
绝缘膜IF1的上表面的位置低于场板电极FP的上表面的位置。栅极绝缘膜GI形成在沟槽TR中的绝缘膜IF1上。在从绝缘膜IF1中露出的场板电极FP的上表面和侧表面上，形成绝缘膜IF2。
绝缘膜IF1形成在半导体衬底SUB和场板电极FP之间。绝缘膜IF2形成在栅极电极GE和场板电极FP之间。栅极绝缘膜GI形成在半导体衬底SUB和栅极电极GE之间。通过这些绝缘膜，半导体衬底SUB、栅极电极GE和场板电极FP彼此电绝缘。
栅极电极GE的上表面从半导体衬底SUB的上表面TS稍微后退(retreat)。栅极电极GE和场极板FP中的每一者都由例如其中引入了n型杂质的多晶硅膜制成。绝缘膜IF1、绝缘膜IF2和栅极绝缘膜GI中的每一者由例如氧化硅膜制成。
在半导体衬底SUB的上表面侧，p型主体区域PB形成在半导体衬底SUB中使得比沟槽TR浅。n型源极区域NS形成在主体区域PB中。源极区域NS的杂质浓度具有高于漂移区域NV的杂质浓度。
在半导体衬底SUB的下表面BS侧，n型漏极区域ND形成在半导体衬底SUB中。漏极区域ND具有比漂移区域NV高的杂质浓度。在半导体衬底SUB的下表面BS下，形成漏极电极DE。漏极电位将从漏极电极DE提供给漏极区域ND和半导体衬底SUB。漏极电极DE例如由单个金属膜(诸如铝膜、钛膜、镍膜、金膜或银膜或通过适当地沉积这些金属膜而形成的堆叠膜)制成。
在半导体衬底SUB的上表面TS上，形成层间绝缘膜IL以便覆盖沟槽TR。层间绝缘膜IL例如由氧化硅膜制成。注意，层间绝缘膜IL可以是薄氧化硅膜和含有磷的厚氧化硅膜的堆叠膜(PSG：磷硅酸盐玻璃膜)。
在层间绝缘层IL中，形成到达源极区域NS和主体区域PB的孔CH1。在孔CH1的底部，高浓度扩散区域PR形成在主体区域PB中。高浓度扩散区域PR具有比主体区域PB高的杂质浓度。
如图4中的A-A截面所示，在单元区域CR中，源极电极SE形成在层间绝缘膜IL上。源极电极SE被嵌入在孔CH1中。此外，源极电极SE电连接到源极区域NS、主体区域PB和高浓度扩散区域PR，并向这些区域提供源极电位。
如图4和图5中的B-B截面所示，场板电极FP的一部分构成场板电极FP的接触部FPa。与除接触部FPa以外的场板电极FP接触的绝缘膜IF1的上表面的位置低于与接触部FPa接触的绝缘膜IF1的上表面的位置。此外，接触部FPa的上表面的位置高于半导体衬底SUB的上表面TS的位置。注意，接触部FPa的上表面的位置在高度上可以低于或等于半导体衬底SUB的上表面TS的位置。
在外围区域OR中，到达栅极电极GE的孔CH2和到达接触部FPa的孔CH3形成在层间绝缘膜IL中。在外围区域OR中，场板布线FPW和栅极布线GW形成在层间绝缘膜IL上。栅极布线GW嵌入在孔CH2中，电连接到栅极电极GE，并且向栅极电极GE提供栅极电位。场板布线FPW嵌入在孔CH3中，电连接到接触部FPa，并且向场板电极FP提供场板电位。
源极电极SE、栅极布线GW和场板布线FPW中的每一个，例如由阻隔金属膜和形成在阻隔金属膜上的导电膜制成。阻隔金属膜例如是氮化钛膜，导电膜例如是铝膜。
注意，源极电极SE、栅极布线GW和场板布线FPW中的每一者可以由插头层和布线层制成，插头层填充孔CH1至CH3中的每一个孔的内部，布线层形成在层间绝缘膜IL上。在这种情况下，布线层由上述阻隔金属膜和导电膜制成。插头层例如由阻隔金属膜(诸如氮化钛膜)和导电膜(诸如钨膜)的堆叠膜制成。
<第一实施例的研究示例和主要特征>
图6是本申请的发明人基于专利文献1等研究的研究示例中的半导体器件的截面图。如图6所示，在研究示例中，与第一实施例的绝缘膜IF1相比，绝缘膜IF0的厚度充分大于栅极绝缘膜GI的厚度。此外，在研究示例中，没有设置场板布线FPW，并且场板电极FP电连接到源极电极SE。因此，源极电位被提供给研究示例的场板电极FP。
参照图7至图10，下面将描述第一实施例的主要特征，同时将研究示例和第一实施例彼此进行比较。
图7示出了关于研究示例和第一实施例的MOSFET的在关断操作时的电位分布。图8示出了关于研究示例和第一实施例的MOSFET的在导通操作时的电位路径。图9是提供关于研究示例和第一实施例的击穿电压BVdss和导通电阻的测量结果的总结的表。
这里，提供给第一实施例的场板电极FP的电位Vfp的值为10V。栅极绝缘膜GI和绝缘膜IF2中的每一者的厚度在研究示例和第一实施例中彼此相同，并且例如是(埃)。此外，第一实施例的绝缘膜IF1的厚度基本上与栅极绝缘膜GI的厚度相同，并且例如是(埃)。这就是说，绝缘膜IF1的厚度小于栅极绝缘膜GI的厚度的两倍。同时，研究示例的绝缘膜IF0的厚度例如是/>(埃)。这就是说，绝缘膜IF0的厚度比栅极绝缘膜GI的厚度的两倍大。
此外，下面将基于以下假设给出描述：从栅极布线GW提供给栅极GE的电位是栅极电位Vg，从源极电极SE提供给源极区域NS的电位是源极电位Vs，从漏极电极DE提供给漏极区域ND的电位是漏极电位Vd，并且从场板布线FPW提供给场板电极FP的电位是电位Vfp。注意，在本实施例中，例如，栅极电位Vg是4.5V，源极电位Vs是0V，漏极电位Vd是25V。然而，上述各个电位值中的任何电位值仅仅是示例，例如，源极电位Vs可以是不同于0V的值。
如图7所示，在第一实施例中，在关断操作时的电位Vfp的值(电位值)大于源极电位Vs的值(电位值)。这就是说，在关断操作时的电位Vfp的值不同于源极电位Vs的值。更具体地，在关断操作时的电位Vfp的值大于源极电位Vs的值，并且小于漏极电位Vd的值。因此，与研究示例(电位Vs＝0V，电位Vfp＝0V)相比，在漏极电极DE与场板电极FP之间的电位差减小，并且在场板电极FP的底部的附近的电场强度减小。因此，即使绝缘膜IF1变薄，雪崩击穿电压也被维持，并且在漏极电极DE和源极电极SE之间的耐受电压也被维持。
如图8所示，在第一实施例中，与研究示例相比，电流沿沟槽TR的侧表面和底表面趋向于容易流动。在研究示例中，由于在导通操作时的电位Vfp的值与源极电位Vs的值相同，因此在半导体衬底SUB和绝缘膜IF1之间的界面处的载流子(电子)浓度等于其它漂移区域NV中的载流子(电子)浓度。因此，电流路径相对均匀地展开。
同时，在第一实施例中，在导通操作时的电位Vfp的值大于源极电位Vs的值。这就是说，在导通操作时的电位Vfp的值不同于源极电位Vs的值。更具体地，在导通操作时的电位Vfp的值大于源极电位Vs的值，并且小于漏极电位Vd的值。因此，载流子(电子)积累在半导体衬底SUB和绝缘膜IF1之间的界面处。因此，电流路径集中到沟槽TR的侧表面和底表面的附近。因此，漂移电阻减小，并且可以实现导通电阻的减小。特别地，随着绝缘膜IF1的厚度减小更多，载流子更可能积累在上述界面处，并且因此，可以实现导通电阻的进一步减小。
此外，由于可以减小绝缘膜IF1的厚度，所以减小沟槽TR的宽度成为可能。在这种情况下，由于可以增加在各个沟槽TR之间的漂移区域NV的宽度，所以可以实现导通电阻的进一步减小。
如图9所示，在研究示例和第一实施例之间的击穿电压BVdss没有变化。这就是说，由于在第一实施例中雪崩击穿电压被维持，所以可以维持半导体器件100的可靠性。此外，在第一实施例中，与研究示例相比，导通电阻降低了25％。因此，根据第一实施例，可以提高半导体器件100的性能，同时确保制造余量并保持半导体器件100的可靠性，而不收缩单元间距。
图10是提供当电位Vfp的值改变时绝缘膜IF1的最佳厚度的研究结果的总结的表。
随着电位Vfp的值增加更多，在漏极电极DE和场板电极FP之间的电位差减小。因此，即使绝缘膜IF1变薄，也保持雪崩击穿电压。例如，当电位Vfp为5V时，可以使绝缘膜IF1的厚度大于栅极绝缘膜GI的厚度，并且可以设置到例如(埃)。当电位Vfp为10V时，可以使绝缘膜IF1的厚度基本上与栅极绝缘膜GI的厚度相同，并且也可以设置到例如/>(埃)。当电位Vfp为15V时，可以使绝缘膜IF1的厚度小于栅极绝缘膜GI的厚度，并且也可以设置到例如/>(埃)。注意，本文描述的各个值仅仅是示例，并且可以任意地改变，除非脱离稍后描述的条件的范围。
即，如果电位Vfp的值是接近栅极电位Vg的值，则可以将绝缘膜IF1的厚度设置为大，而如果电位Vfp的值是接近漏极电位Vd的值，则可以将绝缘膜IF1的厚度设置为小。换句话说，当电位Vfp的值比栅极电位Vg的值更接近漏极电位Vd的值时，则将绝缘膜IF1的厚度设置为大于栅极绝缘膜GI的厚度是优选的。此外，当电位Vfp的值比漏极电位Vd的值更接近栅极电位Vg的值时，则将绝缘膜IF1的厚度设置为小于栅极绝缘膜GI的厚度是优选的。
注意，对绝缘膜IF1b的影响程度在关断操作的时间和导通操作的时间之间是不同的。即，取决于绝缘膜IF1的厚度和要施加的电位Vfp的值，也担心在导通操作时绝缘膜IF1可能会被破坏。因此，虽然作为电位Vfp的值更接近漏极电位Vd而不是栅极电位Vg的情况的示例，已经描述了电位Vfp的值是15V的情况，但是电位Vfp的值可以是，例如12.5V。此外，虽然作为绝缘膜IF1的厚度被设置为小于栅极绝缘膜GI的厚度的情况的示例，已经描述了绝缘膜IF1的厚度为(埃)的情况，但是绝缘膜IF1的厚度可以是，例如/>(埃)。
此外，还可以使电位Vfp可变，并且可以使在MOSFET的关断操作时的电位Vfp的值与在MOSFET的导通操作时的电位Vfp的值不同。例如，在关断操作时将电位Vfp设置到20V并且在导通操作时将电位Vfp设置到15V的这种规范也是可能的。在使电位Vfp可变的这种操作中，根据绝缘膜IF1的厚度可以优化在雪崩击穿电压和导通电阻之间的平衡。
第二实施例
下面将参照图11至图14描述第二实施例中的半导体器件。注意，在以下的说明中，主要说明与第一实施例的不同，省略与第一实施例重合的点的说明。
图11是在第二实施例中的半导体器件100的半导体芯片的平面图。图12和图13是各自以放大的方式示出图11中的区域2A的主要部分的平面图。图13示出了在图12的结构下方的结构，并且示出了形成在半导体衬底SUB中的沟槽栅极的结构。图14是沿图12和图13所示的线D-D截取的截面图。
在第二实施例中，场板布线FPW和栅极布线GW的形成位置与第一实施例中的形成位置不同。如图11和图12所示，在平面图中，栅极布线GW围绕源极电极SE。在平面图中，场板布线FPW围绕栅极布线GW。
在第一实施例中，多个沟槽TR通过耦合部TRa彼此连通，但是在第二实施例中没有提供耦合部TRa，并且如图13所示，多个沟槽TR在X方向上彼此分离。
因此，如果如第一实施例那样将栅极布线GW放置在场板布线FPW的外围侧上，则外围区域OR中的栅极电极GE在Y方向上被接触部FPa划分。因此，即使栅极布线GW通过孔CH2连接到外围区域OR中的栅极电极GE，向单元区域CR中的栅极电极GE提供栅极电位Vg也变得不可能。
如图13和图14所示，在第二实施例中，场板布线FPW被设置在栅极布线GW的外围侧上，并且在沟槽TR的端部的附近提供接触部FPa。栅极布线GW通过孔CH2连接到外围区域OR中的栅极电极GE，从而可以将栅极电位Vg提供给在单元区域CR中的栅极电极GE。此外，场板布线FPW通过孔CH3连接到接触部FPa，从而可以将场板电位Vfp提供给在单元区域CR中的场板电极FP。
如上描述，即使多个沟槽TR具有如第二实施例中那样的平面布置，场板电位Vfp也可以如第一实施例中那样独立于源极电位Vs、栅极电位Vg和漏极电位Vd而被单独地控制。因此，在第二实施例中也可以获得与第一实施例类似的效果。
在上文中，已经基于实施例具体描述了本发明。然而，本发明不限于这些实施例，并且可以在不脱离其要点的范围内以多种方式进行修改。

Claims (8)

1.一种半导体器件，包括：
第一导电类型的半导体衬底，所述半导体衬底具有上表面和下表面；
沟槽，形成在所述半导体衬底的所述上表面中；
第二导电类型的主体区域，所述第二导电类型与所述第一导电类型相反，所述主体区域被形成在所述半导体衬底中，以便在截面图中比所述沟槽的深度浅；
所述第一导电类型的源极区域，所述源极区域形成在所述主体区域中；
场板电极，在所述沟槽的下部处形成在所述沟槽内；
栅极电极，在所述沟槽的上部处形成在所述沟槽内，并与所述场板电极电绝缘；
第一绝缘膜，在所述半导体衬底与所述场板电极之间形成在所述沟槽内；以及
栅极绝缘膜，在所述半导体衬底与所述栅极电极之间形成在所述沟槽内，
其中栅极电位被提供给所述栅极电极，
其中源极电位被提供给所述源极区域和所述主体区域中的每一者，
其中漏极电位被提供给所述半导体衬底，
其中将大于所述源极电位并且小于所述漏极电位的第一电位提供给所述场板电极，以及
其中所述第一绝缘膜的厚度小于所述栅极绝缘膜的厚度的两倍。
2.根据权利要求1所述的半导体器件，
其中所述第一电位比所述漏极电位更接近所述栅极电位，并且
其中所述第一绝缘膜的所述厚度大于所述栅极绝缘膜的所述厚度。
3.根据权利要求1所述的半导体器件，
其中所述第一电位比所述栅极电位更接近所述漏极电位，并且
其中所述第一绝缘膜的厚度小于所述栅极绝缘膜的厚度。
4.根据权利要求1所述的半导体器件，包括MOSFET，所述MOSFET包括所述半导体衬底、所述沟槽、所述栅极绝缘膜、所述栅极电极、所述第一绝缘膜、所述场板电极、所述主体区域和所述源极区域，
其中在所述MOSFET的关断操作时要被提供给所述场板电极的所述第一电位，不同于在所述MOSFET的导通操作时要被提供给所述场板电极的所述第一电位。
5.根据权利要求1所述的半导体器件，还包括：
层间绝缘膜，形成在所述半导体衬底的所述上表面上以覆盖所述沟槽；
源极电极，形成在所述层间绝缘膜上；
场板布线，形成在所述层间绝缘膜上以在平面图中围绕所述源极电极；
栅极布线，形成在所述层间绝缘膜上以在平面图中围绕所述场板布线；以及
漏极电极，形成在所述半导体衬底的所述下表面上，
其中在所述沟槽内，所述场板电极的一部分不仅形成在所述沟槽的下部，而且形成在所述沟槽的上部，并构成所述场板电极的接触部，
其中在所述层间绝缘膜中形成到达所述源极区域和所述主体区域的第一孔、到达所述栅极电极的第二孔和到达所述接触部的第三孔，
其中所述源极电极被嵌入在所述第一孔中，电连接到所述源极区域和所述主体区域，并且向所述源极区域和所述主体区域提供所述源极电位，
其中所述栅极布线被嵌入在所述第二孔中，电连接到所述栅极电极，并且向所述栅极电极提供所述栅极电位，
其中所述场板布线被嵌入在所述第三孔中，电连接到所述场板电极，并且向所述场板电极提供所述第一电位，以及
其中所述漏极电极向所述半导体衬底提供所述漏极电位。
6.根据权利要求5所述的半导体器件，
其中包括所述沟槽的多个沟槽形成在所述半导体衬底中，
其中所述多个沟槽各自在平面图中的第一方向上延伸，并且通过在平面图中在垂直于所述第一方向的第二方向上延伸的耦合部彼此连通，并且
其中所述接触部形成在沿所述第一方向延伸的所述多个沟槽的一部分中。
7.根据权利要求1所述的半导体器件，还包括：
层间绝缘膜，形成在所述半导体衬底的所述上表面上以覆盖所述沟槽；
源极电极，形成在所述层间绝缘膜上；
栅极布线，形成在所述层间绝缘膜上以在平面图中围绕所述源极电极；
场板布线，形成在所述层间绝缘膜上以在平面图中围绕所述栅极布线；以及
漏极电极，形成在所述半导体衬底的所述下表面上，
其中在所述沟槽内，所述场板电极的一部分不仅形成在所述沟槽的所述下部，而且形成在所述沟槽的所述上部，并且构成所述场板电极的接触部，
其中在所述层间绝缘膜中形成到达所述源极区域和所述主体区域的第一孔、到达所述栅极电极的第二孔和到达所述接触部的第三孔，
其中所述源极电极被嵌入在所述第一孔中，电连接到所述源极区域和所述主体区域，并且向所述源极区域和所述主体区域提供所述源极电位，
其中所述栅极布线被嵌入在所述第二孔中，电连接到所述栅极电极，并且向所述栅极电极提供所述栅极电位，
其中所述场板布线被嵌入在所述第三孔中，电连接到所述场板电极，并且向所述场板电极提供所述第一电位，以及
其中所述漏极电极向所述半导体衬底提供所述漏极电位。
8.根据权利要求7所述的半导体器件，
其中包括所述沟槽的多个沟槽形成在所述半导体衬底中，以及
其中所述多个沟槽各自在平面图中的第一方向上延伸，并且在平面图中在垂直于所述第一方向的第二方向上彼此分离。
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