JP2021074135A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2021074135A5 JP2021074135A5 JP2019201913A JP2019201913A JP2021074135A5 JP 2021074135 A5 JP2021074135 A5 JP 2021074135A5 JP 2019201913 A JP2019201913 A JP 2019201913A JP 2019201913 A JP2019201913 A JP 2019201913A JP 2021074135 A5 JP2021074135 A5 JP 2021074135A5
- Authority
- JP
- Japan
- Prior art keywords
- control unit
- chip select
- main control
- input
- buffer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims description 2
- 101700036381 RPA2 Proteins 0.000 description 2
- 101700020010 RPA1 Proteins 0.000 description 1
Description
従来、中継基板を介して主制御基板を試験装置に接続可能な遊技機が特許文献1に提案されている(例えば、特許文献1参照)。
上述したような従来の遊技機のように、遊技機と試験装置とを接続する場合、中継基板を介して接続するのが一般的だが、遊技性等の遊技機の仕様に応じた中継基板を用意する必要がある。
本発明は、遊技機の仕様が変わったとしても、中継基板を変更することなく、また、最低限の変更により試験装置と接続することが可能な遊技機を提供することを目的とする。
本発明に係る遊技機は、
主制御部(主制御回路6100)と、
前記主制御部に接続された払出制御部(払出・発射制御回路6300)と、
前記主制御部又は前記払出制御部に接続された複数の入出力装置(各種スイッチ類、各種ソレノイド類等)と、を備え、
前記主制御部及び前記払出制御部は、接続中継部(試験中継端子板7001)を介して試験装置に接続可能であり、
前記接続中継部は、
前記主制御部から出力される試験信号の一部がデータライン及びチップセレクトラインを介して複数のバッファ回路(試験中継端子板7001のBUF1、2)に入力し、
前記チップセレクトラインにより前記バッファ回路の第1バッファ回路(試験中継端子板7001のBUF2)に入力された試験信号によって複数のゲート回路(試験中継端子板7001のGATE1〜6)の中からゲート回路を選択し、
前記データラインを介して前記バッファ回路の第2バッファ回路(試験中継端子板7001のBUF1)に試験信号を入力させ、
前記第1バッファ回路から出力されたチップセレクト信号により選択されたゲート回路から前記試験装置に試験信号を出力させ、
前記チップセレクトラインは、前記主制御部のアドレスバスの一部と、チップセレクト端子から構成され、
前記接続中継部は、前記チップセレクトラインから入力された制御信号により、複数の前記ゲート回路から試験信号を出力するゲート回路を選択するためのチップセレクタ(チップセレクタCS)を有し、
前記データライン及び前記チップセレクトラインは、前記主制御部の外部バスインタフェースに接続され、
前記データラインは、前記外部バスインタフェースのデータラインに接続され、
前記チップセレクトラインは、前記外部バスインタフェースのアドレスラインに接続されることが可能であり、
前記第2バッファ回路は、複数の入力端子(A1〜A8)を有し、
前記第2バッファ回路の入力端子には、フィルタ回路(フィルタRC)が接続され、
前記第2バッファ回路の入力端子に接続された前記フィルタ回路は、抵抗素子(抵抗Rf)と3端子コンデンサ(Cf)により構成されている
構成を有している。
主制御部(主制御回路6100)と、
前記主制御部に接続された払出制御部(払出・発射制御回路6300)と、
前記主制御部又は前記払出制御部に接続された複数の入出力装置(各種スイッチ類、各種ソレノイド類等)と、を備え、
前記主制御部及び前記払出制御部は、接続中継部(試験中継端子板7001)を介して試験装置に接続可能であり、
前記接続中継部は、
前記主制御部から出力される試験信号の一部がデータライン及びチップセレクトラインを介して複数のバッファ回路(試験中継端子板7001のBUF1、2)に入力し、
前記チップセレクトラインにより前記バッファ回路の第1バッファ回路(試験中継端子板7001のBUF2)に入力された試験信号によって複数のゲート回路(試験中継端子板7001のGATE1〜6)の中からゲート回路を選択し、
前記データラインを介して前記バッファ回路の第2バッファ回路(試験中継端子板7001のBUF1)に試験信号を入力させ、
前記第1バッファ回路から出力されたチップセレクト信号により選択されたゲート回路から前記試験装置に試験信号を出力させ、
前記チップセレクトラインは、前記主制御部のアドレスバスの一部と、チップセレクト端子から構成され、
前記接続中継部は、前記チップセレクトラインから入力された制御信号により、複数の前記ゲート回路から試験信号を出力するゲート回路を選択するためのチップセレクタ(チップセレクタCS)を有し、
前記データライン及び前記チップセレクトラインは、前記主制御部の外部バスインタフェースに接続され、
前記データラインは、前記外部バスインタフェースのデータラインに接続され、
前記チップセレクトラインは、前記外部バスインタフェースのアドレスラインに接続されることが可能であり、
前記第2バッファ回路は、複数の入力端子(A1〜A8)を有し、
前記第2バッファ回路の入力端子には、フィルタ回路(フィルタRC)が接続され、
前記第2バッファ回路の入力端子に接続された前記フィルタ回路は、抵抗素子(抵抗Rf)と3端子コンデンサ(Cf)により構成されている
構成を有している。
本発明は、遊技機の仕様が変わったとしても、中継基板を変更することなく、また、最低限の変更により試験装置と接続することが可能な遊技機を提供することができる。
Claims (1)
- 主制御部と、
前記主制御部に接続された払出制御部と、
前記主制御部又は前記払出制御部に接続された複数の入出力装置と、を備え、
前記主制御部及び前記払出制御部は、接続中継部を介して試験装置に接続可能であり、
前記接続中継部は、
前記主制御部から出力される試験信号の一部がデータライン及びチップセレクトラインを介して複数のバッファ回路に入力し、
前記チップセレクトラインにより前記バッファ回路の第1バッファ回路に入力された試験信号によって複数のゲート回路の中からゲート回路を選択し、
前記データラインを介して前記バッファ回路の第2バッファ回路に試験信号を入力させ、
前記第1バッファ回路から出力されたチップセレクト信号により選択されたゲート回路から前記試験装置に試験信号を出力させ、
前記チップセレクトラインは、前記主制御部のアドレスバスの一部と、チップセレクト端子から構成され、
前記接続中継部は、前記チップセレクトラインから入力された制御信号により、複数の前記ゲート回路から試験信号を出力するゲート回路を選択するためのチップセレクタを有し、
前記データライン及び前記チップセレクトラインは、前記主制御部の外部バスインタフェースに接続され、
前記データラインは、前記外部バスインタフェースのデータラインに接続され、
前記チップセレクトラインは、前記外部バスインタフェースのアドレスラインに接続されることが可能であり、
前記第2バッファ回路は、複数の入力端子を有し、
前記第2バッファ回路の入力端子には、フィルタ回路が接続され、
前記第2バッファ回路の入力端子に接続された前記フィルタ回路は、抵抗素子と3端子コンデンサにより構成されている
ことを特徴とする遊技機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019201913A JP7217957B2 (ja) | 2019-11-07 | 2019-11-07 | 遊技機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019201913A JP7217957B2 (ja) | 2019-11-07 | 2019-11-07 | 遊技機 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2021074135A JP2021074135A (ja) | 2021-05-20 |
JP2021074135A5 true JP2021074135A5 (ja) | 2021-11-11 |
JP7217957B2 JP7217957B2 (ja) | 2023-02-06 |
Family
ID=75899338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019201913A Active JP7217957B2 (ja) | 2019-11-07 | 2019-11-07 | 遊技機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7217957B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7217956B2 (ja) * | 2019-11-07 | 2023-02-06 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0548367A (ja) * | 1991-08-15 | 1993-02-26 | Konica Corp | 不要輻射防止装置 |
JP2001161917A (ja) * | 1999-12-03 | 2001-06-19 | Sankyo Kk | 弾球遊技機 |
JP2001293218A (ja) * | 2000-04-12 | 2001-10-23 | Sankyo Kk | 遊技機 |
JP4465568B2 (ja) * | 2000-09-18 | 2010-05-19 | 株式会社大一商会 | 遊技機 |
JP2003144630A (ja) * | 2001-11-15 | 2003-05-20 | Sankyo Kk | 遊技機 |
JP2004159933A (ja) * | 2002-11-13 | 2004-06-10 | Sankyo Kk | 遊技機 |
JP4666949B2 (ja) * | 2004-05-19 | 2011-04-06 | 株式会社平和 | 遊技機 |
JP2006141459A (ja) * | 2004-11-16 | 2006-06-08 | Sanyo Product Co Ltd | 遊技機試験用システム |
JP2006141460A (ja) * | 2004-11-16 | 2006-06-08 | Sanyo Product Co Ltd | 遊技機 |
JP6157072B2 (ja) * | 2012-07-20 | 2017-07-05 | 株式会社大一商会 | 遊技機 |
JP6192514B2 (ja) * | 2013-05-16 | 2017-09-06 | 株式会社ソフイア | 遊技機 |
JP2016152849A (ja) * | 2015-02-20 | 2016-08-25 | 株式会社ソフイア | 遊技機 |
JP6879505B2 (ja) * | 2017-04-07 | 2021-06-02 | 株式会社ジャパン・アイディー | デバッグシステム |
JP7030760B2 (ja) * | 2019-11-07 | 2022-03-07 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
JP7217956B2 (ja) * | 2019-11-07 | 2023-02-06 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
-
2019
- 2019-11-07 JP JP2019201913A patent/JP7217957B2/ja active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2021074118A5 (ja) | ||
JP2021074143A5 (ja) | ||
JP2021074119A5 (ja) | ||
JP2021074141A5 (ja) | ||
JP2021074142A5 (ja) | ||
JP2021074137A5 (ja) | ||
JP2021074120A5 (ja) | ||
JP2021074136A5 (ja) | ||
JP2021074128A5 (ja) | ||
JP2021074135A5 (ja) | ||
JP2021074130A5 (ja) | ||
JP2021074132A5 (ja) | ||
CN106844266B (zh) | 一种硬件地址编址电路及其制作、使用方法 | |
JP2021074134A5 (ja) | ||
JP2021074129A5 (ja) | ||
JP2021074131A5 (ja) | ||
US6690220B2 (en) | Reset circuit of semiconductor circuit | |
WO2017074315A1 (en) | Detection of device connection | |
JP2021074140A5 (ja) | ||
JP2021074144A5 (ja) | ||
JP2021074133A5 (ja) | ||
JP2007094603A (ja) | プログラマブルデバイス制御装置およびプログラマブルデバイス制御方法 | |
JP2021074139A5 (ja) | ||
US20140239971A1 (en) | Debugging circuit and circuit board using same | |
JP2021074146A5 (ja) |