JP2021051143A - レベル電圧生成回路、データドライバ及び表示装置 - Google Patents

レベル電圧生成回路、データドライバ及び表示装置 Download PDF

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Abstract

【課題】データドライバＩＣ間の出力電圧にばらつきを抑制し、ムラのない表示を行うことが可能な表示装置を提供する。【解決手段】Ｎ個の入力電圧を各々が増幅して出力する出力端を有するＮ個の差動増幅器と、Ｎ個の差動増幅器の出力端の各々に接続されたＮ個の電圧供給点とＭ個のレベル電圧を出力するＭ個の電圧出力点とを有するラダー抵抗と、を備える。Ｍ個の電圧出力点は、増幅器の入力側の容量性負荷に接続され、Ｎ個のうちの少なくとも一の差動増幅器は、入力対と、Ｎ個の電圧供給点のうちの一の電圧供給点に接続される出力端を有する。入力対の一方にＮ個の入力電圧のうちの一の入力電圧を受け、入力対の他方が、Ｍ個の電圧出力点のうち、一の電圧供給点の電圧に最も近いレベル電圧を出力する一の電圧出力点に接続され、且つ一の電圧供給点と一の電圧出力点はラダー抵抗上の互いに異なる位置に設置されている。【選択図】図４Ａ

Description

本発明は、レベル電圧生成回路、データドライバ及び表示装置に関する。
近年、液晶や有機ＥＬ（Electro Luminescence）等の表示デバイスからなる表示装置の駆動方式として、アクティブマトリクス駆動方式が採用されている。アクティブマトリクス駆動方式の表示装置では、表示パネルは画素部及び画素スイッチをマトリクス状に配置した半導体基板（例えば、カラー４Ｋパネルの場合、３８４０×ＲＧＢ画素列×２１６０画素行）で構成されている。ゲート信号により画素スイッチのオンオフを制御し、画素スイッチがオンになるときに映像データ信号に対応した階調電圧信号を画素部に供給して、各画素部の輝度を制御することにより、表示が行われる。画素スイッチへのゲート信号の供給は、ゲートドライバにより走査線を介して行われる。また、画素部への階調電圧信号の供給は、データドライバによりデータ線を介して行われる。ゲートドライバが少なくとも２値のゲート信号を供給するのに対し、データドライバは、階調電圧に応じた多値レベルの階調電圧信号を供給する。
アクティブマトリクス駆動方式の表示装置では、多階調化、高精細化及び高画質化のニーズから、データドライバから出力される階調電圧（以下、出力電圧とも称する）の高精度化が求められている。特に、データドライバとして複数のデータドライバＩＣ（Integrated Circuit）を用いる表示パネルでは、データドライバＩＣ間の出力電圧のばらつきが、表示むらを引き起こす原因となる。データドライバＩＣ間の出力電圧のばらつきは、例えば５ｍＶ以下となることが要求される。データドライバＩＣ間の出力電圧のばらつきは、主に各データドライバＩＣ内のレベル電圧生成回路の電圧精度に起因する。
レベル電圧生成回路は、データドライバＩＣに内蔵され、ガンマ電圧／階調電圧生成回路に含まれる。ガンマ電圧／階調電圧生成回路は、ガンマ基準電圧から複数のガンマ電圧を生成するレベル電圧生成回路と、複数のガンマ電圧から階調電圧に対応する電圧を生成するレベル電圧生成回路を備える。ガンマ電圧／階調電圧生成回路で生成された階調電圧信号は、Ｄ／Ａ（Digital/Analog）変換部に供給される。Ｄ／Ａ変換部は、データドライバＩＣの出力毎に設けられた複数のデコーダ及び出力アンプと、から構成される。ガンマ電圧／階調電圧生成回路で生成された複数のレベル電圧は、複数のデコーダの各々に共通に供給される。各デコーダは、データドライバＩＣの外部から入力される映像デジタル信号に応じて、複数のレベル電圧の中から１又は所定数のレベル電圧を選択し、対応する出力アンプに供給する。各出力アンプは、デコーダで選択されたレベル電圧を演算増幅した階調電圧信号を出力する。
ガンマ電圧／階調電圧生成回路には、例えばガンマ基準電圧の供給をそれぞれ受ける一対のアンプが設けられており、当該一対のアンプの各々はガンマ基準電圧を電流増幅して第１のラダー抵抗の両端に供給する。第１のラダー抵抗からは、ガンマ基準電圧を分圧した複数レベルのガンマ電圧が出力される。ガンマデコーダは、外部入力されたガンマ調整デジタル信号に基づいて第１のラダー抵抗の出力電圧からガンマ電圧を選択し、複数のアンプに供給する。当該複数のアンプは、ガンマデコーダにより選択されたガンマ電圧を電流増幅して第２のラダー抵抗に供給する。第２のラダー抵抗からは、ガンマ電圧を分圧した複数のレベル電圧が階調電圧に対応する電圧として出力される。
図１１Ａは、ガンマ電圧／階調電圧生成回路における、ガンマ基準電圧の第１のラダー抵抗又は第２のラダー抵抗への供給部分の一例を模式的に示す平面図である。なお、ここではラダー抵抗の一端側のみを示している。また、図１１Ｂは、図１１ＡにおけるＡＡ線に沿った断面図である。
ラダー抵抗は、抵抗層５２、複数のメタル配線及びコンタクト（図１１Ａでは、メタル配線ｍ０、ｍ１及びｍ２、コンタクトｃｎ０、ｃｎ１及びｃｎ２）から構成されている。抵抗層５２は、例えば半導体基板や絶縁性基板等の基板上に薄膜を形成することにより構成されている。メタル配線ｍ０は、コンタクトｃｎ０を介して抵抗層５２に接続されている。メタル配線ｍ１は、コンタクトｃｎ１を介して抵抗層５２に接続されている。メタル配線ｍ２は、コンタクトｃｎ２を介して抵抗層５２に接続されている。
ラダー抵抗は、予め作成された抵抗設計値及び抵抗層５２のシート抵抗に基づく寸法で電圧設計値に応じた電圧が取り出されるように、抵抗層５２、メタル配線ｍ０、ｍ１及びｍ２、コンタクトｃｎ０、ｃｎ１及びｃｎ２がレイアウトされている。例えば、抵抗設計値Ｒ０、Ｒ１により分圧した抵抗層５２上の電圧設計値をＶｇｓ０、Ｖｇｓ１及びＶｇｓ２とした場合、抵抗層５２上の分圧地点にコンタクトｃｎ０、ｃｎ１及びｃｎ２を設置することで、メタル配線ｍ０、ｍ１及びｍ２から電圧Ｖｇｓ０、Ｖｇｓ１及びＶｇｓ２が取り出されることが期待される。
アンプ５１は、例えば、ガンマ基準電圧ＶＧ０の供給を非反転入力端に受け、これを電流増幅した出力電圧Ｖｏｕｔを出力する。アンプ５１から出力された出力電圧Ｖｏｕｔは、アンプ５１の反転入力端に印加されるとともに、メタル配線ｍ０及びコンタクトｃｎ０を介して抵抗層５２の抵抗Ｒ０の領域の境界（電圧供給点）に供給される。また、メタル配線ｍ０、ｍ１及びｍ２からは、ラダー抵抗の出力電圧（すなわち、分圧電圧）が取り出される。なお、アンプ５１の非反転入力端と反転入力端とが互いに同一電圧のときを安定状態とすると、安定状態においてアンプ５１の出力電圧Ｖｏｕｔはガンマ基準電圧ＶＧ０と等しい。
抵抗層５２のコンタクトｃｎ０が接続される抵抗Ｒ０の領域の境界点は、抵抗層５２上の電圧供給点且つ電圧出力点となる。メタル配線ｍ０にはアンプ５１の出力電圧Ｖｏｕｔ（＝ＶＧ０）が供給され、メタル配線ｍ０から電圧ＶＧ０が取り出される。
アンプ５１は、ラダー抵抗の一端付近に設けられており、ガンマ基準電圧ＶＧ０を電流増幅した電圧を出力電圧Ｖｏｕｔ（＝ＶＧ０）としてメタル配線ｍ０に供給する。ラダー抵抗の他端付近には、例えばアンプ５１と対をなす位置にガンマ電圧を出力するアンプ（図示せず）が設けられている。抵抗層５２には、当該ガンマ電圧とアンプ５１から供給されたガンマ基準電圧ＶＧ０との電圧差に応じた電流が流れる。また、当該電流は、メタル配線ｍ０及びコンタクトｃｎ０にも流れる。ここで、メタル配線ｍ０の抵抗値が十分小さく、無視できる値であるとすると、メタル配線ｍ０に印加されるガンマ基準電圧ＶＧ０と抵抗層５２上の電圧供給点且つ電圧出力点の電圧Ｖｇｓ０との間には、コンタクトｃｎ０の抵抗Ｒｃに応じた電圧差Ｖｃが生じる。すなわち、メタル配線ｍ０の電圧ＶＧ０と抵抗層５２上の電圧Ｖｇｓ０との関係は、ＶＧ０＝Ｖｇｓ０＋Ｖｃとなる。
一方、ラダー抵抗の電圧出力端であるメタル配線ｍ１及びｍ２は、階調電圧信号の出力部をなすアンプのゲート部分に接続されている。そのため、メタル配線ｍ１、ｍ２及びコンタクトｃｎ１、ｃｎ２には定常電流が流れない。従って、メタル配線ｍ１及びｍ２からは、抵抗層５２上の電圧Ｖｇｓ１及びＶｇｓ２がそのまま取り出される。
メタル配線ｍ０とメタル配線ｍ１との間の抵抗値は、設計抵抗値である抵抗値Ｒ０ではなく、抵抗値Ｒ０にコンタクトｃｎ０の抵抗Ｒｃが加算された抵抗値となる。このため、ラダー抵抗から出力される分圧電圧には、電圧間での相対的な誤差が生じる。
このような分圧電圧間における相対誤差を解消するため、アンプ５１から出力電圧Ｖｏｕｔの供給受ける電圧供給点と電圧Ｖｇｓ０を出力する電圧出力点とを抵抗層５２上において分離した構成を有するマルチレベル電圧発生器が提案されている（例えば、特許文献１）。
かかるマルチレベル電圧発生器では、例えば抵抗層５２の抵抗Ｒ０の領域よりも外側（すなわち、ラダー抵抗の端部側）に抵抗Ｒｒの領域を設け、抵抗Ｒｒの領域の最外部にコンタクトｃｎ０ａを介してメタル配線ｍ０ａを接続する。そして、アンプ５１の出力電圧Ｖｏｕｔをメタル配線ｍ０を介して抵抗層５２に供給する一方、ラダー抵抗の出力電圧をメタル配線ｍ０ａから取り出す。このとき抵抗層Ｒｒには定常電流は流れないため、コンタクトｃｎ０が接続される抵抗層５２の電圧供給点と、コンタクトｃｎ０ａが接続される抵抗層５２の電圧出力点の電圧は等しく、電圧Ｖｇｓ０となる。かかる構成によれば、抵抗設計値Ｒ０及びＲ１の分圧比に応じた電圧をラダー抵抗のメタル配線ｍ０ａから出力することができるため、分圧電圧の相対誤差を改善することができる。
特開２００８−１４６０２８号公報
上記先行技術文献のようなマルチレベル電圧発生器によれば、ラダー抵抗から出力される分圧電圧の電圧間の相対誤差を改善することができるが、メタル配線ｍ０ａから出力される出力電圧Ｖｇｓ０と、出力期待値であるガンマ基準電圧ＶＧ０との間には依然としてコンタクトｃｎ０の抵抗Ｒｃに応じた電圧Ｖｃの差異が存在する。すなわち、ラダー抵抗からの出力電圧と出力電圧の期待値との間には、絶対的な誤差が生じることになる。またコンタクトの抵抗値は、抵抗層に比べて一般的に抵抗値のばらつきが大きい。
そして、異なるデータドライバＩＣ間で抵抗層とメタル配線とを接続するコンタクトの抵抗値にばらつきが生じると、データドライバ内部で生成されるレベル電圧に誤差が生じるため、データドライバから出力される階調電圧信号にも誤差が生じ、表示ムラの原因となるという問題があった。
本発明は上記問題点に鑑みてなされたものであり、データドライバＩＣ間の出力電圧にばらつきを抑制し、ムラのない表示を行うことが可能な表示装置を提供することを目的とする。
本発明に係るレベル電圧生成回路は、異なるＮ個（Ｎは、Ｎ≧２の整数）の入力電圧に基づいて、Ｍ個（Ｍは、Ｍ＞Ｎの整数）のレベル電圧を生成するレベル電圧生成回路であって、前記Ｎ個の入力電圧を各々が受け、前記Ｎ個の入力電圧を各々が増幅して出力する出力端を有するＮ個の差動増幅器と、前記Ｎ個の差動増幅器の出力端の各々に接続されたＮ個の電圧供給点と、前記Ｍ個のレベル電圧を出力するＭ個の電圧出力点と、を有するラダー抵抗と、を備え、前記Ｍ個の電圧出力点は、負荷をなす増幅器の入力側の容量性負荷に接続され、前記Ｎ個の差動増幅器のうちの少なくとも一の差動増幅器は、入力対と、前記Ｎ個の電圧供給点のうちの一の電圧供給点に接続される出力端を有し、前記入力対の一方に前記Ｎ個の入力電圧のうちの一の入力電圧を受け、前記入力対の他方が、前記Ｍ個の電圧出力点のうち、前記一の電圧供給点の電圧に最も近いレベル電圧を出力する一の電圧出力点に接続され、且つ、前記一の電圧供給点と前記一の電圧出力点は、前記ラダー抵抗上において互いに異なる位置に設置されていることを特徴とする。
また、本発明に係るデータドライバは、複数本のデータ線を有する表示パネルに接続され、映像データ信号に対応する階調電圧信号を前記複数本のデータ線に供給するデータドライバであって、前記データドライバへ供給される異なるＮ個（Ｎは、Ｎ≧２の整数）の基準電圧に基づいて、前記Ｎ個の基準電圧を分圧したＭ個（Ｍは、Ｍ＞Ｎの整数）のガンマ電圧を生成し、増幅器により増幅出力するガンマ電圧生成回路と、前記ガンマ電圧生成回路から出力される前記Ｍ個のガンマ電圧に基づいて、前記映像信号に応じた前記階調電圧信号を生成する階調電圧出力部と、を有し、前記ガンマ電圧生成回路は、前記Ｎ個の基準電圧を各々が受け、前記Ｎ個の基準電圧を各々が増幅して出力する出力端を有するＮ個の差動増幅器と、前記Ｎ個の差動増幅器の出力端の各々に接続されたＮ個の電圧供給点と、前記Ｍ個のガンマ電圧を出力するＭ個の電圧出力点と、を有するラダー抵抗と、を備え、前記Ｍ個の電圧出力点は、前記増幅器の入力側の容量性負荷に接続され、前記Ｎ個の差動増幅器のうちの少なくとも一の差動増幅器は、入力対と、前記Ｎ個の電圧供給点のうちの一の電圧供給点に接続される出力端を有し、前記入力対の一方に前記Ｎ個の入力電圧のうちの一の入力電圧を受け、前記入力対の他方が、前記Ｍ個の電圧出力点のうち、前記一の電圧供給点の電圧に最も近いレベル電圧を出力する一の電圧出力点に接続され、且つ、前記一の電圧供給点と前記一の電圧出力点は、前記ラダー抵抗上において互いに異なる位置に設置されていることを特徴とする。
また、本発明に係るデータドライバは、複数本のデータ線を有する表示パネルに接続され、映像データ信号に対応する階調電圧信号を前記複数本のデータ線に供給するデータドライバであって、異なるＮ個（Ｎは、Ｎ≧２の整数）のガンマ電圧を生成するガンマ電圧生成部と、前記Ｎ個のガンマ電圧に基づいて、前記Ｎ個のガンマ電圧を分圧したＭ個（Ｍは、Ｍ＞Ｎの整数）の階調電圧を生成し、前記映像信号に応じた前記階調電圧を前記データドライバの各出力毎に設けられた増幅器に出力する階調電圧生成回路と、を有し、前記階調電圧生成回路は、前記Ｎ個のガンマ電圧を各々が受け、前記Ｎ個のガンマ電圧を各々が増幅して出力する出力端を有するＮ個の差動増幅器と、前記Ｎ個の差動増幅器の出力端の各々に接続されたＮ個の電圧供給点と、前記Ｍ個の階調電圧を出力するＭ個の電圧出力点と、を有するラダー抵抗と、を備え、前記Ｍ個の電圧出力点は、前記増幅器の入力側の容量性負荷に接続され、前記Ｎ個の差動増幅器のうちの少なくとも一の差動増幅器は、入力対と、前記Ｎ個の電圧供給点のうちの一の電圧供給点に接続される出力端を有し、前記入力対の一方に前記Ｎ個の入力電圧のうちの一の入力電圧を受け、前記入力対の他方が、前記Ｍ個の電圧出力点のうち、前記一の電圧供給点の電圧に最も近いレベル電圧を出力する一の電圧出力点に接続され、且つ、前記一の電圧供給点と前記一の電圧出力点は、前記ラダー抵抗上において互いに異なる位置に設置されていることを特徴とする。
また、本発明に係る表示装置は、複数のデータ線と、複数の走査線と、前記複数のデータ線と前記複数の走査線との交差部の各々に設けられた画素スイッチ及び画素部と、を有する表示パネルと、パルス幅に応じた選択期間において前記画素スイッチをオンに制御する走査信号を前記複数の走査線に供給するゲートドライバと、映像データ信号に対応する階調電圧信号を前記複数のデータ線に供給するデータドライバと、を有する表示装置であって、前記データドライバは、前記データドライバへ供給される異なるＮ個（Ｎは、Ｎ≧２の整数）の基準電圧に基づいて、前記Ｎ個の基準電圧を分圧したＭ個（Ｍは、Ｍ＞Ｎの整数）のガンマ電圧を生成し、増幅器により増幅出力するガンマ電圧生成回路と、前記ガンマ電圧生成回路から出力される前記Ｍ個のガンマ電圧に基づいて、前記映像信号に応じた前記階調電圧信号を生成する階調電圧出力部と、を有し、前記ガンマ電圧生成回路は、前記Ｎ個の基準電圧を各々が受け、前記Ｎ個の基準電圧を各々が増幅して出力する出力端を有するＮ個の差動増幅器と、前記Ｎ個の差動増幅器の出力端の各々に接続されたＮ個の電圧供給点と、前記Ｍ個のガンマ電圧を出力するＭ個の電圧出力点と、を有するラダー抵抗と、を備え、前記Ｍ個の電圧出力点は、前記増幅器の入力側の容量性負荷に接続され、前記Ｎ個の差動増幅器のうちの少なくとも一の差動増幅器は、入力対と、前記Ｎ個の電圧供給点のうちの一の電圧供給点に接続される出力端を有し、前記入力対の一方に前記Ｎ個の入力電圧のうちの一の入力電圧を受け、前記入力対の他方が、前記Ｍ個の電圧出力点のうち、前記一の電圧供給点の電圧に最も近いレベル電圧を出力する一の電圧出力点に接続され、且つ、前記一の電圧供給点と前記一の電圧出力点は、前記ラダー抵抗上において互いに異なる位置に設置されていることを特徴とする。
また、本発明に係る表示装置は、複数のデータ線と、複数の走査線と、前記複数のデータ線と前記複数の走査線との交差部の各々に設けられた画素スイッチ及び画素部と、を有する表示パネルと、パルス幅に応じた選択期間において前記画素スイッチをオンに制御する走査信号を前記複数の走査線に供給するゲートドライバと、映像データ信号に対応する階調電圧信号を前記複数のデータ線に供給するデータドライバと、を有する表示装置であって、前記データドライバは、異なるＮ個（Ｎは、Ｎ≧２の整数）のガンマ電圧を生成するガンマ電圧生成部と、前記Ｎ個のガンマ電圧に基づいて、前記Ｎ個のガンマ電圧を分圧したＭ個（Ｍは、Ｍ＞Ｎの整数）の階調電圧を生成し、前記映像信号に応じた前記階調電圧を前記データドライバの各出力毎に設けられた増幅器に出力する階調電圧生成回路と、を有し、前記階調電圧生成回路は、前記Ｎ個のガンマ電圧を各々が受け、前記Ｎ個のガンマ電圧を各々が増幅して出力する出力端を有するＮ個の差動増幅器と、前記Ｎ個の差動増幅器の出力端の各々に接続されたＮ個の電圧供給点と、前記Ｍ個の階調電圧を出力するＭ個の電圧出力点と、を有するラダー抵抗と、を備え、前記Ｍ個の電圧出力点は、前記増幅器の入力側の容量性負荷に接続され、前記Ｎ個の差動増幅器のうちの少なくとも一の差動増幅器は、入力対と、前記Ｎ個の電圧供給点のうちの一の電圧供給点に接続される出力端を有し、前記入力対の一方に前記Ｎ個の入力電圧のうちの一の入力電圧を受け、前記入力対の他方が、前記Ｍ個の電圧出力点のうち、前記一の電圧供給点の電圧に最も近いレベル電圧を出力する一の電圧出力点に接続され、且つ、前記一の電圧供給点と前記一の電圧出力点は、前記ラダー抵抗上において互いに異なる位置に設置されていることを特徴とする。
本発明に係るレベル電圧生成回路によれば、データドライバＩＣ間の出力電圧ばらつきを抑制し、ムラのない表示を行うことが可能となる。
本発明に係る表示装置の構成を示すブロック図である。 本発明に係るデータドライバの内部構成を示すブロック図である。 本発明に係る階調電圧生成部の構成を示すブロック図である。 実施例１のレベル電圧生成回路の構成を模式的に示す平面図である。 図４Ａのレベル電圧生成回路のＡＡ線における断面図である。 レベル電圧生成回路の端部に形成されたフィードバック回路の等価回路である。 比較例のレベル電圧生成回路の構成を模式的に示す平面図である。 図６Ａのレベル電圧生成回路のＡＡ線における断面図である。 実施例２のレベル電圧生成回路の構成を模式的に示す平面図である。 図７Ａのレベル電圧生成回路のＡＡ線における断面図である。 実施例２のフィードバック回路の等価回路である。 実施例３のレベル電圧生成回路の構成を模式的に示す平面図である。 実施例４のレベル電圧生成回路の構成を模式的に示す平面図である。 レベル電圧生成回路の構成を模式的に示す平面図である。 図１１Ａのレベル電圧生成回路のＡＡ線における断面図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１は、本発明に係る表示装置１００の構成を示すブロック図である。表示装置１００は、アクティブマトリクス駆動方式の液晶表示装置である。表示装置１００は、表示パネル１１、表示コントローラ１２、ゲートドライバ１３Ａ及び１３Ｂ、データドライバ１４−１〜１４−ｐ、及び基準電圧生成部１５を含む。なお各ブロックには、電源ＩＣから各ブロックに必要な複数の電源電圧が供給されるが、図面が煩雑になるため記載を省略している。
表示パネル１１は、複数の画素部Ｐ１１〜Ｐｎｍ及び画素スイッチＭ１１〜Ｍｎｍ（ｎ，ｍ：２以上の自然数）がマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、ｎ本のゲート線ＧＬ１〜ＧＬｎと、これに交差するように配されたｍ本のデータ線ＤＬ１〜ＤＬｍと、を有する。画素部Ｐ１１〜Ｐｎｍ及び画素スイッチＭ１１〜Ｍｎｍは、ゲート線ＧＬ１〜ＧＬｎ及びデータ線ＤＬ１〜ＤＬｍの交差部に設けられている。
画素スイッチＭ１１〜Ｍｎｍは、ゲートドライバ１３Ａ及び１３Ｂから供給されるゲート信号Ｖｇ１〜Ｖｇｎに応じてオン又はオフに制御される。画素部Ｐ１１〜Ｐｎｍは、データドライバ１４−１〜１４−ｐから映像データに対応した階調電圧信号Ｖｄ１〜Ｖｄｍの供給を受ける。画素スイッチＭ１１〜Ｍｎｍがそれぞれオンのときに、階調電圧信号Ｖｄ１〜Ｖｄｍが画素部Ｐ１１〜Ｐｎｍの各画素電極に供給され、各画素電極が充電される。画素部Ｐ１１〜Ｐｎｍの各画素電極における階調電圧信号Ｖｄ１〜Ｖｄｍに応じて画素部Ｐ１１〜Ｐｎｍの輝度が制御され、表示が行われる。
表示装置１００が液晶表示装置である場合、画素部Ｐ１１〜Ｐｎｍの各々は、画素スイッチを介してデータ線と接続される透明電極と、半導体基板と対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ１１〜Ｐｎｍに供給された階調電圧信号Ｖｄ１〜Ｖｄｍと対向基板電圧との電圧差に応じて液晶の透過率が変化することにより、表示が行われる。
表示コントローラ１２は、クロックパルスの周期（以下、クロック周期と称する）が一定のクロック信号ＣＬＫ を生成する。そして、表示コントローラ１２は、クロック信号ＣＬＫのクロックタイミングに応じて、映像データ信号ＶＤＳをデータドライバ１４−１〜１４−ｐに供給する。映像データ信号ＶＤＳは、所定数のデータ線毎に伝送路の数に応じてシリアル化された映像データ信号として構成されている。
また、表示コントローラ１２は、各種の設定を含む制御信号ＣＳを映像データ信号ＶＤＳに追加する。クロック信号ＣＬＫは、例えば埋め込みクロック方式で形成され、映像データ信号ＶＤＳ、制御信号ＣＳ、クロック信号ＣＬＫを一体化したシリアル信号として各データドライバ１４−１〜１４−ｐに供給し、各映像データＶＤの表示制御を行う。
また、表示コントローラ１２は、表示パネル１１の両端に設けられたゲートドライバ１３Ａ及び１３Ｂに対し、ゲートタイミング信号ＧＳを供給する。
ゲートドライバ１３Ａ及び１３Ｂは、表示コントローラ１２から供給されたゲートタイミング信号ＧＳに基づいて、ゲート信号Ｖｇ１〜Ｖｇｎをゲート線ＧＬ１〜ＧＬｎに供給する。
データドライバ１４−１〜１４−ｐは、データ線ＤＬ１〜ＤＬｍを分割した所定数のデータ線毎に設けられている。データドライバ１４−１〜１４−ｐの各々は、半導体ＩＣ（Integrated Circuit）チップに形成されている。例えば、データドライバ１個あたり９６０出力を有し、表示パネルが１画素列あたりデータ線１本を備えている場合、４Ｋパネルは１２個、８Ｋパネルは２４個のデータドライバでデータ線が駆動される。データドライバ１４−１〜１４−ｐは、表示コントローラ１２から、それぞれ別々の伝送路で、制御信号ＣＳ、クロック信号ＣＬＫ及び映像データ信号ＶＤＳが一体化されたシリアル信号の供給を受ける。表示コントローラ１２と各データドライバ間の伝送路が１ペア（２本）の場合、１データ期間に、データドライバの出力数分の映像データＶＤ及び制御信号ＣＳがシリアル化された差動信号として供給される。
基準電圧生成部１５は、ガンマ基準電圧ＶＧ０及びＶＧ５を生成し、データドライバ１４−１〜１４−ｐの各々へ供給する。
図２は、データドライバ１４−１の内部構成を示すブロック図である。なお、他のデータドライバ１４−２〜１４−ｐも同様の構成を有している。
データドライバ１４−１は、データラッチ部１４１、制御部１４２、ガンマ電圧／階調電圧生成部２０、デコーダ３０−１〜３０−ｋ、出力アンプ４０−１〜４０−ｋを含む。
制御部１４２は、表示コントローラ１２から送られるシリアル信号を受けて、それをデシリアル化して、制御信号ＣＳ、クロック信号ＣＬＫ及び映像データ信号ＶＤを取り出す。そして、制御部１４２は、制御信号ＣＳに基づき、映像データ信号ＶＤとラッチクロック信号ＣＬＫＡをデータラッチ部１４１へ出力する。また、制御部１４２は、表示パネル１１の逆ガンマ特性に沿った電圧（以下、ガンマ電圧と称する）を指定するガンマ調整デジタル信号ＧＤＳをガンマ電圧／階調電圧生成部２０へ供給する。
データラッチ部１４１は、制御部１４２から送出された映像データ信号ＶＤに含まれる画素データＰＤの系列を順次取り込む。この際、データラッチ部１４１は、１水平走査ライン分（ｎ個）の画素データＰＤのうち、データドライバ１４−１が供給対象とする階調電圧信号に対応するｋ個の画素データＰＤが取り込まれる度に、ラッチクロック信号ＣＬＫＡに同期したタイミングでｋ個の画素データＰＤを画素データＰ１〜Ｐｋとして、デコーダ３０−１〜３０−ｋに夫々供給する。
ガンマ電圧／階調電圧生成部２０は、入力されたガンマ基準電圧ＶＧ０及びＶＧ５と、制御部１４２から出力されたガンマ調整デジタル信号ＧＤＳに基づき、表示パネル１１の逆ガンマ特性に沿ったガンマ電圧を生成し、更に表示パネル１１で表示可能な輝度レベルをｑ階調（例えば、２５６階調）で表す階調電圧Ｖｇｓ０〜Ｖｇｓ（ｑ−１）を生成し、デコーダ３０−１〜３０−ｋの各々に供給する。
デコーダ３０−１〜３０−ｋの各々は、階調電圧Ｖｇｓ０〜Ｖｇｓ（ｑ−１）のうちから、自身が受けた画素データＰにて示される輝度レベルに対応した少なくとも１つの階調電圧を選択し、出力アンプ４０−１〜４０−ｋに供給する。
出力アンプ４０−１〜４０−ｋの各々は、例えば自身の出力端子が自身の反転入力端子（−）と接続されている、いわゆるオペアンプからなるボルテージフォロワ回路である。
出力アンプ４０−１〜４０−ｋは、デコーダ３０−１〜３０−ｋから出力された各階調電圧を夫々の非反転入力端子（＋）で受け、夫々が受けた階調電圧に応じた電圧を出力端子に増幅出力することで、各階調電圧に対応したデータ信号Ｖｄ１〜Ｖｄｋを生成する。データ信号Ｖｄ１〜Ｖｄｋは、画素駆動信号として表示パネル１１のデータ線ＤＬ１〜ＤＬｋに供給される。
図３は、ガンマ電圧／階調電圧生成部２０の内部構成の一例を示す回路図である。ガンマ電圧／階調電圧生成部２０は、ガンマアンプ２１−１〜２１−６、第１のラダー抵抗２２、ガンマデコーダ２３Ａ〜２３Ｄ、及び第２のラダー抵抗２４を含む。
ガンマアンプ２１−１は、外部から供給されたガンマ基準電圧ＶＧ０を電流増幅し、第１のラダー抵抗２２の一端に供給する。ガンマアンプ２１−２は、基準電圧生成部１４２から供給されたガンマ基準電圧ＶＧ５を電流増幅し、第１のラダー抵抗２２の他端に供給する。
第１のラダー抵抗２２は、異なる複数の位置に設けられた電圧出力端を有し、ガンマ基準電圧ＶＧ０及びＶＧ５の間の電圧を、例えば線形に分圧した互いに電圧値の異なる複数レベルの出力電圧を生成する。
ガンマデコーダ２３Ａ、２３Ｂ、２３Ｃ及び２３Ｄは、ガンマ調整デジタル信号ＧＤＳの入力を受け、当該ガンマ調整デジタル信号ＧＤＳに基づいて第１のラダー抵抗２２の複数レベルの出力電圧からガンマ電圧ＶＧ１〜ＶＧ４を選択し、ガンマアンプ２１−３〜２１−６の入力端に供給する。
ガンマアンプ２１−３〜２１−６は、ガンマ電圧ＶＧ１〜ＶＧ４を電流増幅して第２のラダー抵抗２４に供給する。
第２のラダー抵抗２４は、ガンマ基準電圧ＶＧ０、ガンマ電圧ＶＧ１〜ＶＧ４、及びガンマ基準電圧ＶＧ５の間の電圧を分圧した互いに電圧値の異なる複数レベルの出力電圧を生成し、階調電圧Ｖｇｓ０〜Ｖｇｓ（ｑ−１）として出力する。第２のラダー抵抗２４は、異なる複数の位置に設けられた電圧出力端を有し、各々の電圧出力端間の抵抗値は、表示パネル１１の逆ガンマ特性に応じて設計されている。
ガンマ電圧／階調電圧生成部２０から出力された階調電圧Ｖｇｓ０〜Ｖｇｓ（ｑ−１）は、データドライバの出力毎に設けられたデコーダ３０−１〜３０−ｋに供給される。デコーダ３０−１〜３０−ｋは、デジタル信号Ｑ１〜Ｑｋに基づき、上記階調電圧から１又は複数の電圧を選択して、出力アンプ４０−１〜４０−ｋの入力端へ供給する。
すなわち、第１のラダー抵抗２２の出力は、ガンマデコーダを介してガンマアンプ２１−３〜２１−６の入力端に供給され、第２のラダー抵抗２４の出力は、デコーダを介して出力アンプ４０−１〜４０−ｋの入力端に供給される。ここで、アンプの入力端は容量性負荷となっているので、第１及び第２のラダー抵抗の出力から容量性負荷へは定常電流は流れない。
ガンマアンプ２１−１及び２１−２の各々と第１のラダー抵抗２２との接続部分には、複数レベルのガンマ電圧を生成するレベル電圧生成回路が形成されている。図３では、レベル電圧生成回路のうち、第１のラダー抵抗２２の一方の端部とガンマアンプ２１−１との接続部分に位置する回路ブロックを、レベル電圧生成回路Ａ１として示している。なお、第１のラダー抵抗２２の他方の端部とガンマアンプ２１−２との接続部分にも同様の回路ブロックが形成されている。
レベル電圧生成回路Ａ１は、ガンマアンプ２１−１及び第１のラダー抵抗２２の一部を含み、ガンマ基準電圧ＶＧ０及びＶＧ５を分圧した電圧（すなわち、第１のラダー抵抗２２の出力電圧）をガンマデコーダ２３Ａに供給するガンマ電圧供給部としての機能を有する。
図４Ａは、レベル電圧生成回路Ａ１の構成を示す模式図である。第１のラダー抵抗２２は、例えば半導体基板や絶縁性基板等の基板（図示せず）上に薄膜を用いて形成されており、ここでは第１のラダー抵抗２２を構成する抵抗層２５の一部を上面視した平面図をガンマアンプ２１−１の回路図とともに示している。
レベル電圧生成回路Ａ１は、図示せぬ基板上に薄膜を用いて形成された抵抗層２５と、金属層からなるメタル配線ｍ０ａ、ｍ０、ｍ１及びｍ２と、コンタクトｃｎ０ａ、ｃｎ０、ｃｎ１及びｃｎ２から構成されている。抵抗層２５と金属層との間には絶縁層が形成されている。メタル配線ｍ０ａは、絶縁層を貫くコンタクトｃｎ０ａを介して抵抗層２５に接続されている。メタル配線ｍ０は、コンタクトｃｎ０を介して抵抗層２５に接続されている。メタル配線ｍ１は、コンタクトｃｎ１を介して抵抗層２５に接続されている。メタル配線ｍ２は、コンタクトｃｎ２を介して抵抗層２５に接続されている。
メタル配線ｍ０ａは、他のメタル配線よりも抵抗層２５の端部に近い位置（すなわち、最も端部側の位置）に設けられている。メタル配線ｍ０は、メタル配線ｍ０ａの次に抵抗層２５の端部に近い位置（すなわち、抵抗層２５の端部から見て２番目の位置）に設けられたメタル配線である。メタル配線ｍ１は、メタル配線ｍ０の次に抵抗層２５の端部に近い位置（すなわち、抵抗層２５の端部から見て３番目の位置）に設けられたメタル配線である。メタル配線ｍ２は、メタル配線ｍ１の次に抵抗層２５の端部に近い位置（すなわち、抵抗層２５の端部から見て４番目の位置）に設けられたメタル配線である。
図４Ｂは、図４ＡのＡＡ線に沿った断面図である。抵抗層２５上のコンタクトｃｎ０ａ、ｃｎ０、ｃｎ１、ｃｎ２は、抵抗層２５を抵抗領域Ｒｒ、Ｒ０、Ｒ１に分割するように設置されており、各抵抗領域の境界の電圧をＶｇｓＸ、Ｖｇｓ０、Ｖｇｓ１、Ｖｇｓ２とする。なお、図４Ｂではガンマアンプ２１−１の回路図は記載を省略している。
図４Ａにおいて、メタル配線ｍ０ａの一端は、ガンマアンプ２１−１の電圧出力端に接続されている。メタル配線ｍ０の一端は、ガンマアンプ２１−１の反転入力端に接続されている。また、ガンマアンプ２１−１の非反転入力端には、ガンマ基準電圧ＶＧ０が入力される。
図４Ａ及び図４Ｂの図中の破線矢印は、ガンマアンプ２１−１から抵抗層２５に流れる電流の向きを模式的に示している。なお、第１のラダー抵抗２２の導電部以外の部分は絶縁層に覆われている。
抵抗層２５上のコンタクトｃｎ０ａが接続される抵抗領域の境界点は抵抗層２５の電圧供給点で、ガンマアンプ２１−１の出力電圧Ｖｏｕｔがメタル配線ｍ０ａ及びコンタクトｃｎ０ａを介して印加される。
抵抗層２５上のコンタクトｃｎ０、ｃｎ１及びｃｎ２が接続される抵抗領域の境界点の各々は、ガンマ基準電圧ＶＧ０及びＶＧ５を第１のラダー抵抗２２により分圧した電圧が出力される電圧出力点である。
第１のラダー抵抗２２の出力電圧である電圧Ｖｇｓ０は、コンタクトｃｎ０が接続される抵抗層２５の電圧出力点から取り出され、コンタクトｃｎ０及びメタル配線ｍ０を介して出力される。すなわち、本実施例のレベル電圧生成回路Ａ１では、電圧供給点と電圧出力点とが分離されている。
抵抗層２５及びメタル配線ｍ０ａ、ｍ０、ｍ１及びｍ２の位置関係は、第１のラダー抵抗２２の抵抗設計値と抵抗層２５のシート抵抗とに基づいてレイアウトされている。例えば、図４Ｂでは抵抗Ｒｒ、Ｒ０、Ｒ１に一定電流が流れるので、抵抗層２５上の電圧ＶｇｓＸ、Ｖｇｓ０、Ｖｇｓ１及びＶｇｓ２は、抵抗設計値Ｒｒ、Ｒ０及びＲ１により分圧された電圧となる。また、抵抗層２５上の各電圧出力点に接続される各メタル配線は、抵抗層２５から定常電流の流れ込みはないので、コンタクト抵抗に関係なく、各電圧出力点の電圧をそのまま取り出すことができる。すなわち、メタル配線ｍ０から電圧Ｖｇｓ０、メタル配線ｍ１から電圧Ｖｇｓ１、メタル配線ｍ２から電圧Ｖｇｓ２がそれぞれ出力される。なお、メタル配線ｍ０ａ、ｍ０、ｍ１及びｍ２の各々の配線抵抗は、抵抗層２５の抵抗値と比べると十分に小さい。
本実施例の抵抗層２５には、抵抗設計値Ｒ０の領域（以下、抵抗Ｒ０領域と称する）よりも外側に抵抗設計値Ｒｒの領域（以下、抵抗Ｒｒ領域と称する）が設けられている。そして、メタル配線ｍ０ａ及びコンタクトｃｎ０ａは、抵抗Ｒｒ領域の最外部の境界に設けられている。一方、メタル配線ｍ０及びコンタクトｃｎ０は、抵抗Ｒ０領域と抵抗Ｒｒ領域との境界部分に設けられている。
また、図４Ａに示すように、メタル配線ｍ０はガンマアンプ２１−１の反転入力端に接続されており、メタル配線ｍ０から出力された電圧Ｖｇｓ０はガンマアンプ２１−１にフィードバックされる。ガンマアンプ２１−１、コンタクトｃｎ０ａ、メタル配線ｍ０ａ、メタル配線ｍ０、及び抵抗層２５の電圧供給点と電圧出力点間の抵抗Ｒｒ領域は、フィードバック回路２６（図４Ａに示す破線で囲まれた回路ブロック）を構成している。なお、ここで、ガンマアンプ２１−１の反転入力端も容量性負荷であるので、コンタクトｃｎ０及びメタル配線ｍ０には定常電流が流れない。したがって、抵抗層２５上の電圧Ｖｇｓ０をそのままメタル配線ｍ０から取り出すことができる。
図５は、フィードバック回路２６の構成をコンタクト抵抗を含む等価回路として示す回路図である。フィードバック回路２６は、ガンマアンプ２１−１と、抵抗層２５の抵抗領域の抵抗Ｒｒ、Ｒ０と、コンタクトｃｎ０、ｃｎ０ａの抵抗Ｒｃと、から構成される。ガンマアンプ２１−１の電圧出力端（Ｖｏｕｔ）と抵抗層２５の電圧出力点（Ｖｇｓ０）との間には、コンタクトｃｎ０ａの抵抗Ｒｃ及び抵抗Ｒｒが電圧供給点（ＶｇｓＸ）を介して接続されている。また、ガンマアンプ２１−１の反転入力端と抵抗層２５の電圧出力点（Ｖｇｓ０）との間には、コンタクトｃｎ０の抵抗Ｒｃが接続されている。またガンマアンプ２１−１の反転入力端は、レベル電圧生成回路Ａ１の出力端であるメタル配線ｍ０とも接続されている。図５の図中の破線矢印は、ガンマアンプ２１−１の出力端から抵抗層２５に流れる定常電流の向きを模式的に示している。
次に、本実施例のレベル電圧生成回路Ａ１の作用について説明する。
図４Ａに示すように、ガンマアンプ２１−１には、ガンマ基準電圧ＶＧ０及びメタル配線ｍ０からの出力電圧である電圧Ｖｇｓ０が差動入力される。また、ガンマアンプ２１−１の電圧出力端からは出力電圧Ｖｏｕｔが出力され、メタル配線ｍ０ａに供給される。
抵抗層２５のガンマアンプ２１−１が接続されている端部とは反対側の端部（図示せず）には、ガンマアンプ２１−２（図３を参照）が接続されている。抵抗層２５には、ガンマ基準電圧ＶＧ０及びＶＧ５の電圧差と、抵抗層２５の総抵抗値に応じた定常電流が流れる。
抵抗層２５に流れる電流は、メタル配線ｍ０ａ及びコンタクトｃｎ０ａにも流れる。メタル配線ｍ０ａの抵抗値は十分小さいため無視できるとすると、メタル配線ｍ０ａに供給されるガンマアンプ２１−１の出力電圧Ｖｏｕｔと抵抗層２５上の電圧ＶｇｓＸとの間には、コンタクトｃｎ０ａの抵抗Ｒｃによる電圧差Ｖｃが生じる。また電圧ＶｇｓＸと電圧Ｖｏｕｔとの間には、抵抗層２５の抵抗Ｒｒによる電圧差Ｖｒが生じる。
メタル配線ｍ０から取り出される電圧Ｖｇｓ０は、ガンマアンプ２１−１の差動入力にフィードバックされるため、イマジナリーショートの状態になり、ガンマ基準電圧ＶＧ０と等しくなる。これにより、レベル電圧生成回路Ａ１からは、コンタクトｃｎ０の抵抗Ｒｃの抵抗値に関わらず、ガンマ電圧ＶＧ０（＝Ｖｇｓ０）が出力されるとともに、抵抗層２５の抵抗Ｒ０とＲｒの境界の電圧出力点の電圧Ｖｇｓ０もガンマ電圧ＶＧ０と等しくなる。一方、メタル配線ｍ０、ｍ１及びｍ２と、コンタクトｃｎ０、ｃｎ１及びｃｎ２には定常電流が流れないため、抵抗層上の電圧Ｖｇｓ０、Ｖｇｓ１及びＶｇｓ２がメタル配線ｍ０、ｍ１及びｍ２から取り出される。
したがって、レベル電圧生成回路Ａ１は、ガンマ基準電圧ＶＧ０に対して、コンタクト抵抗の影響を受けず、抵抗層２５の設計抵抗値に応じた電圧を高精度に取り出すことができる。なお、ガンマアンプ２１−１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｇｓ０＋Ｖｒ＋Ｖｃ＝ＶＧ０＋Ｖｒ＋Ｖｃとなる。
なお、抵抗層２５の反対側の端部（すなわち、図３に示すガンマアンプ２１−２が接続されている端部）にも、同様の構成を有する回路ブロックが設けられており、ガンマ基準電圧ＶＧ５に対応した電圧Ｖｇｓ（ｑ−１）が出力される。
図６Ａは、本実施例のレベル電圧生成回路Ａ１とは異なり、出力電圧Ｖｏｕｔを反転入力端子にフィードバックした構成のガンマアンプ２１−１を含む回路ブロックを比較例のレベル電圧生成回路として示す図である。図６Ｂは、図６ＡのＡＡ線における断面図である。図４Ｂと同様に、図６Ｂにおいて、抵抗層２５上のコンタクトｃｎ０ａ、ｃｎ０、ｃｎ１、ｃｎ２は、抵抗層２５を抵抗領域Ｒｒ、Ｒ０、Ｒ１に分割するように設置されており、各抵抗領域の境界の電圧をＶｇｓＸ、Ｖｇｓ０、Ｖｇｓ１、Ｖｇｓ２とする。なお、図６Ｂでもガンマアンプ２１−１の回路図は記載を省略している。
比較例のレベル電圧生成回路では、ガンマアンプ２１−１の出力電圧Ｖｏｕｔはメタル配線ｍ０に供給される。メタル配線ｍ０ａ、ｍ１、ｍ２から、電圧ＶｇｓＸ、Ｖｇｓ１、Ｖｇｓ２が出力される。メタル配線ｍ０ａ、ｍ１、ｍ２は、抵抗層２５の各電圧出力点から定常電流が流れ込まないため、抵抗層２５上の各電圧出力点の電圧をそのまま取り出すことができる。また、抵抗Ｒｒにも定常電流は流れないため、Ｖｇｓ０＝ＶｇｓＸとなり、メタル配線ｍ０ａから電圧Ｖｇｓ０を取り出すことができる。これは、電圧供給点（Ｖｇｓ０）と電圧出力点（ＶｇｓＸ）とが分離されている構成による。
しかし、比較例のレベル電圧生成回路では、メタル配線ｍ０に出力電圧Ｖｏｕｔ（＝ＶＧ０）が印加され、コンタクトｃｎ０を介して抵抗層２５のＲ０、Ｒ１へ定常電流が流れる。このため、電圧Ｖｇｓ０と出力電圧ＶＧ０との間には、コンタクトｃｎ０の抵抗Ｒｃの電圧差Ｖｃが生じる。すなわちＶｏｕｔ＝ＶＧ０＝Ｖｇｓ０＋Ｖｃとなる。したがって、ガンマ電圧ＶＧ０に対し、抵抗比で分圧する電圧設計値は、コンタクト抵抗ｃｎ０の電圧差分の絶対誤差が生じる。この誤差はコンタクトｃｎ０の抵抗Ｒｃに起因しているため、異なるデータドライバＩＣ間でコンタクト抵抗Ｒｃの値にばらつきが生じると、データドライバＩＣ間の階調電圧信号にもばらつきが生じ、表示むらの原因となる。
これに対し、本実施例のレベル電圧生成回路Ａ１によれば、第１のラダー抵抗２２の出力電圧から、抵抗層２５と各メタル配線とを接続するコンタクト部分の抵抗のばらつきの影響を取り除くことができる。従って、出力電圧間の相対誤差に加えて、設計値からの絶対誤差が十分に小さい高精度なラダー抵抗の出力電圧（レベル電圧）を生成することができる。
また、本実施例のレベル電圧生成回路Ａ１の構成では、抵抗層２５を流れる電流が、抵抗層２５とメタル配線ｍ０〜ｍ２の各々との接続部分に設けられた電圧出力点群の外側の電圧供給点（ＶｇｓＸ）から流れ込む。このため、抵抗層２５上の各電圧出力点では、均一な電流密度で電流が流れる。従って、均一な電流密度領域から電圧が出力されるため、各電圧出力点から高精度な電圧を取り出すことができる。
なお、本実施例のガンマアンプ２１−１の出力電圧Ｖｏｕｔは、電圧Ｖｇｓ０（＝ＶＧ０）に、抵抗層２５の抵抗値Ｒｒ領域の抵抗Ｒｒによって生じる電圧差Ｖｒとコンタクトｃｎ０ａの抵抗Ｒｃによって生じる電圧差Ｖｃとを加算した電圧（すなわち、ＶＧ０＋Ｖｒ＋Ｖｃ）となる。ガンマ基準電圧ＶＧ０の設定範囲は、電源電圧の範囲よりも電圧差（Ｖｒ＋Ｖｃ）だけ狭くなる。
以上のように、本実施例のレベル電圧生成回路Ａ１によれば、コンタクトの抵抗のばらつきの影響を受けることなく、出力電圧間の相対誤差及び設計値からの絶対誤差が十分に小さい高精度なレベル電圧を出力することができる。
次に、本発明の実施例２について説明する。本実施例の表示装置は、レベル電圧生成回路Ａ１の構成において実施例１と異なる。
図７Ａは、本実施例のレベル電圧生成回路Ａ１の構成を示す模式図である。実施例１の図４Ａと同様、ここでは第１のラダー抵抗２２を構成する抵抗層２５の一部を上面視した平面図をガンマアンプ２１−１の回路図とともに示している。また、図７Ｂは、図７ＡのＡＡ線に沿った断面図である。図４Ａと同様、抵抗層２５上のコンタクトｃｎ０ａ、ｃｎ０、ｃｎ１、ｃｎ２は、抵抗層２５を抵抗領域Ｒｒ、Ｒ０、Ｒ１に分割するように設置されており、各抵抗領域の境界の電圧をＶｇｓＸ、Ｖｇｓ０、Ｖｇｓ１、Ｖｇｓ２とする。なお、図７Ｂではガンマアンプ２１−１の回路図は記載を省略している。
本実施例のレベル電圧生成回路Ａ１は、メタル配線ｍ０ａ及びメタル配線ｍ０とガンマアンプ２１−１との接続関係において実施例１のレベル電圧生成回路Ａ１と異なる。具体的には、本実施例のレベル電圧生成回路Ａ１では、メタル配線ｍ０ａがガンマアンプ２１−１の反転入力端に接続され、メタル配線ｍ０がガンマアンプ２１−１の電圧出力端に接続されている。すなわち、実施例１のレベル電圧生成回路Ａ１と比べると、抵抗層２５の電圧ＶｇｓＸの位置が電圧供給点となり、電圧Ｖｇｓ０の位置が電圧出力点になっている。
ガンマアンプ２１−１の出力電圧Ｖｏｕｔは、メタル配線ｍ０及びコンタクトｃｎ０を介して、抵抗層２５の抵抗Ｒｒ領域と抵抗Ｒ０領域との境界に位置する電圧供給点（Ｖｇｓ０）に供給される。また、コンタクトｃｎ０ａが接続される抵抗層２５の抵抗Ｒｒ領域の最外部の境界に位置する電圧出力点（ＶｇｓＸ）から、電圧が取り出される。このとき、抵抗層２５の抵抗Ｒｒ、コンタクトｃｎ０ａ及びメタル配線ｍ０ａには定常電流が流れない。したがって、ＶｇｓＸ＝Ｖｇｓ０であり、メタル配線ｍ０ａから電圧Ｖｇｓ０が出力される。同様に、定常電流が流れないメタル配線ｍ１、ｍ２から、コンタクトｃｎ１、ｃｎ２が接続される抵抗層２５の各電圧出力点の電圧Ｖｇｓ１、電圧Ｖｇｓ２がそれぞれ出力される。
本実施例のレベル電圧生成回路Ａ１では、抵抗層２５上において、電圧出力点のうちの１つ（ＶｇｓＸ）が電圧供給点（Ｖｇｓ０）よりも外側に配置されている。そして、メタル配線ｍ０ａから出力された電圧ＶｇｓＸ（＝Ｖｇｓ０）が、ガンマアンプ２１−１にフィードバックされる。ガンマアンプ２１−１、コンタクトｃｎ０、メタル配線ｍ０、メタル配線ｍ０ａ、及び抵抗層２５の抵抗Ｒｒ領域は、フードバック回路２７（図７Ａに示す破線で囲まれた回路ブロック）を構成している。
図８は、フィードバック回路２７の構成をコンタクト抵抗を含む等価回路として示す回路図である。フィードバック回路２７は、ガンマアンプ２１−１と、コンタクトｃｎ０、ｃｎ０ａの抵抗Ｒｃと、抵抗層２５の抵抗Ｒｒ、Ｒ０から構成される。ガンマアンプ２１−１の電圧出力端（Ｖｏｕｔ）と抵抗層２５の電圧供給点（Ｖｇｓ０）との間には、コンタクトｃｎ０の抵抗Ｒｃが接続されている。また、ガンマアンプ２１−１の反転入力端と抵抗層２５の電圧供給点（Ｖｇｓ０）との間には、コンタクトｃｎ０ａの抵抗Ｒｃ及び抵抗Ｒｒが電圧出力点（ＶｇｓＸ）を介して接続されている。またガンマアンプ２１−１の反転入力端は、レベル電圧生成回路Ａ１の出力端であるメタル配線ｍ０ａとも接続されている。図８の図中の破線矢印は、ガンマアンプ２１−１の出力端から抵抗層２５に流れる定常電流の向きを模式的に示している。
次に、本実施例のレベル電圧生成回路Ａ１の作用について説明する。
図７Ａに示すように、ガンマアンプ２１−１には、ガンマ基準電圧ＶＧ０及びメタル配線ｍ０ａからの出力電圧である電圧ＶｇｓＸが差動入力される。また、ガンマアンプ２１−１の電圧出力端からは出力電圧Ｖｏｕｔが出力され、メタル配線ｍ０に供給される。
実施例１と同様、抵抗層２５には、ガンマ基準電圧ＶＧ０及びＶＧ５の電圧差と、抵抗層２５の総抵抗値に応じた定常電流が流れる。また、抵抗層２５に流れる定常電流は、メタル配線ｍ０及びコンタクトｃｎ０にも流れる。メタル配線ｍ０の抵抗値は十分小さいため無視できるとすると、メタル配線ｍ０に供給されるガンマアンプ２１−１の出力電圧Ｖｏｕｔと抵抗層２５上の電圧Ｖｇｓ０との間には、コンタクトｃｎ０による電圧差Ｖｃが生じる。一方、メタル配線ｍ０ａ及びコンタクトｃｎ０ａ、メタル配線ｍ１及びコンタクトｃｎ１、メタル配線ｍ２及びコンタクトｃｎ２には電流が流れないため、抵抗層上の電圧出力点の電圧ＶｇｓＸ、Ｖｇｓ１及びＶｇｓ２がメタル配線ｍ０ａ、ｍ１及びｍ２から取り出される。また抵抗層２５の抵抗Ｒｒにも電流が流れないため、電圧出力点の電圧ＶｇｓＸは電圧供給点の電圧Ｖｇｓ０と等しい。
メタル配線ｍ０ａから取り出される電圧ＶｇｓＸは、ガンマアンプ１１の差動入力にフィードバックされるため、イマジナリーショートの状態になり、ガンマ電圧ＶＧ０と等しくなる。電圧ＶｇｓＸと電圧Ｖｇｓ０とは等しいため、電圧Ｖｇｓ０もガンマ電圧ＶＧ０と等しい。これにより、レベル電圧生成回路Ａ２からは、コンタクトｃｎ０の抵抗Ｒｃの抵抗値に関わらず、ガンマ電圧ＶＧ０が抵抗層２５の電圧供給点の電圧Ｖｇｓ０として出力される。
なお、抵抗層２５の反対側の端部（すなわち、図３に示すガンマアンプ２１−２が接続されている端部）にも、同様の構成を有するレベル電圧生成回路の回路ブロックを設ければ、ガンマ電圧ＶＧ５と等しい電圧Ｖｇｓ（ｑ−１）を抵抗層２５に供給することができる。
本実施例のレベル電圧生成回路Ａ１によれば、第１のラダー抵抗２２の出力電圧から、抵抗層２５と各メタル配線とを接続するコンタクト部分の抵抗のばらつきの影響を取り除くことができる。従って、出力電圧間の相対誤差に加えて、設計値からの絶対誤差が十分に小さい高精度なラダー抵抗の出力電圧（レベル電圧）を生成することができる。
なお、本実施例のレベル電圧生成回路Ａ１の構成では、抵抗層２５上の電圧Ｖｇｓ０の電圧出力点付近では、コンタクトｃｎ０から抵抗層２５へ電流が流れ込むため、実施例１と比べて電流密度が不均一になり、若干電圧精度が低下する場合がある。しかし、ガンマアンプ２１−１の出力電圧Ｖｏｕｔは、電圧Ｖｇｓ０（＝ＶＧ０）にコンタクトｃｎ０ａの抵抗Ｒｃによって生じる電圧差Ｖｃを加算した電圧（すなわち、ＶＧ０＋Ｖｃ）となるため、ガンマ電圧ＶＧ０の設定範囲は、電源電圧の範囲よりも電圧差Ｖｃだけ狭く、実施例１におけるガンマ電圧ＶＧ０の設定範囲よりも広い。
以上のように、本実施例のレベル電圧生成回路Ａ１によれば、コンタクト抵抗のばらつきの影響を受けることなく、出力電圧間の相対誤差及び設計値からの絶対誤差が十分に小さい高精度なレベル電圧を出力することができる。
次に、本発明の実施例３について説明する。なお、本実施例の説明では、第２のラダー抵抗２４の出力電圧、（すなわちガンマ基準電圧ＶＧ０、ＶＧ５、及びガンマアンプ２１−３〜２１−６の各々の出力電圧を第２のラダー抵抗２４によって分圧した電圧）を総称して「レベル電圧」と称する。
ガンマアンプ２１−３、２１−４、２１−５及び２１−６の各々と第２のラダー抵抗２４との接続部分には、レベル電圧を生成するレベル電圧生成回路が形成されている。図３では、レベル電圧生成回路のうち、第２のラダー抵抗２４とガンマアンプ２１−３との接続部分に位置する回路ブロックを、レベル電圧生成回路Ａ２として示している。なお、第２のラダー抵抗２３とガンマアンプ２１−４、２１−５及び２１−６の各々との接続部分にも同様の回路ブロックが形成されている。
レベル電圧生成回路Ａ２は、ガンマアンプ２１−３及び第２のラダー抵抗２４の一部を含み、ガンマ電圧ＶＧ１及びＶＧ２を分圧した電圧（すなわち、第２のラダー抵抗２４の出力電圧）をデコーダ３０−１〜３０−ｋに供給する階調電圧供給部としての機能を有する。
図９は、レベル電圧生成回路Ａ２の構成を示す模式図である。第２のラダー抵抗２４は、例えば半導体基板や絶縁性基板等の基板（図示せず）上に薄膜を用いて形成されており、ここでは第２のラダー抵抗２４を構成する抵抗層２５の一部を上面視した平面図をガンマアンプ２１−３の回路図とともに示している。
レベル電圧生成回路２２は、図示せぬ基板上に薄膜を用いて形成された抵抗層２５と、金属層からなるメタル配線ｍ０ｃ、ｍ０、ｍ１、ｍ２及びｍｚと、コンタクトｃｎ０ｃ、ｃｎ０、ｃｎ１、ｃｎ２及びｃｎｚから構成されている。抵抗層２５は、抵抗設計値Ｒｚ、Ｒ０及びＲ１の領域（以下、抵抗Ｒｚ領域、抵抗Ｒ０領域、抵抗Ｒ１領域と称する）に分けられており、各々の領域の境界付近にコンタクトを介してメタル配線が接続されている。なお、メタル配線ｍｚ、ｍ０、ｍ１及びｍ２の各々の抵抗は、抵抗層２５の抵抗値と比べると十分に小さい。
具体的には、メタル配線ｍ０は、抵抗Ｒｚ領域と抵抗Ｒ０領域との境界に設けられたコンタクトコンタクトｃｎ０を介して、抵抗層２５に接続されている。メタル配線ｍ１は、抵抗Ｒ０領域と抵抗Ｒ１領域との境界に設けられたコンタクトｃｎ１を介して、抵抗層２５に接続されている。メタル配線ｍ２は、抵抗Ｒ１領域とこれに隣接する抵抗領域（図示せず）との境界に設けられたコンタクトｃｎ２を介して、抵抗層２５に接続されている。メタル配線ｍｚは、抵抗Ｒｚ領域とこれに隣接する抵抗領域（図示せず）との境界に設けられたコンタクトｃｎｚを介して、抵抗層２５に接続されている。
また、抵抗層２５の抵抗Ｒｚ領域と抵抗Ｒ０領域との境界部分には、設計抵抗Ｒｒの領域（以下、抵抗Ｒｒ領域と称する）からなる突起部が形成されている。当該突起部にはコンタクトｃｎ０ｃが設けられており、メタル配線ｍ０ｃが当該コンタクトｃｎ０ｃを介して抵抗層２５に接続されている。メタル配線ｍ０ｃ及びメタル配線ｍ０は、同層間で分離されている。
抵抗層２５上のコンタクトｃｎｚ、ｃｎ０、ｃｎ１及びｃｎ２は、抵抗層２５を抵抗領域Ｒｚ、Ｒ０、Ｒ１に分割するように設置され、各抵抗領域の境界の電圧をＶｇｓｚ、Ｖｇｓ０、Ｖｇｓ１及びＶｇｓ２とする。
抵抗層２５上のコンタクトｃｎ０ｃが接続される抵抗Ｒｚ、Ｒ０の境界上部の突起部が抵抗層２５の電圧供給点で、ガンマアンプ２１−３の出力電圧Ｖｏｕｔが、メタル配線ｍ０ｃ及びコンタクトｃｎ０ｃを介して抵抗層２５に供給される。抵抗層２５上のコンタクトｃｎｚ、ｃｎ０、ｃｎ１、ｃｎ２が接続される抵抗領域の境界点の各々が第２のラダー抵抗２４を分圧した電圧が出力される電圧出力点である。第２のラダー抵抗２４の出力電圧である電圧Ｖｇｓ０は、コンタクトｃｎ０及びメタル配線ｍ０を介して出力される。すなわち、本実施例のレベル電圧生成回路Ａ２では、電圧供給点と電圧出力点とが分離されている。
また、メタル配線ｍ０はガンマアンプ２１−３の反転入力端に接続されており、メタル配線ｍ０から出力された電圧Ｖｇｓ０はガンマアンプ２１−３にフィードバックされる。ガンマアンプ２１−３、コンタクトｃｎ０、メタル配線ｍ０ｃ、抵抗層２５の抵抗Ｒｒ領域、及びメタル配線ｍ０ｃは、フィードバック回路を構成している。
本実施例のレベル電圧生成回路Ａ２では、抵抗層２５におけるガンマ電圧ＶＧ１の電圧供給点と電圧Ｖｇｓ０の電圧出力点とが分離され、それぞれレベル電圧生成回路Ａ２における抵抗層２５の中間部（例えば、抵抗Ｒｚ領域及び抵抗Ｒ０領域の境界点近傍）に設けられている。また、抵抗層２５のガンマ電圧ＶＧ１の電圧供給点は、抵抗Ｒｚ領域、抵抗Ｒ０領域及び抵抗Ｒ１領域間を流れる定常電流の経路外（すなわち、上記の突起部）に設けられている。また、第２のラダー抵抗２４の出力電圧である電圧Ｖｇｓｚ、Ｖｇｓ０、Ｖｇｓ１及びＶｇｓ２の各々の電圧出力点は、抵抗Ｒｚ領域、抵抗Ｒ０領域及び抵抗Ｒ１領域間を流れる電流の経路上に設けられている。
次に、本実施例のレベル電圧生成回路Ａ２の作用について説明する。
図９に示すように、ガンマアンプ２１−３には、ガンマ電圧ＶＧ１及びメタル配線ｍ０からの出力電圧が差動入力される。また、ガンマアンプ２１−３の電圧出力端からは出力電圧Ｖｏｕｔが出力され、メタル配線ｍ０ｃに供給される。
このとき、抵抗層２５には、第２のラダー抵抗２４の両端に供給されるガンマ基準電圧ＶＧ０、ＶＧ５及びガンマ電圧ＶＧ１の電圧差と、抵抗層２５の各電圧供給点間の抵抗値に応じた電流が流れる。また、抵抗Ｒｚ領域に流れる電流と抵抗Ｒ０領域に流れる電流とが異なる場合、メタル配線ｍ０ｃ、コンタクトｃｎ０ｃ及び突起部の抵抗Ｒｒ領域にも電流が流れる。ここで、メタル配線ｍ０ｃの抵抗値は十分小さいため無視できるとすると、メタル配線ｍ０ｃに供給されるガンマアンプ２１−３の出力電圧Ｖｏｕｔと抵抗層２５上の電圧Ｖｇｓ０との間には、コンタクトｃｎ０ｃの抵抗Ｒｃ及び突起部の抵抗Ｒｒによる電圧差（Ｖｃ＋Ｖｒ）が生じる。一方、メタル配線ｍｚ、ｍ０、ｍ１及びｍ２と、コンタクトｃｎｚ、ｃｎ０、ｃｎ１及びｃｎ２には、それぞれ抵抗層２５から電流が流れ込まないため、抵抗層上の電圧Ｖｇｓｚ、Ｖｇｓ０、Ｖｇｓ１及びＶｇｓ２がメタル配線ｍｚ、ｍ０、ｍ１及びｍ２からそのまま取り出される。
メタル配線ｍ０から取り出される電圧Ｖｇｓ０は、ガンマアンプ２１−３の差動入力にフィードバックされるため、イマジナリーショートの状態になり、ガンマ電圧ＶＧ１と等しくなる。これにより、レベル電圧生成回路Ａ２は、ガンマ基準電圧ＶＧ１に対して、抵抗層２５の突起部の抵抗Ｒｒ及びコンタクトｃｎ０ｃの抵抗Ｒｃの抵抗値に関わらず、抵抗層２５の設計抵抗値に応じた電圧を高精度に取り出すことができる。
本実施例のレベル電圧生成回路Ａ２によれば、第２のラダー抵抗２４の出力電圧から、抵抗層２５と各メタル配線とを接続するコンタクト部分の抵抗のばらつきの影響を取り除くことができる。従って、出力電圧間の相対誤差に加えて、設計値からの絶対誤差が十分に小さい高精度なラダー抵抗の出力電圧（レベル電圧）を生成することができる。
なお、ガンマアンプ２１−３の出力電圧Ｖｏｕｔは、電圧Ｖｇｓ０（＝ＶＧ１）に、突起部の抵抗Ｒｒ領域によって生じる電圧差及びコンタクトｃｎ０の抵抗Ｒｃによって生じる電圧差Ｖｃを加算した電圧（すなわち、ＶＧ１＋Ｖｒ＋Ｖｃ）となる。
以上のように、本実施例のレベル電圧生成回路Ａ２によれば、コンタクトの抵抗のばらつきの影響を受けることなく、出力電圧間の相対誤差及び設計値からの絶対誤差が十分に小さい高精度なレベル電圧を出力することができる。
次に、本発明の実施例４について説明する。本実施例の表示装置は、レベル電圧生成回路Ａ２の構成において実施例３と異なる。
図１０は、本実施例のレベル電圧生成回路Ａ２の構成を示す模式図である。ここでは、第２のラダー抵抗２４を構成する抵抗層２５の一部を上面視した平面図をガンマアンプ２１−３の回路図とともに示している。
本実施例のレベル電圧生成回路Ａ２は、メタル配線ｍ０ｃ及びメタル配線ｍ０とガンマアンプ２１−３との接続関係において実施例３のレベル電圧生成回路Ａ２と異なる。具体的には、本実施例のレベル電圧生成回路Ａ２では、メタル配線ｍ０ｃがガンマアンプ２１−１の反転入力端に接続され、メタル配線ｍ０がガンマアンプ２１−１の電圧出力端に接続されている。すなわち、実施例３のレベル電圧生成回路Ａ２と比べると、ガンマアンプ２１−３の出力電圧Ｖｏｕｔの抵抗層２５への電圧供給点の位置と、抵抗層２５からの電圧出力点の位置とが入れ替わっている。
図９と同様に、抵抗層２５上のコンタクトｃｎｚ、ｃｎ０、ｃｎ１及びｃｎ２は、抵抗層２５を抵抗領域Ｒｚ、Ｒ０、Ｒ１に分割するように設置され、各抵抗領域の境界の電圧をＶｇｓｚ、Ｖｇｓ０、Ｖｇｓ１及びＶｇｓ２とする。ガンマアンプ２１−１の出力電圧Ｖｏｕｔは、メタル配線ｍ０及びコンタクトｃｎ０を介して、抵抗層２５の抵抗Ｒｚ領域と抵抗Ｒ０領域との境界に位置する電圧供給点（Ｖｇｓ０）に供給される。
抵抗Ｒ０領域と抵抗Ｒ１領域との境界には電圧Ｖｇｓ１の電圧出力点が位置しており、コンタクトｃｎ１を介してメタル配線ｍ１が接続されている。抵抗Ｒ１領域とこれに隣接する抵抗領域（図示せず）との境界には電圧Ｖｇｓ２の電圧出力点が位置しており、コンタクトｃｎ２を介してメタル配線ｍ２が接続されている。抵抗Ｒｚ領域とこれに隣接する抵抗領域（図示せず）との境界には電圧Ｖｇｓｚの電圧出力点が位置しており、コンタクトｃｎｚを介してメタル配線ｍｚが接続されている。
また、抵抗層２５の抵抗Ｒｚ領域と抵抗Ｒ０領域との境界部分には、抵抗Ｒｒ領域からなる突起部が形成されている。当該突起部にはコンタクトｃｎ０ｃが設けられており、メタル配線ｍ０ｃが当該コンタクトｃｎｃを介して抵抗層２５に接続されている。メタル配線ｍ０ｃ及びメタル配線ｍ０は、同層間で分離されている。
メタル配線ｍｚから電圧Ｖｇｓｚ、メタル配線ｍ１から電圧Ｖｇｓ１、メタル配線ｍ２から電圧Ｖｇｓ２がそれぞれ出力される。なお、メタル配線ｍｚ、ｍ０、ｍ１及びｍ２の各々の抵抗は、抵抗層２５の抵抗値と比べると十分に小さい。
ガンマアンプ２１−３の出力電圧Ｖｏｕｔは、メタル配線ｍ０及びコンタクトｃｎ０を介して抵抗層２５の電圧供給点（Ｖｇｓ０）に供給される。抵抗層２５上のコンタクトｃｎｚ、ｃｎ０ｃ、ｃｎ１、ｃｎ２が接続される抵抗領域の境界点の各々が第２のラダー抵抗２４を分圧した電圧が出力される電圧出力点である。第２のラダー抵抗２４の出力電圧である抵抗層２５の突起部の電圧は、コンタクトｃｎ０ｃ及びメタル配線ｍ０ｃを介して出力される。すなわち、本実施例のレベル電圧生成回路Ａ２では、電圧供給点と電圧出力点とが分離されている。
また、メタル配線ｍ０ｃはガンマアンプ２１−３の反転入力端に接続されており、メタル配線ｍ０ｃから出力された電圧はガンマアンプ２１−３にフィードバックされる。ガンマアンプ２１−３、メタル配線ｍ０、コンタクトｃｎ０、抵抗層２５の抵抗Ｒｒ領域、及びメタル配線ｍ０ｃは、フィードバック回路を構成している。
次に、本実施例のレベル電圧生成回路Ａ２の作用について説明する。
図１０に示すように、ガンマアンプ２１−３には、ガンマ電圧ＶＧ１及びメタル配線ｍ０ｃからの出力電圧が差動入力される。また、ガンマアンプ２１−３の電圧出力端からは出力電圧Ｖｏｕｔが出力され、メタル配線ｍ０に供給される。
このとき、抵抗層２５には、第２のラダー抵抗２４の両端に供給されるガンマ基準電圧ＶＧ０、ＶＧ５及びガンマ電圧ＶＧ１の電圧差と、抵抗層２５の各電圧供給点間の抵抗値に応じた定常電流が流れる。また、抵抗Ｒｚ領域に流れる電流と抵抗Ｒ０領域に流れる電流とが異なる場合、メタル配線ｍ０及びコンタクトｃｎ０にも電流が流れる。ここで、メタル配線ｍ０の抵抗値は十分小さいため無視できるとすると、メタル配線ｍ０に供給されるガンマアンプ２１−３の出力電圧Ｖｏｕｔと抵抗層２５上の電圧Ｖｇｓ０との間には、コンタクトｃｎ０の抵抗Ｒｃによる電圧差Ｖｃが生じる。一方、メタル配線ｍｚ、ｍ０ｃ、ｍ１及びｍ２と、コンタクトｃｎｚ、ｃｎ０ｃ、ｃｎ１、ｃｎ２及び突起部の抵抗領域Ｒｒには電流が流れないため、抵抗層２５の突起部とコンタクトｃｎ０ｃとの接続点の電圧は電圧Ｖｏｕｔと等しく、抵抗層上の電圧Ｖｇｓｚ、Ｖｇｓ０、Ｖｇｓ１及びＶｇｓ２がメタル配線ｍｚ、ｍ０ｃ、ｍ１及びｍ２からそのまま取り出される。
メタル配線ｍ０ｃから取り出される電圧Ｖｇｓ０は、ガンマアンプ２１−３の差動入力にフィードバックされるため、イマジナリーショートの状態になり、ガンマ電圧ＶＧ１と等しくなる。これにより、レベル電圧生成回路Ａ２は、ガンマ基準電圧ＶＧ１に対して、抵抗層２５の突起部の抵抗Ｒｒ及びコンタクトｃｎ０、ｃｎ０ｃの抵抗Ｒｃの抵抗値に関わらず、抵抗層２５の設計抵抗値に応じた電圧を高精度に取り出すことができる。
なお、ガンマアンプ２１−３の出力電圧Ｖｏｕｔは、電圧Ｖｇｓ０（＝ＶＧ１）に、コンタクトｃｎ０の抵抗Ｒｃによって生じる電圧差Ｖｃを加算した電圧（すなわち、ＶＧ１＋Ｖｃ）となる。
以上のように、本実施例のレベル電圧生成回路Ａ２によれば、第２のラダー抵抗２４の出力電圧から、抵抗層２５と各メタル配線とを接続するコンタクト部分の抵抗のばらつきの影響を取り除くことにより、出力電圧間の相対誤差及び設計値からの絶対誤差が十分に小さい高精度なレベル電圧（ラダー抵抗の出力電圧）を出力することができる。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例１及び実施例２では、ガンマアンプ２１−１及び２１−２の各々と第１のラダー抵抗２２との接続部分に図４Ａ又は図４Ｂに示すような回路ブロック（すなわち、レベル電圧生成回路Ａ１）が形成されている例について説明した。しかし、これとは異なり、ガンマアンプ２１−１及び２１−２の各々と第２のラダー抵抗２４との接続部分に、同様の構成を有する回路ブロックが形成されていてもよい。すなわち、実施例１及び実施例２のような構成の回路ブロックを有するレベル電圧生成回路が第１のラダー抵抗２２とガンマアンプ２１−１及び２１−２の各々との間、又は第２のラダー抵抗２４とガンマアンプ２１−１及び２１−２の各々との間のいずれかに上記のような回路ブロックが形成されていればよい。
１００ 表示装置
１１ 表示パネル
１２ 表示コントローラ
１３Ａ，１３Ｂ ゲートドライバ
１４−１〜１４−ｐ データドライバ
１４１ データラッチ部
１４２ 基準電圧生成部
２０ 階調電圧生成部
３０−１〜３０−ｋ デコーダ
４０−１〜４０−ｋ 出力アンプ
２１−１〜２１−６ ガンマアンプ
２２ 第１のラダー抵抗
２３Ａ〜２３Ｄ ガンマデコーダ
２４ 第２のラダー抵抗
２５ 抵抗層

Claims (11)

  1. 異なるＮ個（Ｎは、Ｎ≧２の整数）の入力電圧に基づいて、Ｍ個（Ｍは、Ｍ＞Ｎの整数）のレベル電圧を生成するレベル電圧生成回路であって、
    前記Ｎ個の入力電圧を各々が受け、前記Ｎ個の入力電圧を各々が増幅して出力する出力端を有するＮ個の差動増幅器と、
    前記Ｎ個の差動増幅器の出力端の各々に接続されたＮ個の電圧供給点と、前記Ｍ個のレベル電圧を出力するＭ個の電圧出力点と、を有するラダー抵抗と、
    を備え、
    前記Ｍ個の電圧出力点は、負荷をなす増幅器の入力側の容量性負荷に接続され、 前記Ｎ個の差動増幅器のうちの少なくとも一の差動増幅器は、入力対と、前記Ｎ個の電圧供給点のうちの一の電圧供給点に接続される出力端を有し、前記入力対の一方に前記Ｎ個の入力電圧のうちの一の入力電圧を受け、前記入力対の他方が、前記Ｍ個の電圧出力点のうち、前記一の電圧供給点の電圧に最も近いレベル電圧を出力する一の電圧出力点に接続され、且つ、前記一の電圧供給点と前記一の電圧出力点は、前記ラダー抵抗上において互いに異なる位置に設置されていることを特徴とするレベル電圧生成回路。
  2. 前記ラダー抵抗上に設置される前記Ｎ個の電圧供給点及び前記Ｍ個の電圧出力点の各々は、導電性を有するコンタクトを介してメタル配線に接続され、
    前記Ｎ個の差動増幅器の各々の出力端は、前記Ｎ個の電圧供給点に接続される前記メタル配線の各々と接続され、
    前記Ｍ個の電圧出力点から出力されるレベル電圧の各々は、前記Ｍ個の電圧出力点に接続される前記メタル配線の各々から出力され、
    前記一の電圧供給点が接続される一のコンタクト及び一のメタル配線と、前記一の電圧出力点が接続される別のコンタクト及び別のメタル配線とは、互いに絶縁されることを特徴とする請求項１に記載のレベル電圧生成回路。
  3. 前記ラダー抵抗は、一つの抵抗体として構成され、
    前記抵抗体は、前記Ｍ個の電圧出力点に対応する位置を境界として互いに隣接する複数の抵抗領域を有し、前記複数の抵抗領域のうち両端に位置する一方の領域から他方の領域に向かって、前記Ｎ個の入力電圧及び当該抵抗体の抵抗値に応じた駆動電流が一方向に流れるように構成されていることを特徴とする請求項１又は２に記載のレベル電圧生成回路。
  4. 前記一の電圧供給点は、前記複数の抵抗領域のうち前記ラダー抵抗の一方の端部に位置する第１の抵抗領域に設けられ、
    前記一の電圧出力点は、前記第１の抵抗領域に隣接する第２の抵抗領域に設けられていることを特徴とする請求項３に記載のレベル電圧生成回路。
  5. 前記一の電圧出力点は、前記複数の抵抗領域のうち前記ラダー抵抗の一方の端部に位置する第１の抵抗領域に設けられ、
    前記一の電圧供給点は、前記第１の抵抗領域に隣接する第２の抵抗領域に設けられていることを特徴とする請求項３に記載のレベル電圧生成回路。
  6. 前記ラダー抵抗は、前記複数の抵抗領域のうち前記ラダー抵抗の端部以外に位置し隣接する一対の抵抗領域の境界部分に接続され且つ前記駆動電流の電流経路の外側に設けられた突起部を有し、
    前記一の電圧供給点は、前記突起部に設けられ、
    前記一の電圧出力点は、前記駆動電流の電流経路上に位置する前記一対の抵抗領域の境界部分に設けられていることを特徴とする請求項３に記載のレベル電圧生成回路。
  7. 前記ラダー抵抗は、前記複数の抵抗領域のうち前記ラダー抵抗の端部以外に位置し隣接する一対の抵抗領域の境界部分に接続され且つ前記駆動電流の電流経路の外側に設けられた突起部を有し、
    前記一の電圧出力点は、前記突起部に設けられ、
    前記一の電圧供給点は、前記駆動電流の電流経路上に位置する前記一対の抵抗領域の境界部分に設けられていることを特徴とする請求項３に記載のレベル電圧生成回路。
  8. 複数本のデータ線を有する表示パネルに接続され、映像データ信号に対応する階調電圧信号を前記複数本のデータ線に供給するデータドライバであって、
    前記データドライバへ供給される異なるＮ個（Ｎは、Ｎ≧２の整数）の基準電圧に基づいて、前記Ｎ個の基準電圧を分圧したＭ個（Ｍは、Ｍ＞Ｎの整数）のガンマ電圧を生成し、増幅器により増幅出力するガンマ電圧生成回路と、
    前記ガンマ電圧生成回路から出力される前記Ｍ個のガンマ電圧に基づいて、前記映像信号に応じた前記階調電圧信号を生成する階調電圧出力部と、
    を有し、
    前記ガンマ電圧生成回路は、
    前記Ｎ個の基準電圧を各々が受け、前記Ｎ個の基準電圧を各々が増幅して出力する出力端を有するＮ個の差動増幅器と、
    前記Ｎ個の差動増幅器の出力端の各々に接続されたＮ個の電圧供給点と、前記Ｍ個のガンマ電圧を出力するＭ個の電圧出力点と、を有するラダー抵抗と、
    を備え、
    前記Ｍ個の電圧出力点は、前記増幅器の入力側の容量性負荷に接続され、
    前記Ｎ個の差動増幅器のうちの少なくとも一の差動増幅器は、入力対と、前記Ｎ個の電圧供給点のうちの一の電圧供給点に接続される出力端を有し、前記入力対の一方に前記Ｎ個の入力電圧のうちの一の入力電圧を受け、前記入力対の他方が、前記Ｍ個の電圧出力点のうち、前記一の電圧供給点の電圧に最も近いレベル電圧を出力する一の電圧出力点に接続され、且つ、前記一の電圧供給点と前記一の電圧出力点は、前記ラダー抵抗上において互いに異なる位置に設置されていることを特徴とするデータドライバ。
  9. 複数本のデータ線を有する表示パネルに接続され、映像データ信号に対応する階調電圧信号を前記複数本のデータ線に供給するデータドライバであって、
    異なるＮ個（Ｎは、Ｎ≧２の整数）のガンマ電圧を生成するガンマ電圧生成部と、
    前記Ｎ個のガンマ電圧に基づいて、前記Ｎ個のガンマ電圧を分圧したＭ個（Ｍは、Ｍ＞Ｎの整数）の階調電圧を生成し、前記映像信号に応じた前記階調電圧を前記データドライバの各出力毎に設けられた増幅器に出力する階調電圧生成回路と、
    を有し、
    前記階調電圧生成回路は、
    前記Ｎ個のガンマ電圧を各々が受け、前記Ｎ個のガンマ電圧を各々が増幅して出力する出力端を有するＮ個の差動増幅器と、
    前記Ｎ個の差動増幅器の出力端の各々に接続されたＮ個の電圧供給点と、前記Ｍ個の階調電圧を出力するＭ個の電圧出力点と、を有するラダー抵抗と、
    を備え、
    前記Ｍ個の電圧出力点は、前記増幅器の入力側の容量性負荷に接続され、
    前記Ｎ個の差動増幅器のうちの少なくとも一の差動増幅器は、入力対と、前記Ｎ個の電圧供給点のうちの一の電圧供給点に接続される出力端を有し、前記入力対の一方に前記Ｎ個の入力電圧のうちの一の入力電圧を受け、前記入力対の他方が、前記Ｍ個の電圧出力点のうち、前記一の電圧供給点の電圧に最も近いレベル電圧を出力する一の電圧出力点に接続され、且つ、前記一の電圧供給点と前記一の電圧出力点は、前記ラダー抵抗上において互いに異なる位置に設置されていることを特徴とするデータドライバ。
  10. 複数のデータ線と、複数の走査線と、前記複数のデータ線と前記複数の走査線との交差部の各々に設けられた画素スイッチ及び画素部と、を有する表示パネルと、
    パルス幅に応じた選択期間において前記画素スイッチをオンに制御する走査信号を前記複数の走査線に供給するゲートドライバと、
    映像データ信号に対応する階調電圧信号を前記複数のデータ線に供給するデータドライバと、
    を有する表示装置であって、
    前記データドライバは、
    前記データドライバへ供給される異なるＮ個（Ｎは、Ｎ≧２の整数）の基準電圧に基づいて、前記Ｎ個の基準電圧を分圧したＭ個（Ｍは、Ｍ＞Ｎの整数）のガンマ電圧を生成し、増幅器により増幅出力するガンマ電圧生成回路と、
    前記ガンマ電圧生成回路から出力される前記Ｍ個のガンマ電圧に基づいて、前記映像信号に応じた前記階調電圧信号を生成する階調電圧出力部と、
    を有し、
    前記ガンマ電圧生成回路は、
    前記Ｎ個の基準電圧を各々が受け、前記Ｎ個の基準電圧を各々が増幅して出力する出力端を有するＮ個の差動増幅器と、
    前記Ｎ個の差動増幅器の出力端の各々に接続されたＮ個の電圧供給点と、前記Ｍ個のガンマ電圧を出力するＭ個の電圧出力点と、を有するラダー抵抗と、
    を備え、
    前記Ｍ個の電圧出力点は、前記増幅器の入力側の容量性負荷に接続され、
    前記Ｎ個の差動増幅器のうちの少なくとも一の差動増幅器は、入力対と、前記Ｎ個の電圧供給点のうちの一の電圧供給点に接続される出力端を有し、前記入力対の一方に前記Ｎ個の入力電圧のうちの一の入力電圧を受け、前記入力対の他方が、前記Ｍ個の電圧出力点のうち、前記一の電圧供給点の電圧に最も近いレベル電圧を出力する一の電圧出力点に接続され、且つ、前記一の電圧供給点と前記一の電圧出力点は、前記ラダー抵抗上において互いに異なる位置に設置されていることを特徴とする表示装置。
  11. 複数のデータ線と、複数の走査線と、前記複数のデータ線と前記複数の走査線との交差部の各々に設けられた画素スイッチ及び画素部と、を有する表示パネルと、
    パルス幅に応じた選択期間において前記画素スイッチをオンに制御する走査信号を前記複数の走査線に供給するゲートドライバと、
    映像データ信号に対応する階調電圧信号を前記複数のデータ線に供給するデータドライバと、
    を有する表示装置であって、
    前記データドライバは、
    異なるＮ個（Ｎは、Ｎ≧２の整数）のガンマ電圧を生成するガンマ電圧生成部と、
    前記Ｎ個のガンマ電圧に基づいて、前記Ｎ個のガンマ電圧を分圧したＭ個（Ｍは、Ｍ＞Ｎの整数）の階調電圧を生成し、前記映像信号に応じた前記階調電圧を前記データドライバの各出力毎に設けられた増幅器に出力する階調電圧生成回路と、
    を有し、
    前記階調電圧生成回路は、
    前記Ｎ個のガンマ電圧を各々が受け、前記Ｎ個のガンマ電圧を各々が増幅して出力する出力端を有するＮ個の差動増幅器と、
    前記Ｎ個の差動増幅器の出力端の各々に接続されたＮ個の電圧供給点と、前記Ｍ個の階調電圧を出力するＭ個の電圧出力点と、を有するラダー抵抗と、
    を備え、
    前記Ｍ個の電圧出力点は、前記増幅器の入力側の容量性負荷に接続され、
    前記Ｎ個の差動増幅器のうちの少なくとも一の差動増幅器は、入力対と、前記Ｎ個の電圧供給点のうちの一の電圧供給点に接続される出力端を有し、前記入力対の一方に前記Ｎ個の入力電圧のうちの一の入力電圧を受け、前記入力対の他方が、前記Ｍ個の電圧出力点のうち、前記一の電圧供給点の電圧に最も近いレベル電圧を出力する一の電圧出力点に接続され、且つ、前記一の電圧供給点と前記一の電圧出力点は、前記ラダー抵抗上において互いに異なる位置に設置されていることを特徴とする表示装置。
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