JP2021034818A - 電力増幅回路、半導体デバイス、及び半導体デバイスの製造方法 - Google Patents

電力増幅回路、半導体デバイス、及び半導体デバイスの製造方法 Download PDF

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Abstract

【課題】半導体デバイスのプロセスバラツキによるゲインバラツキを補償することができる電力増幅回路、半導体デバイス、及び半導体デバイスの製造方法を実現する。【解決手段】電力増幅回路１は、増幅用トランジスタで構成される増幅部３が半導体デバイス２のダイ上に設けられる。半導体デバイス２のダイ上に設けられた検出用トランジスタ４と、増幅部３のゲインを補償する可変アッテネータ３４と、少なくとも検出用トランジスタ４の検出値に基づき設定されたバイアスレベル設定値を保持するバイアスレベル設定保持部６と、バイアスレベル設定値に基づき、可変アッテネータ３４のバイアス値を生成するバイアス生成部７と、を備える。【選択図】図１

Description

本発明は、電力増幅回路、半導体デバイス、及び半導体デバイスの製造方法に関する。
電力増幅器を構成するトランジスタの温度特性を補償する技術が開示されている（例えば、特許文献１）。
米国特許出願公開第２０１７／０１８７３３１号明細書
近年、電力増幅回路を構成する半導体デバイスの半導体材料として、ガリウムヒ素（ＧａＡｓ）などの化合物半導体やシリコンゲルマニウム（ＳｉＧｅ）などのＳｉを用いた半導体デバイスの開発が進められている。このような半導体デバイスを用いて電力増幅回路を設計した場合、トランジスタのプロセスバラツキが大きいとゲイン特性等の要求性能を満たせなくなる場合がある。
本発明は、上記に鑑みてなされたものであって、半導体デバイスのプロセスバラツキによるゲインバラツキを補償することができる電力増幅回路、半導体デバイス、及び半導体デバイスの製造方法を実現することを目的とする。
本発明の一側面の電力増幅回路は、増幅用トランジスタで構成される増幅部が半導体デバイスのダイ上に設けられる電力増幅回路であって、前記半導体デバイスのダイ上に設けられた検出用トランジスタと、前記増幅部のゲインを補償する可変アッテネータと、少なくとも前記検出用トランジスタの検出値に基づき設定されたバイアスレベル設定値を保持するバイアスレベル設定保持部と、前記バイアスレベル設定値に基づき、前記可変アッテネータのバイアス値を生成するバイアス生成部と、を備える。
この構成では、半導体デバイスのプロセスバラツキによる増幅部のゲインバラツキを補償することができる。
増幅用トランジスタで構成される増幅部と、検出用トランジスタと、前記増幅部のゲインを補償する可変アッテネータと、少なくとも前記検出用トランジスタの検出値に基づき設定されたバイアスレベル設定値を保持するバイアスレベル設定保持部と、前記バイアスレベル設定値に基づき、前記可変アッテネータのバイアス値を生成するバイアス生成部と、を含み、少なくとも前記増幅用トランジスタ及び前記電流増幅率検出用トランジスタが同一のダイ上に設けられている。
この構成では、半導体デバイスのプロセスバラツキによる増幅部のゲインバラツキを補償することができる。
本発明の一側面の半導体デバイスの製造方法は、増幅用トランジスタで構成される増幅部と、検出用トランジスタと、前記増幅部のゲインを補償する可変アッテネータと、少なくとも前記検出用トランジスタの検出値に基づき設定されたバイアスレベル設定値を保持するバイアスレベル設定保持部と、前記バイアスレベル設定値に基づき、前記可変アッテネータのバイアス値を生成するバイアス生成部と、を含み、少なくとも前記増幅用トランジスタ及び前記検出用トランジスタが同一のダイ上に設けられている半導体デバイスの製造方法であって、前記検出用トランジスタの増幅率を算出するステップと、前記増幅率に基づき、前記バイアスレベル設定値を生成するステップと、前記バイアスレベル設定値を前記バイアスレベル設定保持部に書き込むステップと、を有する。
これにより、半導体デバイスのプロセスバラツキによる増幅部のゲインバラツキを補償することができる。
本発明によれば、半導体デバイスのプロセスバラツキによるゲインバラツキを補償することができる電力増幅回路、半導体デバイス、及び半導体デバイスの製造方法を実現することができる。
実施形態１に係る電力増幅回路の概略構成を示す図である。 増幅部の第１構成例を示す図である。 増幅部の第２構成例を示す図である。 増幅部の第３構成例を示す図である。 増幅部の第４構成例を示す図である。 可変アッテネータの一態様を示すブロック図である。 実施形態１に係る電力増幅回路を構成する半導体デバイスのダイ上における各ブロックの配置例を示す概念図である。 実施形態１に係るバイアスレベル設定部のデータ生成部により生成される３ｂｉｔデータの一例を示す図である。 実施形態１に係るバイアスレベル設定保持部を構成する不揮発性メモリの一態様を示すブロック図である。 実施形態１に係る半導体デバイスの製造方法の一例を示すフローチャートである。 バイアス生成部の一態様を示すブロック図である。 実施形態２に係る電力増幅回路の概略構成を示す図である。 実施形態２に係るバイアスレベル設定保持部の動作タイミング及びバイアスレベル設定保持部を構成するラッチ回路の書き込みタイミングの一例を示すタイミングチャートである。 実施形態２に係る半導体デバイスの製造方法の一例を示すフローチャートである。
以下に、実施形態に係る電力増幅回路を図面に基づいて詳細に説明する。なお、この実施形態により本発明が限定されるものではない。各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。実施形態２以降では、実施形態１と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
（実施形態１）
図１は、実施形態１に係る電力増幅回路の概略構成を示す図である。実施形態１に係る電力増幅回路１は、半導体デバイス２のダイ上に、増幅部３、検出用トランジスタ４、バイアスレベル設定保持部６、及びバイアス生成部７が設けられている。本実施形態では、検出用トランジスタをバイポーラトランジスタで記載しているが、この場合には、増幅部３を構成する増幅用トランジスタについてもバイポーラトランジスタである。なお、検出用トランジスタ４及び増幅用トランジスタは、電界効果トランジスタであっても良い。
本実施形態では、半導体デバイス２の半導体材料として、シリコンゲルマニウム（ＳｉＧｅ）を用いた構成が例示される。半導体デバイス２のダイ上に増幅部３を構成した場合、増幅部３を構成するトランジスタの増幅率（電界効果トランジスタである場合は、相互コンダクタンス）のプロセスバラツキが大きいと、増幅部３のゲインがバラつくことになり、電力増幅回路としての要求性能を満たせない場合がある。
増幅部３は、高周波入力信号ＲＦｉｎを増幅して、高周波出力信号ＲＦｏｕｔを出力する。増幅部３は、増幅部３におけるゲインを補償するための可変アッテネータ３４を含む。図２Ａは、増幅部の第１構成例を示す図である。図２Ｂは、増幅部の第２構成例を示す図である。図２Ｃは、増幅部の第３構成例を示す図である。図２Ｄは、増幅部の第４構成例を示す図である。
図２Ａ、図２Ｂ、図２Ｃ、図２Ｄに示す一例において、増幅部３，３ａ，３ｂ，３ｃは、第１電力増幅器３１、第２電力増幅器３２、及び第３電力増幅器３３を有する３段構成のＲＦパワーアンプである。なお、本実施形態では、電力増幅器を３段構成とした例を示したが、例えば２段構成であっても良いし、４段以上の電力増幅器で構成されていても良い。
第１電力増幅器３１、第２電力増幅器３２、及び第３電力増幅器３３を構成する増幅用トランジスタは、複数の単位トランジスタを電気的に並列接続して構成される。単位トランジスタとは、増幅用トランジスタが構成される最小限の構成を言う。第１電力増幅器３１、第２電力増幅器３２、及び第３電力増幅器３３を構成する増幅用トランジスタを複数の単位トランジスタで構成することにより、増幅部３の駆動に必要な電力を確保することができる。
第１電力増幅器３１を構成する増幅用トランジスタは、例えば、２個の単位トランジスタで構成される。また、第２電力増幅器３２を構成する増幅用トランジスタは、例えば、８個の単位トランジスタで構成される。また、第３電力増幅器３３を構成する増幅用トランジスタは、例えば、２２個の単位トランジスタで構成される。なお、上述した第１電力増幅器３１、第２電力増幅器３２、及び第３電力増幅器３３を構成する増幅用トランジスタの単位トランジスタ数は一例であって、これに限定されない。
可変アッテネータ３４は、図２Ａに示すように、第１電力増幅器３１の前段、すなわち、増幅部３の入力段に設けることが好ましいが、図２Ｂに示すように、第１電力増幅器３１と第２電力増幅器３２との間に設けても良いし、図２Ｃに示すように、第２電力増幅器３２と第３電力増幅器３３との間に設けても良い。また、可変アッテネータ３４は、図２Ｄに示すように、第３電力増幅器３３の後段、すなわち、増幅部３の出力段に設ける構成であっても良い。
なお、図示はしないが、第１電力増幅器３１の前段、すなわち、増幅部３の入力段には、入力整合回路が設けられる。図２Ａに示すように、可変アッテネータ３４を第１電力増幅器３１の前段に設ける場合には、入力整合回路が可変アッテネータ３４を含む構成であっても良い。
また、図示はしないが、第１電力増幅器３１と第２電力増幅器３２との間、及び、第２電力増幅器３２と第３電力増幅器３３との間には、それぞれ段間整合回路が設けられる。図２Ｂに示すように、可変アッテネータ３４を第１電力増幅器３１と第２電力増幅器３２との間に設ける場合、あるいは、図２Ｃに示すように、可変アッテネータ３４を第２電力増幅器３２と第３電力増幅器３３との間に設ける場合には、段間整合回路が可変アッテネータ３４を含む構成であっても良い。
また、図示はしないが、第３電力増幅器３３の後段、すなわち、増幅部３の出力段には、出力整合回路が設けられる。図２Ｄに示すように、可変アッテネータ３４を第３電力増幅器３３の後段に設ける場合には、出力整合回路が可変アッテネータ３４を含む構成であっても良い。
図３は、可変アッテネータの一態様を示すブロック図である。なお、可変アッテネータ３４の構成はこれに限るものではなく、任意のπ型やＴ型の構成を適用可能である。
図３において、ＢＩＡＳｉｎ［０］，ＢＩＡＳｉｎ［１］は、バイアス生成部７から出力されたバイアス値の入力値を示している。なお、バイアス値の数は、半導体デバイス２のプロセスバラツキの程度によって適切な数とすれば良い。
図４は、実施形態１に係る電力増幅回路を構成する半導体デバイスのダイ上における各ブロックの配置例を示す概念図である。
図４に示すように、検出用トランジスタ４は、半導体デバイス２のダイ上に構成される。また、検出用トランジスタ４は、第１電力増幅器３１、第２電力増幅器３２、及び第３電力増幅器３３を構成する増幅用トランジスタ３１ａ，３２ａ，３３ａと同一プロセスを用いたトランジスタを有している。このため、検出用トランジスタ４及び増幅用トランジスタ３１ａ，３２ａ，３３ａがバイポーラトランジスタである場合、増幅用トランジスタ３１ａ，３２ａ，３３ａの増幅率は、検出用トランジスタ４の増幅率と等価と見做せる。従って、検出用トランジスタ４の増幅率を検出できれば、可変アッテネータ３４の減衰量を、検出用トランジスタ４の増幅率に応じた値とすることで、半導体デバイス２のプロセスバラツキによる増幅部３のゲインバラツキを補償することができる。
また、検出用トランジスタ４及び増幅用トランジスタ３１ａ，３２ａ，３３ａが電界効果トランジスタである場合、増幅用トランジスタ３１ａ，３２ａ，３３ａの相互コンダクタンスは、検出用トランジスタ４の相互コンダクタンスと等価と見做せる。従って、検出用トランジスタ４の相互コンダクタンスを検出できれば、可変アッテネータ３４の減衰量を、検出用トランジスタ４の相互コンダクタンスに応じた値とすることで、半導体デバイス２のプロセスバラツキによる増幅部３のゲインバラツキを補償することができる。
本実施形態では、図１に示すように、電力増幅回路１を構成する半導体デバイス２の製造工程において、バイアスレベル設定部５が接続される。バイアスレベル設定部５は、例えば、製造工程の所定工程において半導体デバイス２に接続されるＰＣ等の設定治具により実現することができる。バイアスレベル設定部５は、演算部５１、及びデータ生成部５２を含む。
検出用トランジスタ４及び増幅用トランジスタ３１ａ，３２ａ，３３ａがバイポーラトランジスタである場合、演算部５１は、検出用トランジスタ４に流れるコレクタ電流Ｉｃ及びベース電流Ｉｂを検出する。検出用トランジスタ４の増幅率βは、下記の（１）式を用いて算出できる。
β＝Ｉｃ／Ｉｂ・・・（１）
演算部５１は、上記（１）式を用いて、検出用トランジスタ４の増幅率βを算出する。
あるいは、検出用トランジスタ４及び増幅用トランジスタ３１ａ，３２ａ，３３ａが電界効果トランジスタである場合、検出用トランジスタ４のゲート電圧Ｖｂを少なくとも２点振り、ドレイン電流Ｉｄを少なくとも２点検出する。検出用トランジスタ４の相互コンダクタンスｇｍは、下記の（２）式を用いて算出できる。
ｇｍ＝ΔＩｄ／ΔＶｇ＝（Ｉｄ２-Ｉｄ１）／（Ｖｇ２−Ｖｇ１）・・・（２）
演算部５１は、上記（２）式を用いて、検出用トランジスタ４の相互コンダクタンスｇｍを算出する。
データ生成部５２は、演算部５１により算出された増幅率β（または相互コンダクタンスｇｍ）に応じた３ｂｉｔデータを出力する。データ生成部５２としては、例えば、Ａ／Ｄ変換回路が例示される。図５は、実施形態１に係るバイアスレベル設定部のデータ生成部により生成される３ｂｉｔデータの一例を示す図である。図５では、検出用トランジスタ４及び増幅用トランジスタ３１ａ，３２ａ，３３ａがバイポーラトランジスタである場合の増幅率βを３ｂｉｔデータ化した例を示している。
具体的に、データ生成部５２は、増幅率βの値がＡ以上Ｂ未満であるとき（Ａ≦β＜Ｂ）、データ値「０００」を出力する。
また、データ生成部５２は、増幅率βの値がＢ以上Ｃ未満であるとき（Ｂ≦β＜Ｃ）、データ値「００１」を出力する。
また、データ生成部５２は、増幅率βの値がＣ以上Ｄ未満であるとき（Ｃ≦β＜Ｄ）、データ値「０１０」を出力する。
また、データ生成部５２は、増幅率βの値がＤ以上Ｅ未満であるとき（Ｄ≦β＜Ｅ）、データ値「０１１」を出力する。
また、データ生成部５２は、増幅率βの値がＥ以上Ｆ未満であるとき（Ｅ≦β＜Ｆ）、データ値「１００」を出力する。
また、データ生成部５２は、増幅率βの値がＦ以上Ｇ未満であるとき（Ｆ≦β＜Ｇ）、データ値「１０１」を出力する。
また、データ生成部５２は、増幅率βの値がＧ以上Ｈ未満であるとき（Ｇ≦β＜Ｈ）、データ値「１０１」を出力する。
また、データ生成部５２は、増幅率βの値がＨ以上Ｉ未満であるとき（Ｈ≦β＜Ｉ）、データ値「１１１」を出力する。
なお、データ生成部５２が出力するデータ値のビット数は３ｂｉｔに限らず、２ｂｉｔであっても良いし、４ｂｉｔ以上であっても良い。データ生成部５２が出力するデータ値のビット数は、半導体デバイス２のプロセスバラツキの程度によって適切なビット数とすれば良い。
図６は、実施形態１に係るバイアスレベル設定保持部を構成する不揮発性メモリの一態様を示すブロック図である。本実施形態では、バイアスレベル設定保持部６として、不揮発性メモリ６１を備えている。
図６において、ＬＥＶＥＬｏｕｔ［ｎ］は、データ生成部５２から出力されるデータ値で決まるバイアスレベル設定値の出力値を示している。なお、バイアスレベル設定値の数ｎは、半導体デバイス２のプロセスバラツキの程度によって適切な数とすれば良い。
本実施形態では、不揮発性メモリ６１の構成として、半導体デバイス２のダイ上に複数のヒューズＦが設けられている。これら複数のヒューズＦの導通・非導通により、可変アッテネータ３４のバイアスレベル設定を保持する構成を例示している。
本実施形態において、不揮発性メモリ６１は、書き込み制御回路６１１、及びバッファ回路６１２を含む。
書き込み制御回路６１１は、データ生成部５２から出力されるデータ値に応じて、データ値に対応したヒューズＦに電流を流す。このとき、電流容量を超えた電流が流れたヒューズＦの抵抗値が変化する。
バッファ回路６１２は、複数のヒューズＦの導通・非導通に応じたバイアスレベル設定値を出力する。
このような構成とすることで、バイアスレベル設定保持部６の回路規模を小さくすることができる。
なお、不揮発性メモリ６１の態様としては、上述した構成に限るものではなく、電力増幅回路１を構成する半導体デバイス２の製造工程において一回のみ書き込みが可能なＯＴＰ（One Time Programmable read only memory）メモリであれば良い。
図７は、実施形態１に係る半導体デバイスの製造方法の一例を示すフローチャートである。本実施形態では、電力増幅回路１を構成する半導体デバイス２の製造工程において、図７に示すバイアスレベル設定処理を実施する。
電力増幅回路１を構成する半導体デバイス２の製造工程において、まず、演算部５１は、検出用トランジスタ４に流れるコレクタ電流Ｉｃ及びベース電流Ｉｂを検出し、上記（１）式を用いて、検出用トランジスタ４の増幅率βを算出する（ステップＳ１０１）。
続いて、データ生成部５２は、演算部５１により算出された増幅率βに応じた３ｂｉｔデータを生成して出力する（ステップＳ１０２）。
バイアスレベル設定保持部６は、データ生成部５２から出力される３ｂｉｔデータのデータ値に応じた値を、バイアスレベル設定値として不揮発性メモリ６１に書きこむ（ステップＳ１０３）。
上述した実施形態１に係るバイアスレベル設定処理により、検出用トランジスタ４の増幅率βに応じたバイアスレベルが設定される。
図８は、バイアス生成部の一態様を示すブロック図である。図８に示すように、バイアス生成部７は、例えば、複数のＭＯＳＦＥＴで構成される回路である。
バイアス生成部７には、電力増幅回路１の実稼働時において、バイアスレベル設定保持部６から出力されたバイアスレベル設定値が入力される。図８において、ＬＥＶＥＬｉｎ［０］，ＬＥＶＥＬｉｎ［１］，ＬＥＶＥＬｉｎ［２］は、データ生成部５２から出力されたバイアスレベル設定値の入力値を示している。なお、バイアスレベル設定値の数は、上述したように半導体デバイス２のプロセスバラツキの程度によって適切な数とすれば良い。
また、バイアス生成部７の態様としては、図８に示す構成に限るものではなく、適宜変更可能である。
バイアス生成部７は、バイアスレベル設定値の入力値ＬＥＶＥＬｉｎ［０］，ＬＥＶＥＬｉｎ［１］，ＬＥＶＥＬｉｎ［２］に応じたバイアス値を出力する。図８において、ＢＩＡＳｏｕｔ［０］，ＢＩＡＳｏｕｔ［１］は、データ生成部５２から出力されたバイアス値の出力値を示している。なお、バイアス値の数は、上述したように半導体デバイス２のプロセスバラツキの程度によって適切な数とすれば良い。
実施形態１に係る電力増幅回路１は、上述した構成とすることで、電力増幅回路１を構成する半導体デバイス２のプロセスバラツキによるゲインバラツキを補償することができる。
（実施形態２）
図９は、実施形態２に係る電力増幅回路の概略構成を示す図である。なお、実施形態１と同じ構成要素には、同じ参照符号を付して、説明を省略する。
図９に示すように、実施形態２に係る電力増幅回路１ａは、半導体デバイス２ａのダイ上に、バイアスレベル設定部５ａが設けられている。このため、以下に説明する実施形態２の構成では、電力増幅回路１ａを構成する半導体デバイス２ａの製造工程にＰＣ等の設定治具を設けることなく、可変アッテネータ３４のバイアスレベルを設定することができる。
図９に示すように、バイアスレベル設定部５ａは、パルス生成回路５３、Ａ／Ｄ変換回路５４、及び遅延回路５５を含む。
パルス生成回路５３は、例えば半導体デバイス２ａへの電源投入に伴い、所定期間「Ｈ」レベルとなるパルス信号Ｐｕｌｓｅ１を発生させる回路である。
検出用トランジスタ４には、パルス生成回路５３から出力されたパルス信号Ｐｕｌｓｅ１の「Ｈ」期間において、コレクタ電流Ｉｃが流れる。
Ａ／Ｄ変換回路５４は、検出用トランジスタ４にコレクタ電流Ｉｃが流れることによって生じたコレクタ電圧Ｖｃを、デジタル信号に変換し、パラレルデータとしてバイアスレベル設定保持部６ａに出力する。パラレルデータの出力数は、半導体デバイス２ａのプロセスバラツキの程度によって適切な数とすれば良い。
遅延回路５５は、パルス生成回路５３から出力されたパルス信号Ｐｕｌｓｅ１を遅延させたパルス信号Ｐｕｌｓｅ２を出力する。
また、本実施形態では、バイアスレベル設定保持部６ａとして、実施形態１の不揮発性メモリ６１に代えて、ラッチ回路６２を備えている。
図１０は、実施形態２に係るバイアスレベル設定保持部の動作タイミング及びバイアスレベル設定保持部を構成するラッチ回路の書き込みタイミングの一例を示すタイミングチャートである。
図１０に示すパルス信号Ｐｕｌｓｅ１の「Ｈ」期間において、検出用トランジスタ４にコレクタ電流Ｉｃが流れる。
遅延回路５５は、パルス生成回路５３から出力されたパルス信号Ｐｕｌｓｅ１の立ち上がりから、パルス信号Ｐｕｌｓｅ１の「Ｈ」期間よりも短い所定の遅延期間ＤＰだけ遅れて「Ｈ」レベルとなるパルス信号Ｐｕｌｓｅ２を出力する。これにより、パルス信号Ｐｕｌｓｅ１とパルス信号Ｐｕｌｓｅ２とが共に「Ｈ」レベルとなるラッチ期間ＬＰが生じる。ラッチ回路６２は、このラッチ期間ＬＰにおいて、Ａ／Ｄ変換回路５４から出力されるパラレルデータを、バイアスレベル設定値として保持する。
図１１は、実施形態２に係る半導体デバイスの製造方法の一例を示すフローチャートである。ここでは、電力増幅回路１ａを構成する半導体デバイス２ａの製造工程において、図１１に示すバイアスレベル設定処理を実施する例について説明する。
電力増幅回路１ａを構成する半導体デバイス２ａの製造工程において、まず、パルス生成回路５３は、パルス信号Ｐｕｌｓｅ１を出力する（ステップＳ２０１）。これにより、検出用トランジスタ４にコレクタ電流Ｉｃが流れる。
続いて、Ａ／Ｄ変換回路５４は、検出用トランジスタ４にコレクタ電流Ｉｃが流れることによって生じたコレクタ電圧ＶｃをＡ／Ｄ変換し（ステップＳ２０２）、パラレルデータとしてバイアスレベル設定保持部６ａに出力する。
バイアスレベル設定保持部６ａは、ラッチ期間ＬＰにおいて、Ａ／Ｄ変換回路５４から出力されたパラレルデータを、バイアスレベル設定値としてラッチ回路６２に書きこむ（ステップＳ２０３）。
上述した実施形態２に係るバイアスレベル設定処理により、検出用トランジスタ４の増幅率βに応じたバイアスレベルが設定される。
バイアス生成部７には、電力増幅回路１ａの実稼働時において、バイアスレベル設定保持部６ａから出力されたバイアスレベル設定値が入力される。以降の動作は、実施形態１と同様である。
実施形態２に係る電力増幅回路１ａは、上述した構成とすることで、電力増幅回路１ａを構成する半導体デバイス２ａのプロセスバラツキによるゲインバラツキを補償することができる。
なお、本実施形態では、上述したように、バイアスレベル設定保持部６ａとして、実施形態１の不揮発性メモリ６１に代えて、ラッチ回路６２を備えている。ラッチ回路６２ａは、不揮発性メモリ６１とは異なり、バイアスレベル設定部５ａの動作によって書き換え可能である。従って、上述した例では、電力増幅回路１ａを構成する半導体デバイス２ａの製造工程において、図１１に示すバイアスレベル設定処理を実施する例について説明したが、本実施形態に係る構成では、任意のタイミングでバイアスレベル設定部５ａを動作させることで、可変アッテネータ３４のバイアスレベルを設定することが可能である。このため、本実施形態の構成では、上述したように、電力増幅回路１ａを構成する半導体デバイス２ａの製造工程にＰＣ等の設定治具を設けることなく、可変アッテネータ３４のバイアスレベルを設定することができるだけでなく、電力増幅回路１ａを構成する半導体デバイス２ａの出荷後等に可変アッテネータ３４のバイアスレベルを設定することも可能である。さらには、電力増幅回路１ａの実稼働時において、例えば、電力増幅回路１ａの起動時に、図１１に示すバイアスレベル設定処理を実行する態様とすることで、増幅部３を構成する増幅用トランジスタの温度特性を補償することも可能である。
なお、上述した各実施形態では、増幅部３が３段構成のＲＦパワーアンプである例について説明したが、増幅部３を構成する電力増幅器の段数はこれに限定されない。可変アッテネータ３４によって増幅部３を構成する増幅用トランジスタの増幅率（又は相互コンダクタンス）のプロセスバラツキによる増幅部３のゲインバラツキを補償することが可能な構成であれば良く、例えば、増幅部３が２段構成や４段以上の電力増幅器で構成されていても良いし、１つの電力増幅器で構成されている態様であっても良い。
また、上記した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
本開示は、上述したように、あるいは、上述に代えて、以下の構成をとることができる。
（１）本発明の一側面の電力増幅回路は、増幅用トランジスタで構成される増幅部が半導体デバイスのダイ上に設けられる電力増幅回路であって、前記半導体デバイスのダイ上に設けられた検出用トランジスタと、前記増幅部のゲインを補償する可変アッテネータと、少なくとも前記検出用トランジスタの検出値に基づき設定されたバイアスレベル設定値を保持するバイアスレベル設定保持部と、前記バイアスレベル設定保持部から出力されるバイアスレベル設定値に基づき、前記可変アッテネータのバイアス値を生成するバイアス生成部と、を備える。
この構成では、半導体デバイスのプロセスバラツキによる増幅部のゲインバラツキを補償することができる。
（２）上記（１）の電力増幅回路において、前記半導体デバイスに接続されたバイアスレベル設定部から前記バイアスレベル設定値を設定するためのデータが入力される。
この構成では、バイアスレベル設定部を半導体デバイスのダイ上に設けることなく、バイアスレベル設定を行うことができる。
（３）上記（２）の電力増幅回路において、前記バイアスレベル設定保持部は、不揮発性メモリであることが好ましい。
（４）上記（３）の電力増幅回路において、前記不揮発性メモリは、前記半導体デバイスのダイ上に設けられた複数のヒューズを含む。
（５）上記（４）の電力増幅回路において、前記不揮発性メモリは、前記バイアスレベル設定値に応じて、複数の前記ヒューズのうちのいくつかの抵抗値が変化している。
この構成では、バイアスレベル設定保持部の回路規模を小さくすることができる。
（６）上記（１）の電力増幅回路において、少なくとも前記検出用トランジスタの検出値に基づき、前記バイアスレベル設定値を設定するバイアスレベル設定部をさらに備え、前記バイアスレベル設定部は、前記半導体デバイスのダイ上に設けられている。
この構成では、半導体デバイスの製造工程にバイアスレベル設定を行うためのＰＣ等の設定治具を設けることなく、バイアスレベル設定を行うことができる。
（７）上記（６）の電力増幅回路において、前記バイアスレベル設定保持部は、ラッチ回路である。
この構成では、電力増幅回路の実稼働時においてバイアスレベル設定を行うことができる。
（８）上記（１）から（７）の何れかの電力増幅回路において、前記バイアス生成部は、複数のトランジスタで構成される回路であることが好ましい。
（９）上記（１）から（８）の何れかの電力増幅回路において、前記半導体デバイスは、半導体材料としてシリコンゲルマニウムが用いられている。
この構成では、シリコンゲルマニウムを用いて構成される増幅用トランジスタの電流増幅率のプロセスバラツキを抑制することができる。
（１０）本発明の一側面の半導体デバイスは、増幅用トランジスタで構成される増幅部と、検出用トランジスタと、前記増幅部のゲインを補償する可変アッテネータと、少なくとも前記検出用トランジスタの検出値に基づき設定されたバイアスレベル設定値を保持するバイアスレベル設定保持部と、前記バイアスレベル設定値に基づき、前記可変アッテネータのバイアス値を生成するバイアス生成部と、を含み、少なくとも前記増幅用トランジスタ及び前記検出用トランジスタが同一のダイ上に設けられている。
この構成では、半導体デバイスのプロセスバラツキによる増幅部のゲインバラツキを補償することができる。
（１１）上記（１０）の半導体デバイスにおいて、外部に設けられたバイアスレベル設定部から前記バイアスレベル設定値を設定するためのデータが入力される。
この構成では、バイアスレベル設定部を半導体デバイスのダイ上に設けることなく、バイアスレベル設定を行うことができる。
（１２）上記（１１）の半導体デバイスにおいて、前記バイアスレベル設定保持部は、不揮発性メモリであることが好ましい。
（１３）上記（１２）の半導体デバイスにおいて、前記不揮発性メモリは、前記増幅用トランジスタ及び前記検出用トランジスタと同一のダイ上に設けられた複数のヒューズを含む。
（１４）上記（１３）の半導体デバイスにおいて、前記不揮発性メモリは、前記バイアスレベル設定値に応じて、複数の前記ヒューズのうちのいくつかの抵抗値が変化している。
この構成では、バイアスレベル設定保持部の回路規模を小さくすることができる。
（１５）上記（１１）の半導体デバイスにおいて、少なくとも前記検出用トランジスタの検出値に基づき、前記バイアスレベル設定値を設定するバイアスレベル設定部が前記増幅用トランジスタ及び前記検出用トランジスタと同一のダイ上に設けられている。
この構成では、半導体デバイスの製造工程にバイアスレベル設定を行うためのＰＣ等の設定治具を設けることなく、バイアスレベル設定を行うことができる。
（１６）上記（１５）の半導体デバイスにおいて、前記バイアスレベル設定保持部は、ラッチ回路である。
この構成では、電力増幅回路の実稼働時においてバイアスレベル設定を行うことができる。
（１７）上記（１０）から（１６）の何れかの半導体デバイスにおいて、前記バイアス生成部は、複数のトランジスタで構成される回路であることが好ましい。
（１８）上記（１０）から（１７）の何れかの半導体デバイスにおいて、半導体材料としてシリコンゲルマニウムが用いられている。
この構成では、シリコンゲルマニウムを用いて構成される増幅用トランジスタの電流増幅率のプロセスバラツキを抑制することができる。
（１９）本発明の一側面の半導体デバイスの製造方法は、増幅用トランジスタで構成される増幅部と、検出用トランジスタと、前記増幅部のゲインを補償する可変アッテネータと、少なくとも前記検出用トランジスタの検出値に基づき設定されたバイアスレベル設定値を保持するバイアスレベル設定保持部と、前記バイアスレベル設定値に基づき、前記可変アッテネータのバイアス値を生成するバイアス生成部と、を含み、少なくとも前記増幅用トランジスタ及び前記検出用トランジスタが同一のダイ上に設けられている半導体デバイスの製造方法であって、前記検出用トランジスタの増幅率を算出するステップと、前記増幅率に基づき、前記バイアスレベル設定値を生成するステップと、前記バイアスレベル設定値を前記バイアスレベル設定保持部に書き込むステップと、を有する。
これにより、半導体デバイスのプロセスバラツキによる増幅部のゲインバラツキを補償することができる。
本開示により、半導体デバイスのプロセスバラツキによるゲインバラツキを補償することができる電力増幅回路、半導体デバイス、及び半導体デバイスの製造方法を実現することができる。
１，１ａ 電力増幅回路
２，２ａ 半導体デバイス
３，３ａ，３ｂ，３ｃ 増幅部
４ 検出用トランジスタ
５，５ａ バイアスレベル設定部
６，６ａ バイアスレベル設定保持部
７ バイアス生成部
３１ 第１電力増幅器
３１ａ 増幅用トランジスタ
３２ 第２電力増幅器
３２ａ 増幅用トランジスタ
３３ 第３電力増幅器
３３ａ 増幅用トランジスタ
３４ 可変アッテネータ
５１ 演算部
５２ データ生成部
５３ パルス生成回路
５４ Ａ／Ｄ変換回路
５５ 遅延回路
６１ 不揮発性メモリ
６１１ 書き込み制御回路
６１２ バッファ回路

Claims (19)

  1. 増幅用トランジスタで構成される増幅部が半導体デバイスのダイ上に設けられる電力増幅回路であって、
    前記半導体デバイスのダイ上に設けられた検出用トランジスタと、
    前記増幅部のゲインを補償する可変アッテネータと、
    少なくとも前記検出用トランジスタの検出値に基づき設定されたバイアスレベル設定値を保持するバイアスレベル設定保持部と、
    前記バイアスレベル設定値に基づき、前記可変アッテネータのバイアス値を生成するバイアス生成部と、
    を備える
    電力増幅回路。
  2. 請求項１に記載の電力増幅回路であって、
    前記半導体デバイスに接続されたバイアスレベル設定部から前記バイアスレベル設定値を設定するためのデータが入力される
    電力増幅回路。
  3. 請求項２に記載の電力増幅回路であって、
    前記バイアスレベル設定保持部は、不揮発性メモリである
    電力増幅回路。
  4. 請求項３に記載の電力増幅回路であって、
    前記不揮発性メモリは、前記半導体デバイスのダイ上に設けられた複数のヒューズを含む
    電力増幅回路。
  5. 請求項４に記載の電力増幅回路であって、
    前記不揮発性メモリは、前記バイアスレベル設定値に応じて、複数の前記ヒューズのうちのいくつかの抵抗値が変化している
    電力増幅回路。
  6. 請求項１に記載の電力増幅回路であって、
    少なくとも前記検出用トランジスタの検出値に基づき、前記バイアスレベル設定値を設定するバイアスレベル設定部をさらに備え、
    前記バイアスレベル設定部は、前記半導体デバイスのダイ上に設けられている
    電力増幅回路。
  7. 請求項６に記載の電力増幅回路であって、
    前記バイアスレベル設定保持部は、ラッチ回路である
    電力増幅回路。
  8. 請求項１から７の何れか一項に記載の電力増幅回路であって、
    前記バイアス生成部は、複数のトランジスタで構成される回路である
    電力増幅回路。
  9. 請求項１から８の何れか一項に記載の電力増幅回路であって、
    前記半導体デバイスは、半導体材料としてシリコンゲルマニウムが用いられている
    電力増幅回路。
  10. 増幅用トランジスタで構成される増幅部と、
    検出用トランジスタと、
    前記増幅部のゲインを補償する可変アッテネータと、
    少なくとも前記検出用トランジスタの検出値に基づき設定されたバイアスレベル設定値を保持するバイアスレベル設定保持部と、
    前記バイアスレベル設定値に基づき、前記可変アッテネータのバイアス値を生成するバイアス生成部と、
    を含み、
    少なくとも前記増幅用トランジスタ及び前記検出用トランジスタが同一のダイ上に設けられている
    半導体デバイス。
  11. 請求項１０に記載の半導体デバイスであって、
    外部に設けられたバイアスレベル設定部から前記バイアスレベル設定値を設定するためのデータが入力される
    半導体デバイス。
  12. 請求項１１に記載の半導体デバイスであって、
    前記バイアスレベル設定保持部は、不揮発性メモリである
    半導体デバイス。
  13. 請求項１２に記載の半導体デバイスであって、
    前記不揮発性メモリは、前記増幅用トランジスタ及び前記検出用トランジスタと同一のダイ上に設けられた複数のヒューズを含む
    半導体デバイス。
  14. 請求項１３に記載の半導体デバイスであって、
    前記不揮発性メモリは、前記バイアスレベル設定値に応じて、複数の前記ヒューズのうちのいくつかの抵抗値が変化している
    半導体デバイス。
  15. 請求項１１に記載の半導体デバイスであって、
    少なくとも前記検出用トランジスタの検出値に基づき、前記バイアスレベル設定値を設定するバイアスレベル設定部が前記増幅用トランジスタ及び前記検出用トランジスタと同一のダイ上に設けられている
    半導体デバイス。
  16. 請求項１５に記載の半導体デバイスであって、
    前記バイアスレベル設定保持部は、ラッチ回路である
    半導体デバイス。
  17. 請求項１０から１６の何れか一項に記載の半導体デバイスであって、
    前記バイアス生成部は、複数のトランジスタで構成される回路である
    半導体デバイス。
  18. 請求項１０から１７の何れか一項に記載の半導体デバイスであって、
    半導体材料としてシリコンゲルマニウムが用いられている
    半導体デバイス。
  19. 増幅用トランジスタで構成される増幅部と、検出用トランジスタと、前記増幅部のゲインを補償する可変アッテネータと、少なくとも前記検出用トランジスタの検出値に基づき設定されたバイアスレベル設定値を保持するバイアスレベル設定保持部と、前記バイアスレベル設定値に基づき、前記可変アッテネータのバイアス値を生成するバイアス生成部と、を含み、少なくとも前記増幅用トランジスタ及び前記検出用トランジスタが同一のダイ上に設けられている半導体デバイスの製造方法であって、
    前記検出用トランジスタの増幅率を算出するステップと、
    前記増幅率に基づき、前記バイアスレベル設定値を生成するステップと、
    前記バイアスレベル設定値を前記バイアスレベル設定保持部に書き込むステップと、
    を有する
    半導体デバイスの製造方法。
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