JP2021034690A - 放熱板 - Google Patents

放熱板 Download PDF

Info

Publication number
JP2021034690A
JP2021034690A JP2019156961A JP2019156961A JP2021034690A JP 2021034690 A JP2021034690 A JP 2021034690A JP 2019156961 A JP2019156961 A JP 2019156961A JP 2019156961 A JP2019156961 A JP 2019156961A JP 2021034690 A JP2021034690 A JP 2021034690A
Authority
JP
Japan
Prior art keywords
thickness
layer
layers
plate
heat radiating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019156961A
Other languages
English (en)
Other versions
JP6732395B1 (ja
Inventor
星明 寺尾
Seimei Terao
星明 寺尾
功一 橋本
Koichi Hashimoto
功一 橋本
雷太 和田
Raita Wada
雷太 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
JFE Precision Corp
Original Assignee
JFE Steel Corp
JFE Precision Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JFE Steel Corp, JFE Precision Corp filed Critical JFE Steel Corp
Priority to JP2019156961A priority Critical patent/JP6732395B1/ja
Application granted granted Critical
Publication of JP6732395B1 publication Critical patent/JP6732395B1/ja
Priority to US17/753,215 priority patent/US20220299278A1/en
Priority to CN202080060105.XA priority patent/CN114365276A/zh
Priority to PCT/JP2020/032773 priority patent/WO2021040030A1/ja
Publication of JP2021034690A publication Critical patent/JP2021034690A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736Metallic materials
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B21MECHANICAL METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL; PUNCHING METAL
    • B21BROLLING OF METAL
    • B21B1/00Metal-rolling methods or mills for making semi-finished products of solid or profiled cross-section; Sequence of operations in milling trains; Layout of rolling-mill plant, e.g. grouping of stands; Succession of passes or of sectional pass alternations
    • B21B1/38Metal-rolling methods or mills for making semi-finished products of solid or profiled cross-section; Sequence of operations in milling trains; Layout of rolling-mill plant, e.g. grouping of stands; Succession of passes or of sectional pass alternations for rolling sheets of limited length, e.g. folded sheets, superimposed sheets, pack rolling
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B21MECHANICAL METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL; PUNCHING METAL
    • B21BROLLING OF METAL
    • B21B3/00Rolling materials of special alloys so far as the composition of the alloy requires or permits special rolling methods or sequences ; Rolling of aluminium, copper, zinc or other non-ferrous metals
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00Layered products comprising a layer of metal
    • B32B15/01Layered products comprising a layer of metal all layers being exclusively metallic
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00Layered products comprising a layer of metal
    • B32B15/20Layered products comprising a layer of metal comprising aluminium or copper
    • CCHEMISTRY; METALLURGY
    • C22METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22CALLOYS
    • C22C27/00Alloys based on rhenium or a refractory metal not mentioned in groups C22C14/00 or C22C16/00
    • C22C27/04Alloys based on tungsten or molybdenum
    • FMECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F28HEAT EXCHANGE IN GENERAL
    • F28FDETAILS OF HEAT-EXCHANGE AND HEAT-TRANSFER APPARATUS, OF GENERAL APPLICATION
    • F28F21/00Constructions of heat-exchange apparatus characterised by the selection of particular materials
    • F28F21/08Constructions of heat-exchange apparatus characterised by the selection of particular materials of metal
    • F28F21/081Heat exchange elements made from metals or metal alloys
    • F28F21/085Heat exchange elements made from metals or metal alloys from copper or copper alloys
    • FMECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F28HEAT EXCHANGE IN GENERAL
    • F28FDETAILS OF HEAT-EXCHANGE AND HEAT-TRANSFER APPARATUS, OF GENERAL APPLICATION
    • F28F21/00Constructions of heat-exchange apparatus characterised by the selection of particular materials
    • F28F21/08Constructions of heat-exchange apparatus characterised by the selection of particular materials of metal
    • F28F21/089Coatings, claddings or bonding layers made from metals or metal alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00Constructional details common to different types of electric apparatus
    • H05K7/20Modifications to facilitate cooling, ventilating, or heating
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00Layered products comprising a layer of metal
    • B32B15/01Layered products comprising a layer of metal all layers being exclusively metallic
    • B32B15/018Layered products comprising a layer of metal all layers being exclusively metallic one layer being formed of a noble metal or a noble metal alloy
    • FMECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F28HEAT EXCHANGE IN GENERAL
    • F28DHEAT-EXCHANGE APPARATUS, NOT PROVIDED FOR IN ANOTHER SUBCLASS, IN WHICH THE HEAT-EXCHANGE MEDIA DO NOT COME INTO DIRECT CONTACT
    • F28D21/00Heat-exchange apparatus not covered by any of the groups F28D1/00 - F28D20/00
    • F28D2021/0019Other heat exchangers for particular applications; Heat exchange systems not otherwise provided for
    • F28D2021/0028Other heat exchangers for particular applications; Heat exchange systems not otherwise provided for for cooling heat generating elements, e.g. for cooling electronic components or electric devices
    • F28D2021/0029Heat sinks
    • FMECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F28HEAT EXCHANGE IN GENERAL
    • F28FDETAILS OF HEAT-EXCHANGE AND HEAT-TRANSFER APPARATUS, OF GENERAL APPLICATION
    • F28F2245/00Coatings; Surface treatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48195Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15763Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550 C
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Thermal Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Metal Rolling (AREA)
  • Laminated Bodies (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)

Abstract

【課題】Cu−Mo複合材とCu材のクラッド構造を有し、高出力・小型半導体が搭載される枠体付き半導体パッケージ用途の放熱板に要求される高い放熱特性を満足し、かつ枠体付き半導体パッケージに適用した場合に枠体の局所的な応力集中による割れを防止できる放熱板を提供する。【解決手段】板厚方向においてCu層とCu−Mo複合体層が交互に積層することで、3層以上のCu層と2層以上のCu−Mo複合体層で構成されるとともに、両面の最外層がCu層からなる放熱板であって、両面の最外層の各Cu層は、厚さt1が40μm以上であって、厚さt1と板厚Tが0.06≦t1/T≦0.27を満足し、各Cu−Mo複合体層の厚さt2と板厚Tがt2/T≦0.36/[(全層数−1)/2](但し、全層数:Cu層の層数とCu−Mo複合体層の層数の合計)を満足する。【選択図】図1

Description

本発明は、半導体素子などの発熱体から発生する熱を効率的に放散させるために用いる放熱板であって、特に、高出力・小型半導体が放熱板上に直に接合されるタイプの半導体パッケージに好適な放熱板に関するものである。
半導体素子から発生する熱を半導体機器から効率的に放散させるために、放熱板(ヒートシンク)が用いられている。この放熱板は、その機能上高い熱伝導率が求められるとともに、半導体やセラミック回路基板、金属パッケージ部材などにはんだ付けやロウ付けで接合されるため、接合される部材に近い熱膨張率(低熱膨張率)であることが求められる。
半導体パッケージのなかで、半導体が放熱板上に直に接合されるタイプのものがある。一般に、この半導体パッケージは、半導体を収めるケースの一部(封止部材)と電極の絶縁部材を兼ねたセラミック製の枠体が放熱板上に接合(ロウ付け)され、この枠体の内側の放熱板上に半導体が接合(はんだ付け)された構造を有する。また、セラミック製ではなく、コバールなどの低熱膨張率金属からなる枠体を備えた半導体パッケージも用いられている。
近年、このタイプの半導体パッケージ(以下、説明の便宜上「枠体付き半導体パッケージ」という。)には小型(小面積)で高出力の半導体が搭載され、携帯基地局などに使用されているが、今後設置される5G用の携帯基地局では、半導体のさらなる高出力化・小型化が進むものと考えられ、これに伴い、使用される放熱板には、より高い放熱性能が求められる。
従来、高熱伝導率、低熱膨張率の放熱板として、Mo−Cu複合材が用いられている。一般に、放熱板に用いるMo−Cu複合材は、Mo粉末又はMo粉末とCu粉末の混合粉末を加圧成形して圧粉体とし、この圧粉体に必要に応じて還元焼結を施した後、Cu溶浸或いは緻密化処理を施すことによりMo−Cu複合材とし、このMo−Cu複合材を圧延することで製造される。MoはCuとはほとんど固溶しないことから、このMo−Cu複合材はMoとCuの2相組織となり、低熱膨張率であるMoと高熱伝導率であるCuの特性を活かした放熱板とすることができる。
特許文献1には、このMo−Cu複合材をベースとした放熱板として、特定の圧延工程を経て得られたMo−Cu複合材の両面にCu板を圧着したもの、すなわち、Cu/(Cu−Mo)/Cuの3層クラッド構造の放熱板(以下、「従来技術1」という。)が示されており、この放熱板は、Mo−Cu複合材単体よりも高い熱伝導率を有し、プレス打ち抜き性にも優れているとしている。
しかし、従来技術1の放熱板は、厚さ方向での熱伝導性が低いため、高い熱伝導率が得られず、このため上記のような枠体付き半導体パッケージ用途の放熱板に要求される高い放熱特性を満足できない。
これに対して特許文献2には、Mo−Cu複合材とCu材の積層数を5層以上としたもの、すなわち、Cu/(Cu−Mo)/Cu/(Cu−Mo)/Cuの5層クラッド構造やCu/(Cu−Mo)/Cu/(Cu−Mo)/Cu/(Cu−Mo)/Cuの7層クラッド構造の放熱板(以下、「従来技術2」という。)が示されており、この放熱板は、同じ板厚と密度を有する従来技術1の放熱板に較べて、相対的に最外層のCu層(以下、「最外Cu層」という。)を薄くできるので、従来技術1の放熱板よりも厚さ方向の熱伝導率を高くすることができる(その理由については特許文献2の段落0021参照)。この従来技術2において具体的に開示されている放熱板は、最外Cu層厚さ/板厚≦0.2のものであり、そのなかで最外Cu層厚さ/板厚が小さいほど厚さ方向の熱伝導率が高くなっている。
特開2001−358266号公報 特許第6455896号公報
しかし、本発明者らが検討したところ、従来技術2の放熱板を高出力・小型半導体が放熱板上に直に接合されるタイプの枠体付き半導体パッケージ(以下、単に「枠体付き半導体パッケージ」という場合も、このタイプの枠体付き半導体パッケージを指す。)に適用した場合、次のような問題を生じることが判明した。
すなわち、従来技術2の放熱板のうち、最外Cu層厚さ/板厚が比較的小さいものは、厚さ方向で高い熱伝導率が得られるが、放熱板に半導体を接合(はんだ付け)した際に、パッケージを構成するセラミック製の枠体(以下、「セラミック枠体」という。)に局所的な応力集中による割れが発生することが判った。一方、最外Cu層厚さ/板厚が比較的大きいものは、上記のようなセラミック枠体の割れは生じにくいが、厚さ方向での放熱性や厚さ方向/面内方向の放熱バランスが十分でないため、枠体付き半導体パッケージ用途の放熱板に要求される高い放熱特性を満足できないことが判った。さらに、最外Cu層厚さ/板厚が比較的小さい場合には半導体の起動初期の温度が、また、最外Cu層厚さ/板厚が比較的大きい場合には定常作動時の温度が、それぞれ半導体の耐熱温度を超えるおそれがあり、高出力・小型半導体が搭載される枠体付き半導体パケージの耐用性・信頼性が確保できないおそれがあることも判った。
したがって本発明の目的は、以上のような従来技術の課題を解決し、Mo−Cu複合材とCu材のクラッド構造を有する低熱膨張率、高熱伝導率の放熱板であって、特に、高出力・小型半導体が搭載される枠体付き半導体パッケージ用途の放熱板に要求される高い放熱特性を満足するとともに、枠体付き半導体パッケージに適用した場合に、同パッケージを構成する枠体(セラミック枠体など)の局所的な応力集中による割れを防止することができる放熱板を提供することにある。
また、本発明の他の目的は、そのような優れた熱特性を有する放熱板を備えた半導体パッケージを提供することにある。
本発明者らは、従来技術2の放熱板を高出力・小型半導体が搭載される枠体付き半導体パッケージに適用した場合の技術的な課題とその解決手段について詳細な検討を行い、その結果、以下のような知見を得た。
従来技術2の放熱板は、特に200W/m・K以上の高熱伝導率を確保しつつ、熱膨張率をできるだけ低く抑えることを狙いとしており、このため具体的に開示された放熱板は、最外Cu層を比較的薄く(最外Cu層厚さ/板厚≦0.2)、Cu−Mo複合体層を比較的厚く(Cu−Mo複合体層/板厚≧0.2)した設計がなされている。この従来技術2の放熱板は、最外Cu層厚さ/板厚が小さいほど厚さ方向の熱伝導率は高くなるが、最外Cu層厚さ/板厚が比較的小さいものは、枠体付き半導体パッケージに適用した場合に、セラミック枠体に局所的な応力集中による割れが生じてしまうことが判った。
一方、最外Cu層厚さ/板厚が比較的大きいものは、上記のようなセラミック枠体の割れは生じにくいが、板厚に対する各Cu−Mo複合体層の比率が0.2以上(Cu−Mo複合体層厚さ/板厚≧0.2)と高いために、その放熱特性に関して、下記(ア)〜(ウ)のような問題があることが判った。上述したように、高出力・小型半導体が放熱板上に直に接合される枠体付き半導体パッケージでは、特に効率的な放熱を行う必要があるため、使用される放熱板には高い放熱特性が要求されるが、下記(ア)〜(ウ)のような問題があることから、枠体付き半導体パッケージ用途の放熱板に要求される高い放熱特性を満足できず、枠体付き半導体パッケージの耐用性が損なわれるおそれがある。
(ア)枠体付き半導体パッケージ用途の放熱板に要求される高い放熱特性からしては、この放熱板は厚さ方向の熱伝導率ができるだけ高いことが望まれるが、従来技術2のなかで最外Cu層厚さ/板厚が比較的大きい放熱板は、最外Cu層厚さ/板厚が比較的小さい放熱板に較べて厚さ方向の熱伝導率が低く、高い放熱特性を得る上でマイナス要因となる。
(イ)高出力・小型半導体が放熱板上に直に接合される枠体付き半導体パッケージでは、放熱板の面内方向に熱を逃しつつ厚さ方向で放熱させることによって効率的な放熱を行うことが不可欠であり、このため、半導体の熱を厚さ方向・面内方向でバランス良く放熱できること、具体的には、厚さ方向熱伝導率/面内方向熱伝導率の比率(%)が高いことが重要であることが判った。ここで、放熱板の厚さ方向で熱が逃げやすくするには、最外Cu層とCu−Mo複合体層間の界面熱抵抗による厚さ方向での熱流損失ができるだけ少ないことが必要であるが、この層間の界面熱抵抗はCu−Mo複合体層の厚さにも依存し、Cu−Mo複合体層の厚さが大きいほど層間の界面熱抵抗は大きくなることが判った。この点、従来技術2の放熱板は、板厚に対するCu−Mo複合体層の比率が相対的に高いために、層間の界面熱抵抗による厚さ方向での熱流損失が多くなり、厚さ方向で熱が逃げにくい。このため厚さ方向熱伝導率/面内方向熱伝導率の比率(%)が低く、半導体の熱を厚さ方向・面内方向でバランス良く放熱できない。
(ウ)厚さ方向の熱伝導率(実測値)/単純複合則による厚さ方向の計算熱伝導率(計算値)の比率(%)は、その値が高いほど層間の界面熱抵抗などによる厚さ方向での熱流損失が少なく、所望の高熱伝導率が安定して得られるということであり、高出力・小型半導体が放熱板上に直に接合される枠体付き半導体パッケージにおいて効率的な放熱を行うためには重要な特性値であるといえる。しかし、従来技術2の放熱板は、板厚に対するCu−Mo複合体層の比率が相対的に高いために、上述したように層間の界面熱抵抗による厚さ方向での熱流損失が多くなり、厚さ方向熱伝導率の実測値/計算値が高くなりにくい。
また、従来技術2の放熱板を高出力・小型半導体が放熱板上に直に接合される枠体付き半導体パッケージに適用した場合、半導体温度に関して以下のような懸念があることが判った。
すなわち、従来技術2の放熱板のうち、最外Cu層厚さ/板厚が比較的小さいものは、厚さ方向の熱伝導率は高いが、最外Cu層による面内方向での熱の拡がり(熱の逃げ)が十分でなく、高出力・小型半導体は単位面積当たりの発熱量が大きく、これが接する放熱板の小さい面積部分に大きい熱量が加わるため、半導体の起動初期において放熱が間に合わなくなり、温度が急激に高くなって半導体の耐熱温度を超えてしまうおそれがある。一方、最外Cu層厚さ/板厚が比較的大きいものは、最外Cu層により面内方向に熱が拡がる(熱が逃げる)ので、半導体の起動初期に温度が急激に高くなることはないが、上述したように高熱伝導率が安定して得られにくく、厚さ方向・面内方向での放熱バランスも良くないため、半導体の定常作動時の温度レベルが高くなり、半導体に出力によっては、定常作動時の温度が半導体の耐熱温度を超えてしまうおそれがある。このため、従来技術2の放熱板を高出力・小型半導体が放熱板上に直に接合される枠体付き半導体パッケージに適用した場合、半導体パケージの耐用性・信頼性が確保できないおそれがある。
本発明者らは、以上のような知見をもとに、高出力・小型半導体が放熱板上に直に接合される枠体付き半導体パッケージに適用した場合に、上記課題を解決し得る放熱板の構成について検討を進めた結果、Cu層とCu−Mo複合体層が交互に積層することで3層以上のCu層と2層以上のCu−Mo複合体層で構成されるとともに、両面の最外層がCu層からなる放熱板において、最外層のCu層の厚さ、板厚に対する最外層のCu層の厚さの比率、及び板厚に対するCu−Mo複合体層の厚さの比率などを最適化すること、特に従来技術2との関係では、板厚に対するCu−Mo複合体層の厚さの比率を小さくすることにより、上記課題を解決できることを見出した。
本発明は、以上のような知見に基づきなされたもので、以下を要旨とするものである。
[1]板厚方向においてCu層とCu−Mo複合体層が交互に積層することで、3層以上のCu層と2層以上のCu−Mo複合体層で構成されるとともに、両面の最外層がCu層からなり、Cu−Mo複合体層は、Cuマトリクス中に扁平なMo相が分散した板厚断面組織を有する放熱板において、
両面の最外層の各Cu層は、厚さtが40μm以上であって、厚さtと板厚Tが0.06≦t/T≦0.27を満足し、
各Cu−Mo複合体層の厚さtと板厚Tがt/T≦0.36/[(全層数−1)/2](但し、全層数:Cu層の層数とCu−Mo複合体層の層数の合計)を満足することを特徴とする放熱板。
[2]上記[1]の放熱板において、各Cu−Mo複合体層の厚さtと板厚Tがt/T≦0.30/[(全層数−1)/2](但し、全層数:Cu層の層数とCu−Mo複合体層の層数の合計)を満足することを特徴とする放熱板。
[3]上記[1]又は[2]の放熱板において、両面の最外層の各Cu層の厚さtと板厚Tが0.10≦t/T≦0.27を満足することを特徴とする放熱板。
[4]上記[1]又は[2]の放熱板において、両面の最外層の各Cu層の厚さtと板厚Tが0.10≦t/T≦0.20を満足することを特徴とする放熱板。
[5]上記[1]〜[4]のいずれかの放熱板において、Cu−Mo複合体層はMo含有量が50〜80質量%であることを特徴とする放熱板。
[6]上記[1]〜[5]のいずれかの放熱板において、Cu−Mo複合体層は、複数の単位Cu−Mo複合体層が厚さ75μm以下の接合用のCu層を介して積層した構造を有することを特徴とする放熱板。
[7]上記[1]〜[6]のいずれかの放熱板において、厚さ方向の熱伝導率が250W/m・K以上、50℃から800℃までの面方向平均熱膨張率が10.0ppm/K以下であることを特徴とする放熱板。
[8]上記[1]〜[7]のいずれかの放熱板において、積層したCu層とCu−Mo複合体層とからなる放熱板本体の片面又は両面にめっき皮膜が形成されたことを特徴とする放熱板。
[9]上記[1]〜[8]のいずれかの放熱板を備えたことを特徴とする半導体パッケージ。
[10]上記[9]の半導体パッケージにおいて、セラミック又は低熱膨張率金属からなる枠体が放熱板上に接合され、該枠体の内側の放熱板上に半導体が接合された構造を有することを特徴とする半導体パッケージ。
[11]上記[9]又は[10]の半導体パッケージを備えたことを特徴とする半導体モジュール。
本発明の放熱板は、低熱膨張率、高熱伝導率の優れた熱特性を有し、特に、高出力・小型半導体が放熱板上に直に接合される枠体付き半導体パッケージ用途の放熱板に要求される高い放熱特性を満足するとともに、枠体付き半導体パッケージに適用した場合に、同パッケージを構成する枠体(セラミック枠体など)の局所的な応力集中による割れを適切に防止することができる。
また、本発明の半導体パッケージは、半導体の熱が効率的に放熱される優れた放熱性を有するとともに、特に枠体付き半導体パッケージの場合には、パッケージを構成する枠体(セラミック枠体など)の局所的な応力集中による割れが適切に防止され、高い耐用性を有する。
5層クラッド構造(図1(A))及び7層クラッド構造(図1(B))を有する本発明の放熱板の板厚断面を模式的に示す説明図 本発明の放熱板が適用される半導体パッケージの一例を模式的に示す説明図(パッケージケースを構成する蓋を外した状態の平面図、この平面図のA−A’断面図及びB−B’断面図) 本発明の放熱板が適用される半導体パッケージの他の例を模式的に示す説明図(パッケージケースを構成する蓋を外した状態の平面図、この平面図のA−A’断面図及びB−B’断面図) 実施例の放熱板の一部について、厚さ方向熱伝導率を、最外層のCu層の厚さtと板厚Tの比率t/Tと、Cu−Mo複合体層の厚さtと板厚Tの比率t/Tとの関係で整理して示したグラフ 放熱板の厚さ方向と面方向での放熱バランスを説明するための図面 実施例の放熱板の一部について、厚さ方向熱伝導率/面内方向熱伝導率の比率(%)を、最外層のCu層の厚さtと板厚Tの比率t/Tと、Cu−Mo複合体層の厚さtと板厚Tの比率t/Tとの関係で整理して示したグラフ 実施例の放熱板の一部について、厚さ方向熱伝導率(実測値)/単純複合則による厚さ方向計算熱伝導率(計算値)の比率(%)を、最外層のCu層の厚さtと板厚Tの比率t/Tと、Cu−Mo複合体層の厚さtと板厚Tの比率t/Tとの関係で整理して示したグラフ 実施例の放熱板の一部について、50℃から800℃までの面方向平均熱膨張率を、最外層のCu層の厚さtと板厚Tの比率t/Tと、Cu−Mo複合体層の厚さtと板厚Tの比率t/Tとの関係で整理して示したグラフ レーザーフラッシュ法による面内方向の熱拡散率の測定原理を示す説明図 図9の測定方法における測温位置の温度上昇曲線を示す図面
本発明の放熱板は、板厚方向においてCu層とCu−Mo複合体層が交互に積層することで、3層以上のCu層と2層以上のCu−Mo複合体層で構成されるとともに、両面の最外層がCu層からなる放熱板であって、Cu−Mo複合体層は、Cuマトリクス中に扁平なMo相が分散した板厚断面組織を有する。
本発明の放熱板は、クラッド構造の積層数(Cu層の層数とCu−Mo複合体層の層数の合計)に制限はなく、5層、7層、9層、さらには11層以上の積層数としてもよい。図1は、5層クラッド構造(図1(A))及び7層クラッド構造(図1(B))を有する本発明の放熱板の板厚断面を模式的に示している。図において、1aが両面の最外層のCu層、1bが中間層のCu層、2がCu−Mo複合体層である。
本発明の放熱板のCu−Mo複合体層とCu層は、積層させたCu−Mo複合材とCu材を拡散接合させることにより構成されるものであり、両層間には拡散接合部を有するが、両部材のCuどうし(Cu−Mo複合材のCuとCu材)が拡散接合したものであるため、健全な拡散接合部が得られる。例えば、Mo(Mo材)とCu(Cu材)をクラッドする場合を考えると、MoとCuは合金化しないため、両部材の接合は拡散接合ではなく機械的接合になるが、このような接合では、接合界面に酸化膜や微細な空隙が残存しやすく、これらを起点として割れなどを生じやすい。これに対して本発明のように両部材のCuどうし(Cu−Mo複合材のCuとCu材)が拡散接合することにより、接合界面に酸化膜や微細な空隙が残存するようなことがなく、健全な接合部が得られる。
本発明の放熱板は、特に、上述したように高出力・小型半導体が放熱板上に直に接合される枠体付き半導体パッケージに好適なものである。
図2は、この枠体付き半導体パッケージの一例を模式的に示す説明図(パッケージケースを構成する蓋を外した状態の平面図、この平面図のA−A’断面図及びB−B’断面図)であり、ベースとなる放熱板3の上に、半導体を収めるパッケージケースの一部(封止部材)と電極の絶縁部材を兼ねたセラミック枠体4が接合(ロウ付け)され、このセラミック枠体4の内側の放熱板3上に半導体5とコンデンサ7がそれぞれ接合(はんだ付け)されている。セラミック枠体4の一部(長辺部)の上面に電極6の一部が重ねられ、この電極6と半導体5がコンデンサ7を介して結線8で電気的に接続されている。電極6の一部が重ねられたセラミック枠体4には蓋体9が装着されてパッケージケースが構成される。
図3は、枠体付き半導体パッケージの他の例を模式的に示す説明図(パッケージケースを構成する蓋を外した状態の平面図、この平面図のA−A’断面図及びB−B’断面図)であり、枠体がセラミックではなく、コバールなどの低熱膨張率の金属で構成される場合の例を示している。
この半導体パッケージでは、ベースとなる放熱板30の上に、半導体を収めるパッケージケースの一部(封止部材)と電極の絶縁部材を兼ねた金属枠体40(低熱膨張金属の枠体)が接合(ロウ付け)され、その内側の放熱板30上に半導体50と電極60がそれぞれ接合(はんだ付け)されている。金属枠体40に碍子100を介して電極70が取り付けられ、この電極70と半導体50が電極60を介して結線80で電気的に接続されている。金属枠体40には蓋体90が装着されてパッケージケースが構成される。
本発明の放熱板は、両面の最外層の各Cu層(以下、説明の便宜上「最外Cu層」という。)の厚さtが40μm以上であって、厚さtと板厚Tが0.06≦t/T≦0.27を満足し、各Cu−Mo複合体層(以下、説明の便宜上「Cu−Mo層」という。)の厚さtと板厚Tがt/T≦0.36/[(全層数−1)/2](但し、全層数:Cu層の層数とCu−Mo層の層数の合計)を満足する。したがって、例えば、5層クラッド構造の放熱板はt/T≦0.18を、7層クラッド構造の放熱板はt/T≦0.12を、9層クラッド構造の放熱板はt/T≦0.09を、11層クラッド構造の放熱板はt/T≦0.07を、それぞれ満足する必要がある。
本発明の目的の一つは、さきに述べたような枠体付き半導体パッケージに適用した場合に、同パッケージを構成するセラミック枠体の局所的な応力集中による割れを防止することであるが、各最外Cu層の厚さtを40μm以上とすることにより、最外Cu層による応力緩和効果が得られるため、セラミック枠体(例えば、厚さ0.5mm程度)の局所的な応力集中による割れを効果的に防止することができる。最外Cu層の厚さtが40μm未満では応力緩和効果が十分に得られず、セラミック枠体に割れが生じるおそれがある。
また、セラミック枠体は、その厚さ、サイズ、材質などにより割れやすさに差があり、最外Cu層は厚さtが大きいほど応力緩和効果が高くなるので、セラミック枠体の厚さ、サイズ、材質などに応じて、最外Cu層の厚さtを適宜選択するのが好ましい。
各最外Cu層の厚さtと板厚Tの比率t/Tが0.06未満では、厚さ方向の熱伝導率は高いが、最外Cu層による面内方向での熱の拡がり(熱の逃げ)が十分でなく、高出力・小型半導体は単位面積当たりの発熱量が大きく、これが接する放熱板の小さい面積部分に大きい熱量が加わるため、半導体の起動初期において放熱が間に合わなくなり、温度が急激に高くなって半導体の耐熱温度を超えてしまうおそれがある。一方、比率t/Tが0.27を超えると厚さ方向の熱伝導率が低下し、高熱伝導率の放熱板とすることができない。すなわち、Cu層とCu−Mo層を交互に積層させ且つ両面の最外層がCu層からなるクラッド構造の場合、熱伝導率が外層(Cu層)>内層(Cu−Mo層)であるため、外層(Cu層)に入った熱が外層・内層間の界面で反射・散乱して熱流が乱れる。このため、熱が内層(Cu−Mo層)側にうまく伝わらず、外層・内層間の界面による高い伝熱抵抗が発生し、その分、板厚方向の熱伝導率は低くなると考えられる。このような原因による板厚方向の熱伝導性の低下は、最外Cu層の厚さに依存し、最外Cu層が厚くなるほど内層との界面で反射・散乱する熱の量が多くなるため、熱伝導性が低下する度合いは大きくなる。
以上の理由から本発明では、比率t/Tを0.06〜0.27とする。また、同様の理由から、比率t/Tは0.10以上が好ましく、0.12以上がより好ましい。同様に、比率t/Tは0.20以下が好ましく、0.18以下がより好ましい。
本発明の放熱板は、比率t/Tが0.06〜0.27(好ましくは上記の通り)において、各Cu−Mo体層の厚さtと板厚Tの比率をt/T≦0.36/[(全層数−1)/2](但し、全層数:Cu層の層数とCu−Mo層の層数の合計)とすることにより、特に、高出力・小型半導体が搭載される枠体付き半導体パッケージ用途の放熱板に要求される高い放熱特性を満足することができる。このため本発明ではt/T≦0.36/[(全層数−1)/2]とし、好ましくはt/T≦0.30/[(全層数−1)/2]とする。したがって、例えば、5層クラッド構造の放熱板はt/T≦0.18、好ましくはt/T≦0.15であり、7層クラッド構造の放熱板はt/T≦0.12、好ましくはt/T≦0.10であり、9層クラッド構造の放熱板はt/T≦0.09、好ましくはt/T≦0.08であり、11層クラッド構造の放熱板はt/T≦0.07、好ましくはt/T≦0.06である。
なお、t/Tの下限は特になく、板厚が厚いほどt/Tが小さいものが製作可能となるが、クラッド後に圧延する際の圧延性などの観点からt/T=0.16/[(全層数−1)/2]程度を下限とすることが好ましい。
ここで、高い放熱特性を満足するとは、(i)厚さ方向熱伝導率ができるだけ高いこと、(ii)厚さ方向熱伝導率と面内方向熱伝導率の差が小さいこと、すなわち、厚さ方向熱伝導率/面内方向熱伝導率の比率(%)が高い(値が“100%”に近い)こと、(iii)厚さ方向熱伝導率について、実測値と計算値の差が小さいこと、すなわち、厚さ方向熱伝導率(実測値)/単純複合則による厚さ方向計算熱伝導率(計算値)の比率(%)が高いこと、である。
高出力・小型半導体が搭載される枠体付き半導体パッケージでは、上記(i)〜(iii)の熱特性を兼ね備えた高い放熱特性を有すること、すなわち、厚さ方向熱伝導率ができるだけ高く且つその高熱伝導率が安定して得られるとともに、厚さ方向と面内方向での放熱がバランス良くなされることが極めて重要であるが、以下に詳述するように、本発明の放熱板はそのような高い放熱特性を有する。
・上記(i)の熱特性について
高出力・小型半導体が搭載される枠体付き半導体パッケージでは、放熱板の厚さ方向の熱伝導率ができるだけ高いことが必要である。
図4は、後述する実施例の放熱板の一部(5層クラッド材の一部)について、室温での厚さ方向熱伝導率を、最外Cu層の厚さtと板厚Tの比率t/Tと、Cu−Mo層の厚さtと板厚Tの比率t/Tとの関係で整理して示したものである。図4において、◆が比率t/T=0.25〜0.26、●が比率t/T=0.20〜0.22、○が比率t/T=0.17〜0.18、□が比率t/T=0.15〜0.16、△が比率t/T=0.12〜0.13、◇が比率t/T=0.09〜0.10の各放熱板であり、それぞれの比率t/Tの近似曲線を実線(ただしこの実線の両端のプロットは3層クラッド材である)で示している。これら5層クラッド材のなかで、比率t/T≦0.18(○,□,△,◇)のものが、本発明のt/T≦0.36/[(全層数−1)/2]を満足するものである。図4によれば、比率t/Tが同等で最外Cu層厚さtも同等である場合(実施例の板厚はすべて1mmであるので、比率t/Tが同等であれば最外Cu層厚さtも同等である)、すなわち、最外Cu層の面内方向での熱の放散性が同等で、セラミック枠体と放熱板との接合界面に生じる応力の緩和効果も同等である場合、0.06≦t/T≦0.27の範囲において、比率t/T=0.25〜0.26(◆)、比率t/T=0.20〜0.22(●)の放熱板に比べて、比率t/T≦0.18(○,□,△,◇)である本発明の放熱板は、厚さ方向熱伝導率が10〜20W/m・Kも高くなっている。ここで、図中に「比6」(比較例6)、「比14」(比較例14)、「比15」(比較例15)として示したプロットが、従来技術2(特許文献2)に記載された比率t/T=0.26、0.21、0.20の放熱板である。また、0.06≦t/T≦0.27の範囲において、比率t/T≦0.18(○,△,□,◇)である本発明の放熱板は、厚さ方向の熱伝導率が250W/m・K以上の高い熱伝導率を有している。
・上記(ii)の熱特性について
高出力・小型半導体が放熱板上に直に接合される枠体付き半導体パッケージでは、放熱板の面内方向に熱を逃しつつ厚さ方向で放熱させることによって効率的な放熱を行うことが不可欠であり、このため、半導体の熱を厚さ方向・面内方向でバランス良く放熱できること、具体的には、厚さ方向熱伝導率/面内方向熱伝導率の比率が高いことが重要である。図5は、放熱板の厚さ方向と面内方向での放熱を模式的に示したものであり(放熱板の板厚断面を示し、矢印は熱の流れを示す。)、sは放熱板上に直に接合された半導体である。この図5に示すように、高出力で小型の半導体sは単位面積当たりの発熱量が多いため高温になりやすく、このため放熱板は、半導体sの熱を単に厚さ方向に逃がすだけでなく、面内方向に逃がしつつ最終的に厚さ方向に逃がす必要があり、このため厚さ方向と面内方向での放熱がバランスよくなされる必要がある。
図6は、後述する実施例の放熱板の一部(5層クラッド材の一部)について、厚さ方向熱伝導率/面内方向熱伝導率(いずれも室温での熱伝導率)の比率(%)を、最外Cu層の厚さtと板厚Tの比率t/Tと、Cu−Mo層の厚さtと板厚Tの比率t/Tとの関係で整理して示したものである。
図6においても、◆が比率t/T=0.25〜0.26、●が比率t/T=0.20〜0.22、○が比率t/T=0.17〜0.18、□が比率t/T=0.15〜0.16、△が比率t/T=0.12〜0.13、◇が比率t/T=0.09〜0.10の各放熱板であり、それぞれの比率t/Tの近似曲線を実線(ただしこの実線の両端のプロットは3層クラッド材である)で示している。これら5層クラッド材のなかで、比率t/T≦0.18(○,□,△,◇)のものが、本発明のt/T≦0.36/[(全層数−1)/2]を満足するものである。図6によれば、比率t/Tが同等で最外Cu層厚さtも同等である場合(実施例の板厚はすべて1mmであるので、比率t/Tが同等であれば最外Cu層厚さtも同等である)、すなわち、最外Cu層の面内方向での熱の放散性が同等で、セラミック枠体と放熱板との接合界面に生じる応力の緩和効果も同等である場合、比率t/T=0.25〜0.26(◆)、比率t/T=0.20〜0.22(●)の放熱板に比べて、0.06≦t/T≦0.27の範囲において、比率t/T≦0.18(○,□,△,◇)である本発明の放熱板は、厚さ方向熱伝導率/面内方向熱伝導率の比率(%)が2%以上高くなっており、半導体の熱を厚さ方向・面内方向でバランス良く放熱できることが判る。ここで、図中に「比6」(比較例6)、「比14」(比較例14)、「比15」(比較例15)として示したプロットが、従来技術2(特許文献2)に記載された比率t/T=0.26、0.21、0.20の放熱板である。
・上記(iii)の熱特性について
厚さ方向の熱伝導率(実測値)/単純複合則による厚さ方向の計算熱伝導率(計算値)の比率(%)は、厚さ方向熱伝導率の計算値に対する実測値の乖離の度合いを示すもので、その値が高いほど層間の界面熱抵抗などによる厚さ方向での熱流損失が少なく、所望の高熱伝導率が安定して得られるということであり、高出力・小型半導体が放熱板上に直に接合される枠体付き半導体パッケージにおいて効率的な放熱を行うためには重要な特性値であるといえる。
なお、単純複合則による厚さ方向の計算熱伝導率λは、次の式で計算される。
計算熱伝導率λ=VCu-Mo×λCu-Mo+VCu×λCu
ここで VCu-Mo:Cu−Mo層の体積率
Cu:Cu層の体積率
λCu-Mo:Cu−Mo層の厚さ方向の熱伝導率
λCu:純Cuの熱伝導率(=405W/m・K)
ここで、λCu-Moは、Cu−Mo層中のMo含有量とCu−Mo層の圧延圧下率(=放熱板製造時におけるクラッド前のCu−Mo複合材の圧延圧下率とクラッド材の圧延圧下率を合わせた総圧下率。ただし、クラッド前のCu−Mo複合材を圧延しない場合にはクラッド材の圧延圧下率。)により決まる。
図7は、後述する実施例の放熱板の一部(5層クラッド材の一部)について、室温での厚さ方向熱伝導率(実測値)/単純複合則による厚さ方向計算熱伝導率(計算値)の比率(%)を、最外Cu層の厚さtと板厚Tの比率t/Tと、Cu−Mo層の厚さtと板厚Tの比率t/Tとの関係で整理して示したものである。
図7においても、◆が比率t/T=0.25〜0.26、●が比率t/T=0.20〜0.22、○が比率t/T=0.17〜0.18、□が比率t/T=0.15〜0.16、△が比率t/T=0.12〜0.13、◇が比率t/T=0.09〜0.10の各放熱板であり、それぞれの比率t/Tの近似曲線を実線(ただしこの実線の両端のプロットは3層クラッド材である)で示している。これら5層クラッド材のなかで、比率t/T≦0.18(○,□,△,◇)のものが、本発明のt/T≦0.36/[(全層数−1)/2]を満足するものである。図7によれば、比率t/Tが同等で最外Cu層厚さtも同等である場合(実施例の板厚はすべて1mmであるので、比率t/Tが同等であれば最外Cu層厚さtも同等である)、すなわち、最外Cu層の面内方向での熱の放散性が同等で、セラミック枠体と放熱板との接合界面に生じる応力の緩和効果も同等である場合、比率t/T=0.25〜0.26(◆)、比率t/T=0.20〜0.22(●)の放熱板に比べて、0.06≦t/T≦0.27の範囲において、比率t/T≦0.18(○,□,△,◇)である本発明の放熱板は、厚さ方向熱伝導率の実測値/計算値の比率(%)が2%以上高くなっており、所望の高熱伝導率が安定して得られることが判る。ここで、図中に「比6」(比較例6)、「比14」(比較例14)、「比15」(比較例15)として示したプロットが、従来技術2(特許文献2)に記載された比率t/T=0.26、0.21、0.20の放熱板である。
また、本発明の放熱板は、面方向平均熱膨張率についても良好な値が得られる。
図8は、実施例に記載された放熱板の一部(5層クラッド材の一部)について、50℃から800℃までの面方向平均熱膨張率を、最外Cu層の厚さtと板厚Tの比率t/Tと、Cu−Mo層の厚さtと板厚Tの比率t/Tとの関係で整理して示したものである。
図8においても、◆が比率t/T=0.25〜0.26、●が比率t/T=0.20〜0.22、○が比率t/T=0.17〜0.18、□が比率t/T=0.15〜0.16、△が比率t/T=0.12〜0.13、◇が比率t/T=0.09〜0.10の各放熱板であり、それぞれの比率t/Tの近似曲線を実線(ただしこの実線の両端のプロットは3層クラッド材である)で示している。これら5層クラッド材のなかで、比率t/T≦0.18(○,□,△,◇)のものが、本発明のt/T≦0.36/[(全層数−1)/2]を満足するものである。図8によれば、0.06≦t/T≦0.27の範囲において、比率t/T≦0.18(○,□,△,◇)である本発明の放熱板は、50℃から800℃までの面方向平均熱膨張率が9.0ppm/K以下であり、低熱膨張率であることが判る。
本発明において、面方向熱膨張率は押棒式変位検出法で測定されるものであり、「50℃から800℃までの面方向平均熱膨張率」は、50℃と800℃での伸び量の差を求め、その値を温度差750℃(=800℃−50℃)で割り算して求める。
また、厚さ方向と面内方向の熱伝導率(いずれも室温での熱伝導率)はレーザーフラッシュ法で測定されるものである。このうち厚さ方向の熱伝導率は、試料(放熱板)の厚さ方向のおもて面にレーザー光を照射し、その裏面の温度を赤外線センサーで測温して熱拡散率を求める周知の方法で測定することができる。
一方、面内方向の熱伝導率については、以下のようにして熱拡散率を求めて測定することができる。図9にレーザーフラッシュ法による面内方向の熱拡散率の測定原理を示す((株)東レリサーチセンター資料による)。試料(放熱板)のおもて面の一部にスポット状のレーザー光(パルスレーザー光)を照射し、局所加熱する。このレーザー光照射側と反対側の面(裏面)において、前記照射位置から水平方向に距離r(m)だけ離れた位置の温度を赤外線センサーで測温する。この時の温度変化ΔTは、図10に示すような温度上昇曲線となる。最大温度上昇量ΔTmaxの1/2に達するまでの時間をt1/2とすると、t1/2=K12/t1/2となる。ここで、定数K1はレーザー光を照射して加熱した部分の大きさ、レーザー光照射による加熱位置と赤外線センサーによる測温位置の距離、測温した部分の大きさ等に依存した、測定装置の光学系固有の定数であり、標準試料を用いて決定することができる。t1/2を測定すれば、熱拡散率αは下式(1)より求めることができる。
α=K1×(r2/t1/2) …(1)
そして、厚さ方向の熱伝導率と同様に、この熱拡散率αから熱伝導率を求めることができる。
Cu−Mo層のMo含有量は特に制限はないが、一般には50〜80質量%が好ましく、60〜80質量%がより好ましく、70〜80質量%が特に好ましい。Mo含有量が低いと放熱板の熱伝導率は高くなるが、本発明では比率t/Tを小さくするので、Mo含有量が低いと中間Cu層の熱膨張を抑える効果(すなわち、中間Cu層を両側から挟んで物理的に拘束する効果)が低下する。このため、Mo含有量は50質量%以上が好ましく、60質量%以上がより好ましく、70質量%以上が特に好ましい。一方、Mo含有量が高くなると熱伝導率が低下し、冷間圧延も難しくなるので、Mo含有量は80質量%以下が好ましい。
Cu−Mo層(Cu−Mo複合体層)は、全体が一体のCu−Mo複合体で構成される構造としてもよいが、複数の単位Cu−Mo複合体層がごく薄い接合用のCu層を介して積層した構造としてもよい。この接合用のCu層は厚さが75μm以下程度であれば放熱板の熱特性に殆ど影響を与えないので、その厚さは75μm以下とすることが好ましく、さらに25μm以下とすることがより好ましい。なお、この接合用のCu層はCu−Mo層の一部を構成するものであり、したがって、本発明の放熱板においてCu−Mo層と交互に積層されるCu層とは異なり、このCu層には含まれない。
後述するように、本発明の放熱板は、Cu−Mo複合材(a)とCu材(b)を交互に積層させ、この積層体を拡散接合した後、圧延することにより製造されるが、この製造において用いるCu−Mo複合材(a)としては、単体の板材ではなく、積層した複数枚の薄いCu−Mo複合材(単位Cu−Mo複合材)からなるものでもよい。これは、Cu−Mo複合材は圧延の圧下率を大きくした場合に薄くなる可能性があるためである。Cu−Mo複合材(a)を積層した複数枚の薄い単位Cu−Mo複合材で構成する場合、特にCu−Mo複合材のCu含有量が比較的少ない場合には、単位Cu−Mo複合材どうしの接合性を高めるために、複数枚の単位Cu−Mo複合材をCu薄板(Cu箔の場合を含む)を介して積層させ(すなわち、各単位Cu−Mo複合材間に薄いCu板を介装する)、このCu薄板を介して拡散接合することが好ましい。上述した放熱板のCu−Mo層中の接合用のCu層は、そのCu薄板が圧延によりさらに薄く延伸されたものである。Cu−Mo層を構成するこの接合用のCu層は、ごく薄い中間層のCu層であるため、伝熱抵抗が無視できるほど小さく、放熱板の熱特性に殆ど影響を与えない。すなわち、Cu−Mo層中に接合用のCu層を有する放熱板と接合用のCu層を有しない放熱板は、熱特性はほとんど変わらない。
上述した本発明の条件を除き、Cu−Mo層とCu層の各厚さ、Cu−Mo層とCu層の層厚比、放熱板の板厚なども特に制限はないが、熱特性を確保するとともに、圧延時や実用時に反りやゆがみ等が発生しないように、厚さ方向中央のCu層を中心として厚さ方向で対称形の構造(Cu層とCu−Mo層の厚さが対称形の構造)が好ましい。また、放熱板の板厚は1mm前後の場合が多いが、用途によってそれよりも厚い場合(例えば2〜3mm程度)の場合もあり、したがって、放熱板の板厚に特に制限はない。
本発明の放熱板は、事前に製作されたCu−Mo複合材とCu材を拡散接合した後、圧延することにより製造され、また、Cu−Mo複合材の製造工程でも圧延が行われることがあるので、全体が圧延組織であり、また、Cu−Mo層のCuマトリクス中に分散するMo相は扁平に延伸された形態を有し、通常、板厚断面組織中でのMo相のアスペクト比(圧延方向でのアスペクト比)は2超となる。ここで、アスペクト比とは、圧延方向における板厚断面組織中でのMo相の長軸/短軸(長さ比)であり、例えば、圧延方向での板厚断面組織(イオンミリング仕上げした板厚断面組織)をSEMなどで観察し、任意の1視野に含まれる各Mo相の長軸/短軸を求め、それらの平均値をもって規定することができる。
なお、Cu−Mo層のCuマトリクス中に分散するMo相は、Cu−Mo層のMo含有量や圧延の形態(一方向圧延、クロス圧延)などにより、扁平に延伸された形態が異なり、例えば、Cu−Mo層のMo含有量が比較的少ない場合には、扁平に延伸されたMo相は、個々が独立した島状に近い形態を有するが、Mo含有量が多くなると、扁平に延伸されたMo相どうしが繋がり、このようなMo相とCuマトリクスが混在した縞状なしはマーブル状のような形態(圧延組織)となる。したがって、後者の場合には、アスペクト比は明らかに2超となるが、具体的に定量化することができない場合がある。
本発明の放熱板が主に適用される半導体パッケージは、半導体が作動と休止を繰り返すことから、常温(寒冷地の場合には−50℃程度の場合もある)から半導体作動時の200℃程度までの昇温を繰り返す。このため放熱板は、熱疲労対応のために熱膨張率が低いことが必要である。また、ロウ付け接合を行う用途では800℃程度、はんだ付け接合を行う用途では400℃程度までの熱膨張率が低いことが重要である。一方、放熱板は、高い放熱性を得るために高い熱伝導率、特に板厚方向での高い熱伝導率を有することが必要である。
本発明の放熱板は、高熱伝導率と低熱膨張率を兼ね備えた優れた熱特性を有するものであるが、具体的には、板厚方向での熱伝導率(室温での熱伝導率)が250W/m・K以上であることが好ましく、270W/m・K以上であることがより好ましい。また、50℃から800℃までの面方向平均熱膨張率が10.0ppm/K以下であることが好ましく、9.0ppm/K以下であることがより好ましく、8.5ppm/K以下であることが特に好ましい。
本発明の放熱板は、防食目的や他の部材との接合(ロウ付け接合やはんだ付け接合)のために、その表面にNiめっきなどのめっきを施してもよい。この場合、めっき皮膜は放熱板の熱特性に大きく影響しない程度の膜厚で形成される。めっきの種類に特別な制限はなく、例えば、Niめっき、Auめっき、Agめっきなどが適用でき、これらの中から選ばれるめっきを単独で或いは2層以上を組み合わせて施すことができる。めっき皮膜は、放熱板の片面(最外層である両Cu層のうちの一方の表面)のみに設けてもよいし、放熱板の両面に設けてもよい。
なお、放熱板の材質によっては、放熱板表面にNiめっきなどのめっきを施す際のめっき性の改善のために、その下地としてCuめっきを施す場合があるが、本発明の放熱板は、最外層がCu層であるため、そのような下地めっきを施す必要はない。
本発明の放熱板の製造方法は、基本的に従来法(従来技術2)と同じでよい。
Cu−Mo複合材は、圧延することにより熱膨張率が低下することが知られており、特に冷間圧延することにより熱膨張率が効果的に低下する。Cu−Mo複合材のMo含有量が比較的高いものは、冷間圧延を行うと圧下率によっては耳ワレなどを生じるおそれがあるため、一部又は全部の圧延を温間圧延とした方がよい場合があるが、それ以外の場合には、放熱板の製造工程の圧延は冷間圧延(好ましくは高圧下率の冷間圧延)とすることが好ましい。
本発明の放熱板の製造方法の一実施形態では、Cuマトリクス中にMo相が分散した板厚断面組織を有するCu−Mo複合材(a)とCu材(b)を積層させ、この積層体を拡散接合した後、冷間圧延(x)を施すことにより、Cu−Mo複合材(a)によるCu−Mo層とCu材(b)によるCu層が積層した放熱板を得る。ここで、Cu−Mo複合材(a)は予め製作されたものであるが、このCu−Mo複合材(a)は圧延を行わない方法(例えば、後述する(i)〜(iii)の方法)で製作したものでもよいし、圧延(y)を行う方法(例えば、後述する(iv)、(v)の方法)で製作したものでもよい。
また、本発明の放熱板の製造方法の他の実施形態では、Cu−Mo複合材(a)のMo含有量が比較的高い場合に、冷間圧延による耳ワレなどを防止するために下記(1)又は/及び(2)の温間圧延(200〜300℃程度の温間圧延)
を行う。
(1)冷間圧延(x)に代えて温間圧延を行う。
(2)圧延(y)を温間圧延で行う。
Cu−Mo複合材(a)とCu材(b)の厚さは、製造しようとする放熱板のCu−Mo層とCu層の厚さに応じて適宜選択される。
なお、Cu−Mo複合材(a)とCu材(b)は、それぞれ単体の板材で構成してもよいが、Cu−Mo複合材(a)を積層した複数枚の薄いCu−Mo複合材(単位Cu−Mo複合材(a))で構成してもよいし、Cu材(b)を積層した複数枚の薄いCu材(単位Cu材(b))で構成してもよい。これは、Cu−Mo複合材やCu材は圧延の圧下率を大きくした場合に薄くなる可能性があるためである。
また、上記のようにCu−Mo複合材(a)を積層した複数枚の単位Cu−Mo複合材(a)で構成する場合、単位Cu−Mo複合材(a)どうしの接合性を高めるために、複数枚の単位Cu−Mo複合材(a)をCu薄板(Cu箔の場合を含む)を介して積層させ(すなわち、各単位Cu−Mo複合材(a)間に薄いCu板を介装する)、このCu薄板を介して拡散接合することが好ましい。上述した放熱板のCu−Mo層中の接合用のCu層は、そのCu薄板が圧延によりさらに薄く延伸されたものである。したがって、このCu薄板は、放熱板のCu−Mo層中の接合用のCu層の厚さが75μm以下(より好ましくは25μm以下)となるような厚さのものが好ましい。
積層体の拡散接合を行う方法に特に制限はないが、放電プラズマ焼結(SPS)、ホットプレスによる拡散接合が好ましい。
Cu−Mo複合材(a)は、後述するようなものを用いることができる。また、Cu材(b)としては、通常、純Cu板(純Cu箔を含む)を用いる。
放熱板の製造工程では、高圧下圧延することにより熱膨張率を低下させる効果が得られるので、冷間圧延(x)と圧延(y)を含めた圧下率(但し、圧延(y)を行わない場合を含む。)を70〜99%、好ましくは80〜99%、特に好ましくは90〜96%とすることが望ましい。また、その圧延は、耳ワレを生じさせない限度で冷間圧延とすることが望ましい。
Cu−Mo複合材(a)は事前に製作されるものであるが、Cu−Mo複合材(a)としては、例えば、下記(i)〜(v)のいずれかの方法で得られたものを用いることができる。
(i)Mo粉末とCu粉末の混合粉末を加圧成形して圧粉体とする工程と、前記圧粉体を還元性雰囲気中又は真空中で焼結して焼結体とする工程を経て得られたCu−Mo複合材(a)
(ii)Mo粉末とCu粉末の混合粉末を加圧成形して圧粉体とする工程と、前記圧粉体を還元性雰囲気中又は真空中で焼結して焼結体とする工程と、前記焼結体を緻密化処理する工程を経て得られたCu−Mo複合材(a)
(iii)Mo粉末又はMo粉末とCu粉末の混合粉末を加圧成形して圧粉体とする工程と、前記圧粉体を還元性雰囲気中又は真空中で焼結して焼結体とする工程と、前記焼結体に非酸化性雰囲気中又は真空中で溶融したCuを含浸させる工程を経て得られたCu−Mo複合材(a)
(iv)Mo粉末とCu粉末の混合粉末を加圧成形して圧粉体とする工程と、前記圧粉体を還元性雰囲気中又は真空中で焼結して焼結体とする工程と、前記焼結体を緻密化処理する工程と、前記緻密化処理されたCu−Mo複合材に圧延(y)を施す工程を経て得られたCu−Mo複合材(a)
(v)Mo粉末又はMo粉末とCu粉末の混合粉末を加圧成形して圧粉体とする工程と、前記圧粉体を還元性雰囲気中又は真空中で焼結して焼結体とする工程と、前記焼結体に非酸化性雰囲気中又は真空中で溶融したCuを含浸させる工程と、前記Cuを含浸させたCu−Mo複合材に圧延(y)を施す工程を経て得られたCu−Mo複合材(a)
本発明の放熱板は、冷間圧延又は温間圧延のままで、或いはさらに軟質化時効熱処理を施すことにより製品とすることができる。また、必要に応じて、半導体の台座としての使用を想定した耐食性及び電食に対する性能を向上させる目的で、表面にさらにNiめっきなどのめっきを施してもよい。この場合、めっき皮膜は放熱板の熱特性に大きく影響しない程度の膜厚で形成される。めっきの種類に特別な制限はなく、例えば、Niめっき、Auめっき、Agめっきなどが適用でき、これらの中から選ばれるめっきを単独で或いは2層以上を組み合わせて施すことができる。めっきは、放熱板の片面(両最外Cu層のうちの一方の表面)のみに施してもよいし、放熱板の両面に施してもよい。
本発明の放熱板は、各種の半導体モジュールが備えるセラミックパッケージやメタルパッケージなどの半導体パッケージに好適に利用でき、高い放熱性と耐用性が得られる。特に、高出力・小型半導体が放熱板上に直に接合される枠体付き半導体パッケージ用途の放熱板に要求される高い放熱特性を満足できるため、そのような枠体付き半導体パッケージの放熱板として特に好適であり、これに適用することにより、(i)半導体及び半導体パッケージの耐用性を高めることができる、(ii)半導体の出力を高めることができる、(iii)半導体の搭載数を増やすことができる、などの実用上の効果が得られる。
ここで、半導体が放熱板上に直に接合されるとは、面内方向に熱を拡散するための熱分散板(半導体よりも面積の大きい部材)を介在させることなく、半導体が放熱板上に接合される(実装される)ことを意味する。したがって、例えば、半導体裏面に形成された特定の薄膜や層などを介して放熱板上に接合される場合も、半導体が放熱板上に直に接合されることに含まれる。
本発明の放熱板が適用される枠体付き半導体パッケージに搭載される高出力・小型半導体としては、例えば、大きさが数mm程度の半導体であって、Si基板上GaN半導体や、最近開発されたSiC基板上GaN半導体などが挙げられる。
枠体付き半導体パッケージとしては、例えば、後述する実施例に記載の枠体付き半導体パッケージにおいて、放熱板と接する面積が1mm×5mm程度のGaN半導体が2〜3個搭載されたものが挙げられ、このような枠体付き半導体パッケージは、2.5〜2.7GHz帯で平均出力50W(ピーク出力288W)のような携帯基地局などに適用されるRF(Radio Frequency)パワーデバイス用に使用される。今後普及が予想される5G携帯ではミリ波帯(26〜111GHz)の利用が検討され、高周波になるほどRF出力は低下傾向にあるものの、出力100Wを超える高出力5G携帯基地局用RFパワーデバイスが期待されている。一方、Si半導体からGaAs半導体、Si基板上GaN半導体に代わり、さらにSiC基板上GaN半導体に代わると、半導体自体の熱伝導率が高く、損失が低減するため、同じ周波数帯、同じパワー出力で比較すると、半導体の大きさ、半導体の個数を低減することができ、半導体パッケージはよりコンパクトとなり、かつ1個の半導体も小型化できる。そのため高出力でかつ放熱板との接触面積の小さい半導体を放熱板上に搭載することになる。したがって、本発明の放熱板は、このような半導体パッケージ用途に特に適しているといえる。
(1)Cu−Mo複合材の製造条件
Mo粉末(FSSS平均粒径:6μm)と純Cu粉末(平均粒径D50:5μm)を所定の割合で混合した混合粉末を型(50mm×50mm)に入れて加圧成形し、後工程の冷間圧延での圧下率に応じた厚さの圧粉体とした。この圧粉体を水素雰囲気中で焼結(1000℃、600分)して焼結体を得た。次いで、この焼結体の上面に純Cu板を置き、水素雰囲気中で1200℃に加熱(保持時間180分)して純Cu板を溶解させ、この溶解したCuを焼結体に含浸させることで、所定のCu含有量のCu−Mo複合材を得た。このCu−Mo複合材を、表面に残留するCuをフライス盤を用いて除去した後、所定の圧下率で一方向の圧延(y)(冷間圧延)を施し、Cu−Mo複合材を製作した。
(2)各供試体の製造条件
上記のようにして得られた所定の板厚のCu−Mo複合材と純Cu板を、53層構造〜11層構造に積層させ、この積層体を放電プラズマ焼結(SPS)装置(住友石炭鉱業(株)社製「DR.SINTER SPS-1050」)を用いて、950℃、18分保持、加圧力20MPaの条件で拡散接合させた。次いで、上記Cu−Mo複合材の圧延(y)(冷間圧延)と同じ圧下率で、圧延(y)の圧延方向と直交する方向に圧延(冷間圧延)し、本発明例及び比較例の放熱板(板厚1mm又は3mm)を製造した。
(3)性能測定
(3.1)熱特性
放熱板の各供試体について、面方向熱膨張率を押棒式変位検出法で測定し、50℃−800℃における各伸び量の差を温度差で割り算して、50℃から800℃までの面方向平均熱膨張率を求めた。
また、厚さ方向と面内方向の熱伝導率(いずれも室温での熱伝導率)を、さきに説明したレーザーフラッシュ法で測定した。
また、厚さ方向の計算熱伝導率λを求めるにあたり、「Cu−Mo層の厚さ方向の熱伝導率λCu―Mo」はCu−Mo層のMo含有量と放熱板製造時におけるCu−Mo層の圧延圧下率により決まるので、Cu−Mo層に相当するCu-Mo単体の圧延板を製作して厚さ方向の熱伝導率を測定し、これを「Cu−Mo層の厚さ方向の熱伝導率λCu―Mo」とした。本実施例では、放熱板製造時におけるCu−Mo層の圧延圧下率(=放熱板製造時におけるクラッド前のCu−Mo複合材の圧延圧下率とクラッド材の圧延圧下率を合わせた総圧下率)は95%であり、測定の結果、Mo含有量が75mass%のCu−Mo層については、厚さ方向の熱伝導率λCu―Moが175W/m・K、Mo含有量が60mass%のCu−Mo層については、厚さ方向の熱伝導率λCu―Moが194W/m・Kとなった。
(3.2)セラミック枠体の割れ性
放熱板の供試体(平面サイズ:20.6mm×9.8mm)の上面にセラミック枠体(長辺長さ19.2mm、短辺長さ9.0mm、厚さ0.6mm、長辺側の枠幅1.5mm、短辺側の枠幅1.3mm)をロウ付けで接合した後、室温まで冷却し、このセラミック枠体が接合された供試体を、半導体のはんだ付けを想定した温度である320℃に加熱し、その後、室温まで冷却し、セラミック枠体の割れの有無を調べた。
各水準10個の試験を行い、マイクロスコープにてセラミック枠体に割れが入っていないか確認した。10個の試験体のなかの1つでもセラミック枠体の割れが認められたものを“×”、10個の試験体すべてにおいて割れが認められなかったものを“〇”とした。
(4)性能評価
以上の結果を、各供試体の熱特性を製造条件とともに表1〜表5に示す。また、これら実施例の一部(5層クラッド材の一部)について、「厚さ方向熱伝導率」、「厚さ方向熱伝導率/面内方向熱伝導率の比率(%)」、「厚さ方向熱伝導率の実測値/計算値の比率(%)」、「50℃から800℃までの面方向平均熱膨張率」を、最外Cu層の厚さtと板厚Tの比率t/Tと、Cu−Mo層の厚さtと板厚Tの比率t/Tとの関係で整理して示したのが図4、図6〜図8であり、図中に「比6」(比較例6)、「比14」(比較例14)、「比15」(比較例15)として示したプロットが、従来技術2(特許文献2)に記載された比率t/T=0.26、0.21、0.20の放熱板である。
これによれば、本発明例の放熱板は、低熱膨張率であるとともに、(i)厚さ方向の熱伝導率が高い、(ii)厚さ方向熱伝導率/面内方向熱伝導率の値が高く、厚さ方向と面内方向の放熱バランスに優れる、(iii)厚さ方向熱伝導率の実測値/計算値の値が高く、所望の高熱伝導率が安定して得られる、という熱特性を兼ね備え、また、枠体付き半導体パッケージに適用した場合にセラミック枠体の割れも適切に抑えることができることが判る。したがって、高出力・小型半導体が搭載される枠体付き半導体パッケージ用途の放熱板に要求される高い放熱特性を満足できることが判る。
Figure 2021034690
Figure 2021034690
Figure 2021034690
Figure 2021034690
Figure 2021034690
1a,1b Cu層
2 Cu−Mo複合体層(Cu−Mo層)
3 放熱板
4 セラミック枠体
5 半導体
6 電極
7 コンデンサ
8 結線
9 蓋体
30 放熱板
40 金属枠体
50 半導体
60 電極
70 電極
80 結線
90 蓋体
100 碍子
s 半導体

Claims (11)

  1. 板厚方向においてCu層とCu−Mo複合体層が交互に積層することで、3層以上のCu層と2層以上のCu−Mo複合体層で構成されるとともに、両面の最外層がCu層からなり、Cu−Mo複合体層は、Cuマトリクス中に扁平なMo相が分散した板厚断面組織を有する放熱板において、
    両面の最外層の各Cu層は、厚さtが40μm以上であって、厚さtと板厚Tが0.06≦t/T≦0.27を満足し、
    各Cu−Mo複合体層の厚さtと板厚Tがt/T≦0.36/[(全層数−1)/2](但し、全層数:Cu層の層数とCu−Mo複合体層の層数の合計)を満足することを特徴とする放熱板。
  2. 各Cu−Mo複合体層の厚さtと板厚Tがt/T≦0.30/[(全層数−1)/2](但し、全層数:Cu層の層数とCu−Mo複合体層の層数の合計)を満足することを特徴とする請求項1に記載の放熱板。
  3. 両面の最外層の各Cu層の厚さtと板厚Tが0.10≦t/T≦0.27を満足することを特徴とする請求項1又は2に記載の放熱板。
  4. 両面の最外層の各Cu層の厚さtと板厚Tが0.10≦t/T≦0.20を満足することを特徴とする請求項1又は2に記載の放熱板。
  5. Cu−Mo複合体層はMo含有量が50〜80質量%であることを特徴とする請求項1〜4のいずれかに記載の放熱板。
  6. Cu−Mo複合体層は、複数の単位Cu−Mo複合体層が厚さ75μm以下の接合用のCu層を介して積層した構造を有することを特徴とする請求項1〜5のいずれかに記載の放熱板。
  7. 厚さ方向の熱伝導率が250W/m・K以上、50℃から800℃までの面方向平均熱膨張率が10.0ppm/K以下であることを特徴とする請求項1〜6のいずれかに記載の放熱板。
  8. 積層したCu層とCu−Mo複合体層とからなる放熱板本体の片面又は両面にめっき皮膜が形成されたことを特徴とする請求項1〜7のいずれかに記載の放熱板。
  9. 請求項1〜8のいずれかに記載の放熱板を備えたことを特徴とする半導体パッケージ。
  10. セラミック又は低熱膨張率金属からなる枠体が放熱板上に接合され、該枠体の内側の放熱板上に半導体が接合された構造を有することを特徴とする請求項9に記載の半導体パッケージ。
  11. 請求項9又は10に記載の半導体パッケージを備えたことを特徴とする半導体モジュール。
JP2019156961A 2019-08-29 2019-08-29 放熱板 Active JP6732395B1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019156961A JP6732395B1 (ja) 2019-08-29 2019-08-29 放熱板
US17/753,215 US20220299278A1 (en) 2019-08-29 2020-08-28 Heat sink, semiconductor package and semiconductor module
CN202080060105.XA CN114365276A (zh) 2019-08-29 2020-08-28 散热板、半导体封装及半导体模块
PCT/JP2020/032773 WO2021040030A1 (ja) 2019-08-29 2020-08-28 放熱板、半導体パッケージ及び半導体モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019156961A JP6732395B1 (ja) 2019-08-29 2019-08-29 放熱板

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020079196A Division JP6784863B1 (ja) 2020-04-28 2020-04-28 放熱板

Publications (2)

Publication Number Publication Date
JP6732395B1 JP6732395B1 (ja) 2020-07-29
JP2021034690A true JP2021034690A (ja) 2021-03-01

Family

ID=71738457

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019156961A Active JP6732395B1 (ja) 2019-08-29 2019-08-29 放熱板

Country Status (4)

Country Link
US (1) US20220299278A1 (ja)
JP (1) JP6732395B1 (ja)
CN (1) CN114365276A (ja)
WO (1) WO2021040030A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022138711A1 (ja) * 2020-12-24 2022-06-30
CN114045410B (zh) * 2021-11-15 2022-10-28 西安瑞福莱钨钼有限公司 一种多层钼铜热沉复合材料的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019098350A1 (ja) * 2017-11-18 2019-05-23 Jfe精密株式会社 放熱板及びその製造方法
JP2019096860A (ja) * 2018-08-02 2019-06-20 Jfe精密株式会社 放熱板及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7083759B2 (en) * 2000-01-26 2006-08-01 A.L.M.T. Corp. Method of producing a heat dissipation substrate of molybdenum powder impregnated with copper with rolling in primary and secondary directions
JP3862737B1 (ja) * 2005-10-18 2006-12-27 栄樹 津島 クラッド材およびその製造方法、クラッド材の成型方法、クラッド材を用いた放熱基板
JP2007142126A (ja) * 2005-11-18 2007-06-07 Allied Material Corp 複合材料及び半導体搭載用放熱基板、及びそれを用いたセラミックパッケージ
JP6233677B1 (ja) * 2016-08-31 2017-11-22 Jfe精密株式会社 放熱板及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019098350A1 (ja) * 2017-11-18 2019-05-23 Jfe精密株式会社 放熱板及びその製造方法
JP2019096654A (ja) * 2017-11-18 2019-06-20 Jfe精密株式会社 放熱板及びその製造方法
JP2019096860A (ja) * 2018-08-02 2019-06-20 Jfe精密株式会社 放熱板及びその製造方法

Also Published As

Publication number Publication date
JP6732395B1 (ja) 2020-07-29
WO2021040030A1 (ja) 2021-03-04
CN114365276A (zh) 2022-04-15
US20220299278A1 (en) 2022-09-22

Similar Documents

Publication Publication Date Title
KR102324373B1 (ko) 방열판 및 그 제조 방법
JP6455896B1 (ja) 放熱板及びその製造方法
JP6430007B2 (ja) 半導体装置および半導体装置の製造方法
EP2980844B1 (en) Substrate for power modules, substrate with heat sink for power modules, and power module
JP4664816B2 (ja) セラミック回路基板、その製造方法およびパワーモジュール
EP1862298A1 (en) Metal substrate/metal impregnated carbon composite material structure and method for manufacturing said structure
US9984951B2 (en) Sintered multilayer heat sinks for microelectronic packages and methods for the production thereof
WO2021040030A1 (ja) 放熱板、半導体パッケージ及び半導体モジュール
TW201325330A (zh) 配線基板及其製造方法以及半導體裝置
EP3093882B1 (en) Electronic circuit device
KR20150133312A (ko) 클래드 소재 및 그의 제조방법, 방열 기판
TW201631714A (zh) 接合體,附散熱器電源模組用基板,散熱器,接合體的製造方法,附散熱器電源模組用基板的製造方法及散熱器的製造方法
JP2003124410A (ja) 多層ヒートシンクおよびその製造方法
JP6462172B1 (ja) 放熱板及びその製造方法
WO2019189329A1 (ja) ヒートシンク付き絶縁回路基板
JP4360847B2 (ja) セラミック回路基板、放熱モジュール、および半導体装置
JPWO2015137109A1 (ja) 半導体装置の製造方法および半導体装置
JP6784863B1 (ja) 放熱板
JP4227610B2 (ja) 放熱基体の製造方法
JP2005095944A (ja) 金属基板−炭素基金属複合材料構造体および該構造体の製造方法。
KR101535438B1 (ko) 클래드 소재 및 그의 제조방법, 방열 기판
EP4365938A1 (en) Joining member
JP2022108546A (ja) 銅/セラミックス接合体、および、絶縁回路基板
JP2004063533A (ja) 半導体素子収納用パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191129

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20191129

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20191225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200707

R150 Certificate of patent or registration of utility model

Ref document number: 6732395

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250