JP2021034401A - 半導体レーザ素子およびチップオンサブマウント - Google Patents
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図1は、実施形態1に係る半導体レーザ素子の模式図である。図2は、図1のII−II線断面図である。
カバレッジ幅=(導波路領域Awgの幅−電流注入領域Aciの幅)/2
なお、電流注入領域Aciの幅方向両側におけるカバレッジ幅は、必ずしも同じ幅である必要はないが、半導体レーザ素子1から出射されるレーザ光の放射角などの対称性を考慮すると、両側が同じカバレッジ幅となることが好ましい。本実施形態では、両側が同じカバレッジ幅であることとする。
半導体レーザ素子1において、光出射側電流注入面積Soが後側電流注入面積Srの100%より大きく200%以下であることが好ましい。以下、光出射側電流注入面積Soと後側電流注入面積Srとの面積比の好適な範囲について説明する。
図6は、実施形態2に係る半導体レーザ素子の模式図である。
図7は、実施形態3に係る半導体レーザバー素子の模式図である。半導体レーザバー素子100は、複数の半導体レーザ素子1が並列配置された構成を有する半導体レーザ素子であり、複数の導波路領域と複数の電流注入領域とを備える。半導体レーザバー素子100は、たとえば半導体基板上に複数の半導体レーザ素子1を形成したものを、所望の数の半導体レーザ素子1が含まれるようにカッティングすることで作製することができる。半導体レーザバー素子100は、簡易な構成にて、光出力および電気-光変換効率が高いとともに、FFPhの増加が抑制された半導体レーザバー素子である。
図8は、実施形態4に係るチップオンサブマウントの模式図である。チップオンサブマウント200は、実施形態1に係る半導体レーザ素子1と、半導体レーザ素子1が搭載されるサブマウント201と、を備える。
2 基板
3 下部電極
4 半導体積層部
5 パッシベーション膜
5a 開口部
6 上部電極
7 n型バッファ層
8 n型クラッド層
9 n型ガイド層
10 活性層
11 p型ガイド層
12 p型クラッド層
13 p型コンタクト層
100 半導体レーザバー素子
200 チップオンサブマウント
201 サブマウント
202 セラミックス基板
203、204、205 金属膜
206 はんだ
207 ボンディングワイヤ
Aci、AAci 電流注入領域
Ao、AAo 光出射側領域
Ar、AAr 後側領域
Awg、AAwg 導波路領域
CL 中心線
Eo、EAo 光出射端面
Er、EAr 後端面
P1、P2、PA1、PA2、PA3 変化部
R リッジ構造
So、SAo 光出射側電流注入面積
Sr、SAr 後側電流注入面積
Wo、WAo 第1カバレッジ幅
Wr、WAr 第2カバレッジ幅
Claims (12)
- 光出射端面と、
前記光出射端面に対向する後端面と、
前記光出射端面と前記後端面との間で延伸方向に延びるマルチモードの導波路領域と、
前記導波路領域に電流を注入する電流注入領域と、
を備え、
前記導波路領域の幅と前記電流注入領域の幅との差の1/2をカバレッジ幅とし、前記延伸方向における中心線よりも前記光出射端面側に位置する光出射側領域における前記カバレッジ幅の最小値を第1カバレッジ幅、前記中心線よりも前記後端面側に位置する後側領域における前記カバレッジ幅の最大値を第2カバレッジ幅としたとき、前記第1カバレッジ幅が前記第2カバレッジ幅より狭く、かつ前記光出射側領域における前記電流注入領域の面積を光出射側電流注入面積、前記後側領域における前記電流注入領域の面積を後側電流注入面積としたときに、前記光出射側電流注入面積が前記後側電流注入面積の100%より大きく200%以下である
ことを特徴とする半導体レーザ素子。 - 前記カバレッジ幅は、前記光出射端面から前記後端面に向かって一定または増加する
ことを特徴とする請求項1に記載の半導体レーザ素子。 - 前記カバレッジ幅が前記光出射端面から前記後端面に向かって不連続に増加する箇所が存在する
ことを特徴とする請求項1または2に記載の半導体レーザ素子。 - 前記第1カバレッジ幅が5μm以下である
ことを特徴とする請求項1〜3のいずれか一つに記載の半導体レーザ素子。 - 前記光出射側電流注入面積が前記後側電流注入面積の100%より大きく175%以下である
ことを特徴とする請求項1〜4のいずれか一つに記載の半導体レーザ素子。 - 前記光出射側電流注入面積が前記後側電流注入面積の100%より大きく160%以下である
ことを特徴とする請求項1〜4のいずれか一つに記載の半導体レーザ素子。 - 前記光出射側電流注入面積が前記後側電流注入面積の100%より大きく150%以下である
ことを特徴とする請求項1〜4のいずれか一つに記載の半導体レーザ素子。 - 前記光出射側電流注入面積が前記後側電流注入面積の105%以上148%以下である
ことを特徴とする請求項1〜4のいずれか一つに記載の半導体レーザ素子。 - 前記光出射側電流注入面積が前記後側電流注入面積の113%以上145%以下である
ことを特徴とする請求項1〜4のいずれか一つに記載の半導体レーザ素子。 - 光出射端面と、
前記光出射端面に対向する後端面と、
前記光出射端面と前記後端面との間で延伸方向に延びるマルチモードの導波路領域と、
前記導波路領域に電流を注入する電流注入領域と、
を備え、
前記導波路領域の幅と前記電流注入領域の幅との差の1/2をカバレッジ幅とすると、前記カバレッジ幅は、前記光出射端面から前記後端面に向かって一定または増加し、かつ、前記カバレッジ幅が不連続に変化する箇所が1箇所以上存在する
ことを特徴とする半導体レーザ素子。 - 請求項1〜10のいずれか一つに記載の半導体レーザ素子と、
前記半導体レーザ素子が搭載されるサブマウントと、
を備えることを特徴とするチップオンサブマウント。 - 前記半導体レーザ素子はジャンクションダウン状態で前記サブマウントに搭載されている
ことを特徴とする請求項11に記載のチップオンサブマウント。
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JP2019148933A JP7295739B2 (ja) | 2019-08-14 | 2019-08-14 | 半導体レーザ素子およびチップオンサブマウント |
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JP7295739B2 JP7295739B2 (ja) | 2023-06-21 |
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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2019
- 2019-08-14 JP JP2019148933A patent/JP7295739B2/ja active Active
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