JP2021015964A - 半導体パッケージ、電子装置、および半導体パッケージの製造方法 - Google Patents

Abstract

【課題】破壊されることを抑制できる半導体パッケージを提供する。【解決手段】半導体チップ３０と、半導体チップ３０を搭載する放熱部材２０と、半導体チップ３０を封止する封止部材６０と、を備える。そして、封止部材６０は、液晶ポリマで構成されるようにする。【選択図】図１

Description

本発明は、半導体チップを封止部材で封止した半導体パッケージ、電子装置、および半導体パッケージの製造方法に関するものである。

従来より、半導体チップを封止部材で封止した半導体パッケージが提案されている（例えば、特許文献１参照）。具体的には、この半導体パッケージは、半導体チップがガラスエポキシ樹脂等で構成される封止部材で封止されている。

米国特許出願公開第２０１６／０２０４７１号明細書

しかしながら、上記半導体パッケージを車両に搭載して利用した場合、本発明者らが検討したところ、封止部材にクラックが導入されて破壊される可能性があることが確認された。つまり、上記半導体パッケージでは、車載用の部品としては耐久性が低い可能性がある。

本発明は上記点に鑑み、破壊されることを抑制できる半導体パッケージ、電子装置、および半導体パッケージの製造方法を提供することを目的とする。

上記目的を達成するための請求項１は、半導体素子が形成された半導体チップ（３０）が封止部材（６０）で封止された半導体パッケージであって、半導体チップと、半導体チップを搭載する放熱部材（２０）と、半導体チップを封止する封止部材と、を備え、封止部材は、液晶ポリマで構成されている。

これによれば、封止部材が液晶ポリマで構成されており、液晶ポリマは、ガラスエポキシ樹脂よりも、材料強度が高く、かつ柔らかい材料である。このため、封止部材にクラックが導入されることを抑制でき、半導体パッケージが破壊されることを抑制できる。

請求項２４は、半導体素子が形成された半導体チップ（３０）が封止部材（６０）で封止された半導体パッケージを有する電子装置であって、請求項２３に記載の半導体パッケージと、半導体パッケージのうちの放熱部材と接続される冷却器（１４０）と、半導体パッケージのパッドと電気的に接続される被実装部材（１１０）と、を備えている。

このように、半導体パッケージを用いて電子装置を構成することもできる。そして、放熱部材と接続される冷却器を配置することにより、さらに放熱性の向上を図ることができる。

また、請求項２５では、半導体素子が形成された半導体チップ（３０）が封止部材（６０）で封止された半導体パッケージの製造方法であって、複数の放熱部材（２０）を構成する部分がダイシングライン（ＤＬ）にて区画されている構成基板（２１０）を用意することと、半導体チップを用意することと、構成基板における放熱部材を構成する部分上に、接合部材（５０）を介して半導体チップ（３０）を配置することと、構成基板上に、半導体チップを収容する封止構成部材（７００、９００、１０００）を配置することと、構成基板と半導体チップの積層方向に加圧しながら加熱することにより、封止部材構成を、半導体チップのうちの接合部材と接合される部分と異なる部分を封止しつつ、放熱部材と接合される封止部材（６０）とすることと、ダイシングラインに沿って分割することと、を行い、封止構成部材として、液晶ポリマで構成されているものを用意する。

これによれば、封止部材にクラックが導入されることを抑制した半導体パッケージが製造される。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体パッケージの断面図である。 図１に示す半導体チップの断面図である。 図１に示す半導体チップの平面図である。 図１に示す半導体パッケージにおける放熱部材を放熱部材の一面側から視た平面図である。 図１に示す半導体パッケージにおける半導体チップおよび側面封止部材を放熱部材の一面側から視た平面図である。 図１に示す半導体パッケージにおける第１封止部材を放熱部材の一面側から視た平面図である。 図１に示す半導体パッケージにおける第１封止部材および第２封止部材を放熱部材の一面側から平面図である。 図１に示す半導体パッケージの製造工程を示す断面図である。 図５Ａに続く半導体パッケージの製造工程を示す断面図である。 図５Ｂに続く半導体パッケージの製造工程を示す断面図である。 図５Ｃに続く半導体パッケージの製造工程を示す断面図である。 図５Ｄに続く半導体パッケージの製造工程を示す断面図である。 図５Ｅに続く半導体パッケージの製造工程を示す断面図である。 図５Ｆに続く半導体パッケージの製造工程を示す断面図である。 構成基板を示す平面図である。 第２実施形態における半導体パッケージの断面図である。 第２実施形態における半導体パッケージの製造工程を示す断面図である。 第２実施形態における半導体パッケージの製造工程を示す断面図である。 第３実施形態における半導体パッケージの断面図である。 第４実施形態における半導体パッケージの放熱部材を放熱部材の一面側から視た平面図である。 第４実施形態における半導体パッケージの半導体チップおよび側面封止部材を放熱部材の一面側から視た平面図である。 第４実施形態における半導体パッケージの第１封止部材を放熱部材の一面側から視た平面図である。 第４実施形態における半導体パッケージの接続ビアと半導体チップとの関係を示す模式図である。 第５実施形態における半導体パッケージの放熱部材を放熱部材の一面側から視た平面図である。 第５実施形態における半導体パッケージの半導体チップおよび側面封止部材を放熱部材の一面側から視た平面図である。 第５実施形態における第１封止部材を放熱部材の一面側から視た平面図である。 第６実施形態における半導体パッケージの断面図である。 第７実施形態における半導体パッケージの断面図である。 図１４に示す半導体パッケージをプリント基板に実装した状態を示す断面図である。 第８実施形態における半導体パッケージの断面図である。 第９実施形態における半導体パッケージの断面図である。 第１０実施形態における半導体パッケージの断面図である。 第１１実施形態における半導体パッケージの断面図である。 図１９中の下層板状部材における半導体パッケージの下方に位置する部分の平面模式図である。 第１２実施形態における半導体パッケージの断面図である。 図２１中の下層板状部材における半導体パッケージの下方に位置する部分の平面模式図である。 第１３実施形態における半導体パッケージの断面図である。 第１３実施形態の変形例における半導体パッケージの断面図である。 第１４実施形態における半導体パッケージの断面図である。 第１５実施形態における半導体パッケージの断面図である。 第１６実施形態における半導体パッケージの断面図である。 第１７実施形態における半導体パッケージの断面図である。 第１８実施形態における半導体パッケージの断面図である。 第１９実施形態における半導体パッケージの断面図である。 第２０実施形態における半導体パッケージの断面図である。 第２１実施形態における半導体パッケージの断面図である。 第２２実施形態における半導体パッケージの平面図である。 第２３実施形態における半導体パッケージの平面図である。 第２４実施形態における半導体パッケージの平面図である。 第２４実施形態における半導体パッケージの平面図である。 第２４実施形態における半導体パッケージの断面図である。 第２５実施形態における半導体パッケージの断面図である。 第２６実施形態における半導体パッケージの断面図である。 第２６実施形態における半導体パッケージの製造工程を示す断面図である。 図４０Ａに続く半導体パッケージの製造工程を示す断面図である。 第１実施形態の製造方法における課題を説明するための図である。 第２７実施形態における半導体パッケージの製造工程を示す構成基板の平面図である。 第２８実施形態における半導体パッケージの製造工程を示す断面図である。 第２９実施形態における板状部材構成部材の製造工程を示す模式図である。 図４４Ａに続く板状部材構成部材の製造工程を示す模式図である。 図４４Ｂに続く板状部材構成部材の製造工程を示す模式図である。 加熱処理前のＬＣＰフィルム構成部材の内部状態を示す図である。 加熱処理前のＬＣＰフィルム構成部材の内部状態を示す図である。 第３０実施形態における電子装置を示す断面図である。 第３１実施形態における電子装置を示す断面図である。 第３２実施形態における電子装置を示す断面図である。 他の実施形態における半導体パッケージの第１封止部材を放熱部材の一面側から視た平面図である。 他の実施形態における半導体パッケージの断面図である。 他の実施形態における半導体パッケージの断面図である。 他の実施形態における半導体パッケージの断面図である。 他の実施形態における半導体パッケージの断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態の半導体パッケージ１０の構成について、図１〜図４Ｄを参照しつつ説明する。なお、本実施形態の半導体パッケージ１０は、車両に搭載されて用いられると好適である。

図１〜図４Ｄに示されるように、半導体パッケージ１０は、放熱部材２０、半導体チップ３０、封止部材６０等を備える構成とされている。

放熱部材２０は、窒化ケイ素（ＳｉＮ）や窒化アルミニウム（ＡＬＮ）等で構成される絶縁基板２１を有している。そして、放熱部材２０は、絶縁基板２１の一面２１ａに一面金属膜２２が形成されると共に、他面２１ｂに他面金属膜２３が形成された構成とされている。本実施形態では、一面金属膜２２および他面金属膜２３は、銅で構成され、厚さが１０〜１００μｍ程度とされている。また、一面金属膜２２および他面金属膜２３は、同じ平面形状とされ、絶縁基板２１を挟んで対称に配置されている。

半導体チップ３０は、図２および図３に示されるように、本実施形態では、２次元電子ガス（すなわち、２ＤＥＧ）を利用した、高電子移動度トランジスタが形成されて構成されている。なお、図２は、図３中のII−II線に沿った断面に相当している。

具体的には、半導体チップ３０は、シリコンや炭化珪素（以下では、単にＳｉＣともいう）等で構成される支持基板３１を有し、支持基板３１上に、バッファ層３２、半導体層３３が順に積層されて構成されており、外形が略矩形状とされている。なお、半導体層３３は、窒化ガリウム（ＧａＮ）層および窒化アルミニウムガリウム（ＡｌＧａＮ）層等のエピタキシャル層が積層されて構成され、内部に２次元電子ガスが生成されている。

半導体層３３の表面には、ドレイン電極３４およびソース電極３５が互いに離れて形成されている。本実施形態では、ドレイン電極３４およびソース電極３５は、それぞれ櫛歯状に形成されると共に、互いの櫛歯が噛み合うように形成されている。なお、本実施形態では、ドレイン電極３４が第１電極に相当し、ソース電極３５が第２電極に相当している。

また、半導体層３３の表面には、ドレイン電極３４とソース電極３５とで挟まれた部分に、絶縁膜３６が形成されている。そして、絶縁膜３６上において、ドレイン電極３４およびソース電極３５から離れた位置にゲート配線３７が形成されている。このゲート配線３７は、ソース電極３５とドレイン電極３４とで挟まれた部分を適宜引き回され、半導体層３３の表面における外縁部に配置されたゲート電極３８と接続されている。特に限定されるものではないが、ドレイン電極３４、ソース電極３５、およびゲート電極３８は、例えば、銅で構成される。ゲート配線３７は、例えば、アルミニウム、プラチナ、銅等の金属、または不純物がドープされたＰｏｌｙ−半導体等で構成される。

そして、半導体層３３の表面には、ドレイン電極３４、ソース電極３５、ゲート電極３８を露出させつつ、ゲート配線３７を覆うように保護膜３９が形成されている。

支持基板３１のうちの半導体層３３側と反対側の面には、他面電極４０が形成されている。そして、他面電極４０は、具体的には後述するが、ソース電極３５と電気的に接続されている。これにより、他面電極４０を介してソース電極３５と支持基板３１とが電気的に接続され、電流コラプスが抑制される。

このような半導体チップ３０は、ゲート配線３７に印加されるゲート電圧が制御されることにより、２次元電子ガスを介してドレイン電極３４とソース電極３５との間を流れる電流のオン、オフが制御される。つまり、本実施形態の半導体チップ３０は、横型半導体素子が形成されて構成されている。

以上が本実施形態における半導体チップ３０の構成である。このような半導体チップ３０は、上記構成とされることにより、ソース電極３５等が形成されている一面側、他面電極４０が形成されている他面側、一面と他面との間を繋ぐ側面を有する略矩形状とされている。

そして、半導体チップ３０は、図１に示されるように、他面電極４０が放熱部材２０と対向するように、放熱部材２０に形成された一面金属膜２２上に接合部材５０を介して配置されている。接合部材５０は、導電性を有する材料で構成されている。本実施形態では、接合部材５０は、銀スズ（ＡｇＳｎ）を主成分とする焼結体で構成されている。このため、他面電極４０は、接合部材５０を介して一面金属膜２２と電気的に接続された状態となっている。なお、接合部材５０は、銀スズよりも熱伝導率の高い銅粉等が混入されて構成されることにより、さらに熱伝導率が高くなる。

また、本実施形態では、放熱部材２０と半導体チップ３０との積層方向（以下では、単に積層方向ともいう）において、接合部材５０は、半導体チップ３０よりも突出するように配置されている。言い換えると、積層方向において、接合部材５０は、半導体チップ３０が接合部材５０内に位置するように配置されている。これにより、例えば、積層方向において、半導体チップ３０が接合部材５０よりも突出している場合と比較して、半導体チップ３０と接合部材５０との接合面における端部に応力が集中することを抑制できる。このため、半導体チップ３０と接合部材５０との接合面にクラックが発生することを抑制できる。

封止部材６０は、半導体チップ３０における接合部材５０と接合される部分と異なる部分を封止しつつ放熱部材２０と接合されるように、放熱部材２０上に配置されている。つまり、封止部材６０は、半導体チップ３０における一面側および側面を封止するように、放熱部材２０上に配置されている。封止部材６０は、半導体チップ３０の側面を封止する側面封止部材７０と、半導体チップ３０の一面側を封止する一面封止部材８０とを有しており、それぞれ液晶ポリマ（以下では、単にＬＣＰともいう）で構成されている。なお、ＬＣＰは、ガラスエポキシ樹脂よりも、材料強度が高く、かつ柔らかい材料である。つまり、ＬＣＰは、ガラスエポキシ樹脂よりもクラックが導入され難い材料である。

側面封止部材７０は、本実施形態では、射出成型によって構成された射出成型品であり、略矩形状とされている。そして、側面封止部材７０は、半導体チップ３０の側面を封止しつつ、放熱部材２０と接合されるように、放熱部材２０上に配置されている。具体的には、側面封止部材７０は、図１および図４Ｂに示されるように、積層方向に沿って貫通する第１貫通孔７１が形成され、当該第１貫通孔７１内に半導体チップ３０および接合部材５０が配置された状態となっている。なお、第１貫通孔７１は、一面金属膜２２の略中央部を露出させるように形成されている。

また、側面封止部材７０には、一面金属膜２２の外縁部を露出させるように第２貫通孔７２が形成され、一面金属膜２２と接続される下方接続ビア７３が配置されている。この下方接続ビア７３は、銀スズを主成分とする焼結体で構成されており、後述する上方接続ビア９７とも接続される。なお、下方接続ビア７３は、銀スズよりも熱伝導率の高い銅粉等が混入されて構成されることにより、さらに熱伝導率が高くなる。また、図４Ａでは、一面金属膜２２と接続される下方接続ビア７３を点線で示している。そして、後述する同様の図においても、一面金属膜２２と接続される下方接続ビア７３を点線で示している。また、本実施形態では、下方接続ビア７３は、円柱状に配置されている。

一面封止部材８０は、図１および図４Ｃに示されるように、フィルム状の第１封止部材９０と第２封止部材１００とが積層されて構成されている。第１封止部材９０は、一面９０ａおよび他面９０ｂを有するＬＣＰフィルムで構成されている。そして、第１封止部材９０は、一面９０ａ側に銅箔等で構成される複数のパターン９１〜９３が形成されていると共に、他面９０ｂ側から各パターン９１〜９３を露出させる貫通孔９４、９６が形成され、貫通孔９４、９６に上方接続ビア９５、９７が配置されている。なお、上方接続ビア９５、９７は、銀スズを主成分とする焼結体で構成される。そして、上方接続ビア９７は、銀スズよりも熱伝導率の高い銅粉等が混入されて構成されることにより、さらに熱伝導率が高くなる。

具体的には、第１封止部材９０の一面９０ａには、半導体チップ３０のドレイン電極３４と対向する位置に、ドレイン電極３４と対応する形状とされたドレイン用パターン９１が形成されている。第１封止部材９０の一面９０ａには、半導体チップ３０のソース電極３５と対向する位置に、ソース電極３５と対応する形状とされたソース用パターン９２が形成されている。第１封止部材９０の一面９０ａには、半導体チップ３０のゲート電極３８と対向する位置に、ゲート電極３８と対応する形状とされたゲート用パターン９３が形成されている。本実施形態では、ドレイン用パターン９１が第１パターンに相当し、ソース用パターン９２が第２パターンに相当する。

貫通孔９４は、ドレイン用パターン９１とドレイン電極３４との間、ソース用パターン９２とソース電極３５との間、ゲート用パターン９３とゲート電極３８との間に形成されている。そして、各貫通孔９４には、上方接続ビア９５が配置されている。これにより、上方接続ビア９５を介し、ソース用パターン９２とソース用電極、ドレイン用パターン９１とドレイン電極３４、ゲート用パターン９３とゲート電極３８とが電気的に接続される。

本実施形態では、ドレイン用パターン９１とドレイン電極３４を接続する上方接続ビア９５、およびソース用パターン９２とソース電極３５を接続する上方接続ビア９５が複数形成されている。これにより、インダクタンスの低減を図ることができ、スイッチング動作の高速化を図ることができる。

なお、各パターン９１〜９３は、例えば、銅箔で形成される。この場合、各パターン９１〜９３は、パターン９３の厚み方向への熱膨張が大きくならないように、約１８μｍ以下の厚さとされることが好ましい。

また、貫通孔９６は、ソース用パターン９２と側面封止部材７０の第２貫通孔７２とを繋ぐ位置に形成されている。そして、この貫通孔９６には、側面封止部材７０の下方接続ビア７３およびソース用パターン９２と電気的に接続される上方接続ビア９７が配置されている。これにより、本実施形態では、半導体チップ３０のソース電極３５は、上方接続ビア９５、ソース用パターン９２、上方接続ビア９７、下方接続ビア７３、一面金属膜２２を介して他面電極４０と電気的に接続される。

なお、図４Ｂおよび図４Ｃでは、上方接続ビア９５、９７を点線で示している。また、後述する同様の図においても、下方接続ビア７３を点線で示している。そして、本実施形態では、上方接続ビア９５は、円柱状に形成されている。以下では、側面封止部材７０に形成された下方接続ビア７３と当該下方接続ビア７３と接続される上方接続ビア９５とを纏め、単に封止部材６０に形成された接続ビア６１ともいう。つまり、本実施形態では、封止部材６０に形成された接続ビア６１は、ソース用パターン９２と一面金属膜２２とを接続するように配置され、円柱状とされている。

第２封止部材１００は、図１および図４Ｄに示されるように、ＬＣＰフィルムで構成され、第１封止部材９０上に配置されている。そして、第２封止部材１００には、各パターン９１〜９３を露出させるコンタクトホール１０１が形成されている。これにより、ドレイン用パターン９１のうちのコンタクトホール１０１から露出する部分にてドレイン用パッド９１ａが構成される。ソース用パターン９２のうちのコンタクトホールから露出する部分にてソース用パッド９２ａが構成される。ゲート用パターン９３のうちのコンタクトホール１０１から露出する部分にてゲート用パッド９３ａが構成される。なお、特に限定されるものではないが、各パターン９１〜９３は、例えば、１８μｍ以下とされる。

なお、本実施形態では、コンタクトホール１０１は、積層方向において、半導体チップ３０と異なる位置となる部分に形成されている。つまり、各パッド９１ａ、９２ａ、９３ａは、積層方向において、半導体チップ３０と異なる位置に形成されている。言い換えると、各パッド９１ａ、９２ａ、９３ａは、積層方向において、半導体チップ３０と重ならないように形成されている。これにより、各パッド９１ａ、９２ａ、９３ａにはんだ等を介してプリント基板等が実装された際、半導体チップ３０に印加される応力を低減でき、半導体チップ３０が破壊されることを抑制できる。なお、このような構成は、後述する各実施形態において、適宜適用可能である。

また、第２封止部材１００は、後述するように、加圧されて第１封止部材９０等と一体化される。このため、第２封止部材１００は、第１封止部材９０に形成されたドレイン用パターン９１とソース用パターン９２との間にも入り込んだ状態となっている。これにより、第２封止部材１００は、ソルダーレジストとしての機能を発揮しつつ、ドレイン用パターン９１とソース用パターン９２との絶縁沿面距離を長くする機能も発揮することができる。

以上が本実施形態における封止部材６０の構成である。そして、封止部材６０は、積層方向において、放熱部材２０内に位置するように配置されている。すなわち、放熱部材２０は、積層方向において、放熱部材２０内に封止部材６０が位置する大きさとされている。つまり、絶縁基板２１（すなわち、放熱部材２０）の一面２１ａにおける外縁部は、封止部材６０から露出した状態となっている。これにより、封止部材６０と放熱部材２０との接合面における端部に応力が集中することを抑制できる。このため、封止部材６０と放熱部材２０との接合面にクラックが発生することを抑制でき、封止部材６０が放熱部材２０から剥離することを抑制できる。

さらに、本実施形態では、各部材間は、密着性を高めるために活性基同士が結合される化学結合されており、詳しくは、共有結合（言い換えると、分子接合）されている。本実施形態では、放熱部材２０と封止部材６０との密着性が高くなるように、放熱部材２０は、エタノール洗浄等の表面清浄化が行われた後、紫外線処理または大気圧プラズマ処理が行われる。その後、放熱部材２０は、ケイ酸塩を含むアルカリ溶液を塗布することによって活性基が形成されている。

また、半導体チップ３０の周辺部や、ドレイン電極３４、ソース電極３５、ゲート電極３８等と封止部材６０との密着性が高くなるように、ドレイン電極３４等には、エタノール洗浄等の表面清浄化が行われた後、希硫酸エッチング等で酸化物除去が行われる。その後、ドレイン電極３４等には、シラノール基およびアミノ基を有する有機化合物の水溶液が塗布されることによって活性基が形成されている。なお、周辺部とは、ドレイン電極３４、ソース電極３５、ゲート電極３８等の周囲や、支持基板３１、バッファ層３２、半導体層３３が積層されて構成される基板の側面等を含むものである。また、ドレイン電極３４、ソース電極３５、ゲート電極３８等は、後述する上方接続ビア９５と接続される部分となるため、これらの部分に活性基は形成されていなくてもよい。つまり、半導体チップ３０には、ドレイン電極３４、ソース電極３５、ゲート電極３８が形成される部分と異なる部分にのみ活性基が形成されるようにしてもよい。

さらに、側面封止部材７０と第１封止部材９０、および第１封止部材９０と第２封止部材１００との密着性が高くなるように、各部材７０、９０、１００には、エタノール洗浄等の表面清浄化が行われた後、紫外線処理または大気圧プラズマ処理が行われる。その後、各部材７０、９０、１００は、シラノール基及びアミノ基を有する有機化合物の水溶液が塗布されることによって活性基が形成されている。

以上が本実施形態における半導体パッケージ１０の構成である。次に、上記半導体パッケージ１０の製造方法について、図５Ａ〜図５Ｇ、図６を参照しつつ説明する。なお、図５Ａ〜図５Ｇは、隣合う２つの半導体パッケージ１０を製造する工程を示す図であり、実際には、図６に示されるように、さらに複数の半導体パッケージ１０が同じ工程で製造される。また、下記工程において各部材を用意する際には、適宜活性基を形成するための処理が実行されている。

まず、図５Ａおよび図６に示されるように、上記絶縁基板２１がダイシングラインＤＬを介して一体化された多連基板である構成基板２１０を用意する。そして、構成基板２１０のうちの絶縁基板２１となる部分に一面金属膜２２および他面金属膜２３を形成する。

また、構成基板２１０には、他面金属膜２３が形成される側の面のうちのダイシングラインＤＬに位置する部分に、ダイシングラインＤＬに沿って溝部２１１を形成する。この場合、溝部２１１は、構成基板２１０の厚さをｔとすると、０．１ｔ〜０．５ｔ程度の深さとされる。また、ここでは、構成基板２１０のうちの他面金属膜２３が形成される側の面に溝部２１１を形成する例について説明するが、溝部２１１は、構成基板２１０のうちの一面金属膜２２が形成される側の面に形成されていてもよいし、他面金属膜２３が形成される側の面および一面金属膜２２が形成される側の面に形成されていてもよい。

そして、図５Ｂに示されるように、上記側面封止部材７０がダイシングラインＤＬを介して一体化された側面構成部材７００を用意する。次に、側面構成部材７００のうちの側面封止部材７０となる部分に、第１貫通孔７１および第２貫通孔７２を形成する。その後、例えば、第２貫通孔７２に、圧入等によって下方接続ビア７３を構成する焼結体７３ａを配置する。この場合、第２貫通孔７２に印刷法等によって下方接続ビア７３を構成する導電性ペーストを配置するようにしてもよい。なお、圧入等によって配置される焼結体７３ａは、例えば、銀スズを主成分とする焼結体が用いられる。印刷法によって配置される導電性ペーストは、銀スズを主成分とする粉末を有機溶剤に混入したものが用いられる。

同様に、図５Ｃに示されるように、上記第１封止部材９０がダイシングラインＤＬを介して一体化された第１構成部材９００を用意する。そして、第１構成部材９００のうちの第１封止部材９０となる部分に、ドレイン用パターン９１およびソース用パターン９２を形成する。また、図５Ｃとは別断面において、第１構成部材９００のうちの第１封止部材９０となる部分に、ゲート用パターン９３を形成する。そして、第１構成部材９００のうちの第１封止部材９０となる部分に、レーザ等によって貫通孔９４、９６を形成し、貫通孔９４、９６に、圧入等により、上方接続ビア９５、９７を構成する焼結体９５ａ、９７ａを配置する。この場合、貫通孔９４、９６に印刷法等によって上方接続ビア９５、９７を構成する導電性ペーストを配置するようにしてもよい。なお、圧入等によって配置される焼結体９５ａ、９７ａは、例えば、銀スズを主成分とする焼結体が用いられる。印刷法によって配置される導電性ペーストは、銀スズを主成分とする粉末を有機溶剤に混入したものが用いられる。

また、図５Ｄに示されるように、上記第２封止部材１００がダイシングラインＤＬを介して一体化された第２構成部材１０００を用意する。そして、第２構成部材１０００のうちの第２封止部材１００となる部分に、コンタクトホール１０１を形成する。

続いて、図５Ｅに示されるように、構成基板２１０上に、側面構成部材７００を配置すると共に第１貫通孔７１に接合部材５０を構成する焼結体５０ａを介して半導体チップ３０を配置する。この場合、第１貫通孔７１に印刷法等によって接合部材５０を構成する導電性ペーストを配置するようにしてもよい。そして、側面構成部材７００および半導体チップ３０上に、第１構成部材９００および第２構成部材１０００を順に積層する。つまり、構成基板２１０上に、半導体チップ３０を収容するように、側面構成部材７００、第１構成部材９００、および第２構成部材１０００を配置する。なお、本実施形態では、側面構成部材７００、第１構成部材９００、および第２構成部材１０００が封止構成部材に相当する。また、焼結体５０ａは、例えば、銀スズを主成分とする焼結体が用いられる。印刷法によって配置される導電性ペーストは、銀スズを主成分とする粉末を有機溶剤に混入したものが用いられる。

そして、図５Ｆに示されるように、加熱しながら積層方向に加圧することにより、構成基板２１０、側面構成部材７００、半導体チップ３０、第１構成部材９００、第２構成部材１０００を一体化する。この際、焼結体５０ａ、７３ａ、９５ａ、９７ａから接合部材５０、下方接続ビア７３、上方接続ビア９５、９７が構成される。同様に、導電性ペーストを配置した場合には、各導電性ペーストから接合部材５０、下方接続ビア７３、上方接続ビア９５、９７が構成される。

その後、図５Ｇに示されるように、ダイシングラインＤＬに沿ってチップ単位に分割する。この際、本実施形態では、構成基板２１０に溝部２１１が形成されているため、ダイシングを容易に行うことができる。そして、絶縁基板２１の一面２１ａにおける外縁部が封止部材６０から露出するように、レーザ等により、封止部材６０の外縁部を除去する。以上のようにして、上記図１に示す半導体パッケージ１０が製造される。

以上説明したように、本実施形態では、封止部材６０は、ＬＣＰで構成されており、ＬＣＰは、ガラスエポキシ樹脂よりも、材料強度が高く、かつ柔らかい材料である。このため、封止部材６０にクラックが導入されることを抑制でき、半導体パッケージ１０が破壊されることを抑制できる。

また、半導体パッケージ１０は、放熱部材２０と封止部材６０との界面等では活性基同士が接合される化学結合で接合されている。具体的には、放熱部材２０と封止部材６０との界面等が共有結合で接合されている。このため、放熱部材２０と封止部材６０との界面等で剥離が発生することを抑制できる。また、半導体チップ３０と封止部材６０との界面等が化学結合で接合されている。このため、半導体チップ３０と封止部材６０との界面等で剥離が発生することを抑制できる。さらに、半導体チップ３０と封止部材６０との界面が化学結合で接合されているため、半導体チップ３０と封止部材６０との接合性を向上できる。したがって、半導体チップ３０と封止部材６０とが接合される領域の低減を図ることができる。特に、半導体チップ３０として支持基板３１をＳｉＣで構成する場合には、支持基板３１をシリコンで構成する場合と比較してコストが高くなり易い。このため、半導体チップ３０と封止部材６０とが接合される領域を低減することで半導体チップ３０の大きさの低減を図ることにより、コストの低減を図ることができる。

そして、接合部材５０は、積層方向において、半導体チップ３０が接合部材５０内に位置するように配置されている。このため、例えば、積層方向において、半導体チップ３０が接合部材５０よりも突出している場合と比較して、半導体チップ３０と接合部材５０との接合面における端部に応力が集中することを抑制できる。したがって、半導体チップ３０と接合部材５０との接合面にクラックが発生することを抑制できる。

さらに、放熱部材２０は、積層方向において、放熱部材２０内に封止部材６０が位置する大きさとされている。このため、封止部材６０と放熱部材２０との接合面における端部に応力が集中することを抑制できる。したがって、封止部材６０と放熱部材２０との接合面にクラックが発生することを抑制でき、封止部材６０が放熱部材２０から剥離することを抑制できる。

また、側面封止部材７０は、射出成型品で構成されるため、量産化を容易に実現できる。

さらに、ドレイン用パターン９１とソース用パターン９２との間には、第２封止部材１００を構成するＬＣＰが配置されている。このため、第２封止部材１００は、ソルダーレジストとしての機能を発揮しつつ、ドレイン用パターン９１とソース用パターン９２との絶縁沿面距離を長くする機能も発揮することができる。

そして、本実施形態では、半導体チップ３０のソース電極３５は、他面電極４０と電気的に接続されている。このため、電流コラプスの低減を図ることができる。

さらに、放熱部材２０は、絶縁基板２１に一面金属膜２２および他面金属膜２３が形成された構成とされている。このため、放熱部材２０が反ることを抑制できる。この場合、本実施形態では、一面金属膜２２および他面金属膜２３は、同じ形状とされ、絶縁基板２１を挟んで対称に形成されている。したがって、さらに放熱部材２０が反ることを抑制できる。

また、半導体パッケージ１０を製造する際には、構成基板２１０に溝部２１１を形成している。このため、ダイシングを容易に行うことができる。なお、本実施形態では、構成基板２１０と側面構成部材７００等とを一体化する前に溝部２１１を形成する例について説明したが、構成基板２１０と側面構成部材７００等とを一体化した後に溝部２１１を形成するようにしてもよい。つまり、溝部２１１は、ダイシングラインＤＬに沿ってチップ単位に分割する前に構成基板２１０に形成されていればよい。

（第２実施形態）
第２実施形態について説明する。本実施形態は、上記第１実施形態に対し、側面封止部材７０の構成を変更したものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図７に示されるように、側面封止部材７０は、複数層のＬＣＰフィルムで構成される板状部材７４が積層されて一体化されることで構成される。板状部材７４は、ＬＣＰフィルム７７と、当該ＬＣＰフィルム７７に形成されたパターン７５および、貫通孔７６ａに配置された接続ビア７６を有する構成とされている。つまり、本実施形態では、側面封止部材７０を構成する各板状部材７４と、第１、第２封止部材９０、１００とは、それぞれＬＣＰフィルム７７にパターン７５、９１〜９３やビア７３、９５、９７が適宜形成された同様の構成とされている。そして、下方接続ビア７３は、各板状部材７４に形成されたパターン７５および接続ビア７６が接続されることで構成されている。つまり、接続ビア６１は、上方接続ビア９７と、下方接続ビア７３を構成する、各板状部材７４に形成されたパターン７５および接続ビア７６とで構成される。

また、本実施形態の半導体チップ３０は、横型半導体素子が形成されて構成されている。そして、各板状部材７４に形成されるパターン７５は、電流を通す部分とはならない。したがって、各板状部材７４に形成されるパターン７５は、第１封止部材９０に形成される各パターン９１〜９３より薄くされていてもよく、例えば、１２μｍ以下とされる。これにより、パターン７５を構成する材料の削減を図ることができる。

また、本実施形態では、積層方向において隣合う各板状部材７４の接続ビア７６は、パターン７５を介して電気的に接続される。このため、各板状部材７４の接続ビア７６は、積層方向において重なり合うように配置されていてもよいし、積層方向において重ならないように配置されていてもよい。

なお、本実施形態においても、隣合う各板状部材７４は、活性基同士が接合される化学結合で接合されることが好ましい。この場合、例えば、パターン７５およびビア７６のみに活性基を形成するようにしてもよい。これによれば、各板状部材７４の全体に活性基を形成する場合と比較して、コストの低減を図ることもできる。

なお、このような側面封止部材７０は、板状部材７４を積層した後に加熱しながら加圧することで製造される。すなわち、本実施形態では、図５Ｂの工程では、図８Ａに示されるように、ＬＣＰフィルム７７がダイシングラインＤＬを介して一体化された板状部材構成部材７７０を用意する。なお、板状部材構成部材７７０は、側面封止部材７０を構成するための層数に対応する数が用意される。この場合、板状部材構成部材７７０の数は、板状部材構成部材７７０の全体の厚さが半導体チップ３０の厚さよりも厚くなる数とされることが好ましい。これにより、後述する図５Ｆ以降の加熱しながら加圧する工程において、成形後の品質の向上を図ることができる。また、上記第１実施形態における第１構成部材９００および第２構成部材１０００を用意することは、ＬＣＰフィルム７７がダイシングラインＤＬを介して一体化された板状部材７４を用意するということに関して、板状部材構成部材７７０を用意することと同様である。

そして、板状部材構成部材７７０に対し、第１貫通孔７１に相当する貫通孔７１ａおよび貫通孔７６ａを形成し、貫通孔７６ａに接続ビア７６を構成する構成体７６ｂを配置する。構成体７６ｂは、導電性ペーストや焼結体等が用いられる。

そして、図５Ｅの工程では、図８Ｂに示されるように、構成基板２１０上に、板状部材構成部材７７０を順に積層すると共に、半導体チップ３０、第１構成部材９００、第２構成部材１０００を順に配置する。なお、図８Ｂでは、１つの半導体パッケージ１０を構成する領域を示しているが、実際には、図５Ｅに示されるように、複数の半導体パッケージ１０を構成する部分がダイシングラインＤＬで繋がっている。その後、図５Ｆ以降の工程を行うことにより、図７に示す半導体パッケージ１０が製造される。

このように、側面封止部材７０を射出成型品ではなく、複数の板状部材７４が積層されて構成されるようにしても、上記第１実施形態と同様の効果を得ることができる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、上記第１実施形態に対し、放熱部材２０に一面金属膜２２および他面金属膜２３を備えないようにしたものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図９に示されるように、放熱部材２０には、一面金属膜２２および他面金属膜２３が備えられていない。そして、半導体チップ３０は、接合部材５０を介して放熱部材２０上に配置されている。なお、本実施形態の接合部材５０は、銀粒子を有機溶剤に混入したもの等の導電性を有する材料で構成され、０．１ｎｍ〜２０μｍ程度の厚さとされている。つまり、接合部材５０は、上記第１実施形態で説明した一面金属膜２２に対して十分に薄くされている。

また、接合部材５０は、放熱部材２０の面方向に沿って延設されており、下方接続ビア７３と接続されている。つまり、接合部材５０は、下方接続ビア７３と接続される位置まで延設されている。そして、ソース用パターン９２は、封止部材６０に形成された接続ビア６１を介して接合部材５０と接続されることにより、半導体チップ３０の他面電極４０と接続されている。

これによれば、放熱部材２０に一面金属膜２２および他面金属膜２３を配置しないため、部品点数の削減を図りつつ、上記第１実施形態と同様の効果を得ることができる。なお、接合部材５０は、一面金属膜２２よりも十分に薄く形成される。このため、絶縁基板２１の他面２１ｂに接合部材５０を配置しなくても、絶縁基板２１は反り難い状態となっている。

また、放熱部材２０に他面金属膜２３を配置しないことにより、製造工程における上記図５Ｇのダイシングを行う際、構成基板２１０を固定し易くなる。したがって、ダイシングの簡略化を図ることもできる。

（第４実施形態）
第４実施形態について説明する。本実施形態は、上記第１実施形態に対し、封止部材６０に複数の接続ビア６１を配置したものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図１０Ａ〜図１０Ｃに示されるように、接続ビア６１が複数形成されている。具体的には、放熱部材２０の一面金属膜２２は、ドレイン用パターン９１と接続されるドレイン用領域２２ａ、ソース用パターン９２と接続されるソース用領域２２ｂ、ゲート用パターン９３と接続されるゲート用領域２２ｃに区画形成されている。そして、半導体チップ３０は、ソース用領域２２ｂ上に接合部材５０を介して配置されている。本実施形態では、ドレイン用領域２２ａが第１領域に相当し、ソース用領域２２ｂが第２領域に相当する。

側面封止部材７０には、ドレイン用領域２２ａと接続される下方接続ビア７３が複数形成されている。側面封止部材７０には、ソース用領域２２ｂと接続される下方接続ビア７３が複数形成されている。側面封止部材７０には、ゲート用領域２２ｃと接続される下方接続ビア７３が複数形成されている。

なお、ソース用領域２２ｂと接続される下方接続ビア７３は、上記第１実施形態よりも多数形成されている。また、本実施形態では、ドレイン用領域２２ａと接続される複数の下方接続ビア７３およびソース用領域と接続される複数の下方接続ビア７３は、半導体チップ３０を挟んで反対側に位置するように形成されている。

第１封止部材９０には、ドレイン用領域２２ａと接続される下方接続ビア７３と接続されるように、上方接続ビア９７が形成されている。第１封止部材９０には、ソース用領域２２ｂと接続される下方接続ビア７３と接続されるように、上方接続ビア９７が形成されている。第１封止部材９０には、ゲート用領域２２ｃと接続される下方接続ビア７３と接続されるように、上方接続ビア９７が形成されている。

つまり、封止部材６０には、ドレイン用パターン９１とドレイン用領域２２ａとを接続するように接続ビア６１が形成されている。封止部材６０には、ソース用パターン９２とソース用領域２２ｂとを接続するように接続ビア６１が形成されている。封止部材６０には、ゲート用パターン９３とゲート用領域２２ｃとを接続するように接続ビア６１が形成されている。

また、本実施形態では、各接続ビア６１は、ソース電極３５とソース用パターン９２とを接続する上方接続ビア９５およびドレイン電極３４とドレイン用パターン９１とを接続する上方接続ビア９５よりも径が小さくされている。言い換えると、各接続ビア６１は、積層方向と直交する断面において、ソース電極３５とソース用パターン９２とを接続する上方接続ビア９５およびドレイン電極３４とドレイン用パターン９１とを接続する上方接続ビア９５よりも断面積が小さくされている。

以上説明したように、本実施形態では、一面金属膜２２が複数の領域に区画されている。そして、ドレイン用パターン９１およびゲート用パターン９３は、接続ビア６１を介して一面金属膜２２に接続されている。このため、封止部材６０には、多数の接続ビア６１が形成された状態となる。したがって、接続ビア６１により、封止部材６０が積層方向に膨張することを抑制でき、接続ビア６１にクラックが導入されることを抑制しつつ、上記第１実施形態と同様の効果を得ることができる。

また、本実施形態では、接続ビア６１は、ドレイン電極３４とドレイン用パターン９１とを接続する上方接続ビア９５およびソース電極３５とソース用パターン９２とを接続する上方接続ビア９５よりも径が小さくされている。このため、接続ビア６１がこれらの上方接続ビア９５と同じ径とされている場合と比較すると、製造工程では、各貫通孔７２、９６に焼結体７３ａ、９７ａを圧入によって配置し易くなる。したがって、製造工程の簡略化を図ることができる。なお、接続ビア６１は、封止部材６０の熱膨張を抑制するものであり、電流が流れるものではないため、径を小さくしても、半導体パッケージ１０の電気的特性は特に変化しない。

また、特に図示しないが、接続ビア６１は、形成される数が多いほど封止部材６０の積層方向における熱膨張を抑制できるために好ましい。この場合、封止部材６０の熱膨張を均等に抑制するため、接続ビア６１は封止部材６０の外面に沿って形成されるようにしてもよい。つまり、積層方向において、接続ビア６１は、半導体チップ３０を囲むように形成されていてもよい。言い換えると、接続ビア６１は、半導体チップ３０の各側面と対向するようにそれぞれ形成されていてもよい。例えば、図１０Ａ〜図１０Ｃでは、紙面左右方向における両端部にも、ドレイン用パターン９１とドレイン用領域２２ａとを接続する接続ビア６１（すなわち、下方接続ビア７３および上方接続ビア９７）を形成するようにしてもよい。つまり、図１１に示されるように、接続ビア６１は、半導体チップ３０を囲むように形成されていてもよい。

（第５実施形態）
第５実施形態について説明する。本実施形態は、上記第１実施形態に対し、テスト用パターンを配置したものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図１２Ａ〜図１２Ｃに示されるように、第１封止部材９０の一面９０ａに、ドレイン用パターン９１、ソース用パターン９２、ゲート用パターン９３と区画形成されたテスト用パターン９８が配置されている。なお、テスト用パターン９８は、ドレイン用パターン９１等と同様に、銅箔等で形成される。

そして、第１封止部材９０には、テスト用パターン９８と接続される上方接続ビア９７が形成されている。また、側面封止部材７０には、テスト用パターン９８と接続される上方接続ビア９７と一面金属膜２２とを接続するように、下方接続ビア７３が形成されている。つまり、封止部材６０には、テスト用パターン９８と一面金属膜２２とを接続するように、接続ビア６１が形成されている。そして、ソース用パターン９２とテスト用パターン９８とは、共に一面金属膜２２と電気的に接続されて同電位とされている。

これによれば、テスト用パターン９８とソース用パターン９２との間の導通抵抗を測定することにより、半導体チップ３０のソース電極３５と他面電極４０との導通状態を検査しつつ、上記第１実施形態と同様の効果を得ることができる。

（第６実施形態）
第６実施形態について説明する。本実施形態は、上記第１実施形態に対し、半導体チップ３０および放熱部材２０の構成を変更したものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図１３に示されるように、半導体チップ３０が、絶縁基板４１、支持基板３１、バッファ層３２、半導体層３３が順に積層されて構成されている。なお、絶縁基板４１は、窒化ケイ素や窒化アルミニウム等で構成されている。また、本実施形態では、支持基板３１が第１基板に相当し、半導体層３３が第２基板に相当している。

そして、支持基板３１および絶縁基板４１は、平面の大きさがバッファ層３２および半導体層３３よりも大きくされている。つまり、支持基板３１および絶縁基板４１は、絶縁基板４１、支持基板３１、バッファ層３２、半導体層３３の積層方向において、半導体層３３およびバッファ層３２よりも突出する部分を有する形状とされている。そして、支持基板３１のうちの半導体層３３およびバッファ層３２よりも突出する部分には、電極膜４２が形成されている。なお、本実施形態では、半導体チップ３０には、他面電極４０が配置されていない。

そして、半導体チップ３０は、絶縁基板４１が接合部材５０を介して放熱部材２０上に配置されている。本実施形態の接合部材５０は、銀粒子、または銀およびスズの金属粒子を有機溶剤に混入したもの等の焼結体で構成されていてもよいが、絶縁基板４１と半導体チップ３０とを機械的に接続できるものであればよく、高放熱の接着剤等で構成されていてもよい。

そして、封止部材６０には、ソース用パターン９２と電極膜４２とが電気的に接続されるように接続ビア６１が形成されている。つまり、本実施形態では、ソース電極３５は、上方接続ビア９５、ソース用パターン９２、接続ビア６１、電極膜４２を介して支持基板３１と電気的に接続されている。このように、ソース電極３５と支持基板３１とを電気的に接続するようにしても、電流コラプスの低減を図ることができる。

また、本実施形態では、上記のようにソース電極３５と支持基板３１とが電気的に接続されているため、放熱部材２０は、銅等の金属板２４で構成されている。このため、例えば、放熱部材２０を窒化ケイ素や窒化アルミニウム等で構成した場合と比較して、放熱部材２０の放熱性を向上できる。

以上説明したように、本実施形態では、放熱部材２０を金属板２４で構成しているため、放熱部材２０の放熱性を向上しつつ、上記第１実施形態と同様の効果を得ることができる。

（第７実施形態）
第７実施形態について説明する。本実施形態は、上記第１実施形態に対し、複数の半導体チップ３０を一体的に封止部材６０で封止したものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、２つの半導体チップ３０が一体的に封止部材６０で封止された、いわゆる２ｉｎ１パッケージとされている。なお、２つの半導体チップ３０は、同じ構成とされている。以下では、一方の半導体チップ３０を第１半導体チップ３０ａとし、他方の半導体チップ３０を第２半導体チップ３０ｂとして説明する。なお、図１４中では、紙面右側に第１半導体チップ３０ａが示され、紙面右側に第２半導体チップ３０ｂが示されている。

具体的には、放熱部材２０には、２つの一面金属膜２２が形成されており、互いに分離されている。そして、各一面金属膜２２上に、それぞれ接合部材５０を介して第１半導体チップ３０ａおよび第２半導体チップ３０ｂが配置されている。

封止部材６０は、第１、第２半導体チップ３０ａ、３０ｂを一体的に封止するように配置されている。具体的には、側面封止部材７０は、第１、第２半導体チップ３０ａ、３０ｂの側面を封止するように配置されている。また、一面封止部材８０は、第１、第２半導体チップ３０ａ、３０ｂの一面側を封止するように配置されている。

第１封止部材９０には、第１半導体チップ３０ａのドレイン電極３４と接続されるドレイン用パターン９１、第２半導体チップ３０ｂのソース電極３５と接続されるソース用パターン９２が形成されている。また、第１封止部材９０には、第１半導体チップ３０ａのソース電極３５および第２半導体チップ３０ｂのドレイン電極３４と電気的に接続される接続パターン９９が形成されている。さらに、第１封止部材９０には、図１４とは別断面において、第１半導体チップ３０ａのゲート電極３８と接続されるゲート用パターン９３、および第２半導体チップ３０ｂのゲート電極３８と接続されるゲート用パターン９３がそれぞれ形成されている。

そして、第１封止部材９０には、第１半導体チップ３０ａのドレイン電極３４とドレイン用パターン９１とを接続するように上方接続ビア９５が形成されている。第１封止部材９０には、第２半導体チップ３０ｂのソース電極３５とソース用パターン９２とを接続するように上方接続ビア９５が形成されている。第１封止部材９０には、第１半導体チップ３０ａのソース電極３５と接続パターン９９とを接続するように上方接続ビア９５が形成されていると共に、第２半導体チップ３０ｂのドレイン電極３４と接続パターン９９とを接続するように上方接続ビア９５が形成されている。つまり、第１、第２半導体チップ３０ａ、３０ｂは、第１半導体チップ３０ａのソース電極３５と第２半導体チップ３０ｂのドレイン電極３４とが電気的に接続された状態となっている。

また、第１封止部材９０には、図１４とは別断面において、第１半導体チップ３０ａのゲート電極３８とゲート用パターン９３とを接続するように上方接続ビア９５が形成されている。第１封止部材９０には、第２半導体チップ３０ｂのゲート電極３８とゲート用パターン９３とを接続するように上方接続ビア９５が形成されている。

そして、封止部材６０には、接続パターン９９と第１半導体チップ３０ａが配置されている一面金属膜２２とを接続するように、接続ビア６１が形成されている。封止部材６０には、ソース用パターン９２と第２半導体チップ３０ｂが配置されている一面金属膜２２とを接続するように、接続ビア６１が形成されている。これにより、第１、第２半導体チップ３０ａ、３０ｂは、それぞれソース電極３５と他面電極４０とが電気的に接続される。

第２封止部材１００は、ドレイン用パターン９１、ソース用パターン９２、接続パターン９９の一部を露出させるコンタクトホール１０１が形成されている。そして、ドレイン用パターン９１、ソース用パターン９２、接続パターン９９のうちのコンタクトホール１０１から露出する部分が、ドレイン用パッド９１ａ、ソース用パッド９２ａ、接続用パッド９９ａとなる。

また、第２封止部材１００は、図１４とは別断面において、ゲート用パターン９３の一部を露出させるコンタクトホール１０１が形成されている。そして、上記図４Ｄ等で説明したように、ゲート用パターン９３のうちのコンタクトホール１０１から露出する部分がゲート用パッド９３ａとなる。

このような半導体パッケージ１０は、例えば、ＤＣ／ＤＣコンバータ回路やインバータ回路において、第１半導体チップ３０ａが上アームを構成すると共に第２半導体チップ３０ｂが下アームを構成するように用いられる。この場合、ドレイン用パッド９１ａが高電圧側パッド、ソース用パッド９２ａが低電圧側パッド、接続用パッド９９ａが出力パッドとなる。そして、上記半導体パッケージ１０は、図１５に示されるように、被実装部材としてのプリント基板１１０および冷却器１４０等と共に電子装置１を構成するようにして用いられる。

プリント基板１１０は、一面１１０ａおよび一面１１０ａと反対側の他面１１０ｂを有している。そして、プリント基板１１０は、一面１１０ａに一面配線パターン１１１が形成されていると共に他面１１０ｂに他面配線パターン１１２が形成され、一面配線パターン１１１と他面配線パターン１１２とを電気的に接続するようにスルーホール電極１１３が形成されている。また、プリント基板１１０には、一面配線パターン１１１上に、セラミックコンデンサ等の電子部品１１４が接続部材としてのはんだ１１５等を介して配置されている。

そして、半導体パッケージ１０は、ドレイン用パッド９１ａ、ソース用パッド９２ａ、接続用パッド９９ａがプリント基板１１０の他面配線パターン１１２と、接続部材としてのはんだ１２０を介してそれぞれ接続されている。また、半導体パッケージ１０は、図１５とは別断面において、ゲート用パッド９３ａがプリント基板１１０の他面配線パターン１１２とはんだ１２０を介して接続されている。なお、はんだ１２０は、高さを確保することで信頼性を向上できるように、ペースト状で配置されるのではなく、はんだバンプで構成されることが好ましい。

さらに、プリント基板１１０と半導体パッケージ１０との間には、はんだ１２０の信頼性や、ドレイン用パッド９１ａ、ソース用パッド９２ａ、ゲート用パッド９３ａ、接続用パッド９９ａの間の絶縁性を確保するため、アンダーフィル材１３０が配置されている。

そして、半導体パッケージ１０における他面金属膜２３には、放熱グリース等の接続部材１４１を介して金属等で構成される冷却器１４０が配置される。

以上説明したように、複数の半導体チップ３０を封止部材６０で一体的に封止した半導体パッケージ１０としても、上記第１実施形態と同様の効果を得ることができる。

（第７実施形態の変形例）
第７実施形態の変形例について説明する。第７実施形態では、２つの半導体チップ３０が封止部材６０に封止された半導体パッケージ１０について説明したが、次のような半導体パッケージ１０としてもよい。例えば、半導体パッケージ１０は、４つの半導体チップ３０が封止部材６０に封止された、いわゆる４ｉｎ１パッケージとされていてもよい。また、半導体パッケージ１０は、６つの半導体チップ３０が封止部材６０に封止された、いわゆる６ｉｎ１パッケージとされていてもよい。

（第８実施形態）
第８実施形態について説明する。本実施形態は、上記第１実施形態に対し、半導体チップ３０に縦型半導体素子を形成したものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図１６に示されるように、半導体チップ３０に縦型の半導体素子が形成されて構成されている。例えば、本実施形態の半導体チップ３０は、シリコンやＳｉＣ等で構成される半導体基板４３を有している。そして、半導体チップ３０は、詳細な構成については図示しないが、放熱部材２０側にドレイン電極３４が形成され、放熱部材２０と反対側にソース電極３５等が形成されている。また、半導体チップ３０は、図１６とは別断面において、放熱部材２０と反対側にゲート配線３７やゲート電極３８等が形成されている。そして、半導体チップ３０は、ドレイン電極３４が導電性を有する接合部材５０を介して一面金属膜２２と接続されている。なお、本実施形態では、ドレイン電極３４が第１電極および他面電極に相当する。

第１封止部材９０には、ソース用パターン９２およびドレイン用パターン９１が形成されている。また、第１封止部材９０には、図１６とは別断面において、ゲート用パターン９３が形成されている。

そして、第１封止部材９０には、ソース用パターン９２とソース電極３５とを接続するように、貫通孔９４内にベタパターン９５ｂが配置されている。なお、本実施形態では、抵抗を低減できるようにベタパターン９５ｂが配置されているが、ソース用パターン９２とソース電極３５は、第１実施形態等と同様に、上方接続ビア９５で接続されていてもよい。また、図１６とは別断面において、ゲート用パターン９３とゲート電極３８とを接続するように、上方接続ビア９５が配置されている。

さらに、封止部材６０には、ドレイン用パターン９１と一面金属膜２２とを電気的に接続するように、接続ビア６１が形成されている。これにより、ドレイン用パターン９１が接続ビア６１および一面金属膜２２を介してドレイン電極３４と接続される。なお、この接続ビア６１は、電流を流す機能を発揮するため、インダクタンスを小さくできるように複数形成されることが好ましい。

以上説明したように、半導体チップ３０に縦型半導体素子を形成しても、上記第１実施形態と同様の効果を得ることができる。

（第９実施形態）
第９実施形態について説明する。本実施形態は、上記第２実施形態に対し、半導体チップ３０と放熱部材２０との間にも板状部材７４を配置したものである。その他に関しては、上記第２実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図１７に示されるように、半導体チップ３０の他面電極４０と放熱部材２０との間にも板状部材７４が配置されている。本実施形態では、半導体チップ３０の他面電極４０と放熱部材２０との間に配置される板状部材７４を下層板状部材７４０ともいい、下層板状部材７４０上に配置される板状部材７４を中層板状部材８４０ともいう。そして、下層板状部材７４０は、ＬＣＰフィルム７７に下層接続ビア７６０が適宜形成された構成とされており、一面金属膜２２を覆うように配置されている。中層板状部材８４０は、ＬＣＰフィルムに中層パターン８５０や中層接続ビア８６０が適宜形成された同様の構成とされており、下層板状部材７４０上に配置されている。

そして、半導体チップ３０の他面電極４０と一面金属膜２２とは、下層板状部材７４０に形成された下層接続ビア７６０を介して接続されている。また、本実施形態では、一面金属膜２２が中層板状部材８４０に形成された中層接続ビア８６０の下方まで延設されている。そして、中層接続ビア８６０は、下層接続ビア７６０を介して一面金属膜２２と接続されている。これにより、本実施形態では、半導体チップ３０の他面電極４０がソース電極３５と電気的に接続される。なお、本実施形態では、下層板状部材７４０が一面金属膜２２を覆うことができるように、一面金属膜２２の厚さが上記第１実施形態の一面金属膜２２よりも薄く形成されている。そして、絶縁基板２１の他面２１ｂには、他面金属膜２３が備えられていない。但し、絶縁基板２１の他面２１ｂに他面金属膜２３が備えられる構成としてもよい。

また、本実施形態では、放熱部材２０の一面２１ａにおける外縁部も封止部材６０で封止されている。つまり、封止部材６０は、積層方向において、外縁端部が放熱部材２０の外縁端部と一致するように配置されている。なお、このような半導体パッケージ１０は、上記の図５Ｇの工程において、ダイシングラインＤＬに沿ってチップ単位に分割した後、封止部材６０の外縁部を除去しないようにすればよい。また、上記各実施形態および後述する各実施形態においては、各実施形態の態様に合わせ、放熱部材２０の一面２１ａにおける外縁部が封止部材６０で封止されていてもよいし、放熱部材２０の一面２１ａにおける外縁部が封止部材６０から露出していてもよい。

以上説明したように、下層板状部材７４０を配置し、下層板状部材７４０に形成された下層接続ビア７６０を介して半導体チップ３０の他面電極４０がソース電極３５と接続されるようにしてもよい。

（第１０実施形態）
第１０実施形態について説明する。本実施形態は、上記第９実施形態に対し、下層接続ビア７６０の配置場所を規定したものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図１８に示されるように、下層接続ビア７６０が半導体チップ３０の内縁部分と接続されるように配置されており、下層接続ビア７６０が半導体チップ３０の外縁部分と接続されるようには配置されていない。本実施形態では、下層接続ビア７６０は、半導体チップ３０の厚さである距離Ｌだけ半導体チップ３０の外縁端部から離れた位置に配置されている。

このような半導体パッケージ１０では、下層接続ビア７６０が破壊されることを抑制でき、信頼性の向上を図ることができる。すなわち、半導体チップ３０は、外縁部分ほど曲がり易く、大きな応力が発生し易い。このため、下層接続ビア７６０を半導体チップ３０のうちの応力が大きくなる部分と異なる部分に配置することにより、下層接続ビア７６０が破壊されることを抑制できる。

（第１１実施形態）
第１１実施形態について説明する。本実施形態は、上記第９実施形態に対し、下層板状部材７４０の構成を変更したものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図１９および図２０に示されるように、下層板状部材７４０に形成される下層接続ビア７６０の径が配置される場所によって異なっている。具体的には、下層接続ビア７６０は、半導体チップ３０の内縁部分と接続される部分の径が、半導体チップ３０の外縁部分と接続される部分の径より大きくされている。言い換えると、下層接続ビア７６０は、半導体チップ３０の内縁部分と接続される部分の接続面積が、半導体チップ３０の外縁部分と接続される部分の接続面積より大きくされている。より詳しくは、下層接続ビア７６０は、半導体チップ３０の内縁部分と接続される部分から外縁部分と接続される部分に向かって径が次第に小さくされている。

このような半導体パッケージ１０では、半導体チップ３０の内縁部分の方が外縁部分よりも高温になり易い。このため、半導体チップ３０のうちの高温となる部分に径の大きな下層接続ビア７６０を配置することにより、放熱性を向上できる。また、半導体チップ３０は、上記第１０実施形態でも記載したように、外縁部分ほど曲がり易く、大きな応力が発生し易い。このため、半導体チップ３０のうちの応力が大きくなり易い部分に径の小さな下層接続ビア７６０を配置することにより、下層接続ビア７６０が破壊されることを抑制できる。つまり、本実施形態の半導体パッケージ１０によれば、放熱性を向上しつつ、下層接続ビア７６０が破壊されることを抑制できる。

（第１２実施形態）
第１２実施形態について説明する。本実施形態は、上記第９実施形態に対し、下層板状部材７４０の構成を変更したものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図２１に示されるように、下層板状部材７４０は、放熱部材２０側から第１下層板状部材７４１と第２下層板状部材７４２とが順に積層されて構成されている。そして、第１下層板状部材７４１には、下層接続ビア７６０としての第１下層接続ビア７６１が形成されている。第２下層板状部材７４２には、下層パターン７５２、および下層接続ビア７６０としての第２下層接続ビア７６２が形成されている。

具体的には、第２下層板状部材７４２には、半導体チップ３０の他面電極４０と接続されるように複数の第２下層接続ビア７６２が形成されていると共に、中層板状部材８４０に形成されている中層接続ビア８６０と接続されるように第２下層接続ビア７６２が形成されている。そして、第２下層板状部材７４２には、各第２下層接続ビア７６２を互いに接続するように下層パターン７５２が形成されている。つまり、下層パターン７５２は、半導体チップ３０の下方に位置する部分から中層接続ビア８６０の下方に位置する部分まで延設されている。

第１下層板状部材７４１には、第２下層板状部材７４２に形成された下層パターン７５２と一面金属膜２２とを接続するように複数の第１下層接続ビア７６１が形成されている。なお、本実施形態の一面金属膜２２は、下層パターン７５２と略同じ大きさとされ、下層パターン７５２と対向するように形成されている。つまり、一面金属膜２２は、下層パターン７５２と同様に、半導体チップ３０の下方に位置する部分から中層接続ビア８６０の下方に位置する部分まで延設されている。そして、第１下層接続ビア７６１は、積層方向において、半導体チップ３０の外側となる部分でも下層パターン７５２と接続されている。

また、本実施形態では、図２１および図２２に示されるように、第１下層板状部材７４１に形成される第１下層接続ビア７６１は、第２下層板状部材７４２に形成される第２下層接続ビア７６２よりも径が大きくされている。さらに、第１下層板状部材７４１に形成される第１下層接続ビア７６１と第２下層板状部材７４２に形成される第２下層接続ビア７６２とは、積層方向において、異なる位置となるように形成されている。言い換えると、第１下層板状部材７４１に形成される第１下層接続ビア７６１と第２下層板状部材７４２に形成される第２下層接続ビア７６２とは、積層方向において、重ならないように配置されている。本実施形態では、第１下層板状部材７４１に形成される第１下層接続ビア７６１と第２下層板状部材７４２に形成される第２下層接続ビア７６２とは、積層方向から視たとき、互い違いとなる千鳥状となるように形成されている。なお、図２２では、理解をし易くするため、第１下層接続ビア７６１にハッチングを施してある。

以上説明したように、下層板状部材７４０を第１下層板状部材７４１および第２下層板状部材７４２を積層して構成してもよい。そして、このような半導体パッケージ１０では、第２下層板状部材７４２の方が第１下層板状部材７４１よりも高温になり易い。このため、第２下層板状部材７４２に形成される第２下層接続ビア７６２を第１下層板状部材７４１に形成される第１下層接続ビア７６１よりも小さくすることにより、第２下層接続ビア７６２が破壊されることを抑制でき、信頼性の向上を図ることができる。

また、一面金属膜２２および第２下層板状部材７４２に形成される下層パターン７５２は、積層方向において、半導体チップ３０の外側まで延設されている。そして、第１下層板状部材７４１に形成される第１下層接続ビア７６１は、積層方向において、半導体チップ３０の外側でも第２下層板状部材７４２に形成される下層パターン７５２と接続されている。このため、半導体チップ３０で発生する熱が第２下層接続ビア７６２から下層パターン７５２に伝搬されると、熱は、下層パターン７５２を平面方向に拡散しつつ、第１下層接続ビア７６１、一面金属膜２２を通じて絶縁基板２１へと伝搬される。したがって、積層方向において、第１下層板状部材７４１に形成される第１下層接続ビア７６１が半導体チップ３０の内側のみで第２下層板状部材７４２に形成される下層パターン７５２と接続されている場合と比較して、放熱性を向上できる。この場合、特に図示しないが、第２下層接続ビア７６２より第１下層接続ビア７６１の数を多くすることにより、さらに放熱部材２０へ放熱し易くできる。

さらに、第１下層接続ビア７６１と第２下層接続ビア７６２とは、積層方向において、異なる位置となるように形成されている。このため、第１下層接続ビア７６１と第２下層接続ビア７６２とが積層方向において重なっている場合と比較して、第１下層接続ビア７６１および第２下層接続ビア７６２に発生し得る応力を低減でき、さらに信頼性の向上を図ることができる。

（第１３実施形態）
第１３実施形態について説明する。本実施形態は、上記第９実施形態に対し、絶縁基板２１に粗化部を形成したものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図２３に示されるように、絶縁基板２１には、封止部材６０と接合される部分に粗化部２５が形成されている。本実施形態では、粗化部２５は、絶縁基板２１のうちの一面金属膜２２が形成されている部分を囲む枠状に形成されている。このような粗化部２５は、例えば、絶縁基板２１をレーザ処理やブラスト処理等することによって形成される。

これによれば、絶縁基板２１に粗化部２５が形成されているため、粗化部２５が形成されている部分では、下層板状部材７４０と絶縁基板２１との密着力を向上させることができる。このため、下層板状部材７４０と絶縁基板２１とが剥離することを抑制できる。

（第１３実施形態の変形例）
第１３実施形態の変形例について説明する。上記第１３実施形態において、絶縁基板２１には、図２４に示されるように、粗化部２５の代わりに溝部２６を形成するようにしてもよい。これによれば、溝部２６が形成されている部分では、下層板状部材７４０を構成するＬＣＰフィルム７７と絶縁基板２１との密着力を向上させることができるため、上記第１２実施形態と同様の効果を得ることができる。また、溝部２６を形成することにより、仮に、下層板状部材７４０と絶縁基板２１との界面から剥離が進行する場合には、溝部２６によって剥離の進行方向が変化する。このため、剥離の進行を抑制することもできる。

（第１４実施形態）
第１４実施形態について説明する。本実施形態は、上記第１実施形態に対し、絶縁基板２１に凹部を形成したものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図２５に示されるように、絶縁基板２１の一面２１ａ側に凹部２７が形成されている。凹部２７は、底面が半導体チップ３０の平面の大きさより大きくされており、深さが半導体チップ３０の厚さより浅くされている。

一面金属膜２２は、凹部２７の底面から凹部２７が形成されている部分の周囲にまで延設されている。そして、一面金属膜２２は、凹部２７が形成されている部分と異なる部分において、下方接続ビア７３と接続されている。

半導体チップ３０は、他面電極４０側が凹部２７に収容されるように配置されている。但し、半導体チップ３０は、ドレイン電極３４やソース電極３５側の一部が凹部２７から突出するように、凹部２７に収容されている。

このような半導体パッケージ１０では、半導体チップ３０が絶縁基板２１に形成された凹部２７内に配置されるため、半導体チップ３０を封止する封止部材６０の樹脂量を低減できる。このため、絶縁基板２１よりも高価となり易いＬＣＰの使用量を低減でき、ひいてはコストの削減を図ることができる。

（第１５実施形態）
第１５実施形態について説明する。本実施形態は、上記第９実施形態に対し、中層板状部材８４０から中層パターン８５０を除外したものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図２６に示されるように、中層板状部材８４０に中層パターン８５０が形成されていない。そして、各中層板状部材８４０における中層接続ビア８６０は、互いにそのまま接続されている。

このような半導体パッケージ１０は、例えば、次のように製造される。すなわち、上記第２実施形態で説明した図８Ａの板状部材構成部材７７０を用意する際には、中層板状部材８４０を構成する板状部材構成部材７７０に対して貫通孔７６ａを形成せず、構成体７６ｂも配置しない。そして、中層板状部材８４０を構成する板状部材構成部材７７０および下層板状部材７４０を構成する板状部材構成部材７７０を積層し、仮プレス等して予め一体化する。次に、レーザ、ドリル、パンチ等により、中層板状部材８４０を構成する板状部材構成部材７７０および下層板状部材７４０を構成する板状部材構成部材７７０に対して一括して貫通孔７６ａを形成する。続いて、貫通孔７６ａに、導電性ペースト等の構成体７６ｂを配置する。これにより、中層板状部材８４０に中層パターン８５０を形成しなくても、各中層板状部材８４０に形成される中層接続ビア８６０が容易に接続される。

これによれば、中層板状部材８４０における中層パターン８５０を削減できるため、部材の削減を図ることができる。

なお、本実施形態は、上記各実施形態や後述する各実施形態に適用可能である。そして、例えば、本実施形態を第１２実施形態に対しても適用する場合には、第２下層板状部材７４２に形成される第２下層接続ビア７６２と第１下層板状部材７４１に形成される第１下層接続ビア７６１との間に配置される下層パターン７５２を削除するようにしてもよい。この場合、下層パターン７５２は、半導体チップ３０の下方に位置する部分のみを有する構成とできる。つまり、本実施形態では、積層方向において隣合う板状部材７４において、適宜パターン７５を除去した半導体パッケージ１０とできる。

（第１６実施形態）
第１６実施形態について説明する。本実施形態は、上記第９実施形態に対し、半導体チップ３０に縦型の半導体素子を形成したものである。つまり、上記第９実施形態に第８実施形態を組み合わせたものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図２７に示されるように、半導体チップ３０が第８実施形態と同様の縦型の半導体素子が形成されて構成されている。具体的には、半導体チップ３０は、放熱部材２０側にドレイン電極３４が形成され、放熱部材２０と反対側にソース電極３５が形成されている。また、半導体チップ３０は、図２７とは別断面において、放熱部材２０と反対側にゲート配線３７やゲート電極３８等が形成されている。

そして、半導体チップ３０は、ドレイン電極３４が下層接続ビア７６０を介して一面金属膜２２と接続されている。なお、本実施形態では、ドレイン電極３４が第１電極および他面電極に相当する。

このように、封止部材６０を複数の板状部材７４で構成しつつ、半導体チップ３０に縦型半導体素子を形成するようにしてもよい。

（第１７実施形態）
第１７実施形態について説明する。本実施形態は、上記第１６実施形態に対し、封止部材６０にコンデンサも配置したものである。その他に関しては、上記第１６実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図２８に示されるように、封止部材６０には、一対の電極１５０ａ、１５０ｂを有するコンデンサ１５０も配置されている。具体的には、コンデンサ１５０は、半導体チップ３０の近傍であって、半導体チップ３０の側方に配置されている。また、コンデンサ１５０は、一方の電極１５０ａが第１封止部材９０側に位置し、他方の電極１５０ｂが下層板状部材７４０側に位置するように配置されている。なお、本実施形態のコンデンサ１５０は、シリコン等で構成されており、半導体チップ３０の厚さとほぼ等しくされている。

第１封止部材９０に形成されるソース用パターン９２は、コンデンサ１５０と対向する部分まで延設されている。絶縁基板２１に形成される一面金属膜２２は、コンデンサ１５０と対向する部分まで延設されている。

そして、コンデンサ１５０は、電極１５０ａがソース用パターン９２と上方接続ビア９５を介して接続されていると共に、半導体チップ３０のドレイン電極３４と接続される一面金属膜２２と下層接続ビア７６０を介して接続されている。

なお、本実施形態では、ソース用パターン９２、上方接続ビア９５、一面金属膜２２、下層接続ビア７６０が配線層に相当する。また、このような半導体パッケージ１０は、半導体チップ３０と同様に、コンデンサ１５０を板状部材構成部材７７０内に配置することで製造される。

本実施形態の半導体パッケージ１０は、コンデンサ１５０を封止部材６０内に配置しているため、半導体チップ３０とコンデンサ１５０とを近接して配置することができ、半導体チップ３０とコンデンサ１５０とを接続する配線層を短くできる。このため、寄生インダクタンスの低減を図ることができる。

また、本実施形態の半導体パッケージ１０は、コンデンサ１５０を半導体チップ３０と同様に封止部材６０内に配置することで構成される。このため、コンデンサ１５０を別の場所に配置して半導体チップ３０と接続する場合と比較して、構造の簡素化を図ることができると共に、製造工程の簡略化を図ることができる。

なお、上記では、コンデンサ１５０が半導体チップ３０と同じ厚さである例について説明したが、例えば、コンデンサ１５０は、半導体チップ３０より薄く形成されていてもよい。この場合は、例えば、コンデンサ１５０の電極１５０ａとソース用パターン９２との間に配置される中層板状部材８４０に適宜中層パターン８５０や中層接続ビア８６０を形成することにより、コンデンサ１５０の電極１５０ａとソース用パターン９２とが接続されるようにすればよい。

（第１８実施形態）
第１８実施形態について説明する。本実施形態は、第９実施形態に対し、半導体パッケージ１０の第２封止部材１００上に放熱部材を追加したものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図２９に示されるように、第２封止部材１００上にも放熱部材１６０が配置されている。本実施形態では、放熱部材１６０は、半導体チップ３０と対向しつつ、第２封止部材１００のうちのコンタクトホール１０１が形成される部分と異なる部分に配置されている。

そして、第２封止部材１００には、放熱部材１６０とソース用パターン９２とを接続するように、第２封止部材１００を貫通する貫通孔１０２に上方接続ビア１０３が形成されている。これにより、放熱部材１６０とソース用パターン９２とが熱的に接続される。

これによれば、放熱部材１６０からも半導体チップ３０で発生する熱を放熱できるため、さらに放熱性の向上を図ることができる。

（第１９実施形態）
第１９実施形態について説明する。本実施形態は、第９実施形態に対し、半導体パッケージ１０の放熱部材２０側に高放熱部材を追加したものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図３０に示されるように、放熱部材２０を構成する絶縁基板２１の他面２１ｂに、絶縁基板２１よりも熱伝導率の高い材料で構成された高放熱部材１７０が配置されている。そして、本実施形態の高放熱部材１７０は、放熱部材２０よりも平面方向の大きさが大きくされている。なお、このような高放熱部材１７０は、例えば、銅やアルミニウム等の金属材料で構成される。

そして、絶縁基板２１と高放熱部材１７０とは、銀スズを主成分とする焼結体等の接合部材１７１で接続されている。なお、絶縁基板２１と高放熱部材１７０とは、活性基同士が接合される共有結合で接続されていてもよい。

これによれば、放熱部材２０から高放熱部材１７０を介して放熱できるため、さらに放熱性を向上できる。また、本実施形態では、高放熱部材１７０は、平面方向の大きさが絶縁基板２１よりも大きくされているため、高放熱部材１７０の平面方向の大きさが絶縁基板２１以下の大きさとされている場合と比較して、さらに放熱性を向上できる。そして、本実施形態の半導体パッケージ１０は、上記第７実施形態のように冷却器１４０に実装される際、高放熱部材１７０が放熱グリース等の接続部材１４１を介して冷却器１４０に実装される。このため、高放熱部材１７０の平面方向の大きさを大きくすることにより、高放熱部材１７０と接続部材１４１との接触面積が大きくでき、さらに放熱性を向上できる。

（第１９実施形態の変形例）
上記第１９実施形態の変形例について説明する。上記第１９実施形態において、放熱部材２０として、絶縁基板２１を用いる代わりに、高放熱部材１７０をそのまま半導体チップ３０の他面電極４０側に配置するようにしてもよい。この場合、高放熱部材１７０は、金属で構成される場合には導電性を有する。このため、放熱部材２０を高放熱部材１７０で構成する場合には、高放熱部材１７０と一面金属膜２２との間にＬＣＰフィルム等を配置するようにすればよい。

また、上記第１９実施形態において、上記第１実施形態のように絶縁基板２１の他面２１ｂに他面金属膜２３を配置すると共に当該他面金属膜２３の厚さを厚くすることにより、他面金属膜２３を高放熱部材１７０として機能させるようにしてもよい。

さらに、上記第１９実施形態において、高放熱部材１７０は、平面方向の大きさが絶縁基板２１より小さくされていてもよい。

（第２０実施形態）
第２０実施形態について説明する。本実施形態は、上記第１６実施形態に対し、縦型半導体素子が形成された２つの半導体チップ３０を備えるものである。その他に関しては、上記第１６実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図３１に示されるように、上記第７実施形態と同様に、２つの半導体チップ３０が一体的に封止部材６０で封止された、いわゆる２ｉｎ１パッケージとされている。なお、２つの半導体チップ３０は、それぞれ上記第１６実施形態と同様の構成とされている。つまり、各半導体チップ３０は、他面側にドレイン電極３４が形成され、一面側にソース電極３５およびゲート電極３８等が形成されて構成されている。以下では、一方の半導体チップ３０を第１半導体チップ３０ａとし、他方の半導体チップ３０を第２半導体チップ３０ｂとして説明する。なお、図３１では、紙面右側に第１半導体チップ３０ａが示され、紙面右側に第２半導体チップ３０ｂが示されている。そして、第１半導体チップ３０ａおよび第２半導体チップ３０ｂは、放熱部材２０と反対側にドレイン電極３４が位置し、放熱部材２０側にソース電極３５やゲート電極３８等が位置するように配置されている。なお、ゲート電極３８は、図３１とは別断面に形成されている。

第１封止部材９０および第２封止部材１００は、上記第７実施形態と同様の構成とされている。すなわち、第１封止部材９０には、第１半導体チップ３０ａのドレイン電極３４と接続されるドレイン用パターン９１が形成されている。第１封止部材９０には、第１半導体チップ３０ａのソース電極３５と第２半導体チップ３０ｂのドレイン電極３４とを接続する接続パターン９９が形成されている。第１封止部材９０には、第２半導体チップ３０ｂのソース電極３５と接続されるソース用パターン９２が形成されている。

また、第１封止部材９０には、ドレイン用パターン９１、ソース用パターン９２、接続パターン９９と接続される上方接続ビア９５がそれぞれ形成されている。第１封止部材９０には、図３１とは別断面において、第１半導体チップ３０ａのゲート電極３８と接続されるゲート用パターン９３、およびゲート用パターン９３と接続される上方接続ビア９５が形成されている。第１封止部材９０には、図３１とは別断面において、第２半導体チップ３０ｂのゲート電極３８と接続されるゲート用パターン９３、およびゲート用パターン９３と接続される上方接続ビア９５が形成されている。

第２封止部材１００は、ドレイン用パターン９１、ソース用パターン９２、接続パターン９９の一部を露出させるコンタクトホール１０１が形成されている。そして、ドレイン用パターン９１、ソース用パターン９２、接続パターン９９のうちのコンタクトホール１０１から露出する部分が、ドレイン用パッド９１ａ、ソース用パッド９２ａ、接続用パッド９９ａとなる。また、第２封止部材１００は、図３１とは別断面において、ゲート用パターン９３の一部を露出させるコンタクトホール１０１が形成されている。そして、ゲート用パターン９３のうちのコンタクトホール１０１から露出する部分がゲート用パッド９３ａとなる。

一面金属膜２２は、第１半導体チップ３０ａと対向する部分、および第２半導体チップ３０ｂと対向する部分に形成されている。なお、一面金属膜２２は、第１半導体チップ３０ａと対向する部分と、第２半導体チップ３０ｂと対向する部分とが分離して形成されている。また、第１半導体チップ３０ａと対向する一面金属膜２２は、ソース電極３５と対向する部分と、ゲート電極３８と対向する部分とを有し、これらが分離して形成されている。第２半導体チップ３０ｂと対向する一面金属膜２２は、ソース電極３５と対向する部分と、ゲート電極３８と対向する部分とを有し、これらが分離して形成されている。

そして、第１半導体チップ３０ａのソース電極３５は、下層接続ビア７６０を介して当該ソース電極３５と対向する一面金属膜２２と接続されている。第２半導体チップ３０ｂのソース電極３５は、下層接続ビア７６０を介して当該ソース電極３５と対向する一面金属膜２２と接続されている。また、第１半導体チップ３０ａのゲート電極３８は、図３１とは別断面において、下層接続ビア７６０を介して当該ゲート電極３８と対向する一面金属膜２２と接続されている。第２半導体チップ３０ｂのゲート電極３８は、図３１とは別断面において、下層接続ビア７６０を介して当該ゲート電極３８と対向する一面金属膜２２と接続されている。

また、第１半導体チップ３０ａと対向する一面金属膜２２０は、積層方向において、第１半導体チップ３０ａの外側まで延設されている。同様に、第２半導体チップ３０ｂと対向する一面金属膜２２は、積層方向において、第２半導体チップ３０ｂの外側まで延設されている。

そして、封止部材６０には、接続パターン９９と第１半導体チップ３０ａのソース電極３５と接続される一面金属膜２２とを接続する接続ビア６１が形成されている。封止部材６０には、ソース用パターン９２と第２半導体チップ３０ｂのソース電極３５と接続される一面金属膜２２とを接続する接続ビア６１が形成されている。さらに、封止部材６０には、図３１とは別断面において、第１半導体チップ３０ａのゲート電極３８と接続される一面金属膜２２とゲート用パッド９３ａとを接続する接続ビア６１が形成されている。また、封止部材６０には、図３１とは別断面において、第２半導体チップ３０ｂのゲート電極３８と接続される一面金属膜２２とゲート用パッド９３ａとを接続する接続ビア６１が形成されている。

このような半導体パッケージ１０は、例えば、ＤＣ／ＤＣコンバータ回路やインバータ回路において、第１半導体チップ３０ａが上アームを構成すると共に第２半導体チップ３０ｂが下アームを構成するように用いられる。この場合、ドレイン用パッド９１ａが高電圧側パッド、ソース用パッド９２ａが低電圧側パッド、接続用パッド９９ａが出力パッドとなる。

以上説明したように、縦型の半導体素子が形成された２つの半導体チップ３０を封止部材６０で一体的に封止した半導体パッケージ１０とすることもできる。また、この半導体パッケージ１０では、第１半導体チップ３０ａと第２半導体チップ３０ｂとを近接して配置できるため、第１半導体チップ３０ａと第２半導体チップ３０ｂとを接続する配線層を短くできる。したがって、寄生インダクタンスの低減を図ることができる。

なお、本実施形態では、第１半導体チップ３０ａおよび第２半導体チップ３０ｂは、放熱部材２０と反対側にドレイン電極３４が位置し、放熱部材２０側にソース電極３５やゲート電極３８等が位置するように配置されている例を説明した。しかしながら、第１半導体チップ３０ａおよび第２半導体チップ３０ｂは、放熱部材２０と反対側にソース電極３５やゲート電極３８等が位置し、放熱部材２０側にドレイン電極３４が位置するように配置されていてもよい。そして、このような構成とする場合には、各パッド９１ａ、９２ａ、９３ａ、９９ａと第１半導体チップ３０ａおよび第２半導体チップ３０ｂとの接続関係が上記関係となるように、一面金属膜２２、下層接続ビア７６０、および封止部材６０に形成される接続ビア６１の接続関係が適宜調整されればよい。

（第２１実施形態）
第２１実施形態について説明する。本実施形態は、上記第２０実施形態に対し、第１半導体チップ３０ａおよび第２半導体チップ３０ｂの配置の仕方を変更したものである。その他に関しては、上記第２０実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０では、図３２に示されるように、第１半導体チップ３０ａは、放熱部材２０と反対側にドレイン電極３４が位置し、放熱部材２０側にソース電極３５やゲート電極３８等が位置するように配置されている。一方、第２半導体チップ３０ｂは、放熱部材２０側にドレイン電極３４が位置し、放熱部材２０と反対側にソース電極３５やゲート電極３８等が位置するように配置されている。つまり、第１半導体チップ３０ａと第２半導体チップ３０ｂとは、反対向きに配置されている。

また、絶縁基板２１に形成されている一面金属膜２２は、第１半導体チップ３０ａのソース電極３５と対向する部分と、第２半導体チップ３０ｂのドレイン電極３４と対向する部分とを有し、これらが繋がって形成されている。そして、第１半導体チップ３０ａのソース電極３５および第２半導体チップ３０ｂのドレイン電極３４は、それぞれ下層接続ビア７６０を介して共通の一面金属膜２２と接続されている。

第１半導体チップ３０ａのドレイン電極３４は、第１封止部材９０に形成されたドレイン用パターン９１と上方接続ビア９５を介して接続されている。第２半導体チップ３０ｂのソース電極３５は、第１封止部材９０に形成されたソース用パターン９２と上方接続ビア９５を介して接続されている。第２半導体チップ３０ｂのゲート電極３８は、図３２とは別断面において、第１封止部材９０に形成されたゲート用パターン９３と上方接続ビア９５を介して接続されている。

そして、封止部材６０には、接続パターン９９と、第１半導体チップ３０ａのソース電極３５および第２半導体チップ３０ｂのドレイン電極３４と接続される一面金属膜２２とを接続する接続ビア６１が形成されている。

以上説明したように、第１半導体チップ３０ａと第２半導体チップ３０ｂとを反対向きに配置するようにしてもよい。そして、このような半導体パッケージ１０では、第１半導体チップ３０ａのソース電極３５と第２半導体チップ３０ｂのドレイン電極３４とが一面金属膜２２および下層接続ビア７６０のみを介して接続されるため、構造の簡略化を図ることができる。

（第２２実施形態）
第２２実施形態について説明する。本実施形態は、第９実施形態に対し、半導体パッケージ１０の各パッド９１ａ、９２ａ、９３ａの配置の仕方を変更したものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、積層方向から視たとき、２組の相対する第１〜第４辺１０ａ〜１０ｄを有する平面略矩形状とされている。そして、半導体パッケージ１０は、ゲート用パッド９３ａとしての第１ゲート用パッド９３１ａおよび第２ゲート用パッド９３２ａを有し、第１ゲート用パッド９３１ａおよび第２ゲート用パッド９３２ａが半導体パッケージ１０の外縁部分に配置された構成とされている。

具体的には、第１ゲート用パッド９３１ａは、第２辺１０ｂと第３辺１０ｃとが連結される角部近傍に配置され、第２ゲート用パッド９３２ａは、第３辺１０ｃと第４辺１０ｄとが連結される角部近傍に配置されている。つまり、第１ゲート用パッド９３１ａおよび第２ゲート用パッド９３２ａは、外縁部分のうちの相対する部分にそれぞれ配置されている。より詳しくは、ソース用パッド９２ａが第３辺１０ｃの近傍まで配置されており、第１ゲート用パッド９３１ａおよび第２ゲート用パッド９３２ａは、ソース用パッド９２ａを挟むように配置されている。そして、半導体チップ３０のゲート電極３８は、第１ゲート用パッド９３１ａおよび第２ゲート用パッド９３２ａと接続されている。

このような半導体パッケージ１０では、半導体パッケージ１０の第１ゲート用パッド９３１ａおよび第２ゲート用パッド９３２ａが外縁部分のうちの相対する部分にそれぞれ配置されている。このため、半導体パッケージ１０をプリント基板１１０と接続する際、いずれか一方のゲート用パッド９３１ａ、９３２ａをプリント基板１１０と接続すればよいため、プリント基板１１０側の配線自由度を向上できる。この場合、例えば、第１ゲート用パッド９３１ａとプリント基板１１０とを接続する場合には、第１ゲート用パッド９３１ａと、当該第１ゲート用パッド９３１ａに所定電圧を印加する駆動回路とを接続する配線層の長さが短くなるようにすることにより、駆動電圧のばらつきの低減を図ることもできる。さらに、半導体パッケージ１０をプリント基板１１０と接続する際、いずれか一方のゲート用パッド９３１ａ、９３２ａをプリント基板１１０と接続すればよいため、プリント基板１１０側の配線の引き回しが容易になり、例えば、プリント基板１１０の配線を多層に引き回さない構成とできる。これにより、余分な磁束の影響が発生することを抑制できる。

（第２３実施形態）
第２３実施形態について説明する。本実施形態は、第２２実施形態に第２０実施形態を組み合わせたものであり、半導体パッケージ１０の各パッド９１ａ、９２ａ、９３ａ、９９ａの配置の仕方を変更したものである。その他に関しては、上記第２２実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、第２２実施形態と同様に第１半導体チップ３０ａおよび第２半導体チップ３０ｂを有する構成とされている。そして、半導体パッケージ１０は、図３４に示されるように、積層方向から視たとき、各パッド９１１ａ、９３１ａ、９９１ａ、９３２ａ、９２１ａ、９１２ａ、９３２ａ、９９２ａ、９３４ａ、９２２ａが外縁に沿って並ぶように配置されている。

具体的には、半導体パッケージ１０は、第２辺１０ｂに沿って、第１ドレイン用パッド９１１ａ、第１ゲート用パッド９３１ａ、第１接続用パッド９９１ａ、第２ゲート用パッド９３２ａ、第１ソース用パッド９２１ａが順に並べて配置されている。また、第４辺１０ｄに沿って、第２ドレイン用パッド９１２ａ、第３ゲート用パッド９３３ａ、第２接続用パッド９９２ａ、第４ゲート用パッド９３４ａ、第２ソース用パッド９２２ａが並べて配置されている。つまり、各パッド９１１ａ、９３１ａ、９９１ａ、９３２ａ、９２１ａ、９１２ａ、９３３ａ、９９２ａ、９３４ａ、９２２ａは、半導体パッケージ１０の外縁部分のうちの相対する部分に配置されている。

なお、特に図示しないが、第１半導体チップ３０ａのドレイン電極３４は、第１ドレイン用パッド９１１ａおよび第２ドレイン用パッド９１２ａと接続されている。第２半導体チップ３０ｂのソース電極３５は、第１ソース用パッド９２１ａおよび第２ソース用パッド９２２ａと接続されている。第１半導体チップ３０ａのソース電極３５および第２半導体チップ３０ｂのドレイン電極３４は、第１接続用パッド９９１ａおよび第２接続用パッド９９２ａと接続されている。第１半導体チップ３０ａのゲート電極３８は、第１ゲート用パッド９３１ａおよび第３ゲート用パッド９３３ａと接続されている。第２半導体チップ３０ｂのゲート電極３８は、第２ゲート用パッド９３２ａおよび第３ゲート用パッド９３３ａと接続されている。

以上説明した本実施形態によれば、半導体パッケージ１０は、各パッド９１１ａ、９３１ａ、９９１ａ、９３２ａ、９２１ａ、９１２ａ、９３３ａ、９９２ａ、９３４ａ、９２２ａが外縁部分のうちの相対する部分にそれぞれ配置されている。そして、第１半導体チップ３０ａの各電極３４、３５、３８は、第２辺１０ｂに沿って並べて配置された各パッド９１１ａ、９３１ａ、９９１ａと電気的に接続されていると共に、第４辺１０ｄに沿って並べて配置された各パッド９１２ａ、９３３ａ、９９２ａと電気的に接続されている。同様に、第２半導体チップ３０ｂの各電極３４、３５、３８は、第２辺１０ｂに沿って並べて配置された各パッド９９１ａ、９３２ａ、９２１ａと電気的に接続されていると共に、第４辺１０ｄに沿って並べて配置された各パッド９９２ａ、９３４ａ、９２２ａと電気的に接続されている。

このため、本実施形態の半導体パッケージ１０は、第２辺１０ｂに沿って並べて配置された各パッド９１１ａ、９３１ａ、９９１ａ、９３２ａ、９２１ａ、または第４辺１０ｄに沿って並べて配置された各パッド９１２ａ、９３３ａ、９９２ａ、９３４ａ、９２２ａの一方がプリント基板１１０と接続されることにより、ＤＣ／ＤＣコンバータ回路やインバータ回路を構成することができる。したがって、プリント基板１１０側の配線自由度を向上でき、第２２実施形態と同様の効果を得ることができる。

なお、このような半導体パッケージ１０は、例えば、４ｉｎ１パッケージや、６ｉｎ１パッケージを構成する際においても適用可能である。

（第２４実施形態）
第２４実施形態について説明する。本実施形態は、上記第２２実施形態に対し、ゲート用パッド９３ａの配置を変更したものである。その他に関しては、上記第２２実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０は、図３５に示されるように、積層方向から視たとき、略中央部に半導体チップ３０が配置されている。そして、半導体パッケージ１０は、半導体チップ３０の中心を通って一方向に延びる仮想線Ｋに対し、ドレイン用パッド９１ａとソース用パッド９２ａとが対称に配置されている。図３５では、ドレイン用パッド９１ａは、第４辺１０ｄに沿って配置されており、ソース用パッド９２ａは、第２辺１０ｂに沿って配置されている。そして、ゲート用パッド９３ａは、第３辺１０ｃ側に配置されていると共に、仮想線Ｋと交差するように配置されている。つまり、本実施形態の半導体パッケージ１０では、ゲート用パッド９３ａが１つとされている。

以上説明した本実施形態によれば、上記第７実施形態のように、プリント基板１１０等と共に電子装置１を構成する際、プリント基板１１０側の配線自由度を向上できる。すなわち、電子装置１を構成する場合には、図３５の半導体パッケージ１０と共に、図３６に示されるような半導体パッケージ１０も用意する。図３６の半導体パッケージ１０は、図３５の半導体パッケージ１０に対し、ドレイン用パッド９１ａとソース用パッド９２ａとの配置を逆にしたものである。つまり、ドレイン用パッド９１ａが第２辺１０ｂに沿って配置され、ソース用パッド９２ａが第４辺１０ｄに沿って配置されている。但し、図３６の半導体パッケージ１０においても、ゲート用パッド９３ａは１つとされている。

そして、電子装置１を構成する場合には、プリント基板１１０側の制約に合わせ、図３５の半導体パッケージ１０または図３６の半導体パッケージ１０の一方を用いる。このため、プリント基板１１０側の配線自由度を向上できる。言い換えると、半導体パッケージ１０の汎用性の向上を図ることができる。そして、本実施形態では、このように半導体パッケージ１０に１つのゲート用パッド９３ａしか備えていなくても、プリント基板１１０側の配線自由度を向上できる。したがって、半導体パッケージ１０に２つのゲート用パッド９３ａを配置する場合と比較して、半導体パッケージ１０の小型化も図りつつ、プリント基板１１０側の配線自由度を向上できる。

なお、特に図示しないが、半導体チップ３０においても、縦型の半導体素子を形成する場合、ゲート電極３８を１つとすることにより、ソース電極３５を配置できる部分を大きくできる。このため、このような半導体チップ３０では、電流を流すことのできる有効領域を大きくし易くなり、低オン抵抗化を図ることができる。言い換えると、同じオン抵抗の半導体チップ３０を構成する場合には、半導体チップ３０の小型化を図ることができる。

（第２５実施形態）
第２５実施形態について説明する。本実施形態は、上記第２０実施形態に対し、２つのコンデンサを配置したものである。その他に関しては、上記第２０実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図３７に示されるように、第１半導体チップ３０ａおよび第２半導体チップ３０ｂと共に、一対の電極１５１ａ、１５１ｂを有する第１コンデンサ１５１および一対の電極１５２ａ、１５２ｂを有する第２コンデンサ１５２が封止部材６０内に配置されている。なお、図３７は、上記第２０実施形態で説明した図３２とは別断面であり、第１半導体チップ３０ａおよび第２半導体チップ３０ｂは、図３７と別断面に配置されている。また、本実施形態の第１コンデンサ１５１および第２コンデンサ１５２は、シリコン等で構成されており、半導体チップ３０の厚さとほぼ等しくされている。

第１コンデンサ１５１および第２コンデンサ１５２は、第１半導体チップ３０ａおよび第２半導体チップ３０ｂと同様に、下層板状部材７４０上に配置されている。具体的には、第１コンデンサ１５１および第２コンデンサ１５２は、一方の電極１５１ｂ、１５２ｂが下層板状部材７４０側に位置し、他方の電極１５１ａ、１５２ａが第１封止部材９０側に位置するように、下層板状部材７４０上に配置されている。

そして、第１コンデンサ１５１の電極１５１ａは、第１封止部材９０に形成されたドレイン用パターン９１と上方接続ビア９５を介して接続されている。第２コンデンサ１５２の電極１５２ａは、第１封止部材９０に形成されたソース用パターン９２と上方接続ビア９５を介して接続されている。また、第１コンデンサ１５１の電極１５１ｂおよび第２コンデンサ１５２の電極１５２ｂは、一面金属膜２２と下層接続ビア７６０を介して接続されている。つまり、本実施形態では、第１半導体チップ３０ａおよび第２半導体チップ３０ｂの直列構造に対し、第１コンデンサ１５１および第２コンデンサ１５２の直列構造が並列に接続された状態となっている。なお、本実施形態では、ドレイン用パターン９１、ソース用パターン９２、上方接続ビア９５、一面金属膜２２、下層接続ビア７６０が配線層に相当する。

これによれば、第１半導体チップ３０ａおよび第２半導体チップ３０ｂと共に第１コンデンサ１５１および第２コンデンサ１５２を配置している。このため、第１半導体チップ３０ａおよび第２半導体チップ３０ｂと、第１コンデンサ１５１および第２コンデンサ１５２を近接して配置することができ、これらを接続する配線層を短くできる。したがって、寄生インダクタンスの低減を図ることができる。また、後述する第２５実施形態に対し、半導体パッケージ１０が厚さ方向に大型化することを抑制できる。

なお、上記では、第１半導体チップ３０ａおよび第２半導体チップ３０ｂの直列構造に対し、第１コンデンサ１５１および第２コンデンサ１５２の直列構造が並列に接続された状態の例を説明した。しかしながら、第１コンデンサ１５１および第２コンデンサ１５２は、第１半導体チップ３０ａおよび第２半導体チップ３０ｂの直列構造に対し、それぞれが並列となるように接続されていてもよい。

また、第１コンデンサ１５１および第２コンデンサ１５２は、上記第１７実施形態と同様に、第１半導体チップ３０ａおよび第２半導体チップ３０ｂより薄く形成されていてもよい。

（第２６実施形態）
第２６実施形態について説明する。本実施形態は、上記第２５実施形態に対し、第１コンデンサ１５１および第２コンデンサ１５２の配置の仕方を変更したものである。その他に関しては、上記第２５実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図３８に示されるように、第１半導体チップ３０ａ上に第１コンデンサ１５１が配置されており、第２半導体チップ３０ｂ上に第２コンデンサ１５２が配置されている。本実施形態では、第１コンデンサ１５１および第２コンデンサ１５２は、第２封止部材１００上に、半導体パッケージ１０の平面方向に沿って一対の電極１５１ａ、１５１ｂ、１５２ａ、１５２ｂが位置するように配置されている。

封止部材６０は、第１コンデンサ１５１および第２コンデンサ１５２も封止するように形成されている。本実施形態では、封止部材６０は、第２封止部材１００上に配置される上層封止部材１８０を備える構成とされている。なお、上層封止部材１８０は、中層板状部材８４０等と同様の構成とされた上層板状部材９４０が積層されて構成されており、適宜上層パターン９５０や上層接続ビア９６０が形成されている。

また、上層封止部材１８０は、絶縁基板２１側と最も反対側に位置する部分に、ドレイン用パターン９１、ソース用パターン９２、接続パターン９９と接続される上層パターン９５０を露出させるコンタクトホール１８１が形成されている。そして、上層パターン９５０は、コンタクトホール１８１から露出する部分がドレイン用パッド９１ａ、ソース用パッド９２ａ、接続用パッド９９ａとされている。なお、図３８とは別断面では、上層パターン９５０によってゲート用パッド９３ａも構成されている。

そして、第１半導体チップ３０ａは、ドレイン電極３４が、上方接続ビア９７、ドレイン用パターン９１、上層接続ビア９６０等を介してドレイン用パッド９１ａと接続されている。第２半導体チップ３０ｂは、ソース電極３５が、上方接続ビア９７、ソース用パターン９２、上層接続ビア９６０等を介してソース用パッド９２ａと接続されている。接続パターン９９は、上方接続ビア９７および上層接続ビア９６０等を介して接続用パッド９９ａと接続されている。第１半導体チップ３０ａのゲート電極３８および第２半導体チップ３０ｂのゲート電極３８は、図３８とは別断面において、上方接続ビア９５、ゲート用パターン９３、上層接続ビア９６０等を介してゲート用パッド９３ａと接続されている。

第１コンデンサ１５１は、一方の電極１５１ａが上層封止部材１８０に形成された上層接続ビア９６０を介してドレイン用パッド９１ａを構成する上層パターン９５０と接続されている。第２コンデンサ１５２は、他方の電極１５１ｂが上層封止部材１８０に形成された上層接続ビア９６０を介してソース用パッド９２ａを構成する上層パターン９５０と接続されている。第１コンデンサ１５１の他方の電極１５１ｂおよび第２コンデンサ１５２の一方の電極１５２ａは、図３８とは別断面において、上層封止部材１８０に形成された上層パターン９５０および上層接続ビア９６０を介して接続されている。

このように、第１コンデンサ１５１および第２コンデンサ１５２を第１半導体チップ３０ａおよび第２半導体チップ３０ｂに対して積層して配置するようにしても、上記第２４実施形態と同様の効果を得ることができる。また、このような半導体パッケージ１０では、上記第２４実施形態に対し、平面方向の大きさが大きくなることを抑制できる。

（第２７実施形態）
第２７実施形態について説明する。本実施形態は、上記第１実施形態に対し、半導体パッケージ１０に接続用バンプを配置したものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体パッケージ１０では、図３９に示されるように、ドレイン用パッド９１ａおよびソース用パッド９２ａ上に、接続用バンプ１９０が配置されている。なお、図３９とは別断面において、ゲート用パッド９３ａ上にも接続用バンプ１９０が配置されている。接続用バンプ１９０は、例えば、銀スズを主成分とする焼結体で構成されている。

以上が本実施形態における半導体パッケージ１０の構成である。次に、上記半導体パッケージ１０の製造方法について、図４０Ａ、図４０Ｂを参照しつつ説明する。

まず、図４０Ａに示されるように、ＬＣＰフィルム１９１と、ＬＣＰフィルム１９１に備えられたテフロン（登録商標）フィルム等で構成される剥離部材１９２を有するバンプ構成体１９００を用意する。次に、バンプ構成体１９００に貫通孔１９３を形成し、貫通孔１９３に、バンプを構成するバンプ構成部材１９０ａを配置する。貫通孔１９３は、コンタクトホール１０１と対応する位置および大きさに形成される。バンプ構成部材１９０ａは、印刷法等によって導電性ペーストが配置されることで構成される。導電性ペーストは、例えば、銀スズを主成分とする粉末を有機溶剤に混入したものが用いられる。この場合、導電性ペーストが貫通孔１９３から抜け出ないように、必要に応じて仮焼結等をして有機溶剤を蒸発させる。

なお、バンプ構成体１９００は、第１構成部材９００等と平面方向の大きさが同じとされている。そして、図４０Ａ、図４０Ｂでは、１つの半導体パッケージ１０の製造方法を図示するが、実際には、上記第１実施形態のように、複数の半導体パッケージ１０が一括的に製造される。

続いて、図４０Ｂに示されるように、図５Ｆの工程に相当する構成まで行ったものに対し、コンタクトホール１０１上にバンプ構成部材１９０ａが位置するようにバンプ構成体１９００を配置する。そして、加熱しながら積層方向に加圧することにより、バンプ構成体１９００から接続用バンプ１９０を構成しつつ、接続用バンプ１９０と各パッド９１ａ、９２ａ、９９ａを接続させる。その後、接続用バンプ１９０を各パッド９１ａ、９２ａ、９９ａ上に残存させつつ、剥離部材１９２によってバンプ構成体１９００を第２構成部材１０００上から除去する。これにより、接続用バンプ１９０が各パッド９１ａ、９２ａ、９９ａに配置される。

その後は、特に図示しないが、ダイシングラインＤＬに沿ってチップ単位に分割することにより、図３９に示す半導体パッケージ１０が製造される。

これによれば、上記第７実施形態のように、半導体パッケージ１０をプリント基板１１０にはんだ１２０を介して実装する際、半導体パッケージ１０とプリント基板１１０との間隔を確保し易くなり、はんだ１２０の厚さを確保し易くなる。このため、はんだ１２０の高さがばらつくことを抑制できる。また、半導体パッケージ１０とプリント基板１１０との間隔を確保し易くなるため、アンダーフィル材１３０の注入性の向上を図ることもできる。

（第２８実施形態）
第２８実施形態について説明する。本実施形態は、上記第１実施形態に対し、半導体パッケージ１０の製造方法を変更したものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。

まず、上記第１実施形態では、多連基板である構成基板２１０を用意して半導体パッケージ１０を製造している。この場合、例えば、図４１に示されるように、構成基板２１０の内縁部分を構成領域２１０ａとすると共に構成基板２１０の外縁部分を補助領域２１０ｂとし、補助領域２１０ｂに位置決め孔部等を形成しながら構成領域２１０ａから半導体パッケージ１０を製造する。

なお、図４１では、一面金属膜２２が配置されている領域が構成領域２１０ａとなる。そして、補助領域２１０ｂは、構成領域２１０ａを取り囲むように配置されている。このような構成基板２１０では、補助領域２１０ｂが無駄な領域となり易い。

このため、本実施形態では、図４２に示されるように、構成基板２１０の外縁部分も半導体パッケージ１０を構成するための構成領域２１０ａとしている。そして、構成基板２１０の外縁部分の一部を補助領域２１０ｂとする。つまり、構成基板２１０の外縁部分は、構成領域２１０ａと補助領域２１０ｂとが混在した状態となっている。

本実施形態では、構成基板２１０を平面矩形状とする場合、角部となる部分を補助領域２１０ｂとする。なお、図４２中では、一面金属膜２２が形成されていない領域が補助領域２１０ｂとなる。この場合、補助領域２１０ｂは、図４２に示されるように、構成基板２１０の中心に対して非対称となるように配置されることが好ましい。これにより、構成基板２１０の位置関係を把握し易くなり、位置決めを行い易くできる。

これによれば、構成基板２１０の外縁部の全体に補助領域２１０ｂを配置する必要がないため、構成基板２１０を有効に利用できる。なお、ここでは、上記第１実施形態の製造方法を例に挙げて説明したが、上記第２実施形態や上記第９実施形態の半導体パッケージ１０を製造する場合においても同様である。

（第２９実施形態）
第２９実施形態について説明する。本実施形態は、上記第１実施形態に対し、側面構成部材７００、第１構成部材９００、第２構成部材１０００に溝部を形成したものである。その他に関しては、上記第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図４３に示されるように、図５Ｅの工程では、側面構成部材７００、第１構成部材９００、および第２構成部材１０００のうちのダイシングラインＤＬとなる部分にそれぞれ溝部７０１、９０１、１００１が形成されたものを積層する。

なお、溝部７０１、９０１、１００１は、図５Ｂ〜図５Ｄの工程において、側面構成部材７００、第１構成部材９００、および第２構成部材１０００を用意する際にそれぞれ形成される。また、溝部７０１、９０１、１００１は、例えば、レーザ等によって形成される。そして、本実施形態では、構成基板２１０に溝部２１１が形成されていないが、構成基板２１０に溝部２１１が形成されていてもよい。その後、図５Ｆのように加熱しながら加圧することにより、これらを一体化する。

このように、側面構成部材７００、第１構成部材９００、第２構成部材１０００に溝部７０１、９０１、１００１を形成するようにしても、ダイシングを行い易くできる。また、側面構成部材７００、第１構成部材９００、第２構成部材１０００に溝部７０１、９０１、１００１を形成することにより、図５Ｆの工程で一体化した後、各部材７００、９００、１０００を構成するＬＣＰフィルムの熱収縮の影響を溝部７０１、９０１、１００１によって低減できる。

なお、本実施形態では、側面構成部材７００、第１構成部材９００、第２構成部材１０００を一体化する前に溝部７０１、９０１、１００１を形成する例について説明した。しかしながら、例えば、側面構成部材７００、第１構成部材９００、第２構成部材１０００を一体化した後、第２構成部材１０００に溝部１００１を形成するようにしてもよい。

（第３０実施形態）
第３０実施形態について説明する。本実施形態は、上記第９実施形態に対し、板状部材７４の製造方法を規定したものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、封止部材６０を構成する板状部材７４を次のように製造する。すなわち、まず、図４４Ａに示されるように、ＬＣＰフィルム構成部材７４００を用意する。この際、ＬＣＰフィルム構成部材７４００は、図４５Ａに示されるように、内部状態がアモルファス状態となっている。

次に、ＬＣＰフィルム構成部材７４００に対して加熱処理を行い、図４５Ｂに示されるように、結晶化させる。なお、加熱処理は、ＬＣＰフィルム構成部材７４００の融点温度未満の温度である３００℃程度で数十分〜数時間行われる。この場合、好ましくは、２７０℃程度から３００℃程度まで段階的に温度を上昇させることが好ましい。これにより、ＬＣＰフィルム構成部材７４００が溶融してしまうことを抑制できる。

また、図４４Ａとは別工程において、図４４Ｂに示されるように、銅等で構成される金属シート構成部材７５００を用意する。その後、図４４Ｃに示されるように、ＬＣＰフィルム構成部材７４００と金属シート構成部材７５００とをラミネート加工して一体化することにより、板状部材構成部材７７０を形成する。なお、ラミネート加工は、加熱しながら加圧することによって行う。但し、ＬＣＰフィルム構成部材７４００と金属シート構成部材７５００とのラミネート加工における加熱時間は、上記ＬＣＰフィルム構成部材７４００に加熱処理を行って結晶化させる工程に対して極めて短い時間である。このため、このラミネート加工における加熱のみでは、ＬＣＰフィルム構成部材７４００は結晶化しない。

その後は、特に図示しないが、必要に応じて適宜切断等を行った後、エッチング等して所望形状のパターン７５にすると共に接続ビア７６を構成する焼結体や導電性ペーストを配置することにより、板状部材７４が構成される。

なお、ここでは、板状部材構成部材７７０を例に挙げて説明したが、第１構成部材９００および第２構成部材１０００も同様に形成される。

これによれば、ＬＣＰフィルム構成部材７４００が結晶化されているため、加熱しながら加圧して各板状部材構成部材７７０（すなわち、板状部材７４）と半導体チップ３０等とを一体化する際、パターン７５や接続ビア７６がずれることを抑制できる。このため、積層方向における隣合う板状部材７４の電気的な接続がされないということを抑制できる。

（第３１実施形態）
第３１実施形態について説明する。本実施形態は、上記第９実施形態に対し、半導体パッケージ１０をプリント基板１１０に実装して電子装置１を構成したものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図４６に示されるように、半導体パッケージ１０、プリント基板１１０、冷却器１４０、押圧部材３００を有する電子装置１が構成されている。

プリント基板１１０は、厚さ方向に貫通する孔部１１６が形成されている。また、プリント基板１１０には、孔部１１６から露出する複数の端子部１１７が形成されている。なお、図４６では、プリント基板１１０の構成を簡略化して示しているが、プリント基板１１０は、図１５のプリント基板１１０と同様に、一面配線パターン１１１やスルーホール電極１１３等が適宜形成されている。

そして、半導体パッケージ１０は、ドレイン用パッド９１ａ、ソース用パッド９２ａが端子部１１７とはんだ１２０を介して接続されることにより、プリント基板１１０と接続されている。半導体パッケージ１０は、図４６とは別断面において、ゲート用パッド９３ａが端子部１１７とはんだ１２０を介して接続されることにより、プリント基板１１０と接続されている。

また、半導体パッケージ１０は、放熱部材２０が冷却器１４０とグリース等の接続部材１４１を介して接続されている。

押圧部材３００は、筐体等で構成されており、一方向に突出した押圧部３０１を有する構成とされている。押圧部３０１は、ゴム等の弾性体で構成されており、半導体パッケージ１０と接続される端子部１１７の数と同じ数が備えられている。本実施形態では、端子部１１７がドレイン用パッド９１ａ、ソース用パッド９２ａ、ゲート用パッド９３ａと接続されるため、押圧部３０１は、３つ備えられている。

そして、押圧部材３００は、プリント基板１１０における端子部１１７のうちの各パッド９１ａ、９２ａ、９３ａと接続される部分が押圧部３０１で半導体パッケージ１０側に押圧されるように配置されている。

このように、半導体パッケージ１０を用いて電子装置１を構成するようにしてもよい。そして、本実施形態の電子装置１では、端子部１１７のうちの各パッド９１ａ、９２ａ、９３ａと接続される部分が押圧されているため、半導体パッケージ１０と冷却器１４０との間隔がばらつくことを抑制できると共に、当該間隔を狭くし易くなることで放熱性を向上できる。

（第３２実施形態）
第３２実施形態について説明する。本実施形態は、上記第３０実施形態に対し、電子装置１の構成を変更したものである。その他に関しては、上記第３０実施形態と同様であるため、ここでは説明を省略する。

本実施形態の電子装置１におけるプリント基板１１０は、図４７に示されるように、プリント基板１１０に孔部１１６が形成されておらず、第７実施形態と同様の構成とされている。そして、プリント基板１１０は、ネジ等の締結部材１１８によって冷却器１４０に固定されている。なお、図４７では、プリント基板１１０の構成を簡略化して示しているが、プリント基板１１０は、図１５のプリント基板１１０と同様に、一面配線パターン１１１やスルーホール電極１１３等が形成されている。

半導体パッケージ１０は、ドレイン用パッド９１ａおよびソース用パッド９２ａがプリント基板１１０の他面配線パターン１１２と、はんだ１２０を介してそれぞれ接続されている。また、半導体パッケージ１０は、図１３とは別断面において、ゲート用パッド９３ａがプリント基板１１０の他面配線パターン１１２とはんだ１２０を介して接続されている。そして、プリント基板１１０と半導体パッケージ１０との間には、アンダーフィル材１３０が配置されている。

押圧部材３００は、押圧部３０１がプリント基板１１０を全体的に冷却器１４０側へ押圧できる構成とされている。そして、押圧部材３００は、プリント基板１１０を冷却器１４０側へ押圧することにより、半導体パッケージ１０を冷却器１４０側に押圧する。

このようにプリント基板１１０を介して半導体パッケージ１０が押圧されるようにしても、上記第３０実施形態と同様の効果を得ることができる。また、プリント基板１１０を直接的に押圧することにより、プリント基板１１０が半導体パッケージ１０と反対側に反ることや、プリント基板１１０の厚みのばらつきを押圧部３０１で吸収し易くできる。

（第３３実施形態）
第３３実施形態について説明する。本実施形態は、上記第９実施形態に対し、電子装置１を構成したものである。その他に関しては、上記第９実施形態と同様であるため、ここでは説明を省略する。

本実施形態の電子装置１は、図４８に示されるように、冷却器１４０に凹部１４２が形成されている。そして、半導体パッケージ１０は、凹部１４２の開口端を閉塞するように、Ｏリング等のシール部材１４３を介して配置されている。凹部１４２は、図示しない冷却管等と接続されており、冷却管を通じて冷却媒体が流れるように構成されている。つまり、凹部１４２は、冷却媒体が流れる冷却通路１４２ａを構成するように形成されている。なお、冷却媒体は、例えば、水や一般的な不凍液等が用いられる。

また、本実施形態では、絶縁基板２１の他面２１ｂは、凹凸構造２１ｃが形成されている。なお、図４８では、省略しているが、上記第３１実施形態等と同様に、半導体パッケージ１０は、各パッド９１ａ、９２ａ、９３ａがプリント基板１１０と電気的に接続されている。

このような電子装置１では、凹部１４２に冷却媒体が流れることにより、さらに放熱性の向上を図ることができる。また、本実施形態の電子装置では、絶縁基板２１の他面２１ｂ側に凹凸構造２１ｃが構成されており、放熱部材２０と冷却媒体との接触面積を増加させることができる。したがって、さらに放熱性の向上を図ることができる。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

上記各実施形態において、各部材の接合は、化学結合ではなく、機械的な接合で密着性が向上されるようにしてもよい。例えば、上記第１実施形態において、放熱部材２０と封止部材６０とは、放熱部材２０にプラズマ照射等を行って粗化処理を行い、アンカー効果によって密着性が向上されるようにしてもよい。

また、上記第１実施形態等において、他面金属膜２３は、一面金属膜２２と対称に形成されていなくてもよいし、配置されていなくてもよい。また、接合部材５０は、積層方向において、半導体チップ３０内に配置されていてもよい。さらに、放熱部材２０は、積層方向において、封止部材６０内に配置されていてもよい。このような構成としても、封止部材６０をＬＣＰで構成することにより、上記第１実施形態と同様の効果を得ることができる。なお、上記他の実施形態においても、一面金属膜２２および他面金属膜２３を有する場合には、これらの構成に適宜変更してもよい。

さらに、上記第１実施形態において、例えば、側面構成部材７００の第２貫通孔７２に焼結体７３ａを配置するのではなく、第２貫通孔７２にＣＶＤ法等で金属膜（すなわち、下方接続ビア７３）を配置するようにしてもよい。このような構成は、第１構成部材９００についても同様である。また、これらの構成は、他の実施形態においても適宜適用可能である。

そして、上記各実施形態において、半導体チップ３０は、スーパージャンクションＭＯＳＦＥＴやＩＧＢＴが形成されて構成されていてもよい。また、半導体チップ３０は、シリコンやＳｉＣで構成される支持基板３１ではなく、酸化ガリウム、窒化ガリウム等で構成される支持基板３１を用いて構成されていてもよい。

また、上記第１実施形態において、半導体パッケージ１０を製造する際、図５Ｅおよび図５Ｆの工程では次のようにしてもよい。すなわち、図５Ｅの工程では、構成基板２１０上に側面構成部材７００を配置すると共に第１貫通孔７１に焼結体５０ａを介して半導体チップ３０を配置した後、低温でこれらを仮接合するようにしてもよい。その後、側面構成部材７００および半導体チップ３０上に、第１構成部材９００および第２構成部材１０００を順に積層し、図５Ｆの工程を行って一体化するようにしてもよい。同様に、上記第２実施形態では、側面封止部材７０を構成する板状部材構成部材７７０と半導体チップ３０等を仮接合した後、第１構成部材９００および第２構成部材１０００を積層して一体化するようにしてもよい。そして、これらの製造方法は、上記各実施形態において適宜適用可能である。

さらに、上記各実施形態において、図４９に示されるように、第１封止部材９０に形成される各パターン９１〜９３には、それぞれスリット９１ｂ〜９３ｂが形成されていてもよい。具体的には、各パターン９１〜９３には、上方接続ビア９５、９７と接続される部分と異なる部分が除去されたスリット９１ｂ〜９３ｂが形成されている。これによれば、スリット９１ｂ〜９３ｂにて応力を解放できるため、各パターン９１〜９３から上方接続ビア９５、９７に印加される応力を緩和できる。この場合、例えば、ソース用パターン９２と接続される上方接続ビア９７のように、積層方向において、上方接続ビア９７を略囲むようにスリット９２ｂを形成することにより、より上方接続ビア９７に印加される応力を緩和できる。なお、スリット９１ｂ〜９３ｂは、各パターン９１〜９３にそれぞれ形成されておらず、いずれか１つ、または２つのパターンに形成されるようにしてもよい。

また、上記第９実施形態において、下層接続ビア７６０は、図５０に示されるように、円筒状とされていてもよい。なお、このような下層接続ビア７６０は、下層接続ビア７６０を有する各実施形態に適用可能である。

さらに、上記第９実施形態において、各パッド９１ａ、９２ａ、９３ａは、図５１に示されるように、積層方向において、接続ビア６１と異なる位置に形成されていてもよい。言い換えると、各パッド９１ａ、９２ａ、９３ａは、積層方向において、接続ビア６１と重ならない位置に形成されていてもよい。これによれば、各パッド９１ａ、９２ａ、９３ａにはんだ１２０等を介してプリント基板１１０が実装された際、接続ビア６１に印加される応力を低減でき、接続ビア６１が破壊されることを抑制できる。この場合、ソース用パッド９２ａは、積層方向において、図５１に示されるように、接続ビア６１と半導体チップ３０との間に配置されるようにしてもよいし、図５２に示されるように、接続ビア６１を挟んで半導体チップ３０と反対側に配置されるようにしてもよい。

さらに、図５３に示されるように、接続ビア６１は、積層方向において、各パッド９１ａ、９２ａ、９３ａと異なる位置に、各パッド９１ａ、９２ａ、９３ａを中心として周方向に複数配置されるようにしてもよい。この場合、複数の接続ビア６１は、周方向に等間隔に配置されることが好ましい。これによれば、各パッド９１ａ、９２ａ、９３ａにはんだ１２０等を介してプリント基板１１０が実装された際、各接続ビア６１に分散して応力が印加され易く、大きな応力が半導体チップ３０に印加されることを抑制できる。なお、これらの図５１〜図５３のような構成も、上記各実施形態に適宜適用可能である。

また、上記各実施形態を適宜組み合わせることもできる。例えば、上記第２実施形態を適宜他の実施形態に組み合わせ、側面封止部材７０を複数の板状部材７４で構成するようにしてもよい。また、上記第３実施形態を適宜他の実施形態に組み合わせ、接合部材５０と接続ビア６１とを接合すると共に、一面金属膜２２および他面金属膜２３を備えないようにしてもよい。さらに、上記第４実施形態を適宜他の実施形態に組み合わせ、ドレイン用パターン９１とドレイン用領域２２ａとを接続する接続ビア６１を形成する等、接続ビア６１を複数備えるようにしてもよい。そして、上記第５実施形態を適宜他の実施形態に組み合わせ、テスト用パターン９８を備えるようにしてもよい。さらに、上記第６実施形態を適宜他の実施形態に組み合わせ、半導体チップ３０が絶縁基板４１を有する構成とすると共に、放熱部材２０が金属板２４で構成されるようにしてもよい。そして、上記第７実施形態を適宜他の実施形態に組み合わせ、複数の半導体チップ３０を一体的に封止部材６０で封止するようにしてもよい。そして、上記第８〜上記第３２実施形態においても、それぞれ適宜適用可能である。また、上記各実施形態を組み合わせたもの同士をさらに組み合わせてもよい。

２０ 放熱部材
３０ 半導体チップ
５０ 接合部材
６０ 封止部材

Claims (26)

1. 半導体素子が形成された半導体チップ（３０）が封止部材（６０）で封止された半導体パッケージであって、
   前記半導体チップと、
   前記半導体チップを搭載する放熱部材（２０）と、
   前記半導体チップを封止する前記封止部材と、を備え、
   前記封止部材は、液晶ポリマで構成されている半導体パッケージ。
2. 前記放熱部材と前記封止部材との界面を含む異なる部材の界面の少なくとも１つは、化学結合で接合されている請求項１に記載の半導体パッケージ。
3. 前記化学結合は、共有結合である請求項２に記載の半導体パッケージ。
4. 前記放熱部材と前記半導体チップとの積層方向において、前記放熱部材は、前記放熱部材内に前記封止部材が位置する大きさとされている請求項１ないし３のいずれか１つに記載の半導体パッケージ。
5. 前記封止部材は、前記半導体チップにおける前記放熱部材と反対側の部分を封止する一面封止部材（８０）と、前記半導体チップにおける前記一面封止部材で封止される部分と異なる部分を封止する側面封止部材（７０）と、を有し、
   前記半導体チップは、第１電極（３４）および第２電極（３５）を有し、前記第１電極と前記第２電極との間に電流を流す前記半導体素子が形成されており、
   前記一面封止部材には、前記第１電極と電気的に接続される第１パターン（９１）および前記第２電極と電気的に接続される第２パターン（９２）が形成されている請求項１ないし４のいずれか１つに記載の半導体パッケージ。
6. 前記第１パターンと前記第２パターンとの間には、前記封止部材を構成する液晶ポリマが配置されている請求項５に記載の半導体パッケージ。
7. 前記一面封止部材には、前記第１電極と前記第１パターンとを接続する上方接続ビア（９５）、および前記第２電極と前記第２パターンとを接続する上方接続ビア（９５）が形成されており、
   前記第１パターンおよび前記第２パターンの少なくとも一方には、前記上方接続ビアと接続される部分と異なる部分が除去されたスリット（９１ｂ、９２ｂ）が形成されている請求項６に記載の半導体パッケージ。
8. 前記半導体チップは、接合部材（５０）を介して前記放熱部材に搭載されている請求項６または７に記載の半導体パッケージ。
9. 前記放熱部材と前記半導体チップとの積層方向において、前記接合部材は、前記接合部材内に前記半導体チップが位置する大きさとされている請求項８に記載の半導体パッケージ。
10. 前記放熱部材は、絶縁基板（２１）と、前記絶縁基板の一面（２１ａ）側に形成された一面金属膜（２２）と、を有し、
    前記接合部材は、導電性を有する材料で構成され、
    前記半導体チップは、前記放熱部材と対向する側に形成された他面電極（３４、４０）を有し、前記他面電極が前記一面金属膜と対向する状態で前記接合部材を介して前記一面金属膜と電気的、機械的に接続されており、
    前記封止部材には、前記第１パターンまたは前記第２パターンと前記一面金属膜とを電気的に接続する接続ビア（６１）が形成されている請求項９に記載の半導体パッケージ。
11. 前記放熱部材は、前記絶縁基板の一面と反対の他面（２１ｂ）側に他面金属膜（２３）が形成されている請求項１０に記載の半導体パッケージ。
12. 前記一面金属膜および前記他面金属膜は、同じ形状とされ、前記絶縁基板を挟んで対称に形成されている請求項１１に記載の半導体パッケージ。
13. 前記一面金属膜は、第１領域（２２ａ）および第２領域（２２ｂ）を含む複数の領域に区画され、
    前記封止部材には、前記第１パターンと前記第１領域とを接続する前記接続ビアが形成されていると共に、前記第２パターンと前記第２領域とを接続する前記接続ビアが形成されており、
    前記半導体チップは、前記一面金属膜のうちの前記第２領域上に前記接合部材を介して配置されている請求項１０ないし１２のいずれか１つに記載の半導体パッケージ。
14. 前記側面封止部材は、射出成型品で構成されている請求項１０ないし１３のいずれか１つに記載の半導体パッケージ。
15. 前記放熱部材は、絶縁基板（２１）と、前記絶縁基板の一面（２１ａ）側に形成された一面金属膜（２２）と、を有し、
    前記側面封止部材は、液晶ポリマフィルム（７７）と、前記液晶ポリマフィルムに配置され、前記液晶ポリマフィルムを厚さ方向に貫通する接続ビア（７６）と、を有する板状部材（７４０）が複数積層された構成とされ、前記半導体チップと前記放熱部材との間に配置される下層板状部材（７４０）と、前記下層板状部材上に配置される中層板状部材（８４０）とを有し、
    前記中層板状部材は、前記液晶ポリマフィルムに、前記接続ビアとしての中層接続ビア（８６０）が形成されており、
    前記下層板状部材は、前記半導体チップと前記一面金属膜とを接続する前記接続ビアとしての下層接続ビア（７６０）と、前記中層板状部材に形成された前記中層接続ビアと前記一面金属膜とを接続する前記接続ビアとしての下層接続ビア（７６０）とが形成されている請求項５ないし８のいずれか１つに記載の半導体パッケージ。
16. 前記放熱部材は、絶縁基板（２１）を有し、
    前記接合部材は導電性を有する材料で構成され、
    前記半導体チップは、前記放熱部材と対向する側に形成された他面電極（４０）を有し、前記他面電極が前記接合部材と電気的、機械的に接続されており、
    前記封止部材には、前記第１パターンまたは前記第２パターンと前記接合部材とを電気的に接続する接続ビア（６１）が形成されている請求項８または９に記載の半導体パッケージ。
17. 前記一面封止部材には、前記第１パターンおよび前記第２パターンと区画されたテスト用パターン（９８）が形成され、
    前記封止部材には、前記テスト用パターンと、前記第２パターンと接続される部分とを接続する接続ビア（６１）が形成されている請求項１１ないし１６のいずれか１つに記載の半導体パッケージ。
18. 前記絶縁基板は、窒化ケイ素で構成されている請求項１０ないし１７のいずれか１つに記載の半導体パッケージ。
19. 前記接合部材は、焼結体で構成されている請求項８ないし１４のいずれか１つに記載の半導体パッケージ。
20. 前記半導体チップは、絶縁基板（４１）、第１基板（３１）、第２基板（３３）が順に積層されて構成され、
    前記第１基板は、前記絶縁基板、前記第１基板、前記第２基板の積層方向において、前記第２基板から突出していると共に、突出している部分に電極膜（４２）が形成されており、
    前記封止部材には、前記第１パターンまたは前記第２パターンと前記電極膜とを電気的に接続する接続ビア（６１）が形成されている請求項６ないし１０のいずれか１つに記載の半導体パッケージ。
21. 前記放熱部材は、金属板（２４）で構成されている請求項２０に記載の半導体パッケージ。
22. 前記封止部材には、前記半導体チップと共に、コンデンサ（１５０、１５１、１５２）が配置されており、
    前記コンデンサと前記半導体チップとは、前記封止部材に形成された配線層（２２、９１、９２、９５、１０３、７６０）を介して電気的に接続されている請求項１ないし２１のいずれか１つに記載の半導体パッケージ。
23. 前記封止部材は、前記放熱部材と反対側において、前記半導体チップと電気的に接続されるパッド（９１ａ〜９３ａ、９９ａ）が露出している請求項１ないし２２のいずれか１つに記載の半導体パッケージ。
24. 半導体素子が形成された半導体チップ（３０）が封止部材（６０）で封止された半導体パッケージを有する電子装置であって、
    請求項２３に記載の半導体パッケージと、
    前記半導体パッケージのうちの前記放熱部材と接続される冷却器（１４０）と、
    前記半導体パッケージのパッドと電気的に接続される被実装部材（１１０）と、を備える電子装置。
25. 半導体素子が形成された半導体チップ（３０）が封止部材（６０）で封止された半導体パッケージの製造方法であって、
    複数の放熱部材（２０）を構成する部分がダイシングライン（ＤＬ）にて区画されている構成基板（２１０）を用意することと、
    前記半導体チップを用意することと、
    前記構成基板における放熱部材を構成する部分上に、接合部材（５０）を介して前記半導体チップ（３０）を配置することと、
    前記構成基板上に、前記半導体チップを収容する封止構成部材（７００、９００、１０００）を配置することと、
    前記構成基板と前記半導体チップの積層方向に加圧しながら加熱することにより、前記封止部材構成を、前記半導体チップのうちの前記接合部材と接合される部分と異なる部分を封止しつつ、前記構成基板と接合される前記封止部材とすることと、
    前記ダイシングラインに沿って分割することと、を行い、
    前記封止構成部材として、液晶ポリマで構成されているものを用意する半導体パッケージの製造方法。
26. 前記構成基板を用意することでは、前記構成基板のうちの前記半導体チップが配置される側と反対側の部分であって、前記ダイシングラインとなる部分に、溝部（２１１）が形成されたものを用意する請求項２５に記載の半導体パッケージの製造方法。

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