JP2021009970A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2021009970A JP2021009970A JP2019124223A JP2019124223A JP2021009970A JP 2021009970 A JP2021009970 A JP 2021009970A JP 2019124223 A JP2019124223 A JP 2019124223A JP 2019124223 A JP2019124223 A JP 2019124223A JP 2021009970 A JP2021009970 A JP 2021009970A
- Authority
- JP
- Japan
- Prior art keywords
- wall surface
- partition
- semiconductor device
- region
- filler
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 184
- 238000005192 partition Methods 0.000 claims abstract description 249
- 239000000945 filler Substances 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Description
最初に本開示の実施態様を列記して説明する。本開示に係る半導体装置は、内部の空間に第1部分および第1部分と離れて配置される第2部分を有するケースと、回路パターンを有し、ケース内に配置される基板と、回路パターン上に配置される半導体チップと、基板および半導体チップを覆う充填剤と、基板の板厚方向に見て、第1部分から第2部分に至る流路を形成する仕切り部と、を備える。仕切り部は、第1部分から第2部分に至るように第1部分からケース内の空間に充填剤を供給した場合に、流路を形成しない場合よりも第1部分から供給した充填剤の流速が上がるように流路を形成する。
次に、本開示の半導体装置の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
本開示の実施の形態1における半導体装置の構成について説明する。図1は、実施の形態1における半導体装置を放熱板の板厚方向に見た場合の概略平面図である。図2は、図1に示す半導体装置の概略斜視図である。図3は、図1に示す半導体装置の概略断面図である。図3は、半導体チップを含み、X−Z平面に平行な面で切断した場合の断面図である。図3において、後述する仕切り部の図示を省略している。
次に、他の実施の形態である実施の形態2について説明する。図6は、実施の形態2における半導体装置の概略斜視図である。図7は、図6に示す半導体装置の製造に用いる治具を半導体装置に併せて図示した状態を示す概略斜視図である。実施の形態2における半導体装置において、実施の形態2の半導体装置は、仕切り部28a〜28dが接続されている壁部が異なる点において実施の形態1の場合とは異なっている。
次に、さらに他の実施の形態である実施の形態3について説明する。図8は、実施の形態3における半導体装置の概略斜視図である。図9は、図8に示す半導体装置において、半導体装置に含まれる蓋部を破線で示した概略斜視図である。実施の形態3の半導体装置は、半導体装置が蓋部を含む点において実施の形態1の場合とは異なっている。
次に、さらに他の実施の形態である実施の形態4について説明する。図10は、実施の形態4における半導体装置の概略平面図である。実施の形態4の半導体装置は、半導体装置に含まれる仕切り部の数および配置が実施の形態1の場合とは異なっている。
次に、さらに他の実施の形態である実施の形態5について説明する。図11は、実施の形態3における半導体装置の概略斜視図である。実施の形態5の半導体装置は、半導体装置に含まれる仕切り部の形状が実施の形態1の場合とは異なっている。
なお、上記の実施の形態においては、仕切り部は、ケースに含まれる枠体の内壁面に接続されていることとしたが、これに限らず、仕切り部は、例えば実施の形態3における蓋部に接続されていてもよい。
12 放熱板
12a,12b 主面
13 枠体
13a,13b,13c,13d 壁部
14a,14b 絶縁板
15a,15b,15c,15d,15e,15f,15g 回路板
16a,16b 回路パターン、
17a,17b 基板
18a,18b,18c,18d 端子
19a,19b,19c,19d 端子
20 ケース
21a,21b,21c,21d,21e,21f,22a,22b,22c,22d,22e,22f 半導体チップ
23a,23b,23c,23d,24a,24b,24c,24d,24e,24f,25a,25b,25c,25d,25e,25f,26a,26b,26c,26d,29a,29b ワイヤ
27a,27b,27c,27d 内壁面
28a,28b,28c,28d,28e,28f,28g,28h,28i,28j,28k,28l,28m,28n,28o,51e 仕切り部
30 空間
31a,31b,31e 治具
31c 蓋部
32a,32b,32c,32e 板状部
33a,33b,33c,33e,34a,34b,34c,34e 筒状部
35a,36a 面
37a,37b,37c,37e,38a,38b,38c,38e 貫通孔
40 充填剤
41a,41b 第1部分
42a,42b 第2部分
43a,43b 流路
44a,44b,45a,45b 第1領域
53a,53b,53c,53d,53e,53f,53g,53h,53i,53j 仕切り領域
Claims (9)
- 内部の空間に第1部分および前記第1部分と離れて配置される第2部分を有するケースと、
回路パターンを有し、前記ケース内に配置される基板と、
前記回路パターン上に配置される半導体チップと、
前記基板および前記半導体チップを覆う充填剤と、
前記基板の板厚方向に見て、前記第1部分から前記第2部分に至る流路を形成する仕切り部と、を備え、
前記仕切り部は、前記第1部分から前記第2部分に至るように前記第1部分から前記ケース内の空間に前記充填剤を供給した場合に、前記流路を形成しない場合よりも前記第1部分から供給した前記充填剤の流速が上がるように前記流路を形成する、半導体装置。 - 前記流路は、前記基板を全域にわたって覆うように形成されている、請求項1に記載の半導体装置。
- 前記流路は、前記第1部分から前記第2部分に至るまで、分岐することなく繋がっている、請求項1または請求項2に記載の半導体装置。
- 前記基板の板厚方向に見て、前記半導体チップは、前記流路上に配置される、請求項1から請求項3のいずれか1項に記載の半導体装置。
- 前記仕切り部は、平板状であって、前記基板に対して垂直に配置されている、請求項1から請求項4のいずれか1項に記載の半導体装置。
- 前記仕切り部は、前記ケースの内壁面に接続されている、請求項1から請求項5のいずれか1項に記載の半導体装置。
- 前記基板の板厚方向に見て、前記ケースの内壁面は、長方形の形状を有し、
前記ケースの内壁面は、
第1内壁面と、
前記第1内壁面に対向する第2内壁面と、
前記第1内壁面および前記第2内壁面と連なる第3内壁面と、を含み、
前記半導体装置は、複数の前記仕切り部を備え、
前記複数の仕切り部は、
平板状の第1の仕切り部と、
平板状の第2の仕切り部と、を含み、
前記第1の仕切り部は、前記第1内壁面に対して垂直になるよう前記第1内壁面に接続され、
前記第2の仕切り部は、前記第2内壁面に対して垂直になるよう前記第2内壁面に接続される、請求項6に記載の半導体装置。 - 前記流路は、前記基板の板厚方向に見て、前記第1の仕切り部と前記第2の仕切り部とによって挟まれる第1領域を有し、
前記半導体チップは、前記第1領域に配置される、請求項7に記載の半導体装置。 - 前記基板の板厚方向に見て、
前記ケースの内壁面は、長方形の形状を有し、
前記ケースの内壁面は、
第1内壁面と、
前記第1内壁面に対向する第2内壁面と、
前記第1内壁面および前記第2内壁面と連なる第3内壁面と、
前記第1内壁面および前記第2内壁面と連なり、前記第3内壁面と対向する第4内壁面と、を含み、
前記仕切り部は、板状であって、
前記仕切り部は、前記第1内壁面に接続され、前記第3内壁面と間隔をあけて前記第3内壁面に沿って配置され、前記第1内壁面に接続される端部から前記第2内壁面側に位置する端部までの長さが前記第1内壁面と第2内壁面との距離よりも短い領域である第1仕切り領域と、
前記第1仕切り領域の、前記第1内壁面と接続される端部と反対側の端部に接続され、前記第2内壁面と間隔をあけて前記第2内壁面に沿って配置され、前記第1仕切り領域と接続される端部から前記第4内壁面側に位置する端部までの長さが前記第1仕切り領域と第4内壁面との距離よりも短い領域である第2仕切り領域と、
前記第2仕切り領域の、前記第1仕切り領域と接続される端部と反対側の端部に接続され、前記第4内壁面と間隔をあけて前記第4内壁面に沿って配置され、前記第2仕切り領域と接続される端部から前記第1内壁面側に位置する端部までの長さが前記第1仕切り領域の長さよりも短い領域である第3仕切り領域と、
前記第3仕切り領域の、前記第2仕切り領域と接続される端部と反対側の端部に接続され、前記第1内壁面と間隔をあけて前記第1内壁面に沿って配置され、前記第3仕切り領域と接続される端部から前記第1仕切り領域側に位置する端部までの長さが前記第2仕切り領域の長さよりも短い領域である第4仕切り領域と、を含み、
前記第1部分および前記第2部分のうちの一方は、前記第1仕切り領域と前記第3内壁面との間に配置され、
前記第1部分および前記第2部分のうちの他方は、前記第2仕切り領域と前記第4仕切り領域との間に配置される、請求項1から請求項4のいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019124223A JP7247791B2 (ja) | 2019-07-03 | 2019-07-03 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019124223A JP7247791B2 (ja) | 2019-07-03 | 2019-07-03 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021009970A true JP2021009970A (ja) | 2021-01-28 |
JP7247791B2 JP7247791B2 (ja) | 2023-03-29 |
Family
ID=74199517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019124223A Active JP7247791B2 (ja) | 2019-07-03 | 2019-07-03 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7247791B2 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002057250A (ja) * | 2000-08-10 | 2002-02-22 | Denso Corp | 半導体装置 |
JP2010056355A (ja) * | 2008-08-29 | 2010-03-11 | Hitachi Ltd | トランスファーモールド型電子制御装置 |
JP2011211107A (ja) * | 2010-03-30 | 2011-10-20 | Toshiba Corp | 実装基板の樹脂封止方法 |
JP2012204366A (ja) * | 2011-03-23 | 2012-10-22 | Mitsubishi Electric Corp | 半導体装置 |
WO2018078705A1 (ja) * | 2016-10-24 | 2018-05-03 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
-
2019
- 2019-07-03 JP JP2019124223A patent/JP7247791B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002057250A (ja) * | 2000-08-10 | 2002-02-22 | Denso Corp | 半導体装置 |
JP2010056355A (ja) * | 2008-08-29 | 2010-03-11 | Hitachi Ltd | トランスファーモールド型電子制御装置 |
JP2011211107A (ja) * | 2010-03-30 | 2011-10-20 | Toshiba Corp | 実装基板の樹脂封止方法 |
JP2012204366A (ja) * | 2011-03-23 | 2012-10-22 | Mitsubishi Electric Corp | 半導体装置 |
WO2018078705A1 (ja) * | 2016-10-24 | 2018-05-03 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP7247791B2 (ja) | 2023-03-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4600576B2 (ja) | 半導体装置およびその製造方法 | |
US8981539B2 (en) | Packaged power semiconductor with interconnection of dies and metal clips on lead frame | |
JP5310660B2 (ja) | 半導体装置 | |
US20150236005A1 (en) | Method of Hybrid Packaging a Lead Frame Based Multi-Chip Semiconductor Device with Multiple Interconnecting Structures | |
KR101249745B1 (ko) | 반도체 패키지용 클립, 이를 이용한 반도체 패키지 및 그 제조방법 | |
JP7067255B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2020038914A (ja) | 半導体装置 | |
CN108155172B (zh) | 集成电路封装 | |
CN107564875B (zh) | 半导体装置 | |
KR101644913B1 (ko) | 초음파 용접을 이용한 반도체 패키지 및 제조 방법 | |
JP2021009970A (ja) | 半導体装置 | |
JP7135293B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP7512659B2 (ja) | 半導体モジュール及び半導体モジュールの製造方法 | |
CN115117048A (zh) | 半导体装置 | |
KR101561920B1 (ko) | 반도체 패키지 | |
JP2009164511A (ja) | 半導体装置およびその製造方法 | |
JP2021040113A (ja) | 半導体装置 | |
WO2022038968A1 (ja) | 半導体装置および半導体装置の製造方法 | |
WO2022158258A1 (ja) | 半導体装置 | |
JP7178978B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JPWO2019146260A1 (ja) | 半導体装置 | |
US20240162122A1 (en) | Semiconductor device | |
WO2023017707A1 (ja) | 半導体装置 | |
WO2022158256A1 (ja) | 半導体装置 | |
WO2024053420A1 (ja) | 半導体パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220421 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230214 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230216 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230227 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7247791 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |