JP2020535753A - ジョセフソンａｎｄ／ｏｒゲート - Google Patents

Abstract

ジョセフソンＡＮＤ／ＯＲゲート回路は、ジョセフソン接合（ＪＪ）およびインダクタ部品を効率的に使用して、２入力、２出力のＡＮＤ／ＯＲ論理関数を提供する。回路は４つの論理入力ストレージループを含み、各ループは、トリガーしてＯＲ信号およびＡＮＤ信号をそれぞれ提供するように構成されている２つの論理決定ＪＪの１つを含む。論理決定ＪＪの両方を含み、かつシステム起動時に方向Φ０の電流を保存するように初期化されるバイアスストレージループによって、トポロジー的に対称なＡＮＤ／ＯＲゲート回路に機能的な非対称性が提供される。

Description

本発明は、概して、量子および古典的デジタル超伝導回路に関し、具体的には、ジョセフソンＡＮＤ／ＯＲゲートに関する。

デジタル論理回路の分野では、よく知られ、高度に開発された相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｉｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術が広く使用されている。ＣＭＯＳは、技術として成熟に近づき始めているので、速度、消費電力計算密度、相互接続帯域幅などの点でより高性能化をもたらし得る代替技術が注目されている。ＣＭＯＳ技術に対する代替方法は、毎秒２０ギガビット（Ｇｂ／ｓ）以上の典型的なデータレート、および約４ケルビンの動作温度で、約４ナノワット（ｎＷ）の典型的な信号電力を有する、超伝導ジョセフソン接合（ＪＪ）を利用する超伝導体ベースの単一磁束量子回路構成を含む。

ＡＮＤ／ＯＲゲートは、少なくとも２つの論理入力と、少なくとも２つの論理出力とを有する論理ゲートであり、論理出力の一方はＡＮＤ論理関数を表し、出力の他方はＯＲ論理関数を表す。ＡＮＤ／ＯＲゲートのＡＮＤ出力は、全ての論理入力がアサートされている場合にのみ、アサートされた出力信号を返す。ＯＲ出力は、論理入力のいずれかがアサートされる場合に、アサートされた出力信号を返す。

一例は、超伝導ＡＮＤ／ＯＲゲート回路を提供する。第１の論理入力は、第１の入力単一磁束量子（ＳＦＱ）パルスを第１および第２の量子化ストレージループに提供するように構成される。第２の論理入力は、第２の入力ＳＦＱパルスを第３および第４の量子化ストレージループに提供するように構成される。ＤＣバイアス入力は、初期化ＳＦＱパルスを第５の量子化ストレージループに提供するように構成される。第１、第４、および第５の量子化ストレージループに共通の第１の論理決定ジョセフソン接合（ＪＪ）は、アサートされている第１および第２の論理入力の両方に基づいて第１の論理出力をアサートし、デアサートされている第１または第２の論理入力のいずれかまたは両方に基づいて第１の論理出力をデアサートするように構成される。第２、第３、および第５の量子化ストレージループに共通の第２の論理決定ＪＪは、アサートされている第１または第２の論理入力のいずれかまたは両方に基づいて第２の論理出力をアサートし、デアサートされている第１および第２の論理入力の両方に基づいて第２の論理出力をデアサートするように構成される。

別の例は、ＳＦＱパルス入力に基づいて論理ＡＮＤ値および論理ＯＲ値を決定する方法を提供する。初期化電流は、レシプロカル量子論理（ＲＱＬ）ＡＮＤ／ＯＲゲート内の第１および第２の論理決定ＪＪを含むバイアスストレージループにおいて確立される。正のＳＦＱパルスが提供されて、ＲＱＬ ＡＮＤ／ＯＲゲートの一方または両方の論理入力がアサートされて、ＲＱＬ ＡＮＤ／ＯＲゲート内の量子化論理入力ストレージループに電流が配置され、一方または両方の論理決定ＪＪがトリガーされる。論理ＯＲアサート信号は、アサートされている論理入力の一方または両方に基づいて、ＲＱＬ ＡＮＤ／ＯＲゲートのＯＲ出力から伝搬する。論理ＡＮＤアサート信号は、アサートされている両方の論理入力に基づいて、ＲＱＬ ＡＮＤ／ＯＲゲートのＡＮＤ出力から伝搬することもできる。

別の例は、第１の入力パルスを提供するように構成された第１の入力と、第２の入力パルスを提供するように構成された第２の入力とを含む超伝導ゲート回路を提供する。回路は、第１の入力ＪＪと第１の論理決定ＪＪとを相互接続する第１の量子化ストレージインダクタを含む第１のストレージループと、第１の入力ＪＪと第２の論理決定ＪＪとを相互接続する第２の量子化ストレージインダクタを含む第２のストレージループと、第２の入力ＪＪと第２の論理決定ＪＪとを相互接続する第３の量子化ストレージインダクタを含む第３のストレージループと、第２の入力ＪＪと第１の論理決定ＪＪとを相互接続する第４の量子化ストレージインダクタを含む第４のストレージループ、および第１および第２の論理決定ＪＪを含むバイアスストレージループとを含む。回路の論理ＡＮＤ出力は、第１および第２の論理入力の両方に供給される正の入力パルスに基づいてアサートされるように構成される。回路の論理ＯＲ出力は、第１および第２の論理入力の少なくとも１つに供給される正の入力パルスに基づいてアサートされるように構成される。

例示的なジョセフソンＡＮＤ／ＯＲゲートのブロック図である。 例示的なジョセフソンＡＮＤ／ＯＲゲートの回路図である。 例示的なジョセフソンＡＮＤ／ＯＲゲートの回路図である。 ＳＦＱパルス入力に基づいて論理ＡＮＤ値および論理ＯＲ値を決定する例示的な方法のフローチャートである。

本開示は、概して、超伝導システムにおける使用のための論理ゲート回路に関する。２入力２出力超伝導ゲートは、一対の入力に応答して２つの異なる論理関数などの２つの論理関数を提供するように構成することができる。例として、２つの論理関数は、個々の対の入力に対する論理ＡＮＤ演算と論理ＯＲ演算に対応することができる。例として、入力は各々、レシプロカル量子論理（ＲＱＬ：ｒｅｃｉｐｒｏｃａｌ ｑｕａｎｔｕｍ ｌｏｇｉｃ）超伝導回路にあるようなジョセフソン伝送線（ＪＴＬ：Ｊｏｓｅｐｈｓｏｎ ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅ）を介して提供することができる。

図１は、２つの論理入力ＡおよびＢと、論理ＡＮＤ判定および論理ＯＲ判定にそれぞれ対応する２つの論理出力ＡＯおよびＯＯとを有する例示的なジョセフソンＡＮＤ／ＯＲゲート１００を示す。ゲート１００は、出力ＡＯおよびＯＯを提供するように構成された出力段１０２と、アサートまたはデアサートされた論理状態にそれぞれ対応する正または負の単一磁束量子（ＳＦＱ）パルスで構成することができる入力ＡおよびＢを受信するように構成された入力段１０４とを含む。各論理入力には、４つの論理入力ストレージループ１０６−１〜１０６−４のうちの２つの論理入力ストレージループが関連付けられている。論理入力Ａには、第１のストレージループ１０６−１および第２のストレージループ１０６−２が関連付けられ（例えば、提供され）、一方、論理入力Ｂには、第３のストレージループ１０６−３および第４のストレージループ１０６−４が関連付けられている（例えば、提供されている）。バイアスストレージループ１０６−５は、システム起動時にバイアスストレージループ１０６−５を初期化するＤＣバイアス入力を受信する。

ストレージループ１０６−１、１０６−２、１０６−３、１０６−４、１０６−５は、量子化ストレージループとすることができ、これは、量子化ストレージループ内のストレージ素子が、保存された電流のみでは、ＡＣバイアスを用いても、ＪＪ １０８−１およびＪＪ １０８−２などの、両端にあるジョセフソン接合をトリガーするには不十分となるようにすることができる大きにサイズが設定されていることを意味する。ストレージループの量子化の性質により、ある条件が満たされるまで、任意の時間の間、全Φ_０の電流を安定して保存することが可能である。

第１の論理決定ジョセフソン接合（ＪＪ）１０８−１は、第１および第４の論理入力ストレージループ１０６−１、１０６−４、ならびにバイアスストレージループ１０６−５に共通である（即ち、共有される）。第１の論理決定ＪＪ１０８−１は、両方ともアサートされている論理入力ＡおよびＢに基づいてトリガーされる。出力ＡＯのアサートまたはデアサートは、第１の論理決定ＪＪ１０８−１のトリガーに基づいている。例えば、出力ＡＯは、ＡおよびＢの両方がアサートされたときに、アサートされた出力論理状態に対応する正のＳＦＱパルスを伝搬し、ＡまたはＢのいずれかまたは両方がデアサートされたときに、デアサートされた出力論理状態に対応する負のＳＦＱパルスを伝搬することができる。

第２の論理決定ＪＪ１０８−２は、第２および第３の論理入力ストレージループ１０６−２、１０６−３、ならびにバイアスストレージループ１０６−５に共通である（即ち、共有される）。第２の論理決定ＪＪ１０８−２は、アサートされている論理入力ＡまたはＢのいずれかまたは両方に基づいてトリガーされる。出力ＯＯのアサートまたはデアサートは、第２の論理決定ＪＪ１０８−２のトリガーに基づいている。例えば、出力ＯＯは、ＡまたはＢのいずれかまたは両方がアサートされたときに、アサートされた出力論理状態に対応する正のＳＦＱパルスを伝搬し、ＡおよびＢの両方がデアサートされたときに、デアサートされた出力論理状態に対応する負のＳＦＱパルスを伝搬することができる。

バイアスストレージループ１０６−５は、第１の論理決定ＪＪ１０８−１および第２の論理決定ＪＪ１０８−２の両方を含む。出力段１０２は、論理決定ＪＪ１０８−１、１０８−２の出力を増幅するための２つの出力ジョセフソン伝送線（ＪＴＬ）１１０、１１４を含む。ＡＮＤ出力ＪＴＬ １１０はＡＮＤ出力ＡＯに対応し、ＯＲ出力ＪＴＬ １１４はＯＲ出力ＯＯに対応する。論理決定ＪＪ１０８−１、１０８−２のトリガーは、入力ＡおよびＢのみならず、出力段１０２、例えば、出力ＪＴＬ１１０、１１４にそれぞれ提供されるバイアス信号１１２、１１６にも基づくことができる。バイアス信号１１２、１１６は、ＡＣバイアスとＤＣバイアスの両方を提供することができる。従って、例えば、バイアス信号１１２、１１６は、入力ＡおよびＢの評価により、バイアス信号１１２、１１６のＡＣ成分に応じた特定の時点で出力ＡＯ、ＯＯが生成されるようにする、ＡＮＤ／ＯＲゲート１００へのクロックとして作用することができる。

図２Ａは、２つの論理入力ａｉおよびｂｉ、論理ＡＮＤ出力ａｏ、および論理ＯＲ出力ｏｏを有する例示的なジョセフソンＡＮＤ／ＯＲゲート２００を示す。回路２００は、論理状態をＪＪ超伝導相として符号化する。例えば、ゼロ位相はデアサート状態（「論理０」または「論理ロー」）を表し、２π位相はアサート状態（「論理１」または「論理ハイ」）を表すことができる。入力ａｉおよびｂｉは、比較的小さい入力インダクタＦＬ６ａ＿０およびＦＬ６ｂ＿０にそれぞれ結合される。回路２００は、５つのストレージインダクタおよび４つのＪＪを含む５つのストレージループを含む。これらのストレージループは、図１のループ１０６−１〜１０６−５に対応することができる。ストレージループのうちの４つ、即ち、入力ストレージループは、各々１つの入力ＪＪ、１つのストレージインダクタ、および１つの論理決定ＪＪを含む。従って、４つのＪＪの各々は、２つの異なる入力ストレージループの一部である。本明細書で論理決定ＪＪと呼ばれるこれらのＪＪのうちの２つも、第５のストレージループの一部である。回路は、個々のバイアス線ｂｉａｓ＿１およびｂｉａｓ＿０上のＡＣバイアス信号（例えば、正弦波信号）を受信する２つの出力ジョセフソン伝送線（ＪＴＬ）をも含み、１つのＪＴＬは、論理出力の各々に関連付けられている。

ストレージインダクタＬｓｔｏｒａａ、Ｌｓｔｏｒｂａ、Ｌｓｔｏｒａｏ、Ｌｓｔｏｒｂｏ、およびＬｓｔｏｒｂｉａｓは、量子化ストレージインダクタとすることができ、これは、ストレージインダクタは、保存された電流のみでは、ＡＣバイアスを用いても、対応するループに対してペアで関係している両端にあるジョセフソン接合、例えば、ｂ２ａ＿０、ｂ２ｂ＿０、ｂ０＿１、ｂ０＿０をトリガーするには不十分となるようにすることができる大きさにサイズが設定されていることを意味する。ストレージループの量子化の性質により、ある条件が満たされるまで、任意の時間の間、全Φ_０の電流を安定して保存することが可能である。

第１のストレージループは、第１の入力ＪＪ ｂ２ａ＿０、第１のストレージインダクタＬｓｔｏｒａａ、および第１の論理決定ＪＪ ｂ０＿１を含む。第２のストレージループは、第１の入力ＪＪ ｂ２ａ＿０、第２のストレージインダクタＬｓｔｏｒａｏ、および第２の論理決定ＪＪ ｂ０＿０を含む。第３のストレージループは、第２の入力ＪＪ ｂ２ｂ＿０、第３のストレージインダクタＬｓｔｏｒｂｏ、および第２の論理決定ＪＪ ｂ０＿０を含む。第４のストレージループは、第２の入力ＪＪ ｂ２ｂ＿０、第４のストレージインダクタＬｓｔｏｒｂａ、および第１の論理決定ＪＪ ｂ０＿１を含む。論理ＡＮＤ出力に関連付けられた第１の出力ＪＴＬは、第１の論理決定ＪＪ ｂ０＿１、インダクタＦＬ４＿１、Ｌ２＿１、およびＦＬ５＿１、および第１の出力ＪＪ ｂ１＿１から構成される。論理ＯＲ出力に関連付けられた第２の出力ＪＴＬは、第２の論理決定ＪＪ ｂ０＿０、インダクタＦＬ４＿０、Ｌ２＿０、およびＦＬ５＿０、および第２の出力ＪＪ ｂ１＿０から構成される。

インダクタ、バイアスインダクタＬｓｔｏｒｂｉａｓは、システム起動時に特定の状態に初期化される第５のストレージループ、バイアスストレージループを確立するために２つの論理決定ＪＪ ｂ０＿０およびＪＪ ｂ０＿１の間に接続されている。バイアスインダクタＬｓｔｏｒｂｉａｓは、論理決定ＪＪ ｂ０＿１、ＪＪ ｂ０＿０の上側接続部と低電圧ノード（例えば、接地ノード）との間に異なるトポロジ（図示せず）で配置され得るインダクタよりもわずかに小さくすることができ、全体的により効率的なゲートが得られる。回路２００の動作の開始時に、バイアスインダクタＬｓｔｏｒｂｉａｓは、１つのΦ_０の電流２０２の印加により初期化することができる。そのような印加は、図２Ｂに示すようにＤＣ電流２０４と結合する変圧器を介して直接達成されるか、または図２Ｃに示すように変圧器および量子化ＪＪ２０６を介して間接的に達成されるか、または他の適切なメカニズムによって達成される。図２Ｃに示す回路２００の変形例では、バイアスインダクタＬｓｔｏｒｂｉａｓは、前述の初期化電流を提供するようにＤＣバイアスに結合された変圧器と並列に接続された量子化ＪＪ ｂｑｕａｎｔと直列に接続され、かつＪＪ ｂｑｕａｎｔによって分離された２つのインダクタ、バイアスインダクタＬｓｔｏｒｂｉａｓ１およびＬｓｔｏｒｂｉａｓ２に分割される。この電流２０２は、図２Ａでは、ゲートｂ０＿１のＡＮＤ側からゲートｂ０＿０のＯＲ側に向かって流れるように示されている。

部品のサイズに関して、一例として、入力インダクタＦＬ６ａ＿０およびＦＬ６ｂ＿０は、約８．５ピコヘンリー（ｐＨ）のインダクタンスを提供するようにサイズを設定することができ、ストレージインダクタＬｓｔｏｒａａ、Ｌｓｔｏｒｂａ、Ｌｓｔｏｒａｏ、Ｌｓｔｏｒｂｏ、およびＬｓｔｏｒｂｉａｓは、すべて、例えば、約３５ｐＨのインダクタンスを提供するようにサイズを設定することができる。出力ＪＴＬインダクタＦＬ４＿１およびＦＬ５＿１は、例えば、それらのインダクタンスの合計が約１４ｐＨになるようにサイズを設定することができる。同様に、出力ＪＴＬインダクタＦＬ４＿０およびＦＬ５＿０は、それらのインダクタンスの合計が約１４ｐＨになるようにサイズを設定することができる。出力ＪＴＬにおけるバイアス入力インダクタＬ２＿１およびＬ２＿０は、適切なバイアス電流を提供するようにサイズを設定することができる。任意の例示的な部品のサイズは、比例してスケーリングすることができる。バイアス信号ｂｉａｓ＿１およびｂｉａｓ＿０のＡＣ成分は、同じ位相またはほぼ同じ位相にすることができる。「約」とは、本明細書に記載の回路が機能するのに許容される許容範囲内、例えば±１０％を意味する。

図３Ａ〜３Ｊは、所望のＡＮＤ／ＯＲ機能と一致する論理出力を生成する回路２００内の例示的な電流のシーケンスを示している。図３Ａは、正の単一磁束量子（ＳＦＱ）入力が第２の論理入力ｂｉに印加されて、第２の入力インダクタＦＬ６ｂ＿０および第２の入力ＪＪ ｂ２ｂ＿０を介して電流３０２を生成することを示す。それに応答して、図３Ｂに示されるように、第２の入力ＪＪ ｂ２ｂ＿０の超伝導位相が、図３ＢのＪＪ ｂ２ｂ＿０上のドットによって示されるように、ゼロから２πに上昇する（ｒａｉｓｅｄ）。これにより、第２の入力ＪＪ ｂ２ｂ＿０がトリガーされ、これにはいくつかの効果がある。トリガーは、等しく反対の電流を生成することにより、元の入力電流３０２（図３Ｂには示されていない）を消滅させる。また、トリガーにより、１つのＳＦＱの電流３０４が、第２の入力ＪＪ ｂ２ｂ＿０、第３のストレージインダクタＬｓｔｏｒｂｏ、および第２の論理決定ＪＪ ｂ０＿０によって形成されるループに入り、１つのＳＦＱの電流３０６が、第２の入力ＪＪ ｂ２ｂ＿０、第４のストレージインダクタＬｓｔｏｒｂａ、および第１の論理決定ＪＪ ｂ０＿１によって形成されるループに入る。これにより、正のバイアスが論理決定ＪＪ ｂ０＿０およびＪＪ ｂ０＿１の両方に印加される。しかしながら、バイアスインダクタＬｓｔｏｒｂｉａｓにおける電流２０２により、第２の論理決定ＪＪ ｂ０＿０は２つまたは約２つのΦ_０の正の電流を受信し、第１の論理決定ＪＪ ｂ０＿１は、２つの電流２０２および３０６が反対で、かつ等しいかほぼ等しいため、ゼロまたはほぼゼロのΦ_０の正の電流を受信する。

バイアス線ｂｉａｓ＿０およびｂｉａｓ＿１によって提供されるＡＣバイアスが十分に正である場合、これらの電流２０２および３０４は、図３Ｃに示されるように、第２の論理決定ＪＪ ｂ０＿０をトリガーさせる。これは、ＳＦＱパルス３０８を第２の出力ＪＪ ｂ１＿０に向けて駆動し、次いで、図３Ｄに示されるように、論理ＯＲ出力ｏｏからパルス３１０をトリガーし伝搬する。加えて、バイアスインダクタＬｓｔｏｒｂｉａｓに保存されたΦ_０の電流２０２（図３Ｃまたは図３Ｄには図示せず）は除去され、Φ_０の電流３１２が、第１の入力ＪＪ ｂ２ａ＿０に向かって流れて、第２の論理決定ＪＪ ｂ０＿０、第２のストレージインダクタＬｓｔｏｒａｏ、および第１の入力ＪＪ ｂ２ａ＿０によって形成されるループ内に配置される。

上記のシーケンスは、第２の論理入力ｂｉのみにアサートＳＦＱパルス３０２を提供した結果、出力ｏｏ上のみにアサートＳＦＱパルス３１０が現れることを示している。しかしながら、第１の論理入力ａｉのみのアサートＳＦＱパルスは、回路２００のその上半分および下半分に関して見かけ上トポロジー的対称性があるにもかかわらず、出力ａｏのみのアサートＳＦＱパルスを生成しない。方向初期化バイアス電流２０２は、ＯＲ出力ｏｏおよびＡＮＤ出力ａｏそれぞれの正しい論理関数を実現する機能的非対称性を生じさせる。論理決定ＪＪ ｂ０＿１およびＪＪ ｂ０＿０はそれぞれ、それら（ストレージインダクタＬｓｔｏｒａａ、Ｌｓｔｒｏｂａ、およびＬｓｔｏｒｂｉａｓに接続されているｂ０＿１、およびストレージインダクタＬｓｔｏｒｂｏ、Ｌｓｔｏｒａｏ、およびＬｓｔｏｒｂｉａｓに接続されているｂ０＿０）の各々に接続された３つのストレージループにおける電流に関する２：３の多数決ゲートとして効果的に動作する。バイアス電流２０２の初期化後、ＯＲ出力に対応する第２の論理決定ＪＪ ｂ０＿０は、バイアス電流２０２を３つのストレージループ入力の１つ上の正の電流と見なし、ＡＮＤ出力に対応する第１の論理決定ＪＪ ｂ０＿１は、バイアス電流２０２を３つのストレージループ入力の１つ上の負の電流と見なす。この機能的非対称性の結果として、第１の論理入力ａｉ上のみのアサートＳＦＱパルスは、出力ａｏではなく出力ｏｏ上にアサートＳＦＱパルスをも生成する。

前述のシーケンスで確立された回路状態に続いて、図３Ｅは、電流３１４を確立するために、第１の論理入力ａｉを介した第２の正のＳＦＱ入力パルスの印加を示している。これにより、第１の入力ＪＪ ｂ２ａ＿０がトリガーされて、第２のストレージインダクタＬｓｔｏｒａｏを含む第２のストレージループからのΦ_０の電流３１２が除去され、図３Ｆに示すように、第１の入力ＪＪ ｂ２ａ＿０から第１の論理決定ＪＪ ｂ０＿１に流れるＳＦＱ３１６が、第１の入力ＪＪ ｂ２ａ＿０、第１のストレージインダクタＬｓｔｏｒａａ、および第１の論理決定ＪＪ ｂ０＿１を含む第１のストレージループ内に配置される。ここで、バイアス線ｂｉａｓ＿０およびｂｉａｓ＿１によって提供されるＡＣバイアスが十分に正であるとき、第１の論理決定ＪＪ ｂ０＿１が２つのΦ_０の正の電流を受信してトリガーし、図３Ｇに示すように、ＳＦＱ３１８を第１の出力ＪＪ ｂ１＿１に向けて駆動し、その後、第１の出力ＪＪ ｂ１＿１がトリガーして、その出力からパルス（図示せず）を伝搬することによって論理ＡＮＤ出力ａｏをアサートする。さらに、電流３０６（図３Ｂで最初に生成された）を等しい反対の電流で消滅させ、第１の論理決定ＪＪ ｂ０＿１から第２の論理決定ＪＪ ｂ０＿０に流れる１つのΦ_０の電流３２０をバイアスインダクタＬｓｔｏｒｂｉａｓに入れ、このループをその初期状態（即ち、図２Ａおよび３Ａに示されている電流２０２のように）に回復させる。

論理ＡＮＤ出力ａｏは、入力の１つが負のＳＦＱパルスの印加によってデアサートされると、デアサートされる。いずれかの論理入力に印加されると、このパルスは初期入力印加と同様に見えるが、電流の方向が逆であり、個々の入力ＪＪを負にトリガー（「トリガー解除」）し、電流を内部ストレージループに反対方向に入れる。前述のシーケンスで確立された回路状態に続いて、図３Ｈは、第１の論理入力ａｉに負のＳＦＱパルスを印加した後、第１の入力ＪＪ ｂ２ａ＿０がトリガー解除されて、２π超伝導相からゼロ超伝導相に移行した後の回路の状態を示す。負の電流３２２は、入力ＪＪ ｂ２ａ＿０、第１のストレージインダクタＬｓｔｏｒａａ、および第１の論理決定ＪＪ ｂ０＿１の間の第１のストレージループ内で確立される。別の負の電流３２４が、入力ＪＪ ｂ２ａ＿０、第２のストレージインダクタＬｓｔｏｒａｏ、および第２の論理決定ＪＪ ｂ０＿０の間の第２のストレージループ内で同様に確立される。

次に、ＡＣサイクルの負の部分の間（即ち、バイアス線ｂｉａｓ＿０およびｂｉａｓ＿１によって提供されるＡＣバイアスが十分に負の場合）、ＡＣバイアスと保存された電流が加算されて、第１の論理決定ＪＪ ｂ０＿１がトリガー解除され、論理ＡＮＤ出力ａｏがデアサートされる。これにより、回路は図３Ｉに示す状態となり、これは、出力パルス３１０が回路２００を出た後の図３Ｄに示す状態と同じ状態であり、図３Ｉにおけるストレージループ電流３２４および３２６は、図３Ｄにおけるストレージループ電流３１２および３０６にそれぞれ対応している。第２の負のＳＦＱパルス（図示せず）を印加して第２の論理入力ｂｉをデアサートすると、第２の入力ＪＪ ｂ２ｂ＿０がトリガー解除され、第２の入力ＪＪ ｂ２ｂ＿０、第３のストレージインダクタＬｓｔｏｒｂｏ、および第２の論理決定ＪＪ ｂ０＿０間の第３のストレージループ内の負の電流３２８を有する図３Ｊに示す状態となる。ＡＣクロックサイクルの負の部分の間（即ち、バイアス線ｂｉａｓ＿０およびｂｉａｓ＿１によって提供されるＡＣバイアスが十分に負の場合）、バイアスと２つの保存された電流によって第２の論理決定ＪＪ ｂ０＿０がトリガー解除される。このトリガー解除により、負のＳＦＱパルスが第２の出力ＪＪ ｂ１＿０に向かって駆動され、第２の出力ＪＪ ｂ１＿０自体がトリガー解除されて、論理ＯＲ出力ｏｏから負の出力パルスが伝搬して、その出力がデアサートされる。さらに、これにより、図２Ａおよび３Ａにおける初期電流２０２に対応する１つのΦ_０の電流が、第１の論理決定ＪＪ ｂ０＿１から第２の論理決定ＪＪ ｂ０＿０に流れるバイアスインダクタＬｓｔｏｒｂｉａｓを含むループに入れられ、回路が元の状態に回復する。

上記の回路は、低電圧レール（例えば、接地）に接続された２つの別個のストレージインダクタではなく、単一のストレージインダクタＬｓｔｏｒｂｉａｓ、または２つのそのような直列のストレージインダクタＬｓｔｏｒｂｉａｓ１、Ｌｓｔｏｒｂｉａｓ２を提供して、同じ機能をより効率的に実行することができる。説明されたＡＮＤ／ＯＲ論理ゲートの効率の改善により、より高密度の回路をもたらすことができる。上記の回路はさらに、ストレージインダクタ間の変圧器結合の必要性を回避し、回路が、より小さいプロセスノードへの拡張が可能な簡略化されたレイアウトを有することを可能にする。説明された回路設計はまた、全Φ_０の磁束バイアス電流を使用することができ、これは、全Φ_０の電流がジョセフソン接合の自然出力である場合に、磁束バイアスを量子化するためにジョセフソン接合が使用される一部のΦ_０よりも導入が容易である。上記の例はまた、少なくとも１つのΦ_０の電流をストレージループ内の任意のストレージインダクタに保存することができ、場合によっては、２Φ_０を保存することができる。

図４は、ＳＦＱパルス入力に基づいて論理ＡＮＤ値および論理ＯＲ値を決定する例示的な方法４００を示している。初期化電流は、ＲＱＬ ＡＮＤ／ＯＲゲートにおける第１および第２の論理決定ＪＪを含むバイアスストレージループにおいて確立される（４０２）。４０４において正のＳＦＱパルスが提供されて、ＲＱＬ ＡＮＤ／ＯＲゲートの一方または両方の論理入力をアサートして、電流を論理入力ストレージループ内に配置する（４０６）。ＲＱＬ ＡＮＤ／ＯＲゲートは、例えば、図１および２Ａに示されるゲート１００または２００と同様のもの、例えば、図２Ｂまたは２Ｃに示される回路とすることができるか、またはそのような例の拡張とすることができる。従って、例えば、この方法で使用されるＲＱＬ ＡＮＤ／ＯＲゲートは、図２Ｂに示すように、６個以下のＪＪと１４個以下のインダクタを含み得る。

次に、論理決定ＪＪの一方または両方がトリガーする（４０８）。例えば、第１の論理決定ＪＪはアサートされている両方の論理入力に基づいてトリガーすることができ、かつ／または第２の論理決定ＪＪはアサートされている一方または両方の論理入力に基づいてトリガーすることができる。第２の論理決定ＪＪは、バイアスストレージループ内に４０２で確立された電流の存在にさらに基づいてトリガーし得る。第１の論理決定ＪＪは、バイアスストレージループ内に４０２で確立された電流が存在しないことにさらに基づいてトリガーし得る。第１および第２の論理決定ＪＪは、例えば、それらを複数の論理入力ストレージループに共通にすることによって、適切なバイアスを提供することによって、および／または部品の適切なサイズ設定によってそのようにトリガーするように構成することができる。

第２の論理決定ＪＪのトリガーの結果として生成される論理ＯＲアサート信号は、次に、アサートされている一方または両方の論理入力に基づいてＲＱＬ ＡＮＤ／ＯＲゲートのＯＲ出力から伝搬することができる（４１０）。第１の論理決定ＪＪのトリガーの結果として生成される論理ＡＮＤアサート信号は、次に、アサートされている両方の論理入力に基づいてＲＱＬ ＡＮＤ／ＯＲゲートのＯＲ出力から伝搬することができる（４１０）。これらのアサート信号の各々は、例えば、単一のＳＦＱパルスとすることができる。

上述した説明は、本発明の例である。当然ながら、本発明を説明する目的で考えられるすべての構成要素または方法の組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内にあるすべてのそのような変更、修正、および変形を包含することを意図している。さらに、開示または請求項が「１つの」、「第１の」、または「別の」要素、またはそれらの同等物を記載する場合、１つまたは複数のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素の要求も除外もされない。本明細書で使用する場合、「含む」という用語は、含むがこれに限定されないことを意味し、「含んでいる」という用語は、含んでいるがこれに限定されないが含むことを意味する。「〜に基づく」という用語は、少なくとも部分的に基づくことを意味する。

上述した説明は、本発明の例である。当然ながら、本発明を説明する目的で考えられるすべての構成要素または方法の組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内にあるすべてのそのような変更、修正、および変形を包含することを意図している。さらに、開示または請求項が「１つの」、「第１の」、または「別の」要素、またはそれらの同等物を記載する場合、１つまたは複数のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素の要求も除外もされない。本明細書で使用する場合、「含む」という用語は、含むがこれに限定されないことを意味し、「含んでいる」という用語は、含んでいるがこれに限定されないが含むことを意味する。「〜に基づく」という用語は、少なくとも部分的に基づくことを意味する。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
ＳＦＱパルス入力に基づいて論理ＡＮＤ値および論理ＯＲ値を決定する方法であって、
レシプロカル量子論理（ＲＱＬ）ＡＮＤ／ＯＲゲート内の第１および第２のジョセフソン接合（ＪＪ）を含むバイアスストレージループ内に初期化電流を確立するステップと、
正のＳＦＱパルスを提供して、ＲＱＬ ＡＮＤ／ＯＲゲートの一方または両方の論理入力をアサートするステップと、
ＲＱＬ ＡＮＤ／ＯＲゲート内の量子化論理入力ストレージループ内に電流を配置するステップと、
一方または両方の論理決定ＪＪをトリガーするステップと、
アサートされている一方または両方の論理入力に基づいて、ＲＱＬ ＡＮＤ／ＯＲゲートのＯＲ出力から論理ＯＲアサート信号を伝搬するステップとを含み、
前記一方または両方の論理決定ＪＪのトリガーは、十分に正である少なくとも１つのバイアス線によって提供されるＡＣバイアスに基づく、方法。
［付記２］
ＳＦＱパルス入力に基づいて論理ＡＮＤ値および論理ＯＲ値を決定する方法であって、
レシプロカル量子論理（ＲＱＬ）ＡＮＤ／ＯＲゲート内の第１および第２のジョセフソン接合（ＪＪ）を含むバイアスストレージループ内に初期化電流を確立するステップと、
正のＳＦＱパルスを提供して、ＲＱＬ ＡＮＤ／ＯＲゲートの一方または両方の論理入力をアサートするステップと、
ＲＱＬ ＡＮＤ／ＯＲゲート内の量子化論理入力ストレージループ内に電流を配置するステップと、
一方または両方の論理決定ＪＪをトリガーするステップと、
アサートされている一方または両方の論理入力に基づいて、ＲＱＬ ＡＮＤ／ＯＲゲートのＯＲ出力から論理ＯＲアサート信号を伝搬するステップとを含み、
前記ＲＱＬ ＡＮＤ／ＯＲゲートは、６個以下のＪＪおよび１４個以下のインダクタを含む、方法。
［付記３］
超伝導ゲート回路であって、
第１の入力パルスを提供するように構成された第１の入力と、
第２の入力パルスを提供するように構成された第２の入力と、
第１の入力ジョセフソン接合（ＪＪ）と第１の論理決定ＪＪとを相互接続する第１の量子化ストレージインダクタを含む第１のストレージループと、
第１の入力ＪＪと第２の論理決定ＪＪとを相互接続する第２の量子化ストレージインダクタを含む第２のストレージループと、
第２の入力ＪＪと前記第２の論理決定ＪＪとを相互接続する第３の量子化ストレージインダクタを含む第３のストレージループと、
前記第２の入力ＪＪと前記第１の論理決定ＪＪとを相互接続する第４の量子化ストレージインダクタを含む第４のストレージループと、
前記第１および第２の論理決定ＪＪを含むバイアスストレージループと、
第１および第２の論理入力の両方に供給される正の入力パルスに基づいてアサートされるように構成された論理ＡＮＤ出力と、
前記第１および第２の論理入力の少なくとも１つに提供される正の入力パルスに基づいてアサートされるように構成された論理ＯＲ出力とを備える回路。
［付記４］
前記論理ＡＮＤ出力および前記論理ＯＲ出力は、前記バイアスストレージループ内の電流の有無にさらに基づいてアサートされるように構成される、付記３に記載の回路。
［付記５］
前記バイアスストレージループは、前記第１および第２の論理決定ＪＪを相互接続するインダクタをさらに備え、前記インダクタは、起動時に前記バイアスストレージループを初期化して１つのΦ _０ の電流を保存するように構成される、付記３に記載の回路。

Claims (20)

1. 超伝導ＡＮＤ／ＯＲゲート回路であって、
   第１の入力単一磁束量子（ＳＦＱ）パルスを第１および第２の量子化ストレージループに提供するように構成された第１の論理入力と、
   第２の入力ＳＦＱパルスを第３および第４の量子化ストレージループに提供するように構成された第２の論理入力と、
   初期化ＳＦＱパルスを第５の量子化ストレージループに提供するように構成されたＤＣバイアス入力と、
   アサートされている第１および第２の論理入力の両方に基づいて第１の論理出力をアサートし、デアサートされている第１または第２の論理入力のいずれかまたは両方に基づいて前記第１の論理出力をデアサートするように構成された、前記第１、第４、および第５の量子化ストレージループに共通の第１の論理決定ジョセフソン接合（ＪＪ）と、
   アサートされている第１または第２の論理入力のいずれかまたは両方に基づいて第２の論理出力をアサートし、デアサートされている第１と第２の論理入力の両方に基づいて前記第２の論理出力をデアサートするように構成された、前記第２、第３、および第５の量子化ストレージループに共通の第２の論理決定ＪＪとを備える回路。
2. 前記第１および第２の論理出力をそれぞれ増幅するように構成された第１および第２の出力ジョセフソン伝送線（ＪＴＬ）をさらに備える、請求項１に記載の回路。
3. バイアス信号に基づいて前記論理決定ＪＪに個々のバイアス電流を誘導するように構成された前記出力ＪＴＬへのバイアス入力をさらに含む、請求項２に記載の回路。
4. 前記第１および第２の論理出力のアサートは、前記バイアス電流にさらに基づく、請求項３に記載の回路。
5. 各ストレージループは、入力のアサートに基づいて超伝導電流を保存するように構成されている、請求項１に記載の回路。
6. 前記第１の量子化ストレージループは、第１の入力ＪＪと第１の論理決定ＪＪとを相互接続する第１の量子化ストレージインダクタを含み、
   前記第２の量子化ストレージループは、前記第１の入力ＪＪと第２の論理決定ＪＪとを相互接続する第２の量子化ストレージインダクタを含み、
   前記第３の量子化ストレージループは、第２の入力ＪＪと前記第２の論理決定ＪＪとを相互接続する第３の量子化ストレージインダクタを含み、
   前記第４の量子化ストレージループは、前記第２の入力ＪＪと前記第１の論理決定ＪＪとを相互接続する第４の量子化ストレージインダクタを含む、請求項１に記載の回路。
7. 前記第５の量子化ストレージループは、前記第１の論理決定ＪＪと前記第２の論理決定ＪＪとを相互接続するバイアスインダクタを含む、請求項６に記載の回路。
8. 前記バイアスインダクタは、前記ＤＣバイアス入力に変圧器結合されている、請求項７に記載の回路。
9. 前記第５の量子化ストレージループは、前記第１の論理決定ＪＪと前記第２の論理決定ＪＪとを相互接続する直列配列を備え、前記直列配列は、第１のバイアスインダクタと第２のバイアスインダクタとを相互接続する並列配列を含み、前記並列配列は、量子化ＪＪと、前記ＤＣバイアス入力に変圧器結合されたインダクタとを含む、請求項６に記載の回路。
10. ＳＦＱパルス入力に基づいて論理ＡＮＤ値および論理ＯＲ値を決定する方法であって、
    レシプロカル量子論理（ＲＱＬ）ＡＮＤ／ＯＲゲート内の第１および第２のジョセフソン接合（ＪＪ）を含むバイアスストレージループ内に初期化電流を確立するステップと、
    正のＳＦＱパルスを提供して、ＲＱＬ ＡＮＤ／ＯＲゲートの一方または両方の論理入力をアサートするステップと、
    ＲＱＬ ＡＮＤ／ＯＲゲート内の量子化論理入力ストレージループ内に電流を配置するステップと、
    一方または両方の論理決定ＪＪをトリガーするステップと、
    アサートされている一方または両方の論理入力に基づいて、ＲＱＬ ＡＮＤ／ＯＲゲートのＯＲ出力から論理ＯＲアサート信号を伝搬するステップとを含む方法。
11. 前記論理ＯＲアサート信号は、第２の論理決定ＪＪのトリガーの結果として生成される、請求項１０に記載の方法。
12. 前記第２の論理決定ＪＪのトリガーは、前記バイアスストレージループ内に確立された前記電流の存在にさらに基づく、請求項１１に記載の方法。
13. アサートされている論理入力の両方に基づいて、ＲＱＬ ＡＮＤ／ＯＲゲートのＡＮＤ出力から論理ＡＮＤアサート信号を伝搬するステップをさらに含む、請求項１０に記載の方法。
14. 前記論理ＡＮＤアサート信号は、第１の論理決定ＪＪのトリガーの結果として生成される、請求項１３に記載の方法。
15. 前記第１の論理決定ＪＪのトリガーは、前記バイアスストレージループに電流が存在しないことにさらに基づく、請求項１４に記載の方法。
16. 前記一方または両方の論理決定ＪＪのトリガーは、十分に正である少なくとも１つのバイアス線によって提供されるＡＣバイアスに基づく、請求項１０に記載の方法。
17. 前記ＲＱＬ ＡＮＤ／ＯＲゲートは、６個以下のＪＪおよび１４個以下のインダクタを含む、請求項１０に記載の方法。
18. 超伝導ゲート回路であって、
    第１の入力パルスを提供するように構成された第１の入力と、
    第２の入力パルスを提供するように構成された第２の入力と、
    第１の入力ジョセフソン接合（ＪＪ）と第１の論理決定ＪＪとを相互接続する第１の量子化ストレージインダクタを含む第１のストレージループと、
    第１の入力ＪＪと第２の論理決定ＪＪとを相互接続する第２の量子化ストレージインダクタを含む第２のストレージループと、
    第２の入力ＪＪと前記第２の論理決定ＪＪとを相互接続する第３の量子化ストレージインダクタを含む第３のストレージループと、
    前記第２の入力ＪＪと前記第１の論理決定ＪＪとを相互接続する第４の量子化ストレージインダクタを含む第４のストレージループと、
    前記第１および第２の論理決定ＪＪを含むバイアスストレージループと、
    第１および第２の論理入力の両方に供給される正の入力パルスに基づいてアサートされるように構成された論理ＡＮＤ出力と、
    前記第１および第２の論理入力の少なくとも１つに提供される正の入力パルスに基づいてアサートされるように構成された論理ＯＲ出力とを備える回路。
19. 前記論理ＡＮＤ出力および前記論理ＯＲ出力は、前記バイアスストレージループ内の電流の有無にさらに基づいてアサートされるように構成される、請求項１８に記載の回路。
20. 前記バイアスストレージループは、前記第１および第２の論理決定ＪＪを相互接続するインダクタをさらに備え、前記インダクタは、起動時に前記バイアスストレージループを初期化して１つのΦ_０の電流を保存するように構成される、請求項１８に記載の回路。