JP6285054B2 - 超伝導ゲートシステム - Google Patents

Description

本発明は、一般的に、量子および古典的デジタル超伝導回路、特に超電導ゲートシステムに関する。
本発明は、契約番号のＮ６６００１−１２−Ｃ−２０１８下で政府のサポートによってなされたものである。政府は、本発明の一定の権利を有する。

デジタルロジックの分野では、公知の高度に開発されたＣＭＯＳ（相補型金属酸化物半導体）技術が広く使用されている。ＣＭＯＳは技術として成熟に近づき始めているので、スピード、消費電力の計算密度、相互接続帯域幅などの点でより高性能につながる可能性のある選択肢に関心がある。ＣＭＯＳ技術の代替は、２０Ｇｂ／ｓ（ギガバイト／秒）以上の典型的なデータレートおよび約４°ケルビンの動作温度で、約４ｎＷ（ナノワット）の典型的な信号電力を有する超伝導ジョセフソン接合を利用する超伝導体ベースの単一磁束量子回路を含む。

一実施形態は、超電導ゲートシステムを含む。超電導ゲートシステムは、イネーブル入力に提供されるイネーブル単一磁束量子（ＳＦＱ）パルスと、データ入力に提供されるデータＳＦＱパルスの個々の存在または非存在とに応答してデジタル状態を第１のデータ状態および第２のデータ状態のうちの一方として格納するように構成された双安定ループを備えるジョセフソンＤゲート回路を含む。デジタル状態は出力において提供することができる。読み出し回路は、出力に接続され、デジタル状態を出力信号として再生するように構成することができる。

別の実施形態は、デジタル状態をメモリセルに書き込む方法を含む。この方法は、イネーブルＳＦＱパルスを生成してメモリセルへの書き込み動作をイネーブルにすることを含む。この方法はまた、メモリセルに関連するジョセフソンＤゲート回路のイネーブル入力にイネーブルＳＦＱパルスを提供することを含み、ジョセフソンＤゲート回路は、双安定電流を有する双安定ループを含む。この方法は、イネーブルＳＦＱパルスに応答してジョセフソンＤゲート回路のデータ入力にデータＳＦＱパルスを提供して第１のデータ状態に関連する第１の方向に双安定電流を設定するか、またはイネーブルＳＦＱパルスに応答してデータＳＦＱパルスをジョセフソンＤゲート回路のデータ入力に提供せずに、第２のデータ状態に関連する第１の方向とは反対の第２の方向に双安定電流を設定することを含む。

別の実施形態は、行と列のアレイに配置された複数のメモリセルを含む超伝導メモリシステムを含む。複数のメモリセルの各々は、行の所与の１つの行に関連するワード線を複数のメモリセルの個々の１つのメモリセルのイネーブル入力に接続する第１の相互接続を含む。第１の相互接続は、イネーブル入力にイネーブルＳＦＱパルスを提供するように構成することができる。複数のメモリセルの各々はまた、列の所定の１つの列に関連するビット線を複数のメモリセルの個々の１つのメモリセルのデータ入力に接続する第２の相互接続を含む。第２の相互接続は、データ入力にデータＳＦＱパルスを提供するように構成することができる。複数のメモリセルの各々は、イネーブルＳＦＱパルスと、データＳＦＱパルスの存在および非存在のうちの一方とにそれぞれ応答してデジタル状態を第１のデータ状態および第２のデータ状態のうちの一方として格納するように構成された双安定ループを有するジョセフソンＤゲート回路を含む。

超電導ゲートシステムの一例を示す図。 ジョセフソンＤゲート回路の一例を示す図。 タイミング図の一例を示す図。 第１の初期状態のジョセフソンＤゲート回路の例示的な図。 第１遷移状態のジョセフソンＤゲート回路の例示的な図。 第２遷移状態のジョセフソンＤゲート回路の例示的な図。 第３遷移状態のジョセフソンＤゲート回路の例示的な図。 第４の遷移状態のジョセフソンＤゲート回路の例示的な図。 第５遷移状態のジョセフソンＤゲート回路の例示的な図。 第２の初期状態のジョセフソンＤゲート回路の例示的な図。 第６遷移状態のジョセフソンＤゲート回路の例示的な図。 第７遷移状態のジョセフソンＤゲート回路の例示的な図。 第８遷移状態のジョセフソンＤゲート回路の例示的な図。 第９の遷移状態のジョセフソンＤゲート回路の例示的な図。 ジョセフソンＤゲート回路の他の例を示す図。 メモリセルの一例を示す図。 メモリシステムの一例を示す図。 メモリセルにデジタル状態を書き込む方法の一例を示す図。

本発明は、一般的に、量子および古典的デジタル超伝導回路、特に超電導ゲートシステムに関する。レシプロカル量子化論理（ＲＱＬ：Ｒｅｃｉｐｒｏｃａｌ ｑｕａｎｔｕｍ ｌｏｇｉｃ）は、正のパルスを使用して論理演算が完了し、クロック・サイクルの半クロック後に対応する負のパルスを使用して内部状態が消去されるレプシロカル量子データ・エンコーディングを使用して組合せ論理動作を生成する超伝導論理回路における新たな展開である。ＲＱＬ論理演算の例は、共に「単一磁束量子回路」と題された米国特許第７，７２４，０２０号および米国特許第７，９７７，９６４号に開示されて、この両方の内容を明細書に参照として導入する。

超伝導ゲートシステムは、第１のデータ状態（例えば、論理０）または第２のデータ状態（例えば、論理１）に対応するデジタル状態を格納するように構成された双安定ループを含むとともに、ＲＱＬアーキテクチャを実装しているジョセフソンＤゲート回路を含む。一例として、双安定ループは、双安定ループを構成する複数（例えば、対）のジョセフソン接合の１つの超伝導相に対応する双安定電流の方向に基づいてデジタル状態を格納することができる。デジタル状態は、イネーブル入力に提供されるイネーブルＳＦＱパルスと、データ入力に提供されるデータＳＦＱパルスの存在または非存在とに基づいてジョセフソンＤゲート回路に書き込むことができる。例えば、データＳＦＱパルスが存在していないことは、第１のデータ状態（例えば、論理０）に対応し、データＳＦＱパルスの存在は、第２のデータ状態（例えば、論理１）に対応する。イネーブルＳＦＱパルス及び／又はデータＳＦＱパルスに応答して、ジョセフソンＤゲート回路内の複数のジョセフソン接合は、双安定電流の電流方向を書込み動作開始時の第１の方向から書込み動作の終了時の第１の方向または第２の方向に切替えるように順次トリガすることができる。従って、デジタル状態を双安定ループに格納することができる。超電導ゲートシステムはまた、出力に接続され、デジタル状態を出力信号として再生するように構成された読み出し回路を含む。この実装では、電力はセット動作、リセット動作、および読み出し動作中にのみ消費され、ホールド状態での電力消費はない。

一例として、超電導ゲートシステムは、超電導メモリシステムの一部などのメモリセル内に実装することができる。超電導メモリシステムは、超電導ゲートシステムを含み、かつ第１の相互接続および第２の相互接続をさらに含む。第１の相互接続は、イネーブル入力をワード線に接続し、かつワード線上のワード書き込み信号をＳＦＱパルスの形態でイネーブル入力に伝達するように構成されている。一例として、ワード線は、メモリセルのアレイの行における複数のメモリセルの各々に接続される。第２の相互接続は、データ入力をビット線に接続し、かつビット線上のビット書き込み信号をデータＳＦＱパルスに伝達するように構成されている。一例として、ビット線は、メモリセルのアレイの列における複数のメモリセルの各々に接続される。従って、超電導ゲートシステムは、選択可能なデータワードを格納するためのメモリアレイとして動作する。

図１は、超電導ゲートシステム１０の一例を示す。超電導ゲートシステム１０は、双安定ループ１４を実装するジョセフソンＤゲート回路１２を含む。双安定ループ１４は、双安定電流方向に基づくデジタル状態を格納することができる。例えば、双安定ループ１４は、ジョセフソン接合の第１の超電導相に対応し、かつデジタル状態の第１のデータ状態に関連付けられる第１の双安定電流（例えば、−Φ／２）を伝導するとともに、ジョセフソン接合の第２の超伝導相に対応し、かつデジタル状態の第２のデータ状態に関連付けられる第２の双安定電流（例えば、Φ／２）を伝導することができる。第１および第２の双安定電流の両方は、ＲＱＬ構成における双安定ループに接続された磁束バイアス巻線（例えば、インダクタ）から生成されるＤＣ磁束バイアスによって生成することができる。様々な他の回路構成を採用して、双安定ループをバイアスして第１および第２の双安定電流を生成することができることを理解されたい。第１の双安定電流と第２の双安定電流は、実質的に等しく、互いに反対方向に流れる。巻線は、単に伝送線路または他の超電導構造におけるインダクタンスであってもよく、必ずしも実際の巻回された超電導線である必要はないことを理解されたい。

図１の例において、ジョセフソンＤゲート回路１２は、イネーブル入力などのイネーブル信号ＥＮおよびデータ入力などのデータ信号ＤＴを受信することができる。一例として、イネーブル信号ＥＮおよびデータ信号ＤＴは、それぞれ単一磁束量子（ＳＦＱ）パルスの存在に対応する第１の２進状態と、ＳＦＱパルスの非存在に対応する第２の２進状態とを有する。例えば、イネーブル信号ＥＮおよびデータ信号ＤＴは、超伝導ゲートシステム１０を含むメモリシステムにおいて生成されるワード書き込み信号およびビット書き込み信号に基づいて相互接続によって生成される。従って、イネーブル信号ＥＮは、超伝導ゲートシステム１０へのデジタル状態の格納のための書き込み動作をイネーブルにし、データ信号ＤＴは、データＳＦＱパルスの存在または非存在に基づくデジタル状態に対応することができる。例えば、データＳＦＱパルスの非存在は、第１のデータ状態（例えば、論理０）に対応し、データＳＦＱパルスの存在は、第２のデータ状態（例えば、論理１）に対応する。イネーブルＳＦＱパルス及び／又はデータＳＦＱパルスに応答して、ジョセフソンＤゲート回路１２内の複数のジョセフソン接合は、双安定電流の電流方向を書込み動作の開始時の第１の方向から書込み動作の終了時の第１の方向または第２の方向のいずれかに切替えるように順次トリガすることができる。従って、双安定ループ１４の一部を構成するジョセフソン接合の超伝導相に基づいて、デジタル状態を双安定ループ１４に格納することができる。

図１の例において、デジタル状態は、出力１６において信号Ｑによって表され、信号Ｑは、第１のデータ状態または第２のデータ状態のいずれかに対応する。一例として、出力１６は、ジョセフソン伝送線（ＪＴＬ：Ｊｏｓｅｐｈｓｏｎ ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅ）として構成され、かつ１つ以上のジョセフソン接合およびインダクタ超電導ループから形成される。超電導ゲートシステム１０はまた、出力１６に接続された読み出し回路１８を含む。読み出し回路１８は、図１の例で読み出し回路１８に提供される信号ＲＥＡＤとして示される読み出し信号に応答してデジタル状態を出力信号ＯＵＴとして再生するように構成される。例えば、読み出し回路１８は、読み出し信号ＲＥＡＤに応答してジョセフソンＤゲート回路１２のデジタル状態を非破壊的に読み出すように構成されたＡＮＤゲートまたはＡ−ＡＮＤ−ＮＯＴ−Ｂゲートとして構成される。従って、出力信号ＯＵＴは、ジョセフソンＤゲート回路１２に格納されたデジタル状態を判定するために、様々な他の回路デバイス／コンポーネントによって受信される。一例として、超電導ゲートシステム１０は、メモリシステム内などの複数のメモリセルの一つに具体化されて、データワードの行におけるデータを格納する。

図２は、ジョセフソンＤゲート回路５０の例を示す。ジョセフソンＤゲート回路５０は、図１の例におけるジョセフソンＤゲート回路１２に対応している。従って、以下の図２の例の説明において、図１の例が参照される。

ジョセフソンＤゲート回路５０は、イネーブル信号ＥＮが提供されるイネーブル入力５２と、データ信号ＤＴが提供されるデータ入力５４とを含む。ジョセフソンＤゲート回路５０は、一次における第１のインダクタＬ_１と二次における第２インダクタＬ_２とを含む第１の変圧器５６、ならびに一次における第１のインダクタＬ_３を二次における第２のインダクタＬ_４と含む第２の変圧器５８を含む。ＲＱＬアーキテクチャを具体化するためにバイアス電流Ｉ_ＢＩＡＳがインダクタＬ_１及びＬ_３を通過するように提供されて、インダクタＬ_２及びＬ_４にバイアス電流が誘導される。ジョセフソンＤゲート回路５０は、第１のジョセフソン接合ＪＪ_１、第２のジョセフソン接合ＪＪ_２、およびインダクタＬ_２によって形成される双安定ループ６０を含む。ジョセフソンＤゲート５０は、イネーブル入力５２と双安定ループ６０とを相互接続する第３のジョセフソン接合ＪＪ_３及びデータ入力５４と双安定ループ６０とを相互接続する第４のジョセフソン接合ＪＪ_４を含む。

図２の例において、双安定ループは、双安定電流±Φ／２を２つの電流方向のうちの一方、即ち、第１の双安定電流−Φ／２または第２の双安定電流Φ／２として伝導し、ΦはＳＦＱである。本明細書で説明されるように、第１および第２の双安定電流−Φ／２およびΦ／２は、ほぼ等しく、かつ反対であり得、本明細書では、第１の電流方向（例えば、−Φ／２）または第２の電流方向（例えば、Φ／２）を有する双安定電流として呼称される。第１の双安定電流（すなわち、双安定電流の第１方向）−Φ／２は、第１のジョセフソン接合ＪＪ_１の第１の超電導相、およびジョセフソンＤゲート回路５０に格納されたデジタル状態の第１のデータ状態（例えば、論理０）と関連付けられる。同様に、第２の双安定電流（すなわち、双安定電流の第２の方向）Φ／２は、第１のジョセフソン接合ＪＪ_１の第２の超伝導相、およびジョセフソンＤゲート回路５０に格納されたデジタル状態の第２のデータ状態（例えば、論理１）と関連付けられる。従って、ジョセフソン接合ＪＪ_１の相、および、双安定電流±Φ／２の方向は、信号Ｑとして示される、格納されたデジタル状態として出力６２において提供される。

イネーブル信号ＥＮ（例えば、イネーブルＳＦＱパルス）、および／またはデータ信号ＤＴ（例えば、データＳＦＱパルス）に応答して、ジョセフソン接合ＪＪ_１〜ＪＪ_４のうちの少なくとも１つは、ジョセフソン接合ＪＪ_１〜ＪＪ_４のうちの少なくとも１つの超伝導相を変更するように順次トリガすることができる。ジョセフソン接合ＪＪ_１〜ＪＪ_４のうちの少なくとも一つの超伝導相の変更により、双安定電流の±Φ／２の向きを変更することができ、従って、ジョセフソンＤゲート回路５０に格納されたデジタル状態に影響を与えることができる。例えば、イネーブル信号ＥＮは、データ信号ＤＴの２進状態がジョセフソンＤゲート回路に書き込まれるデジタル状態に対応できるように、書き込み動作を開始するために提供される。前述したように、変圧器５６及び５８の配置は、ジョセフソン接合のＪＪ_１〜ＪＪ_４のバイアスに関してＲＱＬアーキテクチャを提供する。従って、本明細書で説明されるように、イネーブル信号の第１の２進状態は、正のイネーブルＳＦＱパルスおよび後続の負のイネーブルＳＦＱパルスに対応することができ、データ信号の第２の２進状態は、正のデータＳＦＱパルスおよび後続の負のデータＳＦＱパルスに対応することができる。

さらに、データ信号は、イネーブル信号に対して時間遅延することができ、正のデータＳＦＱパルスが負のイネーブルＳＦＱパルスに先行することができる。一例として、正のＳＦＱパルスが書き込み動作を開始して、負のイネーブルＳＦＱパルスの前の正のデータＳＦＱパルスの非存在によって第１のジョセフソン接合ＪＪ_１の相が設定されて、ジョセフソン接合ＪＪ_１〜ＪＪ_４のうちの少なくとも１つのトリガに基づいて第１のデータ状態（例えば、論理０）に対応する第１の双安定電流−Φ／２が提供されるようにする。別の例として、負のイネーブルＳＦＱパルスの前の正のデータＳＦＱパルスの存在によって、第１のジョセフソン接合ＪＪ_１の相が設定されて、ジョセフソン接合ＪＪ_１〜ＪＪ_４のうちの少なくとも１つのトリガに基づいて第２のデータ状態（例えば、論理１）に対応する第２の双安定電流Φ／２が提供される。さらに、イネーブル信号ＥＮが存在しない場合のデータ信号ＤＴの存在によって、本明細書でより詳細に説明するように、ジョセフソンＤゲート回路５０のデジタル状態が維持される。

図３は、タイミング図１００の一例を示す。タイミング図１００は、一連の正および負のＳＦＱパルスとしてタイミング図１００において提供されるイネーブル信号ＥＮおよびデータ信号ＤＴを示す。タイミング図１００は、ジョセフソン接合ＪＪ_１〜ＪＪ_４の各々の超伝導相φを示している。従って、図３の例の以下の説明において図２の例が参照される。さらに、出力６２における信号Ｑは、第１のジョセフソン接合ＪＪ_１の相に対応し、かつ双安定電流±Φ／２の現在の方向を示しているため、ジョセフソン接合ＪＪ_１の相は、１０２におけるタイミング図１００において提供されるように、ジョセフソンＤゲート回路５０に格納されたデジタル状態を示す。図４〜図１４は、タイミング図１００の対応する時間におけるジョセフソンＤゲート回路５０に対応する。従って、図４〜図１４の例の以下の記載において、図３の例が参照される。さらに、図４〜図１４の例において、トリガされ、従って「論理ハイ」の超伝導相φを有するジョセフソン接合は、影付き円を有する７５において示される。「論理ハイ」の超伝導相φを有するトリガされたジョセフソン接合は、本明細書に記載されているように、ＲＱＬアーキテクチャに基づく負のＳＦＱパルスリセット（例えば、トリガ解除）の影響を受けて「論理ロー」の超電導相φに戻る。

図４〜図６は、図３の例におけるタイミング図１００の時間Ｔ_１及びＴ_２で示されたように、第１のデータ状態（例えば、論理０）に対応する第１の初期状態からジョセフソンＤゲート回路に第１のデータ状態（例えば、論理０）が書き込まれる第１の書き込み動作のシーケンスをまとめて示す。図４は、第１の初期状態のジョセフソンＤゲート回路５０の例示的な図１５０を示す。第１の書き込み動作では、ジョセフソンＤゲート回路５０の初期状態は、図３の例におけるタイミング図１００の時間Ｔ_０に対応しており、ジョセフソンＤゲート回路が第１のジョセフソン接合ＪＪ_１の「論理ロー」の超電導相に基づいて第１のデータ状態（例えば、論理０）を格納して、双安定ループ６０が第１の双安定電流−Φ／２を伝導する。第３のジョセフソン接合ＪＪ_３は、第１の初期状態では「論理ハイ」の超伝導相φ_ＪＪ３を有するものとして示されている。時間Ｔ_０では、イネーブル信号ＥＮも、データ信号ＤＴのいずれもイネーブル入力５２およびデータ入力５４に提供されていない。

図５は、第１遷移状態におけるジョセフソンＤゲート回路５０の例示的な図２００を示す。図３の例におけるタイミング図１００の時間Ｔ_１で示されるように、第１の遷移状態は、イネーブル入力５２に提供された正のイネーブルＳＦＱパルスに対応しており、双安定ループ６０が第１の双安定電流−Φ／２を伝導している。従って、第１の遷移状態は、（例えば、第２の書き込み動作における第１のデータ状態（例えば、論理０）から）ジョセフソンＤゲート回路５０にデジタル状態を書き込むための書き込み動作をイネーブルにすることに対応している。第１の書き込み動作では、イネーブル入力５２における正のイネーブルＳＦＱパルスに応答して、第１のジョセフソン接合ＪＪ_１はトリガして、２０２で示されるように、双安定電流の方向を第１の双安定電流−Φ／２から第２の双安定電流Φ／２に変更する。

図６は、第２遷移状態におけるジョセフソンＤゲート回路５０の例示的な図２５０を示す。図３の例におけるタイミング図１００の時間Ｔ_２に示されるように、第１の書込み動作において、第２の遷移状態は、イネーブル入力５２に提供される負のイネーブルＳＦＱパルスに対応しており、データ入力５４に提供されたデータＳＦＱパルス（例えば、介在する正のデータＳＦＱパルス）の非存在において双安定ループ６０が第２の双安定電流Φ／２を伝導している。データＳＦＱパルスが無かったため、データ信号ＤＴは、第１の書込み動作中に第１の２進状態（例えば、論理０）で提供された。従って、第１の書き込み動作において、第２の遷移状態は、第１のデータ状態（例えば、論理０）に対応する第１の初期状態からジョセフソンＤゲート回路５０に第１のデータ状態（例えば、論理０）を書き込むための書き込み動作の終了に対応している。図６の例において、イネーブル入力５２における負のイネーブルＳＦＱパルスに応答して、第１のジョセフソン接合ＪＪ_１は、リセットして（すなわち、トリガ解除して）、２５２で示されるように、双安定電流の方向を第２の双安定電流Φ／２から第１の双安定電流方向−Φ／２に変更する。

従って、先に説明したように、図４〜図６の例は、図３の例におけるタイミング図１００の時間Ｔ_１及びＴ_２で示されるように、第１のデータ状態（例えば論理０）に対応する第１の初期状態からジョセフソンＤゲート回路に第１のデータ状態（例えば、論理０）が書き込まれる第１の書き込み動作のシーケンスをまとめて示す。第１の書き込み動作がジョセフソンＤゲート回路５０における第１のデータ状態の格納に向けられたものであるにもかかわらず、図３の例におけるタイミング図１００の時間Ｔ_１とＴ_２の間で、第１のジョセフソン接合ＪＪ_１の超電導相φ_ＪＪ１は、第２のデータ状態を一時的に示す。しかしながら、それは、ジョセフソンＤゲート回路５０に格納された正しいデジタル状態（例えば、第１のデータ状態）が出力信号ＯＵＴとして読み出されるように、図１の例における読み出し回路１８が、書き込み動作（例えば、第１の書き込み動作）の終了後にデータ読み出しを実行するように構成されることができるものと理解される。

図４、図５および図７〜図９は、図３の例におけるタイミング図１００の時間Ｔ_３−Ｔ_６で示されるように、第１のデータ状態（例えば、論理０）に対応する第１の初期状態からジョセフソンＤゲート回路に第２のデータ状態（例えば、論理１）が書き込まれる第２の書き込み動作のシーケンスをまとめて示す。図４の例に戻って参照すると、例示的な図１５０は、第１の初期状態におけるジョセフソンＤゲート回路５０を示している。第２の書き込み動作では、ジョセフソンＤゲート回路５０の初期状態は、図３の例におけるタイミング図１００の時間Ｔ_２及び時間Ｔ_３の間の時間に対応しており、その時間においてジョセフソンＤゲート回路は、第１のジョセフソン接合ＪＪ_１の「論理ロー」の超電導相φ_ＪＪ１に基づいて第１のデータ状態（例えば、論理０）を格納し、双安定ループ６０は、第１の双安定電流−Φ／２を伝導する。第３のジョセフソン接合ＪＪ_３は、第１の初期状態における「論理ハイ」の超伝導相φ_ＪＪ３を有するものとして示されている。図３の例におけるタイミング図１００の時間Ｔ_２とＴ_３の間の時間において、イネーブル信号ＥＮもデータ信号ＤＴも、イネーブル入力５２およびデータ入力５４のいずれにも提供されていない。

図５の例に戻って参照すると、例示的な図２００は、第１の遷移状態におけるジョセフソンＤゲート回路５０を示しており、図３の例におけるタイミング図１００の時間Ｔ_３で示されているように、正のイネーブルＳＦＱパルスがイネーブル入力５２に提供されている。従って、第１の遷移状態は、（例えば、第２の書き込み動作における第１のデータ状態（例えば、論理０）から）ジョセフソンＤゲート回路５０にデジタル状態を書き込むための書き込み動作をイネーブルにすることに対応している。第２の書き込み動作において、イネーブル入力５２における正のイネーブルＳＦＱパルスに応答して、第１のジョセフソン接合ＪＪ_１はトリガして、２０２で示されるように、双安定電流の方向を第１の双安定電流−Φ／２から第２の双安定電流Φ／２に変更する。

図７は、第３遷移状態におけるジョセフソンＤゲート回路５０の例示的な図３００を示す。図３の例におけるタイミング図１００の時間Ｔ_４で示されるように、第３の遷移状態は、イネーブル入力５２に提供されている正のイネーブルＳＦＱパルスの実質的に直後にデータ入力５４に提供される正のデータＳＦＱパルスに対応しており、双安定ループ６０が第２の双安定電流Φ／２を伝導している。図７の例では、データ入力５４における正のデータＳＦＱパルスに応答して、第２のジョセフソン接合ＪＪ_２はトリガして、３０２で示されるように、双安定電流の方向を第２の双安定電流Φ／２から第１の双安定電流−Φ／２に変更する。

図８は、第４の遷移状態におけるジョセフソンＤゲート回路５０の例示的な図３５０を示す。図３の例におけるタイミング図１００の時間Ｔ_５で示されるように、第４の遷移状態は、データ入力５４において提供される正のデータＳＦＱパルスの実質的に直後にイネーブル入力５２に提供される負のイネーブルＳＦＱパルスに対応しており、双安定ループ６０が第１の双安定電流−Φ／２を伝導している。図８の例では、イネーブル入力５２における負のイネーブルＳＦＱパルスに応答して、第３のジョセフソン接合ＪＪ_３は、リセットする（例えば、トリガ解除する）。双安定電流は、３５２で示されるように、第１の双安定電流−Φ／２に維持される。

図９は、第５の遷移状態におけるジョセフソンＤゲート回路５０の例示的な図４００を示す。図３の例におけるタイミング図１００の時間Ｔ_６で示されるように、第５遷移状態は、イネーブル入力５２に提供されている負のイネーブルＳＦＱパルスの実質的に直後にデータ入力５４に提供される負のデータＳＦＱパルスに対応しており、双安定ループ６０は、第１の双安定電流−Φ／２を伝導している。従って、第２の書き込み動作では、第５の遷移状態は、第１のデータ状態（例えば、論理０）に対応する第１の初期状態から第２のデータ状態（例えば、論理１）をジョセフソンＤゲート回路５０に書き込む書き込み動作の終了に対応している。図９の例において、データ入力５４における負のデータＳＦＱパルスに応答して、第２のジョセフソン接合ＪＪ_２はリセットして（例えば、トリガ解除して）、４０２で示されるように、双安定電流の方向を第１の双安定電流−Φ／２から第２の双安定電流Φ／２に変更する。

従って、先に説明したように、図４、図５および図７〜図９は、図３の例におけるタイミング図１００の時間Ｔ_３−Ｔ_６で示されるように、第１のデータ状態（例えば、論理０）に対応する第１の初期状態からジョセフソンＤゲート回路に第２のデータ状態（例えば、論理１）が書き込まれる第２の書き込み動作のシーケンスをまとめて示す。時間Ｔ_６に続き、図１の例における読み出し回路１８は、第２の書き込み動作の終了に続いてデータ読み出しを実行し、第２のデータ状態（例えば、論理１）を出力信号ＯＵＴとして読み出すように構成することができる。

図１０、図５および図７〜図９は、図３の例におけるタイミング図１００で時間Ｔ_７−Ｔ_１０で示されるように、第２のデータ状態（例えば、論理１）に対応する第２の初期状態からジョセフソンＤゲート回路に第２のデータ状態（例えば、論理１）が書き込まれる第３の書き込み動作のシーケンスをまとめて示す。図１０は、第２の初期状態におけるジョセフソンＤゲート回路５０の例示的な図４５０を示す。第３の書き込み動作において、ジョセフソンＤゲート回路５０の初期状態は、図３の例におけるタイミング図１００の時間Ｔ_６と時間Ｔ_７との間の時間に対応し、その時間において、ジョセフソンＤゲート回路は、第１のジョセフソン接合ＪＪ_１の「論理ハイ」の超電導相φ_ＪＪ１に基づいて第２のデータ状態（例えば、論理１）を格納し、双安定ループ６０は第２の双安定電流はΦ／２を伝導する。図３の例におけるタイミング図１００の時間Ｔ_６とＴ_７との間の時間において、イネーブル信号ＥＮおよびデータ信号ＤＴのいずれも、イネーブル入力５２およびデータ入力５４に提供されていない。

図５の例に戻って参照すると、例示的な図２００は、第１の遷移状態におけるジョセフソンＤゲート回路５０を示しており、図３の例におけるタイミング図１００の時間Ｔ_７で示されているように、正のイネーブルＳＦＱパルスがイネーブル入力５２に提供されている。従って、第１の遷移状態は、（例えば、第３の書き込み動作において第２のデータ状態（例えば、論理１）から）ジョセフソンＤゲート回路５０にデジタル状態を書き込むための書き込み動作をイネーブルにすることに対応している。第３の書き込み動作において、イネーブル入力５２における正のイネーブルＳＦＱパルスに応答して、２０２で示されるように、第３のジョセフソン接合ＪＪ_３はトリガして、双安定電流方向を第２の双安定電流Φ／２を維持する。

図７の例に戻って参照すると、例示的な図３００は、第３の遷移状態におけるジョセフソンＤゲート回路５０を示す。図３の例におけるタイミング図１００の時間Ｔ_８で示されるように、第３の遷移状態は、イネーブル入力５２に提供されている正のイネーブルＳＦＱパルスの実質的に直後にデータ入力５４に提供される正のデータＳＦＱパルスに対応しており、双安定ループ６０は、第２の双安定電流Φ／２を伝導している。図７の例では、７、データ入力５４における正のデータＳＦＱパルスに応答して、第２のジョセフソン接合ＪＪ_２はトリガして、３０２で示されるように、双安定電流の方向を第２の双安定電流Φ／２から第１の双安定電流−Φ／２に変更する。

図８の例に戻って参照すると、例示的な図３５０は、第４の遷移状態におけるジョセフソンＤゲート回路５０を示している。図３の例におけるタイミング図１００の時間Ｔ_９において示されるように、第４の遷移状態は、データ入力５４に提供されている正のデータＳＦＱパルスの実質的に直後にイネーブル入力５２に提供される負のイネーブルＳＦＱパルスに対応しており、双安定ループ６０は、第１の双安定電流−Φ／２を伝導している。図８の例において、イネーブル入力５２における負のイネーブルＳＦＱパルスに応答して、第３のジョセフソン接合ＪＪ_３はリセットして（例えば、トリガ解除して）、３５２で示されるように、第１の双安定電流−Φ／２を維持する。

図９の例に戻って参照すると、例示的な図４００は、第５の遷移状態におけるジョセフソンＤゲート回路５０を示している。図３の例におけるタイミング図１００の時間Ｔ_１０で示されるように、第５の遷移状態は、イネーブル入力５２に提供されている負のイネーブルＳＦＱパルスの実質的に直後のデータ入力５４に提供された負のデータＳＦＱパルスに対応しており、双安定ループ６０は、第１の双安定電流−Φ／２を伝導している。このため、第３の書き込み動作において、第５の遷移状態は、第２のデータ状態（例えば、論理１）に対応する第２の初期状態から第２のデータ状態（例えば、論理１）をジョセフソンＤゲート回路５０に書き込むための書き込み動作の終了に対応している。図９の例において、データ入力５４における負のデータＳＦＱパルスに応答して、第２のジョセフソン接合ＪＪ_２はリセットして（例えば、トリガ解除して）、４０２で示されるように、双安定電流の方向を第１の双安定電流−Φ／２から第２の双安定電流Φ／２に変更する。

従って、前述したように、図１０、図５、及び図７〜図９の例は、図３の例におけるタイミング図１００の時間Ｔ_７〜Ｔ_１０で示されるように、第２のデータ状態（例えば、論理１）に対応する第２の初期状態からジョセフソンＤゲート回路に第２のデータ状態（例えば、論理１）を書き込むための第２の書き込み動作のシーケンスをまとめて示す。時間Ｔ_１０の後に、図１の例の読み出し回路１８は、第３の書き込み動作の終了の後にデータ読み出しを実行して、出力信号ＯＵＴとして第２のデータ状態（例えば、論理１）を読み出すように構成することができる。

図１０〜図１２は、ジョセフソンＤゲート回路が第２のデータ状態（例えば、論理１）を格納し、データ入力５４にデータＳＦＱパルスを提供するためにデータ信号ＤＴが第２の２進状態を有しているにもかかわらず、ジョセフソンＤゲート回路５０にデータが書き込まれない第１の「半選択」のシーケンスをまとめて示す。例として、「半選択」は、メモリセルの列がビット書き込み信号によって選択されていても、ジョセフソンＤゲート回路５０を含むメモリセルの対応する行がワード書き込み信号によって選択されていない場合に発生する。第１の「半選択」は、図３の例におけるタイミング図１００の時間Ｔ_１１およびＴ_１２で示されている。

図１０の例に戻って参照すると、例示的な図４５０は、第２の初期状態におけるジョセフソンＤゲート回路５０を示している。第１の「半選択」において、ジョセフソンＤゲート回路５０の初期状態は、図３の例におけるタイミング図１００の時間Ｔ_１０と時間Ｔ_１１との間の時間に対応しており、その時間において、ジョセフソンＤゲート回路は、第１のジョセフソン接合ＪＪ_１の「論理ハイ」の超電導相φ_ＪＪ１に基づいて第２のデータ状態（例えば、論理１）を格納し、双安定ループ６０が双安定電流Φ／２を伝導している。図３の例におけるタイミング図１００の時間Ｔ_１０と時間Ｔ_１１との間の時間において、イネーブル信号ＥＮおよびデータ信号ＤＴのいずれも、イネーブル入力５２およびデータ入力５４に提供されていない。

図１１は、第６の遷移状態におけるジョセフソンＤゲート回路５０の例示的な図５００を示す。図３の例におけるタイミング図１００の時間Ｔ_１１で示されるように、第６遷移状態は、イネーブル入力５２に提供されるイネーブルＳＦＱパルス（例えば、実質的に直前の正のイネーブルＳＦＱパルス）の非存在において、データ入力５４に提供される正のデータＳＦＱパルスに対応している。図１１の例において、データ入力５４における正のデータＳＦＱパルスに応答して、第２のジョセフソン接合ＪＪ_２はトリガして、５０２で示されるように、双安定電流の方向を第２の双安定電流Φ／２から第１の双安定電流−Φ／２に変更する。

図１２は、第７の遷移状態におけるジョセフソンＤゲート回路５０の例示的な図５５０を示す。図３の例におけるタイミング図１００の時間Ｔ_１２で示されるように、第７の遷移状態は、イネーブル入力５２に提供されるイネーブルＳＦＱパルス（例えば、介在する負のイネーブルＳＦＱパルス）の非存在において、データ入力５４に提供される負のデータＳＦＱパルスに対応している。このため、第１の「半選択」において、第７の遷移状態は、第１の「半選択」の終了に対応し、第２のデータ状態は、ジョセフソンＤゲート回路５０に書き込まれない。図１２の例において、データ入力５４における負のデータＳＦＱパルスに応答して、第２のジョセフソン接合ＪＪ_２はリセットして（例えば、トリガ解除して）、５５２で示されるように、双安定電流の方向を第１の双安定電流−Φ／２から第２の双安定電流Φ／２に変更する。

図１０、図５、及び図６は、図３の例におけるタイミング図１００の時間Ｔ_１３及び時間Ｔ_１４で示されるように、第２のデータ状態（例えば、論理１）に対応する第２の初期状態からジョセフソンＤゲート回路に第１のデータ状態（例えば、論理０）が書き込まれる第４の書き込み動作のシーケンスをまとめて示す、図１０の例に戻って参照すると、例示的な図４５０は、第２の初期状態におけるジョセフソンＤゲート回路５０を示す。第４の書き込み動作において、ジョセフソンＤゲート回路５０の初期状態は、図３の例におけるタイミング図１００の時間Ｔ_１２と時間Ｔ_１３との間の時間に対応し、その時間において、ジョセフソンＤゲート回路は、第１のジョセフソン接合ＪＪ_１の「論理ハイ」の超電導相φ_ＪＪ１に基づいて第２のデータ状態（例えば、論理１）を格納し、双安定ループ６０は第２の双安定電流Φ／２を伝導する。図３の例におけるタイミング図１００の時間Ｔ_１２と時間Ｔ_１３との間の時間において、イネーブル信号ＥＮおよびデータ信号ＤＴのいずれも、イネーブル入力５２およびデータ入力５４に提供されていない。

図５の例に戻って参照すると、例示的な図２００は、第１の遷移状態におけるジョセフソンＤゲート回路５０を示し、図３の例におけるタイミング図１００の時間Ｔ_１３で示されるように、イネーブル入力５２に正のイネーブルＳＦＱパルスが提供される。従って、第１の遷移状態は、（例えば、第４の書き込み動作中における第２のデータ状態（例えば、論理１）から）ジョセフソンＤゲート回路５０にデジタル状態を書き込むための書き込み動作をイネーブルにすることに対応している。第４の書き込み動作において、イネーブル入力５２における正のイネーブルＳＦＱパルスに応答して、第３のジョセフソン接合ＪＪ_３はトリガして、２０２で示すように、双安定電流の方向を第２の双安定電流Φ／２に維持する。

図６の例に戻って参照すると、例示的な図２５０は、第２の遷移状態におけるジョセフソンＤゲート回路５０を示している。第４の書き込み動作において、第２の遷移状態は、図３の例におけるタイミング図１００の時間Ｔ_１４で示されるように、イネーブル入力５２に提供された負のイネーブルＳＦＱパルスに対応しており、双安定ループ６０は、データ入力５４に提供されるデータＳＦＱパルス（例えば、介在する正のデータＳＦＱパルス）の非存在において第２の双安定電流Φ／２を伝導する。データのＳＦＱパルスが存在しないので、第４の書き込み動作中にデータ信号ＤＴは、第１の２進状態（例えば、論理０）で提供された。従って、第４の書き込み動作において、第２の遷移状態は、第２のデータ状態（例えば、論理１）に対応する第２の初期状態からジョセフソンＤゲート回路５０に第１のデータ状態（例えば、論理０）を書き込むための書き込み動作の終了に対応している。図６の例において、イネーブル入力５２における負のイネーブルＳＦＱパルスに応答して、第１のジョセフソン接合ＪＪ_１はリセットして（すなわち、トリガ解除して）、２５２で示されるように、双安定電流の方向を第２の双安定電流Φ／２から第１の双安定電流−Φ／２に変更する。

従って、前述したように、図１０、図５、及び図６の例は、図３の例におけるタイミング図１００の時間Ｔ_１３−時間Ｔ_１４で示されているように、第２のデータ状態（例えば、論理１）に対応する第２の初期状態からジョセフソンＤゲート回路に第１のデータ状態（例えば、論理０）が書き込まれる第４の書き込み動作のシーケンスをまとめて示す。時間Ｔ_１４の後に、図１の例における読み出し回路１８は、第４の書き込み動作の終了に続いてデータ読み出しを実行して、第１のデータ状態（例えば、論理０）を出力信号ＯＵＴとして読み出すように構成することができる。

図４、図１３、及び図１４は、ジョセフソンＤゲート回路が第１のデータ状態（例えば、論理０）を格納し、データ入力５４においてデータＳＦＱパルスを提供するためにデータ信号ＤＴが第２の２進状態を有しているにもかかわらず、データがジョセフソンＤ−ゲート回路５０に書き込まれない第２の「半選択」のシーケンスをまとめて示す。前述したように、メモリセルの列がビット書き込み信号によって選択され、ジョセフソンＤゲート回路５０を含むメモリセルの対応する行がワード書き込み信号によって選択されていない場合に、「半選択」が発生する可能性がある。第２の「半選択」は、図３の例におけるタイミング図１００の時間Ｔ_１３およびＴ_１４で示されている。

図４の例に戻って参照すると、例示的な図１５０は、第１の初期状態におけるジョセフソンＤゲート回路５０を示している。第２の「半選択」において、ジョセフソンＤゲート回路５０の初期状態は、図３の例におけるタイミング図１００の時間Ｔ_１２と時間Ｔ_１３の間の時間に対応しており、その時間において、ジョセフソンＤゲート回路は、第１のジョセフソン接合ＪＪ_１の「論理ロー」の超電導相φ_ＪＪ１に基づいて第１のデータ状態（例えば、論理０）を格納し、双安定ループ６０は、第１の双安定電流−Φ／２を伝導する。第３のジョセフソン接合ＪＪ_３は、第１の初期状態において「論理ハイ」の超伝導相φ_ＪＪ３を有するものとして示されている。図３の例におけるタイミング図１００の時間Ｔ_１２と時間Ｔ_１３との間の時間において、イネーブル信号ＥＮおよびデータ信号ＤＴのいずれも、イネーブル入力５２およびデータ入力５４に提供されていない。

図１３は、第８の遷移状態におけるジョセフソンＤゲート回路５０の例示的な図６００を示す。図３の例におけるタイミング図１００の時間Ｔ_１３で示されるように、第８遷移状態は、イネーブル入力５２に提供されたイネーブルＳＦＱパルス（例えば、実質的に直前の正のイネーブルＳＦＱパルス）の非存在においてデータ入力５４に提供された正のデータＳＦＱパルスに対応しており、双安定ループ６０は、第１の双安定電流−Φ／２を伝導している。図１３の例において、データ入力５４における正のデータＳＦＱパルスに応答して第４のジョセフソン接合ＪＪ_４はトリガして、６０２で示されるように、双安定電流を第１の双安定電流−Φ／２に維持する。

図１４は、第９の遷移状態におけるジョセフソンＤゲート回路５０の例示的な図６５０を示している。図３の例におけるタイミング図１００の時間_１４で示されているように、第９の遷移状態は、イネーブル入力５２に提供されたイネーブルＳＦＱパルス（例えば、介在する負のイネーブルＳＦＱパルス）の非存在においてデータ入力５４に提供された負のデータＳＦＱパルスに対応している。このため、第２の「半選択」において、第９の遷移状態は、第２の「半選択」の終了に対応しており、第２のデータ状態はジョセフソンＤゲート回路５０に書き込まれていない。図１４の例において、データ入力５４における負のデータＳＦＱパルスに応答して第４のジョセフソン接合ＪＪ_４はリセットして（例えば、トリガ解除して）、６５２で示されるように、双安定電流を第１の双安定電流−Φ／２として維持する。

従って、図３−図１４の例は、ジョセフソンＤゲート回路５０に格納されたデジタル状態の様々な状態変化を示している。具体的には、図４−図６の例は、図３の例におけるタイミング図１００の時間Ｔ_１および時間Ｔ_２で示されているように、第１のデータ状態（例えば、論理０）に対応する第１の初期状態からジョセフソンＤゲート回路（例えば、論理０）に第１のデータ状態（例えば、論理０）が書き込まれる第１の書き込み動作のシーケンスをまとめて示す。図４、図５、及び図７−９の例は、図３の例におけるタイミング図１００の時間Ｔ_３−時間Ｔ_６で示されているように、第１のデータ状態（例えば、論理０）に対応する第１の初期状態からジョセフソンＤゲート回路に第２のデータ状態（例えば、論理１）が書き込まれる第２の書き込み動作のシーケンスをまとめて示す。図１０、図５、及び図７−９の例は、図３の例におけるタイミング図１００の時間Ｔ_７−時間Ｔ_１０で示されるように、第２のデータ状態（例えば、論理１）に対応する第２の初期状態からジョセフソンＤゲート回路に第２のデータ状態（例えば、論理１）が書き込まれる第３の書き込み動作のシーケンスをまとめて示す。図１０−図１２の例は、図３の例におけるタイミング図１００の時間Ｔ_１１及びＴ_１２で示されているように、ジョセフソンＤゲート回路が第２のデータ状態（例えば、論理１）を格納し、ジョセフソンＤゲート回路５０に何らデータが書き込まれまれない第１の「半選択」のシーケンスをまとめて示す。図１０、図５、及び図６の例は、図３の例におけるタイミング図１００の時間Ｔ_１３及びＴ_１４で示されるように、第２のデータ状態（例えば、論理１）に対応する第２の初期状態からジョセフソンＤゲート回路に第１のデータ状態（例えば、論理０）が書き込まれる第４の書き込み動作のシーケンスをまとめて示す。最後に、図４、図１３、及び図１４の例は、図３の例におけるタイミング図１００の時間Ｔ_１３及びＴ_１４で示されるように、ジョセフソンＤゲート回路が第１のデータ状態（例えば、論理０）を格納し、ジョセフソンＤゲート回路５０に何らデータが書き込まれない第２の「半選択」のシーケンスをまとめて示す。

図１５は、ジョセフソンＤゲート回路７００の別の例を示す。ジョセフソンＤゲート回路７００は、図１の例におけるジョセフソンＤゲート回路１２に対応することができ、図２の例におけるジョセフソンＤゲート回路５０に代替例として対応することができる。従って、図１５の例の以下の説明において、図１の例が参照される。

ジョセフソンＤゲート回路７００は、入力イネーブル信号ＥＮが提供されるイネーブル入力７０２と、データ信号ＤＴが提供されるデータ入力７０４とを含む。ジョセフソンＤゲート回路７００は、一次における第１インダクタＬ_５と、二次における第２インダクタＬ_６とを含む変圧器７０６を含む。ＲＱＬアーキテクチャを具体化するためにバイアス電流Ｉ_ＢＩＡＳがインダクタＬ_５を通過するように提供されて、インダクタＬ_６にバイアス電流が誘導される。ジョセフソンＤゲート回路７００は、第１のジョセフソン接合ＪＪ_５、第２のジョセフソン接合ＪＪ_６、およびインダクタＬ_６によって形成される双安定ループ７５８含む。ジョセフソンＤゲート７００はまた、イネーブル入力７０２と双安定ループ７５８とを相互接続する第３のジョセフソン接合ＪＪ_７と、データ入力７０４と双安定ループ７５８とを相互接続するインダクタＬ_７とを含む。

図２の例において前述したのと同様に、双安定ループ７５８は、双安定電流±Φ／２を２つの電流方向のうちの一方に、第１の双安定電流−Φ／２又は第２の双安定電流Φ／２のいずれかとして伝導する。第１のジョセフソン接合ＪＪ_１の相、及び双安定電流±Φ／２の方向は、信号Ｑとして示されるように、格納されたデジタル状態として出力７６０において提供される。ジョセフソンＤゲート回路７００は、ジョセフソン接合のＪＪ_５、ＪＪ_６およびＪＪ_７の順次切り替えに関して、個々のジョセフソン接合のＪＪ_１、ＪＪ_２、およびＪＪ_３と実質的に同様の方法で図２の例におけるジョセフソンＤゲート回路５０と実質的に同様に動作するように構成されている。図１５の例において、ジョセフソンＤゲート回路５０における第４のジョセフソン接合ＪＪ_４及びバイアス用変圧器５８は、インダクタＬによって置換されている。従って、第４のジョセフソン接合ＪＪ_４のトリガの代わりに図４、図１３、及び図１４の例で前述したような第２の「半選択」のように、データ入力７５４上に提供された正のデータＳＦＱパルスのエネルギーは、インダクタＬ_７に蓄積され、負のデータＳＦＱパルスによって放電される。従って、インダクタＬ_７はデータ入力７５４に誘導負荷を提供し、それはジョセフソンＤゲート回路７００に対してよりスペース効率に優れた構成を提供する。

図１６は、メモリセル７５０の一例を示す。メモリセル７５０は、行と列に配列されたようなメモリシステム内の複数のメモリセルの単一のメモリセルに対応する。メモリセル７５０は、図１の例における超伝導ゲートシステム１０等の超電導ゲートシステム７５２を含む。従って、超電導ゲートシステム７５０は、図２の例におけるジョセフソンＤゲート回路５０または図１５の例におけるジョセフソンＤゲート回路等のジョセフソンＤゲート回路を含む。超電導ゲートシステム７５０は、図１の例における読み出し回路１８等の読み出し回路を含んで、読み出し動作中に個々のジョセフソンＤゲート回路に格納されているデジタル状態に対応する出力信号ＯＵＴを提供する。

図１６は、メモリセル７５０は、「ＩＣ−Ｂ」として示される第１相互接続７５４と、「ＩＣ−Ｗ」として示される第２相互接続７５６とを含む。第１相互接続７５４は、超電導ゲートシステム７５２の個々のジョセフソンＤゲート回路のイネーブル入力をワード線ワード書き込み信号ＷＷが提供されるワード線７５８に接続する。一例として、ワード線７５８は、第１相互接続７５４をアクティブ相互接続として構成し、ワード書き込み信号ＷＷをイネーブルＳＦＱパルスとして構成することができるように、ジョセフソン伝送線（ＪＴＬ）として構成されている。第１相互接続７５４は、ワード書き込み信号ＷＷからイネーブルＳＦＱパルス（例えば、ＲＱＬ手法における正および負のイネーブルＳＦＱパルス）のようなイネーブル信号ＥＮを生成することができる。別の例として、第１相互接続７５４をパッシブ相互接続として構成し、ワード書き込み信号ＷＷを、第１相互接続７５４が何らＳＦＱパルスを提供しないようにイネーブル信号ＥＮの第１の２進状態に対応する第１の２進状態を有するとともに、第１相互接続７５４がイネーブルＳＦＱパルスを提供するようにイネーブル信号ＥＮの第２の２進状態に対応する第２の２進状態を有するデジタル信号とすることができる。一例として、ワード線７５８は、メモリセル７５０を含むメモリセルのアレイの行における複数のメモリセルの各々に接続することができる。従って、第１相互接続７５４は、ＪＴＬとして構成されているワード線７５８からＳＦＱパルスを分離すること等によりメモリセルの行の書き込み動作をイネーブルにするために提供されるワード書き込み信号ＷＷからイネーブルＳＦＱパルスを生成することができる。

第２相互接続７５６は、超電導ゲートシステム７５２の個々のジョセフソンＤゲート回路のデータ入力をビット書き込み信号ＢＷが提供されるビット線７６０に連結する。一例として、ビット線７６０は、第２の相互接続７５６がアクティブ相互接続として構成され、ビット書き込み信号ＢＷがＳＦＱパルスとして構成されるようにＪＴＬとして構成することができる。このように、第２の相互接続７５６は、ビット書き込み信号からデータＳＦＱパルス（例えば、ＲＱＬ手法における、正および負のデータＳＦＱパルス）等のデータ信号ＤＴを生成するように構成することができる。別の例として、第２相互接続７５６をパッシブ相互接続として構成することができるとともに、ビット書き込み信号ＢＷを、データ信号ＤＴの第１の２進状態に対応する第１の２進状態を有して、第２相互接続７５６がＳＦＱパルスを提供しないようにし、かつデータ信号ＤＴの２進状態に対応する第２の２進状態を有して第２相互接続７５６が、データＳＦＱパルスを提供するようにするデジタル信号とすることができる。一例として、ビット線７６０は、メモリセル７５０を含むメモリセルのアレイ内の列における複数のメモリセルの各々に接続することができる。従って、第２相互接続７５６は、ＪＴＬとして構成されるビット線７６０からＳＦＱパルスを分割することにより、メモリセル７５０にデータを書き込むために提供されるか、または提供されないビット書き込み信号ＢＷからデータＳＦＱパルスを生成することができる。従って、メモリセル７５０は、ワード書き込み信号ＷＷ（例えば、ＪＴＬとして構成されるワード線７５８に沿って伝播されるイネーブルＳＦＱパルス）から選択されて、超伝導ゲートシステム７５２内の個々のジョセフソンＤゲート回路の双安定ループにデータ信号ＤＴとして提供されるデータＳＦＱパルスまたはデータＳＦＱパルス無しのいずれかに対応するデジタル状態を格納することができる。

さらに、図１６の例において、メモリセル７５０は、「ＩＣ−Ｒ」として示される第３の相互接続７６２を含む。第３の相互接続７６２は、超電導ゲートシステム７５２の個々のジョセフソンＤゲート回路の読み出し回路（例えば、図１の例における読み出し回路１８）と関連する読み出し入力をワード読み出し信号ＷＲが提供される読み出し線７６４に連結する。一例として、第３の相互接続７６２がアクティブ相互接続として構成され、ワード読み出し信号ＷＲが読み出しＳＦＱパルスとして構成されるように読み出し線７６４をＪＴＬとして構成することができる。このように、第３の相互接続７６２は、ワードの読み出し信号ＷＲから読み出し信号（例えば、ＲＱＬ手法における正および負の読み出しＳＦＱパルス）を生成することができる。別の例として、第３の相互接続７６２をパッシブ相互接続として構成することができるとともに、ワード読み出し信号ＷＲを、超電導ゲートシステム７５２のジョセフソンＤゲート回路からデジタル状態を読み出すための読み出しＳＦＱパルスとして提供される読み出し信号ＲＥＡＤに対応する第１の２進状態と、読み出しＳＦＱパルス無しとして提供される読み出し信号ＲＥＡＤに対応する第２の２進状態とを有するデジタル信号とすることができる。一例として、メモリセル７５０を含むメモリセルのアレイの行における複数のメモリセルの各々に読み出し線７６４を接続することができる。従って、第３の相互接続７６２は、ＪＴＬとして構成される読み出し線７６２からＳＦＱパルスを分割することにより、メモリセルの行の読み出し動作をイネーブルにするために提供されるワード読み出し信号ＷＲから読み出しＳＦＱパルスを生成することができる。

メモリセル７５０は、ワード書き込み線７５８及びビット書き込み線７６０の各々に対する単一の相互接続のみの実装に基づいてジョセフソンゲートシステムの他のタイプよりもはるかに効率的に実施することができる。一例として、そのようなジョセフソンセットリセット（Ｓ−Ｒ）ゲートのような他のタイプのメモリセルシステムは、複数の相互接続を実装することができるとともに、所与のワード書き込み信号ＷＷおよび所与のビット書き込み信号ＢＷを個々の入力（例えば、セットおよびリセットそれぞれ）に変換するためのロジックを介在させることができる。例えば、ジョセフソンＳ−Ｒゲートは、所与のワード書き込み信号ＷＷおよび所与のビット書き込み信号ＢＷに基づいて入力としてのセット信号およびリセット信号を生成するための十分な論理演算を提供するために、最大１４個の相互接続と、３つの論理ゲート（例えば、ＡＮＤゲートおよび／またはインバータ）を含む。従って、図２の例におけるジョセフソンＤゲート回路５０または図１５の例におけるジョセフソンＤゲート回路のようなジョセフソンＤゲート回路を実装するメモリセル７５０は、ジョセフソンメモリデバイスに関してはるかに効率的に具体化することができる。

図１７は、メモリシステム８００の一例を示す。メモリシステム８００は、量子及び／又は古典的コンピューティング・アプリケーションの様々なメモリ構成として具体化することができる。一例として、メモリシステム８００は、量子コンピューティング環境において古典的なデータおよび／または制御命令を格納するために、約４ケルビン以下で動作するように、量子計算回路で極低温に構成することができる。

メモリシステム８００は、図１７の例に示されている。具体的には、メモリセル８０２は、Ｙが１よりも大きい整数であるワード１〜ワードＹとして示されている、データワードに対応する行８０４に配列されている。行８０４の各々は、行を横断するＸ列８０６を形成する一組のメモリセル８０２を含み、ワード１におけるメモリセル８０２は、図１７の例においてＸが１よりも大きい整数であるＣ_１〜Ｃ_Ｘで示されている。従って、メモリシステム８００のアレイ内の各メモリセル８０２を行８０４及び列８０６により個別にアドレス指定することができる。

図１７において、行８０４の各々は、ワード書き込み信号およびワード読み出し信号ＷＷ_１およびＷＲ_１〜ＷＷ_ＹおよびＷＲ_Ｙを提供するように示されている関連のワード書き込み線８０８およびワード読み出し線８１０を有するものとして示されている。ワード書き込み線８０８およびワード読み出し線８１０は、相互接続（例えば、メモリセル８０２の各々における第１の相互接続７５４）を介するなどにより、メモリシステム８００の行８０４の各々におけるメモリセル８０２の各々に接続される。また、メモリセル８０２の各々は、ビット書き込み信号ＢＷ_１〜ＢＷ_Ｘを提供するように示されている関連するビット書き込み線８１２を有するものとして示されている。ビット書き込み線８１２は、相互接続（例えば、メモリセル８０２の各々における第２相互接続７５６）を介するなどにより、メモリシステム８００の列８０６の各々における対応する番号のメモリセル８０２に接続される。

メモリセル８０２の各々は、データの単一ビットを個々のデジタル状態として格納するように構成されている。具体的には、メモリセル８０２の各々は、図１６の例におけるメモリセル７５０と実質的に同様に構成することができる。具体的には、各メモリセル８０２は、超電導ゲートシステム７５２と第１及び第２相互接続７５４及び７５６とを含む。メモリセル８０２の各々のデジタル状態は、書き込み動作のためにメモリセル８０２の各々を活性化するための個々のイネーブル信号ＥＮ（例えば、イネーブルＳＦＱパルス）を提供するために個々のワード書き込み線８０８上に提供される個々のワード書き込み信号ＷＷと、デジタル状態を個々に活性化されたメモリセル８０２に書き込むための個々のデータ信号ＤＴ（例えば、データＳＦＱパルス）を提供するために個々のビット書込み線８１２に提供されるビット書き込み信号ＢＷとに応答して設定することができる。一例として、ワード書き込み信号ＷＷとビット書き込み信号ＢＷは、個々のワード書き込み線８０８およびビット書き込み線８１２に沿って伝播する個々のＳＦＱパルスとして提供することができる。別の例として、ワード書き込み信号ＷＷおよびビット書き込み信号ＢＷは、個々のワード書き込み線８０８及びビット書き込み線８１２に提供されるデジタル信号とすることができる。例えば、ワード書き込み信号ＷＷは、第１相互接続７５４を介してイネーブルＳＦＱパルスを生成すること基づいて対応するメモリセル８０２へのデータの書き込みをイネーブルにするための個々のワード書き込み線８０８の選択に対応する第１のデジタル状態と、対応するメモリセル８０２へのデータ書き込みをディセーブルにするための（例えば、第１相互接続７５４において何らイネーブルＳＦＱパルスが生成されない）第２のデジタル状態とを有する。同様に、ビット書き込み信号ＢＷは、第２の相互接続７５６を介してデータＳＦＱパルスを生成することに基づいて対応するメモリセル８０２に書き込まれる第１のデータ状態に対応する第１のデジタル状態と、対応するメモリセル８０２に書き込まれる第２のデータ状態に対応する（例えば、第２の相互接続７５６において何らデータＳＦＱパルスが生成されない）第２のデジタル状態とを有する。

同様に、メモリセル８０２の各々に格納された個々のデジタル状態は、行８０４のうちの所与の１つを選択するために、個々のワード読み出し線８１０上に提供されたワード読み出し信号ＷＲに基づいてメモリセル８０２から読み出される。一例として、メモリセル８０２の各々の出力は、図１の例において前述したのと同様に、読み出し信号ＲＥＡＤに応答して、関連する行８０４のメモリセル８０２の各々のデジタル状態が２進論理１状態または２進論理０状態に対応しているかを判定するように構成されたセンスレジスタ８１６に接続される。従って、センスレジスタ８１６は、個々の読み出し回路（例えば、１の例における読み出し回路１８）を介してメモリセル８０２のデジタル状態を個々の出力信号ＯＵＴ_１〜ＯＵＴ_Ｘとして読み出すことができる。

上述した構造的および機能的特徴を考慮して、本発明の様々な態様による方法は、図１８を参照してより良く理解されるであろう。説明を簡単にするために、図１８の方法は、連続実行するように記載されるが、本発明によれば、いくつかの態様が、異なる順序で、および/または本明細書に示され説明された態様からの他の態様と同時に起こり得るので、本発明は図示された順序に限定されないことを理解および認識されたい。さらに、本発明の一態様による方法を実施するために示された全ての特徴が必要とされるわけではない。

図１８は、メモリセル（例えば、メモリセル７５０）にデジタル状態を書き込むための方法８５０の一例を示す。８５２において、メモリセルへの書き込み動作をイネーブルにするためにイネーブルＳＦＱパルス（例えば、イネーブル信号ＥＮ）が生成される。８５４において、イネーブルＳＦＱパルスは、メモリセルに関連するジョセフソンＤゲート回路（例えば、ジョセフソンＤゲート回路５０）のイネーブル入力（例えば、イネーブル入力５２）に提供される。ジョセフソンＤゲート回路は、双安定電流（例えば、双安定電流±Φ／２）を有する双安定ループ（例えば、双安定ループ６０）を含む。８５６において、イネーブルＳＦＱパルスに応答して第１のデータ状態に関連する第１の方向（例えば、第２の双安定電流Φ／２）に双安定電流を設定するためにデータＳＦＱパルス（例えば、データ信号ＤＴ）がジョセフソンＤゲート回路のデータ入力（例えば、データ入力５４）に提供されるか、またはイネーブルＳＦＱパルスに応答して第２のデータ状態に関連する第１の方向とは反対の第２の方向（例えば、第１の双安定電流−Φ／２）に双安定電流を設定するためにジョセフソンＤゲート回路のデータ入力にデータＳＦＱパルスが提供されない。

上記の記載は、本発明の例である。当然のことながら、本発明を説明する目的で構成要素または方法論の考えられるすべての組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれるそのような変更、修正、および変形をすべて包含することが意図されている。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
少なくとも１つの行と少なくとも１つの列のアレイに配置された複数のメモリセルを含む超伝導メモリシステムであって、前記ワード線は、データ書込み動作中に少なくとも１つの行のうちの個々の１つの行を選択するための個々の少なくとも１つのワード書込み信号のうちの１つのワード書込み信号を提供するように構成された個々の少なくとも１つのワード線のうちの１つのワード線であり、前記ビット線は、少なくとも１つの行の個々の選択された１つの行の各メモリセルに関連する前記双安定ループに前記デジタル状態を書き込むための個々の少なくとも１つのビット書き込み信号のうちの１つのビット書き込み信号を提供するように構成された個々の少なくとも１つのビット線のうちの１つのビット線であり、
複数のメモリセルの各々は、
超伝導ゲートシステムと、
イネーブル入力をワード線に接続する第１の相互接続であって、ワード線上を伝搬するワード書き込み信号に基づいてイネーブルＳＦＱパルスを提供するように構成された前記第１の相互接続と、
データ入力をビット線に接続する第２の相互接続であって、ビット線上を伝搬するビット書き込み信号に基づいてデータＳＦＱパルスを提供するように構成された前記第２の相互接続と
を含み、
前記超伝導ゲートシステムは、
イネーブル入力に提供されるイネーブル単一磁束量子（ＳＦＱ）パルスと、データ入力に提供される個々のデータＳＦＱパルスの存在またはデータＳＦＱパルスの非存在とに応答してデジタル状態を第１のデータ状態および第２のデータ状態のうちの一方として格納するように構成された双安定ループを含むジョセフソンＤゲート回路であって、前記デジタル状態が出力に提供される、前記ジョセフソンＤゲート回路と、
出力に接続され、デジタル状態を出力信号として再生するように構成された読み出し回路とを含む、超伝導メモリシステム。
［付記２］
行及び列のアレイに配置された複数のメモリセルを含む超伝導メモリシステムであって、前記複数のメモリセルの各々は、
行のうちの所与の１つ行に関連するワード線を前記複数のメモリセルの個々の１つのメモリセルのイネーブル入力に接続する第１の相互接続であって、前記第１の相互接続は、イネーブルＳＦＱパルスを前記イネーブル入力に提供するように構成されている、前記第１の相互接続と、
列のうちの所与の１つの列に関連するビット線を前記複数のメモリセルの個々の１つのメモリセルのデータ入力に接続する第２の相互接続であって、前記第２の相互接続は、データＳＦＱパルスを前記データ入力に提供するように構成されている、前記第２の相互接続と、
イネーブルＳＦＱパルスと、データＳＦＱパルスの存在および非存在のうちの一方とにそれぞれ応答してデジタル状態を第１のデータ状態および第２のデータ状態のうちの１つとして格納するように構成された双安定ループを含むジョセフソンＤゲート回路と
を含む、超伝導メモリシステム。
［付記３］
前記双安定ループは、複数のジョセフソン接合を含み、かつ双安定電流を第１のデータ状態を示す第１の方向および２もデータ状態を示す第２の方向に伝導するように構成されており、前記複数のジョセフソン接合の少なくとも一部は、前記イネーブル入力および前記データ入力のデータに応答して順次トリガして、書き込み動作の間、双安定電流の方向を第１の方向と第２の方向との間で設定する、付記２に記載のシステム。
［付記４］
前記双安定ループは、前記イネーブル入力に関連する第１のジョセフソン接合と、前記データ入力に関連する第２のジョセフソン接合とを含み、前記デジタル状態は、前記第１のジョセフソン接合に関連する超伝導位相に対応する、付記２に記載のシステム。
［付記５］
前記ジョセフソンＤゲート回路は、
イネーブル入力と第１のジョセフソン接合とを相互接続する第３のジョセフソン接合であって、出力が第１および第３のジョセフソン接合を相互接続するノードに接続されている、前記第３のジョセフソン接合と、
データ入力と第２のジョセフソン接合とを相互接続する第４のジョセフソン接合と、
前記第１および第２のジョセフソン接合を相互接続し、かつバイアス電流に応答してバイアスを記双安定ループに誘導するように構成された第１のバイアストランジスタと、
第２および第４のジョセフソン接合を相互接続するノードに接続され、バイアス電流に応答してバイアスを第４のジョセフソン接合に誘導するように構成された第２のバイアストランジスタと
を含む、付記４に記載のシステム。
［付記６］
前記ジョセフソンＤゲート回路は、
イネーブル入力と第１のジョセフソン接合とを相互接続する第３のジョセフソン接合であって、出力が第１および第３のジョセフソン接合を相互接続するノードに接続されている、前記第３のジョセフソン接合と、
前記データ入力と前記第２のジョセフソン接合とを相互接続するインダクタと、
第１および第２のジョセフソン接合を相互接続し、かつバイアス電流に応答してバイアスを双安定ループに誘導するように構成されたバイアストランジスタと
を含む、付記４に記載のシステム。

Claims (14)

1. 超電導ゲートシステムであって、
   複数のジョセフソン接合を含む双安定ループを含むジョセフソンＤゲート回路であって、前記双安定ループは、イネーブル入力に提供されるイネーブル単一磁束量子（ＳＦＱ）パルスと、データ入力に提供されるデータＳＦＱパルスの非存在とに応答して前記複数のジョセフソン接合の第１部分をトリガすることにより前記双安定ループ内の双安定電流を第１の方向に設定してジョセフソン接合のデジタル状態を第１のデータ状態として格納し、前記イネーブル入力に提供されるイネーブルＳＦＱパルスと、前記データ入力に提供されるデータＳＦＱパルスの存在とに応答して前記複数のジョセフソン接合の第２部分をトリガすることにより前記双安定ループ内の双安定電流を前記第１の方向とは反対の第２の方向に設定してジョセフソン接合のデジタル状態を第２のデータ状態として格納するように構成されており、前記デジタル状態が出力に提供される、前記ジョセフソンＤゲート回路と、
   出力に接続され、デジタル状態を出力信号として再生するように構成された読み出し回路と
   を備える、超電導ゲートシステム。
2. 前記双安定ループの前記複数のジョセフソン接合は、イネーブル入力に関連する第１のジョセフソン接合と、データ入力に関連する第２のジョセフソン接合とを有し、前記デジタル状態が第１のジョセフソン接合に関連する超伝導相に対応している、請求項１に記載のシステム。
3. 前記ジョセフソンＤゲート回路は、
   イネーブル入力と第１のジョセフソン接合とを相互接続する第３のジョセフソン接合であって、出力が第１および第３のジョセフソン接合を相互接続するノードに接続されている、前記第３のジョセフソン接合と、
   データ入力と第２のジョセフソン接合とを相互接続する第４のジョセフソン接合と、
   前記第１および第２のジョセフソン接合を相互接続し、バイアス電流に応答してバイアスを前記双安定ループに誘導するように構成された第１のバイアス変圧器と、
   第２および第４のジョセフソン接合を相互接続するノードに接続され、バイアス電流に応答してバイアスを第４のジョセフソン接合に誘導するように構成された第２のバイアス変圧器と
   を含む、請求項２に記載のシステム。
4. 前記ジョセフソンＤゲート回路は、
   イネーブル入力と第１のジョセフソン接合とを相互接続する第３のジョセフソン接合であって、出力が第１および第３のジョセフソン接合を相互接続するノードに接続されている、前記第３のジョセフソン接合と、
   前記データ入力と前記第２のジョセフソン接合とを相互接続するインダクタと、
   第１および第２のジョセフソン接合を相互接続し、バイアス電流に応答してバイアスを双安定ループに誘導するように構成されたバイアス変圧器と
   を含む、請求項２に記載のシステム。
5. 前記双安定ループは、前記第１のデータ状態を示す前記第１の方向および前記第２のデータ状態を示す前記第２の方向に双安定電流を伝導するように構成され、前記複数のジョセフソン接合の前記第１部分および前記第２部分は、前記イネーブル入力上のイネーブルデータおよび前記データ入力上の入力データに応答して順次トリガして、書き込み動作の間、前記双安定電流の方向を前記第１の方向と前記第２の方向との間で設定する、請求項１に記載のシステム。
6. 前記ジョセフソンＤゲート回路は、前記イネーブルＳＦＱパルスの非存在に応答して格納されたデジタル状態を維持するように構成されている、請求項１に記載のシステム。
7. 前記ジョセフソンＤゲート回路は、前記イネーブルＳＦＱパルスに対して時間遅延された前記データＳＦＱパルスに応答して前記第２のデータ状態を格納するように構成されている、請求項１に記載のシステム。
8. 前記ジョセフソンＤゲート回路は、レシプロカル量子論理（ＲＱＬ）バイアスアーキテクチャを含み、時間遅延が、前記イネーブル入力に提供される負のＳＦＱパルスに先行する前記データ入力に提供される正のＳＦＱパルスを含む、請求項７に記載のシステム。
9. 請求項１に記載の超伝導ゲートシステムを含むメモリセルであって、
   イネーブル入力をワード線に接続する第１の相互接続であって、ワード線上を伝搬するワード書き込み信号に基づいてイネーブルＳＦＱパルスを提供するように構成された前記第１の相互接続と、
   データ入力をビット線に接続する第２の相互接続であって、ビット線上を伝搬するビット書き込み信号に基づいてデータＳＦＱパルスを提供するように構成された前記第２の相互接続と
   を含む、メモリセル。
10. 前記ワード書き込み信号および前記ビット書き込み信号はそれぞれデジタル信号として構成され、前記第１の相互接続は、前記ワード書き込み信号の第１の２進状態に応答して前記イネーブルＳＦＱパルスを提供するためのパッシブ相互接続として構成され、前記第２の相互接続は、前記ビット書き込み信号の第１の２進状態に応答して前記データＳＦＱパルスを提供するためのパッシブ相互接続として構成される、請求項９に記載のメモリセル。
11. メモリセルにデジタル状態を第１のデータ状態および第２のデータ状態のうちの一つとして書き込むための方法であって、
    メモリセルへの書き込み動作をイネーブルにするイネーブル単一磁束量子（ＳＦＱ）パルスを生成するステップと、
    前記メモリセルに関連するジョセフソンＤゲート回路のイネーブル入力に前記イネーブルＳＦＱパルスを提供するステップであって、前記ジョセフソンＤゲート回路は、複数のジョセフソン接合を含むとともに、双安定電流を有する双安定ループを含む、前記提供するステップと、
    前記イネーブル入力に提供されるイネーブルＳＦＱパルスと、前記ジョセフソンＤゲート回路の前記データ入力に提供されるデータＳＦＱパルスの非存在とに応答して前記複数のジョセフソン接合の第１部分をトリガすることにより前記双安定ループ内の双安定電流を第１の方向に設定して前記第１のデータ状態を格納するステップと、
    前記イネーブル入力に提供されるイネーブルＳＦＱパルスと、前記ジョセフソンＤゲート回路の前記データ入力に提供されるデータＳＦＱパルスの存在とに応答して前記複数のジョセフソン接合の第２部分をトリガすることにより前記双安定ループ内の双安定電流を前記第１の方向とは反対の第２の方向に設定して前記第２のデータ状態を格納するステップと
    を含む方法。
12. 前記データＳＦＱパルスおよび前記イネーブルＳＦＱパルスに応答して複数のジョセフソン接合の前記第１部分を順次トリガして、双安定電流を前記第１のデータ状態を示す第１の方向に設定するために前記データＳＦＱパルスが前記データ入力に順次提供され、
    前記データＳＦＱパルスの非存在は、イネーブルＳＦＱパルスに応答して複数のジョセフソン接合の前記第２部分を順次トリガして、双安定電流を前記第２のデータ状態を示す第２の方向に設定するためにデータＳＦＱパルスを前記データ入力に提供しないことを含む、請求項１１に記載の方法。
13. 正のデータＳＦＱパルスが負のイネーブルＳＦＱパルスに先行するように前記イネーブルＳＦＱパルスに対して時間遅延して前記データＳＦＱパルスが提供される、請求項１１に記載の方法。
14. 前記イネーブルＳＦＱパルスを生成するステップは、ワード線に接続された前記メモリセルおよび行内の複数の追加メモリセルの各々に対する書き込み動作をイネーブルにするために前記イネーブルＳＦＱパルスを提供することを含み、
    前記データＳＦＱパルスの存在および前記データＳＦＱパルスの非存在は、ビット線に接続された前記メモリセルおよび列内の複数の追加メモリセルの各々に対してデータＳＦＱパルスおよびデータＳＦＱパルス無しのうちの一方を提供することを含む、請求項１１に記載の方法。