KR20170028395A - 초전도 게이트 시스템 - Google Patents

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KR20170028395A KR1020177002930A KR20177002930A KR20170028395A KR 20170028395 A KR20170028395 A KR 20170028395A KR 1020177002930 A KR1020177002930 A KR 1020177002930A KR 20177002930 A KR20177002930 A KR 20177002930A KR 20170028395 A KR20170028395 A KR 20170028395A
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안나 와이. 허
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노스롭 그루먼 시스템즈 코포레이션
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Abstract

일 실시예는 초전도 게이트 시스템을 포함한다. 초전도 게이트 시스템은, 인에이블 입력 상에 제공되는 인에이블 싱글 플럭스 양자(SFQ) 펄스 및 데이터 입력 상에 제공되는 데이터 SFQ 펄스의 각각의 존재 또는 부존재에 대한 응답으로, 디지털 상태를 제 1 데이터 상태 및 제 2 데이터 상태 중 하나로 저장하도록 구성되는 쌍안정 루프를 포함하는 조세프슨 D-게이트 회로를 포함한다. 디지털 상태는 출력으로 제공될 수 있다. 판독 회로는 출력에 커플링되고, 출력 신호로서 디지털 상태를 재생하도록 구성될 수 있다.

Description

초전도 게이트 시스템{SUPERCONDUCTIVE GATE SYSTEM}
본 발명은, 약정 제 N66001-12-C-2018호 하의 정부 지원으로 행해졌다. 정부가 본 발명에 대한 특정 권리들을 갖는다.
본 발명은 일반적으로 양자 및 클래식 디지털 초전도 회로들에 관한 것이고, 구체적으로는 초전도 게이트 시스템에 관한 것이다.
디지털 로직의 분야에서, 널리 공지되고 고도로 발달된 CMOS(complementary metal-oxide semiconductor) 기술이 광범위하게 사용된다. CMOS가 기술로서의 성숙도에 근접하기 시작함에 따라, 속도, 전력 소모 계산 밀도, 상호접속 대역폭 등의 측면에서 더 높은 성능을 도출할 수 있는 대안들에 대한 관심이 존재한다. CMOS 기술의 대안은 20 Gb/s(기가바이트/초) 이상의 통상적인 데이터 레이트 및 약 4°켈빈(Kelvin)의 동작 온도에서 약 4 nW(나노와트)의 통상적인 신호 전력으로 초전도 조세프슨 접합들을 활용하는 초전도체 기반 싱글 플럭스 양자 회로를 포함한다.
일 실시예는 초전도 게이트 시스템을 포함한다. 초전도 게이트 시스템은, 인에이블 입력 상에 제공되는 인에이블 싱글 플럭스 양자(SFQ) 펄스 및 데이터 입력 상에 제공되는 데이터 SFQ 펄스의 각각의 존재 또는 부존재에 대한 응답으로, 디지털 상태를 제 1 데이터 상태 및 제 2 데이터 상태 중 하나로 저장하도록 구성되는 쌍안정 루프를 포함하는 조세프슨 D-게이트 회로를 포함한다. 디지털 상태는 출력으로 제공될 수 있다. 판독 회로는 출력에 커플링되고, 출력 신호로서 디지털 상태를 재생하도록 구성될 수 있다.
다른 실시예는 메모리 셀에 디지털 상태를 기록하기 위한 방법을 포함한다. 이 방법은 메모리 셀에 대한 기록 동작을 가능하게 하는 인에이블 SFQ 펄스를 생성하는 단계를 포함한다. 이 방법은 또한, 메모리 셀과 연관된 조세프슨 D-게이트 회로의 인에이블 입력 상에 인에이블 SFQ 펄스를 제공하는 단계를 포함하고, 조세프슨 D-게이트 회로는 쌍안정 전류를 갖는 쌍안정 루프를 포함한다. 이 방법은, 인에이블 SFQ 펄스에 대한 응답으로 제 1 데이터 상태와 연관된 제 1 방향으로 쌍안정 전류를 설정하기 위해 조세프슨 D-게이트 회로의 데이터 입력 상에 데이터 SFQ 펄스를 제공하거나, 또는 인에이블 SFQ 펄스에 대한 응답으로 제 2 데이터 상태와 연관된, 제 1 방향과 반대인 제 2 방향으로 쌍안정 전류를 설정하기 위해 조세프슨 D-게이트 회로의 데이터 입력 상에 데이터 SFQ 펄스를 제공하지 않는 단계를 더 포함한다.
다른 실시예는 행(row)들 및 열(column)들의 어레이로 배열된 복수의 메모리 셀들을 포함하는 초전도 메모리 시스템을 포함한다. 복수의 메모리 셀들 각각은 행들 중 주어진 하나와 연관된 워드-라인을 복수의 메모리 셀들의 각각의 하나의 인에이블 입력에 커플링하는 제 1 상호접속부를 포함한다. 제 1 상호접속부는 인에이블 입력 상에 인에이블 SFQ 펄스를 제공하도록 구성될 수 있다. 복수의 메모리 셀들 각각은 또한, 열들 중 주어진 하나와 연관된 비트-라인을 복수의 메모리 셀들의 각각의 하나의 데이터 입력에 커플링하는 제 2 상호접속부를 포함한다. 제 2 상호접속부는 데이터 입력 상에 데이터 SFQ 펄스를 제공하도록 구성될 수 있다. 복수의 메모리 셀들 각각은, 인에이블 SFQ 펄스 및 데이터 SFQ 펄스의 존재 및 부존재 중 하나에 대한 응답으로, 디지털 상태를 제 1 데이터 상태 및 제 2 데이터 상태 중 하나로 저장하도록 구성되는 쌍안정 루프를 포함하는 조세프슨 D-게이트 회로를 더 포함한다.
도 1은, 초전도 게이트 시스템의 예를 예시한다.
도 2는, 조세프슨 D-게이트 회로의 예를 예시한다.
도 3은, 타이밍도의 예를 예시한다.
도 4는, 제 1 초기 상태인 조세프슨 D-게이트 회로의 예시적인 도면을 예시한다.
도 5는, 제 1 전이 상태인 조세프슨 D-게이트 회로의 예시적인 도면을 예시한다.
도 6은, 제 2 전이 상태인 조세프슨 D-게이트 회로의 예시적인 도면을 예시한다.
도 7은, 제 3 전이 상태인 조세프슨 D-게이트 회로의 예시적인 도면을 예시한다.
도 8은, 제 4 전이 상태인 조세프슨 D-게이트 회로의 예시적인 도면을 예시한다.
도 9는, 제 5 전이 상태인 조세프슨 D-게이트 회로의 예시적인 도면을 예시한다.
도 10은, 제 2 초기 상태인 조세프슨 D-게이트 회로의 예시적인 도면을 예시한다.
도 11은, 제 6 전이 상태인 조세프슨 D-게이트 회로의 예시적인 도면을 예시한다.
도 12는, 제 7 전이 상태인 조세프슨 D-게이트 회로의 예시적인 도면을 예시한다.
도 13은, 제 8 전이 상태인 조세프슨 D-게이트 회로의 예시적인 도면을 예시한다.
도 14는, 제 9 전이 상태인 조세프슨 D-게이트 회로의 예시적인 도면을 예시한다.
도 15는, 조세프슨 D-게이트 회로의 다른 예를 예시한다.
도 16은, 메모리 셀의 예를 예시한다.
도 17은, 메모리 시스템의 예를 예시한다.
도 18은, 메모리 셀에 디지털 상태를 기록하기 위한 방법의 예를 예시한다.
본 발명은 일반적으로 양자 및 클래식 디지털 초전도 회로들에 관한 것이고, 구체적으로는 초전도 게이트 시스템에 관한 것이다. 상호 양자 로직(RQL)은, 로직 연산들이 포지티브 펄스들을 사용하여 완료되는 한편 내부 상태는 클럭 사이클의 절반 후에 발생하는 대응하는 네거티브 펄스들을 사용하여 소거되어 조합형 로직 동작을 생성하는, 상호 데이터 인코딩을 활용하는 초전도 로직 회로들의 새로운 개발이다. RQL 로직 연산들의 예들은 미국 특허 제 7,724,020 호 및 미국 특허 제 7,977,964 호에 개시되고, 상기 미국 특허 둘 모두는 발명의 명칭이 "Single Flux Quantum Circuits"이고, 둘 모두의 전체 내용들은 본원에 참조로 통합된다.
초전도 게이트 시스템은, 제 1 데이터 상태(예를 들어, 로직 0) 또는 제 2 데이터 상태(예를 들어, 로직 1)에 대응하는 디지털 상태를 저장하도록 구성된 쌍안정 루프를 포함하고 RQL 아키텍처를 구현하는 조세프슨 D-게이트 회로를 포함할 수 있다. 일례로, 쌍안정 루프는, 쌍안정 루프를 구성하는 복수(예를 들어, 한 쌍)의 조세프슨 접합들 중 하나의 초전도 상(phase)에 대응하는 쌍안정 전류의 방향에 기초하여 디지털 상태를 저장할 수 있다 . 디지털 상태는 인에이블 입력 상에 제공되는 인에이블 SFQ 펄스 및 데이터 입력 상에 제공되는 데이터 SFQ 펄스의 존재 또는 부존재에 기초하여 조세프슨 D-게이트 회로에 기록될 수 있다. 예를 들어, 데이터 SFQ 펄스의 부존재는 제 1 데이터 상태(예를 들어, 로직 0)에 대응할 수 있고 데이터 SFQ 펄스의 존재는 제 2 데이터 상태(예를 들어, 로직 1)에 대응할 수 있다. 인에이블 SFQ 펄스 및/또는 데이터 SFQ 펄스에 대한 응답으로, 조세프슨 D-게이트 회로의 복수의 조세프슨 접합들은 순차적으로 트리거링(trigger)하여, 쌍안정 전류의 전류 방향을, 기록 동작의 시작시의 제 1 방향으로부터 기록 동작의 종료 시에 제 1 방향 또는 제 2 방향 중 어느 하나로 스위칭할 수 있다. 따라서, 디지털 상태가 그에 저장될 수 있다. 초전도 게이트 시스템은 또한, 출력에 커플링되고, 출력 신호로서 디지털 상태를 재생하도록 구성되는 판독 회로를 포함할 수 있다. 이러한 구현에서, 전력은 오직 설정, 재설정 및 판독 동작들 동안에만 소모 되고, 홀드 상태에서는 어떠한 전력 소모도 없다.
일례로, 초전도 게이트 시스템은 초전도 메모리 시스템의 일부와 같은 메모리 셀에서 구현될 수 있다. 초전도 메모리 시스템은 초전도 게이트 시스템을 포함할 수 있고, 제 1 상호접속부 및 제 2 상호접속부를 더 포함할 수 있다. 제 1 상호접속부는 인에이블 입력을 워드-라인에 커플링시킬 수 있고, 워드-라인 상의 워드-기록 신호를 SFQ 펄스의 형태로 인에이블 입력으로 전달하도록 구성될 수 있다. 일례로, 워드-라인은 메모리 셀들의 어레이의 행에서 복수의 메모리 셀들 각각에 커플링될 수 있다. 제 2 상호접속부는 데이터 입력을 비트-라인에 커플링시킬 수 있고, 비트-라인 상의 비트-기록 신호를 데이터 SFQ 펄스에 전달하도록 구성될 수 있다. 일례로, 비트-라인은 메모리 셀들의 어레이의 열에서 복수의 메모리 셀들 각각에 커플링될 수 있다. 따라서, 초전도 게이트 시스템은 선택가능한 데이터 워드들을 저장하기 위한 메모리 어레이로서 동작할 수 있다.
도 1은, 초전도 게이트 시스템(10)의 예를 예시한다. 초전도 게이트 시스템(10)은 쌍안정 루프(14)를 구현하는 조세프슨 D-게이트 회로(12)를 포함한다. 쌍안정 루프(14)는, 루프 내의 쌍안정 전류 방향에 기초하여 디지털 상태를 저장할 수 있다. 예를 들어, 쌍안정 루프(14)는, 조세프슨 접합의 제 1 초전도 상에 대응하고 따라서 디지털 상태의 제 1 데이터 상태와 연관되는 제 1 쌍안정 전류(예를 들어, -Φ/2)를 전도할 수 있고, 조세프슨 접합의 제 2 초전도 상에 대응하고 따라서 디지털 상태의 제 2 데이터 상태와 연관되는 제 2 쌍안정 전류(예를 들어, Φ/2)를 전도할 수 있다. 제 1 및 제 2 쌍안정 전류들 둘 모두는 RQL 구성에서 쌍안정 루프에 커플링된 플럭스 바이어스 권선(예를 들어, 인덕터)으로부터 생성된 DC 플럭스 바이어스에 의해 생성될 수 있다. 제 1 및 제 2 쌍안정 전류들을 생성하도록 쌍안정 루프를 바이어싱하기 위해 다양한 다른 회로 구성들이 이용될 수 있음을 인식해야 한다. 제 1 쌍안정 전류 및 제 2 쌍안정 전류는 실질적으로 동일할 수 있고, 서로 반대 방향으로 흐를 수 있다. 권선은 송신 라인 또는 일부 다른 초전도 구조에서 단순히 인덕턴스일 수 있고, 반드시 실제 권취된 초전도체 와이어는 아닐 수 있음을 추가로 인식해야 한다.
도 1의 예에서, 조세프슨 D-게이트 회로(12)는 예를 들어, 인에이블 입력에서 인에이블 신호 EN을 그리고 예를 들어, 데이터 입력에서 데이터 신호 DT를 수신할 수 있다. 일례로, 인에이블 신호 EN 및 데이터 신호 DT는 각각 싱글 플럭스 양자(SFQ) 펄스의 존재에 대응하는 제 1 이진 상태 및 SFQ 펄스의 부존재에 대응하는 제 2 이진 상태를 가질 수 있다. 예를 들어, 인에이블 신호 EN 및 데이터 신호 DT는, 초전도 게이트 시스템(10)을 포함하는 메모리 시스템에서 생성된 워드-기록 신호들 및 비트-기록 신호들에 기초하여 상호접속부들에 의해 생성될 수 있다. 따라서, 인에이블 신호 EN은 디지털 상태의 저장을 위해 초전도 게이트 시스템(10)에 대한 기록 동작을 가능하게 할 수 있고, 데이터 신호 DT는 데이터 SFQ 펄스의 존재 또는 부존재에 기초하여 디지털 상태에 대응할 수 있다. 예를 들어, 데이터 SFQ 펄스의 부존재는 제 1 데이터 상태(예를 들어, 로직 0)에 대응할 수 있고 데이터 SFQ 펄스의 존재는 제 2 데이터 상태(예를 들어, 로직 1)에 대응할 수 있다. 인에이블 SFQ 펄스 및/또는 데이터 SFQ 펄스에 대한 응답으로, 조세프슨 D-게이트 회로(12)의 복수의 조세프슨 접합들은 순차적으로 트리거링하여, 쌍안정 전류의 전류 방향을, 기록 동작의 시작시의 제 1 방향으로부터 기록 동작의 종료 시에 제 1 방향 또는 제 2 방향 중 어느 하나로 스위칭할 수 있다. 따라서, 예를 들어, 쌍안정 루프(14)의 일부를 구성하는 조세프슨 접합의 초전도 상에 기초하여, 디지털 상태가 그에 저장될 수 있다.
도 1의 예에서, 디지털 상태는 출력(16)에서 신호 Q로 표현되며, 따라서 제 1 데이터 상태 또는 제 2 데이터 상태 중 어느 하나에 대응한다. 일례로, 출력(16)은 조세프슨 송신 라인(JTL)으로 구성될 수 있고, 따라서 하나 이상의 조세프슨 접합 및 인덕터 초전도 루프들로 형성될 수 있다. 초전도 게이트 시스템(10)은 또한 출력(16)에 커플링된 판독 회로(18)를 포함한다. 판독 회로(18)는, 판독 회로(18)에 제공되는 신호 READ로서 도 1의 예에서 도시된 판독 신호에 대한 응답으로 출력 신호 OUT으로서 디지털 상태를 재생하도록 구성된다. 예를 들어, 판독 회로(18)는 판독 신호 READ에 대한 응답으로 조세프슨 D-게이트 회로(12)의 디지털 상태를 비파괴적으로 판독하도록 구성된 AND-게이트 또는 A-AND-NOT-B 게이트로 구성될 수 있다. 따라서, 출력 신호 OUT은 조세프슨 D-게이트 회로(12)에 저장된 디지털 상태를 결정하기 위해 다양한 다른 회로 디바이스들/컴포넌트들에 의해 수신될 수 있다. 일례로, 초전도 게이트 시스템(10)은 메모리 시스템에서와 같이 복수의 메모리 셀들 중 하나에서 구현되어 데이터 워드들의 행들에 데이터를 저장한다.
도 2는, 조세프슨 D-게이트 회로(50)의 예를 예시한다. 조세프슨 D-게이트 회로(50)는 도 1의 예의 조세프슨 D-게이트 회로(12)에 대응할 수 있다. 따라서, 도 2의 예의 하기 설명에서는 도 1의 예가 참조된다.
조세프슨 D-게이트 회로(50)는, 인에이블 신호 EN가 제공되는 인에이블 입력(52) 및 데이터 신호 DT가 제공되는 데이터 입력(54)을 포함한다. 조세프슨 D-게이트 회로(50)는 또한, 1차 인덕터로 제 1 인덕터 L1 및 2차 인덕터로 제 2 인덕터 L2를 포함하는 제 1 변압기(56) 뿐만 아니라 1차 인덕터로 제 1 인덕터 L3 및 2차 인덕터로 제 2 인덕터 L4를 포함하는 제 2 변압기(58)를 포함한다. 바이어스 전류 IBIAS는 인덕터들 L1 및 L3을 통해 제공되어 인덕터들 L2 및 L4에 바이어스 전류를 유도하여 RQL 구조를 구현한다. 조세프슨 D-게이트 회로(50)는 또한 제 1 조세프슨 접합 JJ1, 제 2 조세프슨 접합 JJ2 및 인덕터 L2에 의해 형성되는 쌍안정 루프(60)를 포함한다. 조세프슨-D 게이트(50)는 또한, 인에이블 입력(52) 및 쌍안정 루프(60)를 상호접속시키는 제 3 조세프슨 접합 JJ3, 및 데이터 입력(54) 및 쌍안정 루프(60)를 상호접속시키는 제 4 조세프슨 접합 JJ4를 포함한다.
도 2의 예에서, 쌍안정 루프는 2 개의 전류 방향들 중 하나에서 쌍안정 전류 ±Φ/2를, 제 1 쌍안정 전류 -Φ/2 또는 제 2 쌍안정 전류 Φ/2 중 어느 하나로서 전도하고, 여기서 Φ는 SFQ이다. 본원에서 설명되는 바와 같이, 제 1 및 제 2 쌍안정 전류 -Φ/2 및 Φ/2는 대략 동일하고 반대 방향일 수 있고, 따라서, 제 1 전류 방향(예를 들어, -Φ/2) 또는 제 2 전류 방향(예를 들어, Φ/2)을 갖는 쌍안정 전류로서 본원에서 지칭될 수 있다. 제 1 쌍안정 전류(즉, 쌍안정 전류의 제 1 방향) -Φ/2는 제 1 조세프슨 접합 JJ1의 제 1 초전도 상과 연관될 수 있고, 따라서 조세프슨 D-게이트 회로(50)의 저장된 디지털 상태의 제 1 데이터 상태(예를 들어, 로직 0)와 연관될 수 있다. 유사하게, 제 2 쌍안정 전류(즉, 쌍안정 전류의 제 2 방향) Φ/2는 제 1 조세프슨 접합 JJ1의 제 2 초전도 상과 연관될 수 있고, 따라서 조세프슨 D-게이트 회로(50)의 저장된 디지털 상태의 제 2 데이터 상태(예를 들어, 로직 1)와 연관될 수 있다. 제 1 조세프슨 접합 JJ1의 상, 및 그에 따른 쌍안정 전류의 방향 ±Φ/2는 신호 Q로 도시된 출력(62)에서 저장된 디지털 상태로서 제공될 수 있다.
인에이블 신호 EN(예를 들어, 인에이블 SFQ 펄스) 및/또는 데이터 신호 DT(예를 들어, 데이터 SFQ 펄스)에 대한 응답으로, 조세프슨 접합들 JJ1 내지 JJ4 중 적어도 하나는 조세프슨 접합들 JJ1 내지 JJ4 중 적어도 하나의 초전도 상을 변경하도록 순차적으로 트리거링할 수 있다. 조세프슨 접합들 JJ1 내지 JJ4 중 적어도 하나의 초전도 상의 변경은 쌍안정 전류의 방향 ±Φ/2를 변경할 수 있고, 따라서 조세프슨 D-게이트 회로(50)에 저장된 디지털 상태에 영향을 미칠 수 있다. 예를 들어, 인에이블 신호 EN은 데이터 신호 DT의 이진 상태가 조세프슨 D-게이트 회로에 기록될 디지털 상태에 대응할 수 있도록, 기록 동작을 개시하도록 제공될 수 있다. 전술된 바와 같이, 트랜지스터들(56 및 58)의 배열은 조세프슨 접합들 JJ1 내지 JJ4의 바이어싱에 대해 RQL 구조를 제공한다. 따라서, 본원에 설명된 바와 같이, 인에이블 신호의 제 1 이진 상태는 포지티브 인에이블 SFQ 펄스 및 후속적인 네거티브 인에이블 SFQ 펄스에 대응할 수 있고, 데이터 신호의 제 2 이진 상태는 포지티브 데이터 SFQ 펄스 및 후속적인 네거티브 데이터 SFQ 펄스에 대응할 수 있다.
추가적으로, 데이터 신호는 인에이블 신호에 비해 시간 지연될 수 있어서, 포지티브 데이터 SFQ 펄스가 네거티브 인에이블 SFQ 펄스에 선행할 수 있다. 일례로, 네거티브 인에이블 SFQ 펄스 이전에 포지티브 데이터 SFQ 펄스의 부존재가 조세프슨 접합들 JJ1 내지 JJ4 중 적어도 하나의 트리거링에 기초하여 제 1 데이터 상태(예를 들어, 로직 0)에 대응하는 제 1 쌍안정 전류 -Φ/2를 제공하도록 제 1 조세프슨 접합 JJ1의 상을 설정할 수 있도록, 포지티브 인에이블 SFQ 펄스는 기록 동작을 개시할 수 있다. 다른 예로, 네거티브 인에이블 SFQ 펄스 이전에 포지티브 데이터 SFQ 펄스의 존재는, 조세프슨 접합들 JJ1 내지 JJ4 중 적어도 하나의 트리거링에 기초하여 제 2 데이터 상태(예를 들어, 로직 1)에 대응하는 제 2 쌍안정 전류 Φ/2를 제공하도록 제 1 조세프슨 접합 JJ1의 상을 설정할 수 있다. 또한, 인에이블 신호 EN의 부존재 시에 데이터 신호 DT의 존재는 본원에서 더 상세히 설명되는 바와 같이 조세프슨 D-게이트 회로(50)의 디지털 상태를 유지할 수 있다.
도 3은, 타이밍도(100)의 예를 예시한다. 타이밍도(100)는, 타이밍도(100)에서 일련의 포지티브 및 네거티브 SFQ 펄스들로서 제공되는 인에이블 신호 EN 및 데이터 신호 DT를 도시한다. 타이밍도(100)는 또한 조세프슨 접합들 JJ1 내지 JJ4 각각의 초전도 상 φ을 도시한다. 따라서, 도 3의 예의 하기 설명에서는 도 2의 예가 참조된다. 추가적으로, 출력(62)에서의 신호 Q는 제 1 조세프슨 접합 JJ1의 상에 대응하고, 따라서 쌍안정 전류 ±Φ/2의 전류 방향을 나타내기 때문에, 조세프슨 접합 JJ1의 상은 102에서 타이밍도(100)에 제공된 바와 같이, 조세프슨 D-게이트 회로(50)에 저장된 디지털 상태를 표시한다. 도 4 내지 도 14는 타이밍도(100)의 대응하는 시간들에서 조세프슨 D-게이트 회로(50)에 대응한다. 따라서, 도 4 내지 도 14의 예에 대한 하기 설명에서, 도 3의 예가 참조될 것이다. 추가적으로, 도 4 내지 도 14의 예들에서, 트리거링되고, 따라서 "로직 하이"의 초전도 상 φ를 갖는 조세프슨 접합들은 75에 도시된 부수적인 음영 원에 의해 도시된다. 본원에서 설명되는 바와 같이, 네거티브 SFQ 펄스에 의해 영향받는 "로직 로우" 초전도 상 φ를 갖는 트리거링된 조세프슨 접합은 RQL 구조에 기초하여 "로직 로우" 초전도 상 φ로 리턴하도록 재설정(예를 들어, 언트리거링(untrigger))된다.
도 4 내지 도 6은 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T1 및 T2에 도시된 바와 같이, 제 1 데이터 상태(예를 들어, 로직 0)가 제 1 데이터 상태(예를 들어, 로직 0)에 대응하는 제 1 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 1 기록 동작의 시퀀스를 도시한다. 도 4는, 제 1 초기 상태인 조세프슨 D-게이트 회로(50)의 예시적인 도면(150)을 예시한다. 제 1 기록 동작에서, 조세프슨 D-게이트 회로(50)의 초기 상태는 도 3의 예에서의 타이밍도(100)의 시간 T0에 대응할 수 있고, 여기서 조세프슨 D-게이트 회로는 제 1 조세프슨 접합 JJ1의 "로직 로우" 초전도 상 φJJ1에 기초하여 제 1 데이터 상태(예를 들어, 로직 0)를 저장하고, 따라서 쌍안정 루프(60)는 제 1 쌍안정 전류 -Φ/2를 전도한다. 제 3 조세프슨 접합 JJ3은 제 1의 초기 상태에서 "로직 하이" 초전도 상 φJJ3을 갖는 것으로 도시된다. 시간 T0에서, 인에이블 신호 EN 또는 데이터 신호 DT 중 어떠한 신호도 인에이블 입력(52) 또는 데이터 입력(54)에 각각 제공되지 않는다.
도 5는, 제 1 전이 상태인 조세프슨 D-게이트 회로(50)의 예시적인 도면(200)을 예시한다. 제 1 전이 상태는 인에이블 입력(52)에 제공된 포지티브 인에이블 SFQ 펄스에 대응할 수 있는 한편, 쌍안정 루프(60)는 도 3의 예에서의 타이밍도(100)에서 시간 T1에 도시된 바와 같이 제 1 쌍안정 전류 -Φ/2를 전도한다. 따라서, 제 1 전이 상태는 (예를 들어, 제 2 기록 동작에서 제 1 데이터 상태(예를 들어, 로직 0)로부터) 디지털 상태를 조세프슨 D-게이트 회로(50)에 기록하기 위한 기록 동작의 인에이블에 대응할 수 있다. 제 1 기록 동작에서, 인에이블 입력(52)의 포지티브 인에이블 SFQ 펄스에 대한 응답으로, 제 1 조세프슨 접합 JJ1은 쌍안정 전류 방향을 제 1 쌍안정 전류 -Φ/2로부터 202에 도시된 제 2 쌍안정 전류 Φ/2로 변경하도록 트리거링한다.
도 6은, 제 2 전이 상태인 조세프슨 D-게이트 회로(50)의 예시적인 도면(250)을 예시한다. 제 1 기록 동작에서, 제 2 전이 상태는 인에이블 입력(52)에 제공된 네거티브 인에이블 SFQ 펄스에 대응할 수 있는 한편, 쌍안정 루프(60)는 도 3의 예에서의 타이밍도(100)에서 시간 T2에 도시된 바와 같이 데이터 입력(54)에 제공된 데이터 SFQ 펄스(예를 들어, 개재된 포지티브 데이터 SFQ 펄스)의 부존재 시에 제 2 쌍안정 전류 -Φ/2를 전도한다. 어떠한 데이터 SFQ 펄스도 존재하지 않기 때문에, 그에 따라 데이터 신호 DT는 제 1 기록 동작 동안 제 1 이진 상태(예를 들어, 로직 0)에서 제공되었다. 따라서, 제 1 기록 동작에서, 제 2 전이 상태는 제 1 데이터 상태(예를 들어, 로직 0)에 대응하는 제 1 초기 상태로부터 조세프슨 D-게이트 회로(50)에 제 1 데이터 상태(예를 들어, 로직 0)를 기록하는 기록 동작의 종료에 대응할 수 있다. 도 6의 예에서, 인에이블 입력(52)의 네거티브 인에이블 SFQ 펄스에 대한 응답으로, 제 1 조세프슨 접합 JJ1은 쌍안정 전류 방향을 제 2 쌍안정 전류 Φ/2로부터 252에 도시된 제 1 쌍안정 전류 -Φ/2로 변경하도록 재설정(즉, 언트리거링)한다.
따라서, 전술된 바와 같이, 도 4 내지 도 6의 예들은 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T1 및 T2에 도시된 바와 같이, 제 1 데이터 상태(예를 들어, 로직 0)가 제 1 데이터 상태(예를 들어, 로직 0)에 대응하는 제 1 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 1 기록 동작의 시퀀스를 도시한다. 도 3의 예에서의 타이밍도(100)의 시간들 T1과 T2 사이에서, 제 1 조세프슨 접합 JJ1의 초전도 상 φJJ1은, 제 1 기록 동작이 조세프슨 D-게이트 회로(50)에서 제 1 상태의 저장으로 의도된 경우에도 간략하게 제 2 데이터 상태를 표시한다. 그러나, 도 1의 예에서 판독 회로(18)는 기록 동작(예를 들어, 제 1 기록 동작)의 종료에 후속하여 데이터 판독을 실행하도록 구성될 수 있어서, 조세프슨 D-게이트 회로(50)에 저장된 정확한 디지털 상태(예를 들어, 제 1 데이터 상태)가 출력 신호 OUT로서 판독될 수 있다.
도 4, 도 5 및 도 7 내지 도 9는 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T3 내지 T6에 도시된 바와 같이, 제 2 데이터 상태(예를 들어, 로직 1)가 제 1 데이터 상태(예를 들어, 로직 0)에 대응하는 제 1 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 2 기록 동작의 시퀀스를 도시한다. 도 4의 예를 다시 참조하면, 예시적인 도면(150)은 제 1 초기 상태인 조세프슨 D-게이트 회로(50)를 도시한다. 제 2 기록 동작에서, 조세프슨 D-게이트 회로(50)의 초기 상태는 도 3의 예에서의 타이밍도(100)에서 시간 T2와 시간 T3 사이의 시간에 대응할 수 있고, 여기서 조세프슨 D-게이트 회로는 제 1 조세프슨 접합 JJ1의 "로직 로우" 초전도 상 φJJ1에 기초하여 제 1 데이터 상태(예를 들어, 로직 0)를 저장하고, 따라서 쌍안정 루프(60)는 제 1 쌍안정 전류 -Φ/2를 전도한다. 제 3 조세프슨 접합 JJ3은 제 1의 초기 상태에서 "로직 하이" 초전도 상 φJJ3을 갖는 것으로 도시된다. 도 3의 예에서의 타이밍도(100)에서 시간들 T2와 T3 사이의 시간에서, 인에이블 신호 EN 또는 데이터 신호 DT 중 어떠한 신호도 인에이블 입력(52) 또는 데이터 입력(54)에 각각 제공되지 않는다.
도 5의 예를 다시 참조하면, 예시적인 도면(200)은 제 1 전이 상태인 조세프슨 D-게이트 회로(50)를 도시하고, 여기서 포지티브 SFQ 펄스는, 도 3의 예에서의 타이밍도(100)의 시간 T3에 도시된 바와 같이 인에이블 입력(52)에 제공된다. 따라서, 제 1 전이 상태는 (예를 들어, 제 2 기록 동작에서 제 1 데이터 상태(예를 들어, 로직 0)로부터) 디지털 상태를 조세프슨 D-게이트 회로(50)에 기록하기 위한 기록 동작의 인에이블에 대응할 수 있다. 제 2 기록 동작에서, 인에이블 입력(52)의 포지티브 인에이블 SFQ 펄스에 대한 응답으로, 제 1 조세프슨 접합 JJ1은 쌍안정 전류 방향을 제 1 쌍안정 전류 -Φ/2로부터 202에 도시된 제 2 쌍안정 전류 Φ/2로 변경하도록 트리거링한다.
도 7은, 제 3 전이 상태인 조세프슨 D-게이트 회로(50)의 예시적인 도면(300)을 예시한다. 제 3 전이 상태는 인에이블 입력(52) 상에 제공된 포지티브 인에이블 SFQ 펄스의 실질적으로 직후에 데이터 입력(54)에 제공되는 포지티브 데이터 SFQ 펄스에 대응할 수 있는 한편, 쌍안정 루프(60)는 도 3의 예에서의 타이밍도(100)에서 시간 T4에 도시된 바와 같이 제 2 쌍안정 전류 Φ/2를 전도한다. 도 7의 예에서, 데이터 입력(54)의 포지티브 데이터 SFQ 펄스에 대한 응답으로, 제 2 조세프슨 접합 JJ2는 쌍안정 전류 방향을 제 2 쌍안정 전류 Φ/2로부터 302에 도시된 제 1 쌍안정 전류 -Φ/2로 변경하도록 트리거링한다.
도 8은, 제 4 전이 상태인 조세프슨 D-게이트 회로(50)의 예시적인 도면(350)을 예시한다. 제 4 전이 상태는 데이터 입력(54) 상에 제공된 포지티브 데이터 SFQ 펄스의 실질적으로 직후에 인에이블 입력(52)에 제공되는 네거티브 인에이블 SFQ 펄스에 대응할 수 있는 한편, 쌍안정 루프(60)는 도 3의 예에서의 타이밍도(100)에서 시간 T5에 도시된 바와 같이 제 1 쌍안정 전류 -Φ/2를 전도한다. 도 8의 예에서, 인에이블 입력(52)의 네거티브 인에이블 SFQ 펄스에 대한 응답으로, 제 3 조세프슨 접합 JJ3이 재설정(예를 들어, 언트리거링)된다. 쌍안정 전류는 352에 도시된 제 1 쌍안정 전류 -Φ/2로 유지된다.
도 9는, 제 5 전이 상태인 조세프슨 D-게이트 회로(50)의 예시적인 도면(400)을 예시한다. 제 5 전이 상태는 인에이블 입력(52) 상에 제공된 네거티브 인에이블 SFQ 펄스의 실질적으로 직후에 데이터 입력(54)에 제공되는 네거티브 데이터 SFQ 펄스에 대응할 수 있는 한편, 쌍안정 루프(60)는 도 3의 예에서의 타이밍도(100)에서 시간 T6에 도시된 바와 같이 제 1 쌍안정 전류 -Φ/2를 전도한다. 따라서, 제 2 기록 동작에서, 제 5 전이 상태는 제 1 데이터 상태(예를 들어, 로직 0)에 대응하는 제 1 초기 상태로부터 조세프슨 D-게이트 회로(50)에 제 2 데이터 상태(예를 들어, 로직 1)를 기록하는 기록 동작의 종료에 대응할 수 있다. 도 9의 예에서, 데이터 입력(54)의 네거티브 데이터 SFQ 펄스에 대한 응답으로, 제 2 조세프슨 접합 JJ2는 쌍안정 전류 방향을 제 1 쌍안정 전류 -Φ/2로부터 402에 도시된 제 2 쌍안정 전류 Φ/2로 변경하도록 재설정(예를 들어, 언트리거링)한다.
따라서, 전술된 바와 같이, 도 4, 도 5 및 도 7 내지 도 9의 예들은 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T3 내지 T6에 도시된 바와 같이, 제 2 데이터 상태(예를 들어, 로직 1)가 제 1 데이터 상태(예를 들어, 로직 0)에 대응하는 제 1 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 2 기록 동작의 시퀀스를 도시한다. 시간 T6에 후속하여, 도 1의 예의 판독 회로(18)는 제 2 데이터 상태(예를 들어, 로직 1)를 출력 신호 OUT로서 판독하기 위해, 제 2 기록 동작의 종료에 후속하여 데이터 판독을 실행하도록 구성될 수 있다.
도 10, 도 5 및 도 7 내지 도 9는 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T7 내지 T10에 도시된 바와 같이, 제 2 데이터 상태(예를 들어, 로직 1)가 제 2 데이터 상태(예를 들어, 로직 1)에 대응하는 제 2 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 3 기록 동작의 시퀀스를 도시한다. 도 10은, 제 2 초기 상태인 조세프슨 D-게이트 회로(50)의 예시적인 도면(450)을 예시한다. 제 3 기록 동작에서, 조세프슨 D-게이트 회로(50)의 초기 상태는 도 3의 예에서의 타이밍도(100)에서 시간 T6와 시간 T7 사이의 시간에 대응할 수 있고, 여기서 조세프슨 D-게이트 회로는 제 1 조세프슨 접합 JJ1의 "로직 하이" 초전도 상 φJJ1에 기초하여 제 2 데이터 상태(예를 들어, 로직 1)를 저장하고, 따라서 쌍안정 루프(60)는 제 2 쌍안정 전류 Φ/2를 전도한다. 도 3의 예에서의 타이밍도(100)에서 시간들 T6과 T7 사이의 시간에서, 인에이블 신호 EN 또는 데이터 신호 DT 중 어떠한 신호도 인에이블 입력(52) 또는 데이터 입력(54)에 각각 제공되지 않는다.
도 5의 예를 다시 참조하면, 예시적인 도면(200)은 제 1 전이 상태인 조세프슨 D-게이트 회로(50)를 도시하고, 여기서 포지티브 SFQ 펄스는, 도 3의 예에서의 타이밍도(100)의 시간 T7에 도시된 바와 같이 인에이블 입력(52)에 제공된다. 따라서, 제 1 전이 상태는 (예를 들어, 제 3 기록 동작에서 제 2 데이터 상태(예를 들어, 로직 1)로부터) 디지털 상태를 조세프슨 D-게이트 회로(50)에 기록하기 위한 기록 동작의 인에이블에 대응할 수 있다. 제 3 기록 동작에서, 인에이블 입력(52)의 포지티브 인에이블 SFQ 펄스에 대한 응답으로, 제 3 조세프슨 접합 JJ3은 트리거링하여 쌍안정 전류 방향을 202에 도시된 제 2 쌍안정 전류 Φ/2로 유지한다.
도 7의 예를 다시 참조하면, 예시적인 도면(300)은 제 3 전이 상태인 조세프슨 D-게이트 회로(50)를 도시한다. 제 3 전이 상태는 인에이블 입력(52) 상에 제공된 포지티브 인에이블 SFQ 펄스의 실질적으로 직후에 데이터 입력(54)에 제공되는 포지티브 데이터 SFQ 펄스에 대응할 수 있는 한편, 쌍안정 루프(60)는 도 3의 예에서의 타이밍도(100)에서 시간 T8에 도시된 바와 같이 제 2 쌍안정 전류 Φ/2를 전도한다. 도 7의 예에서, 데이터 입력(54)의 포지티브 데이터 SFQ 펄스에 대한 응답으로, 제 2 조세프슨 접합 JJ2는 쌍안정 전류 방향을 제 2 쌍안정 전류 Φ/2로부터 302에 도시된 제 1 쌍안정 전류 -Φ/2로 변경하도록 트리거링한다.
도 8의 예를 다시 참조하면, 예시적인 도면(350)은 제 4 전이 상태인 조세프슨 D-게이트 회로(50)를 도시한다. 제 4 전이 상태는 데이터 입력(54) 상에 제공된 포지티브 데이터 SFQ 펄스의 실질적으로 직후에 인에이블 입력(52)에 제공되는 네거티브 인에이블 SFQ 펄스에 대응할 수 있는 한편, 쌍안정 루프(60)는 도 3의 예에서의 타이밍도(100)에서 시간 T9에 도시된 바와 같이 제 1 쌍안정 전류 -Φ/2를 전도한다. 도 8의 예에서, 인에이블 입력(52)의 네거티브 인에이블 SFQ 펄스에 대한 응답으로, 제 3 조세프슨 접합 JJ3이 재설정(예를 들어, 언트리거링)된다. 쌍안정 전류는 352에 도시된 제 1 쌍안정 전류 -Φ/2로 유지된다.
도 9의 예를 다시 참조하면, 예시적인 도면(400)은 제 5 전이 상태인 조세프슨 D-게이트 회로(50)를 도시한다. 제 5 전이 상태는 인에이블 입력(52) 상에 제공된 네거티브 인에이블 SFQ 펄스의 실질적으로 직후에 데이터 입력(54)에 제공되는 네거티브 데이터 SFQ 펄스에 대응할 수 있는 한편, 쌍안정 루프(60)는 도 3의 예에서의 타이밍도(100)에서 시간 T10에 도시된 바와 같이 제 1 쌍안정 전류 -Φ/2를 전도한다. 따라서, 제 3 기록 동작에서, 제 5 전이 상태는 제 2 데이터 상태(예를 들어, 로직 1)에 대응하는 제 2 초기 상태로부터 조세프슨 D-게이트 회로(50)에 제 2 데이터 상태(예를 들어, 로직 1)를 기록하는 기록 동작의 종료에 대응할 수 있다. 도 9의 예에서, 데이터 입력(54)의 네거티브 데이터 SFQ 펄스에 대한 응답으로, 제 2 조세프슨 접합 JJ2는 쌍안정 전류 방향을 제 1 쌍안정 전류 -Φ/2로부터 402에 도시된 제 2 쌍안정 전류 Φ/2로 변경하도록 재설정(예를 들어, 언트리거링)한다.
따라서, 전술된 바와 같이, 도 10, 도 5 및 도 7 내지 도 9의 예들은 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T7 내지 T10에 도시된 바와 같이, 제 2 데이터 상태(예를 들어, 로직 1)가 제 2 데이터 상태(예를 들어, 로직 1)에 대응하는 제 2 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 2 기록 동작의 시퀀스를 도시한다. 시간 T10에 후속하여, 도 1의 예의 판독 회로(18)는 제 2 데이터 상태(예를 들어, 로직 1)를 출력 신호 OUT로서 판독하기 위해, 제 3 기록 동작의 종료에 후속하여 데이터 판독을 실행하도록 구성될 수 있다.
도 10 내지 도 12는 총괄적으로, 조세프슨 D-게이트 회로가 제 2 데이터 상태(예를 들어, 로직 1)를 저장하고, 데이터 입력(54)에 데이터 SFQ 펄스를 제공하는 제 2 이진 상태를 갖는 데이터 신호 DT에도 불구하고 어떠한 데이터도 조세프슨 D-게이트 회로(50)에 기록되지 않는 제 1 "절반-선택"의 시퀀스를 도시한다. 일례로, "절반-선택"은, 비트-기록 신호에 의해 메모리 셀들의 열이 선택되는 한편, 조세프슨 D-게이트 회로(50)를 포함하는 메모리 셀의 대응하는 행은 워드-기록 신호에 의해 선택되지 않는 경우 발생할 수 있다. 제 1 "절반-선택"은 도 3의 예에서의 타이밍도(100)의 시간 T11 및 T12에 도시된다.
도 10의 예를 다시 참조하면, 예시적인 도면(450)은 제 2 초기 상태인 조세프슨 D-게이트 회로(50)를 도시한다. 제 1 "절반-선택"에서, 조세프슨 D-게이트 회로(50)의 초기 상태는 도 3의 예에서의 타이밍도(100)에서 시간 T10과 시간 T11 사이의 시간에 대응할 수 있고, 여기서 조세프슨 D-게이트 회로는 제 1 조세프슨 접합 JJ1의 "로직 하이" 초전도 상 φJJ1에 기초하여 제 2 데이터 상태(예를 들어, 로직 1)를 저장하고, 따라서 쌍안정 루프(60)는 제 2 쌍안정 전류 Φ/2를 전도한다. 도 3의 예에서의 타이밍도(100)에서 시간들 T10과 T11 사이의 시간에서, 인에이블 신호 EN 또는 데이터 신호 DT 중 어떠한 신호도 인에이블 입력(52) 또는 데이터 입력(54)에 각각 제공되지 않는다.
도 11은, 제 6 전이 상태인 조세프슨 D-게이트 회로(50)의 예시적인 도면(500)을 예시한다. 제 6 전이 상태는 도 3의 예에서의 타이밍도(100)에서 시간 T11에 도시된 바와 같이, 인에이블 입력(52)에 제공된 인에이블 SFQ 펄스(예를 들어, 이전 포지티브 인에이블 SFQ 펄스의 실질적으로 직후 )의 부존재 시에 데이터 입력(54)에 제공되는 포지티브 데이터 SFQ 펄스에 대응할 수 있다. 도 11의 예에서, 데이터 입력(54)의 포지티브 데이터 SFQ 펄스에 대한 응답으로, 제 2 조세프슨 접합 JJ2는 쌍안정 전류 방향을 제 2 쌍안정 전류 Φ/2로부터 502에 도시된 제 1 쌍안정 전류 -Φ/2로 변경하도록 트리거링한다.
도 12는, 제 7 전이 상태인 조세프슨 D-게이트 회로(50)의 예시적인 도면(550)을 예시한다. 제 7 전이 상태는 도 3의 예에서의 타이밍도(100)에서 시간 T12에 도시된 바와 같이, 인에이블 입력(52)에 제공된 인에이블 SFQ 펄스(예를 들어, 개재된 네거티브 인에이블 SFQ 펄스)의 부존재 시에 데이터 입력(54)에 제공되는 네거티브 데이터 SFQ 펄스에 대응할 수 있다. 따라서, 제 1 "절반-선택"에서, 제 7 전이 상태는 제 1 "절반-선택"의 종료에 대응할 수 있고, 따라서 제 2 데이터 상태는 조세프슨 D-게이트 회로(50)에 기록되지 않는다. 도 12의 예에서, 데이터 입력(54)의 네거티브 데이터 SFQ 펄스에 대한 응답으로, 제 2 조세프슨 접합 JJ2는 쌍안정 전류 방향을 제 1 쌍안정 전류 -Φ/2로부터 552에 도시된 제 2 쌍안정 전류 Φ/2로 변경하도록 재설정(예를 들어, 언트리거링)한다.
도 10, 도 5 및 도 6은 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T13 내지 T14에 도시된 바와 같이, 제 1 데이터 상태(예를 들어, 로직 0)가 제 2 데이터 상태(예를 들어, 로직 1)에 대응하는 제 2 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 4 기록 동작의 시퀀스를 도시한다. 도 10의 예를 다시 참조하면, 예시적인 도면(450)은 제 2 초기 상태인 조세프슨 D-게이트 회로(50)를 도시한다. 제 4 기록 동작에서, 조세프슨 D-게이트 회로(50)의 초기 상태는 도 3의 예에서의 타이밍도(100)에서 시간 T12와 시간 T13 사이의 시간에 대응할 수 있고, 여기서 조세프슨 D-게이트 회로는 제 1 조세프슨 접합 JJ1의 "로직 하이" 초전도 상 φJJ1에 기초하여 제 2 데이터 상태(예를 들어, 로직 1)를 저장하고, 따라서 쌍안정 루프(60)는 제 2 쌍안정 전류 Φ/2를 전도한다. 도 3의 예에서의 타이밍도(100)에서 시간들 T12와 T13 사이의 시간에서, 인에이블 신호 EN 또는 데이터 신호 DT 중 어떠한 신호도 인에이블 입력(52) 또는 데이터 입력(54)에 각각 제공되지 않는다.
도 5의 예를 다시 참조하면, 예시적인 도면(200)은 제 1 전이 상태인 조세프슨 D-게이트 회로(50)를 도시하고, 여기서 포지티브 SFQ 펄스는, 도 3의 예에서의 타이밍도(100)의 시간 T13에 도시된 바와 같이 인에이블 입력(52)에 제공된다. 따라서, 제 1 전이 상태는 (예를 들어, 제 4 기록 동작에서 제 2 데이터 상태(예를 들어, 로직 1)로부터) 디지털 상태를 조세프슨 D-게이트 회로(50)에 기록하기 위한 기록 동작의 인에이블에 대응할 수 있다. 제 4 기록 동작에서, 인에이블 입력(52)의 포지티브 인에이블 SFQ 펄스에 대한 응답으로, 제 3 조세프슨 접합 JJ3은 트리거링하여 쌍안정 전류 방향을 202에 도시된 제 2 쌍안정 전류 Φ/2로 유지한다.
도 6의 예를 다시 참조하면, 예시적인 도면(250)은 제 2 전이 상태인 조세프슨 D-게이트 회로(50)를 도시한다. 제 4 기록 동작에서, 제 2 전이 상태는 인에이블 입력(52)에 제공된 네거티브 인에이블 SFQ 펄스에 대응할 수 있는 한편, 쌍안정 루프(60)는 도 3의 예에서의 타이밍도(100)에서 시간 T14에 도시된 바와 같이 데이터 입력(54)에 제공된 데이터 SFQ 펄스(예를 들어, 개재된 포지티브 데이터 SFQ 펄스)의 부존재 시에 제 2 쌍안정 전류 -Φ/2를 전도한다. 어떠한 데이터 SFQ 펄스도 존재하지 않기 때문에, 그에 따라 데이터 신호 DT는 제 4 기록 동작 동안 제 1 이진 상태(예를 들어, 로직 0)에서 제공되었다. 따라서, 제 4 기록 동작에서, 제 2 전이 상태는 제 2 데이터 상태(예를 들어, 로직 1)에 대응하는 제 2 초기 상태로부터 조세프슨 D-게이트 회로(50)에 제 1 데이터 상태(예를 들어, 로직 0)를 기록하는 기록 동작의 종료에 대응할 수 있다. 도 6의 예에서, 인에이블 입력(52)의 네거티브 인에이블 SFQ 펄스에 대한 응답으로, 제 1 조세프슨 접합 JJ1은 쌍안정 전류 방향을 제 2 쌍안정 전류 Φ/2로부터 252에 도시된 제 1 쌍안정 전류 -Φ/2로 변경하도록 재설정(즉, 언트리거링)한다.
따라서, 전술된 바와 같이, 도 10, 도 5 및 도 6의 예들은 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T13 내지 T14에 도시된 바와 같이, 제 1 데이터 상태(예를 들어, 로직 0)가 제 2 데이터 상태(예를 들어, 로직 1)에 대응하는 제 2 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 4 기록 동작의 시퀀스를 도시한다. 시간 T14에 후속하여, 도 1의 예의 판독 회로(18)는 제 1 데이터 상태(예를 들어, 로직 0)를 출력 신호 OUT로서 판독하기 위해, 제 4 기록 동작의 종료에 후속하여 데이터 판독을 실행하도록 구성될 수 있다.
도 4, 도 13 및 도 12는 총괄적으로, 조세프슨 D-게이트 회로가 제 1 데이터 상태(예를 들어, 로직 0)를 저장하고, 데이터 입력(54)에 데이터 SFQ 펄스를 제공하는 제 2 이진 상태를 갖는 데이터 신호 DT에도 불구하고 어떠한 데이터도 조세프슨 D-게이트 회로(50)에 기록되지 않는 제 2 "절반-선택"의 시퀀스를 도시한다. 전술된 바와 같이, "절반-선택"은, 비트-기록 신호에 의해 메모리 셀들의 열이 선택되는 한편, 조세프슨 D-게이트 회로(50)를 포함하는 메모리 셀의 대응하는 행은 워드-기록 신호에 의해 선택되지 않는 경우 발생할 수 있다. 제 2 "절반-선택"은 도 3의 예에서의 타이밍도(100)의 시간 T13 및 T14에 도시된다.
도 4의 예를 다시 참조하면, 예시적인 도면(150)은 제 1 초기 상태인 조세프슨 D-게이트 회로(50)를 도시한다. 제 2 "절반-선택"에서, 조세프슨 D-게이트 회로(50)의 초기 상태는 도 3의 예에서의 타이밍도(100)에서 시간 T12와 시간 T13 사이의 시간에 대응할 수 있고, 여기서 조세프슨 D-게이트 회로는 제 1 조세프슨 접합 JJ1의 "로직 로우" 초전도 상 φJJ1에 기초하여 제 1 데이터 상태(예를 들어, 로직 0)를 저장하고, 따라서 쌍안정 루프(60)는 제 1 쌍안정 전류 -Φ/2를 전도한다. 제 3 조세프슨 접합 JJ3은 제 1의 초기 상태에서 "로직 하이" 초전도 상 φJJ3을 갖는 것으로 도시된다. 도 3의 예에서의 타이밍도(100)에서 시간들 T12와 T13 사이의 시간에서, 인에이블 신호 EN 또는 데이터 신호 DT 중 어떠한 신호도 인에이블 입력(52) 또는 데이터 입력(54)에 각각 제공되지 않는다.
도 13은, 제 8 전이 상태인 조세프슨 D-게이트 회로(50)의 예시적인 도면(600)을 예시한다. 제 8 전이 상태는 도 3의 예에서의 타이밍도(100)에서 시간 T13에 도시된 바와 같이, 쌍안정 루프(60)가 제 1 쌍안정 전류 -Φ/2를 전도하는 동안 인에이블 입력(52)에 제공된 인에이블 SFQ 펄스(예를 들어, 이전 포지티브 인에이블 SFQ 펄스의 실질적으로 직후)의 부존재 시에 데이터 입력(54)에 제공되는 포지티브 데이터 SFQ 펄스에 대응할 수 있다. 도 13의 예에서, 데이터 입력(54)의 포지티브 데이터 SFQ 펄스에 대한 응답으로, 제 4 조세프슨 접합 JJ4는 쌍안정 전류 방향을 602에 도시된 제 1 쌍안정 전류 -Φ/2로서 유지하도록 트리거링한다.
도 14는, 제 9 전이 상태인 조세프슨 D-게이트 회로(50)의 예시적인 도면(650)을 예시한다. 제 9 전이 상태는 도 3의 예에서의 타이밍도(100)에서 시간 T14에 도시된 바와 같이, 인에이블 입력(52)에 제공된 인에이블 SFQ 펄스(예를 들어, 개재된 네거티브 인에이블 SFQ 펄스)의 부존재 시에 데이터 입력(54)에 제공되는 네거티브 데이터 SFQ 펄스에 대응할 수 있다. 따라서, 제 2 "절반-선택"에서, 제 9 전이 상태는 제 2 "절반-선택"의 종료에 대응할 수 있고, 따라서 제 2 데이터 상태는 조세프슨 D-게이트 회로(50)에 기록되지 않는다. 도 14의 예에서, 데이터 입력(54)의 네거티브 데이터 SFQ 펄스에 대한 응답으로, 제 4 조세프슨 접합 JJ4는 쌍안정 전류 방향을 652에 도시된 제 1 쌍안정 전류 -Φ/2로서 유지하도록 재설정(예를 들어, 언트리거링)한다.
따라서, 도 3 내지 도 14의 예들은 조세프슨 D-게이트 회로(50)에 저장된 디지털 상태의 다양한 상태 변경들을 도시한다. 구체적으로, 도 4 내지 도 6의 예들은 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T1 및 T2에 도시된 바와 같이, 제 1 데이터 상태(예를 들어, 로직 0)가 제 1 데이터 상태(예를 들어, 로직 0)에 대응하는 제 1 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 1 기록 동작의 시퀀스를 도시한다. 도 4, 도 5 및 도 7 내지 도 9의 예들은 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T3 내지 T6에 도시된 바와 같이, 제 2 데이터 상태(예를 들어, 로직 1)가 제 1 데이터 상태(예를 들어, 로직 0)에 대응하는 제 1 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 2 기록 동작의 시퀀스를 도시한다. 도 10, 도 5 및 도 7 내지 도 9의 예들은 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T7 내지 T10에 도시된 바와 같이, 제 2 데이터 상태(예를 들어, 로직 1)가 제 2 데이터 상태(예를 들어, 로직 1)에 대응하는 제 2 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 3 기록 동작의 시퀀스를 도시한다. 도 10 내지 도 12의 예들은 총괄적으로, 도 3의 예에서의 타이밍도(100)의 시간들 T11 및 T12에 도시된 바와 같이, 조세프슨 D-게이트 회로가 제 2 데이터 상태(예를 들어, 로직 1)를 저장하고, 어떠한 데이터도 조세프슨 D-게이트 회로(50)에 기록되지 않는 제 1 "절반-선택"의 시퀀스를 도시한다. 도 10, 도 5 및 도 6의 예들은 총괄적으로, 도 3의 예에서의 타이밍도(100)에서 시간들 T13 내지 T14에 도시된 바와 같이, 제 1 데이터 상태(예를 들어, 로직 0)가 제 2 데이터 상태(예를 들어, 로직 1)에 대응하는 제 2 초기 상태로부터 조세프슨 D-게이트 회로에 기록되는 제 4 기록 동작의 시퀀스를 도시한다. 마지막으로, 도 4, 도 13 및 도 14의 예들은 총괄적으로, 도 3의 예에서의 타이밍도(100)의 시간들 T13 및 T14에 도시된 바와 같이, 조세프슨 D-게이트 회로가 제 1 데이터 상태(예를 들어, 로직 0)를 저장하고, 어떠한 데이터도 조세프슨 D-게이트 회로(50)에 기록되지 않는 제 2 "절반-선택"의 시퀀스를 도시한다.
도 15는, 조세프슨 D-게이트 회로(700)의 다른 예를 예시한다. 조세프슨 D-게이트 회로(700)는 도 2의 예의 조세프슨 D-게이트 회로(50)의 대안적인 예로서 도 1의 예의 조세프슨 D-게이트 회로(12)에 대응할 수 있다. 따라서, 도 15의 예의 하기 설명에서는 도 1의 예가 참조된다.
조세프슨 D-게이트 회로(700)는, 인에이블 신호 EN가 제공되는 인에이블 입력(702) 및 데이터 신호 DT가 제공되는 데이터 입력(704)을 포함한다. 조세프슨 D-게이트 회로(700)는 또한 1차 인덕터로 제 1 인덕터 L5를 그리고 2차 인덕터로 제 2 인덕터 L6을 포함하는 변압기(706)를 포함한다. 바이어스 전류 IBIAS는 인덕터 L5를 통해 제공되어 인덕터 L6에 바이어스 전류를 유도하여 RQL 구조를 구현한다. 조세프슨 D-게이트 회로(700)는 또한 제 1 조세프슨 접합 JJ5, 제 2 조세프슨 접합 JJ6 및 인덕터 L6에 의해 형성되는 쌍안정 루프(758)를 포함한다. 조세프슨-D 게이트(700)는 또한, 인에이블 입력(702) 및 쌍안정 루프(758)를 상호접속시키는 제 3 조세프슨 접합 JJ7, 및 데이터 입력(704) 및 쌍안정 루프(758)를 상호접속시키는 인덕터 L7을 포함한다.
도 2의 예에서 전술된 바와 유사하게, 쌍안정 루프(758)는 2 개의 전류 방향들 중 하나에서 쌍안정 전류 ±Φ/2를, 제 1 쌍안정 전류 -Φ/2 또는 제 2 쌍안정 전류 Φ/2 중 어느 하나로서 전도한다. 제 1 조세프슨 접합 JJ1의 상, 및 그에 따른 쌍안정 전류의 방향 ±Φ/2는 신호 Q로 도시된 출력(760)에서 저장된 디지털 상태로서 제공될 수 있다. 조세프슨 D-게이트 회로(700)는, 각각의 조세프슨 접합들 JJ1, JJ2 및 JJ3과 실질적으로 유사한 방식으로, 조세프슨 접합들 JJ5, JJ6 및 JJ7의 순차적 스위칭에 대해 도 2의 예의 조세프슨 D-게이트 회로(50)와 실질적으로 유사하게 동작하도록 구성된다. 도 15의 예에서, 조세프슨 D-게이트 회로(50)의 제 4 조세프슨 접합 JJ4 및 바이어싱 트랜지스터(58)는 인덕터 L7로 대체된다. 따라서, 도 4, 도 13 및 도 14의 예들에서 전술된 제 2 "절반-선택"에서와 같이, 제 4 조세프슨 접합 JJ4의 트리거링 대신에, 데이터 입력(754) 상에 제공된 포지티브 데이터 SFQ 펄스의 에너지는 인덕터 L7에 저장되고 네거티브 데이터 SFQ 펄스에 의해 방전된다. 따라서, 인덕터 L7은 데이터 입력(754)에 유도성 부하를 제공하는 한편, 조세프슨 D-게이트 회로(700)에 대해 더 공간 효율적인 구성을 제공한다.
도 16은, 메모리 셀(750)의 예를 예시한다. 메모리 셀(750)은 행들 및 열들로 배열된 것과 같이, 메모리 시스템의 복수의 메모리 셀들 중 단일 메모리 셀에 대응할 수 있다. 메모리 셀(750)은 도 1의 예의 초전도 게이트 시스템(10)과 같은 초전도 게이트 시스템(752)을 포함한다. 따라서, 초전도 게이트 시스템(750)은 도 2의 예의 조세프슨 D-게이트 회로(50) 또는 도 15의 예의 조세프슨 D-게이트 회로와 같은 조세프슨 D-게이트 회로를 포함할 수 있다. 따라서, 초전도 게이트 시스템(750)은 또한 도 1의 예의 판독 회로(18)와 같은 판독 회로를 포함하여, 판독 동작 동안 각각의 조세프슨 D-게이트 회로에 저장된 디지털 상태에 대응하는 출력 신호 OUT을 제공할 수 있다.
도 16의 예에서, 메모리 셀(750)은 또한 "IC-W"로 도시된 제 1 상호접속부(754) 및 "IC-B"로 도시된 제 2 상호접속부(756)를 포함한다. 제 1 상호접속부(754)는 초전도 게이트 시스템(752)의 각각의 조세프슨 D-게이트 회로의 인에이블 입력을, 워드-기록 신호 WW가 제공되는 워드-라인(758)에 커플링시킬 수 있다. 예를 들어, 워드-라인(758)은, 제 1 상호접속부(754)가 액티브 상호접속부로서 구성될 수 있고, 워드-기록 신호 WW가 인에이블 SFQ 펄스로서 구성될 수 있도록 조세프슨 송신 라인 JTL로 구성될 수 있다. 따라서, 제 1 상호접속부(754)는 인에이블 SFQ 펄스(예를 들어, RQL 방식의 포지티브 및 네거티브 인에이블 SFQ 펄스들)와 같은 워드-기록 신호 WW로부터 인에이블 신호 EN을 생성할 수 있다. 다른 예로, 제 1 상호접속부(754)는 패시브 상호접속부로서 구성될 수 있고, 워드-기록 신호 WW는, 제 1 상호접속부(754)가 어떠한 SFQ 펄스도 제공하지 않도록 인에이블 신호 EN의 제 1 이진 상태에 대응하는 제 1 이진 상태를 갖고, 제 1 상호접속부(754)가 인에이블 SFQ 펄스를 제공하도록 인에이블 신호 EN의 제 2 이진 상태에 대응하는 제 2 이진 상태를 갖는 디지털 신호일 수 있다. 일례로, 워드-라인(758)은, 메모리 셀(750)을 포함하는 메모리 셀들의 어레이의 행에서 복수의 메모리 셀들 각각에 커플링될 수 있다. 따라서, 제 1 상호접속부(754)는, 예를 들어, JTL로 구성된 워드-라인(758)으로부터 SFQ 펄스를 분리함으로써, 메모리 셀들의 행의 기록 동작을 가능하게 하도록 제공되는 워드-기록 신호 WW로부터 인에이블 SFQ 펄스를 생성할 수 있다.
제 2 상호접속부(756)는 초전도 게이트 시스템(752)의 각각의 조세프슨 D-게이트 회로의 데이터 입력을, 비트-기록 신호 BW가 제공되는 비트-라인(760)에 커플링시킬 수 있다. 예를 들어, 비트-라인(760)은, 제 2 상호접속부(756)가 액티브 상호접속부로서 구성될 수 있고, 비트-기록 신호 BW가 SFQ 펄스로서 구성될 수 있도록 JTL로 구성될 수 있다. 따라서, 제 2 상호접속부(756)는 데이터 SFQ 펄스(예를 들어, RQL 방식의 포지티브 및 네거티브 데이터 SFQ 펄스들)와 같은 비트-기록 신호로부터 데이터 신호 DT를 생성하도록 구성될 수 있다. 다른 예로, 제 2 상호접속부(756)는 패시브 상호접속부로서 구성될 수 있고, 비트-기록 신호 BW는, 제 2 상호접속부(756)가 어떠한 SFQ 펄스도 제공하지 않도록 데이터 신호 DT의 제 1 이진 상태에 대응하는 제 1 이진 상태를 갖고, 제 2 상호접속부(756)가 데이터 SFQ 펄스를 제공하도록 데이터 신호 DT의 제 2 이진 상태에 대응하는 제 2 이진 상태를 갖는 디지털 신호일 수 있다. 일례로, 비트-라인(760)은, 메모리 셀(750)을 포함하는 메모리 셀들의 어레이의 열에서 복수의 메모리 셀들 각각에 커플링될 수 있다. 따라서, 제 2 상호접속부(756)는, 예를 들어, JTL로 구성된 비트-라인(760)으로부터 SFQ 펄스를 분리함으로써, 메모리 셀(750)에 데이터를 기록하기 위해 제공되거나 제공되지 않는 비트-기록 신호 BW로부터 데이터 SFQ 펄스를 생성할 수 있다. 따라서, 메모리 셀(750)은 워드-기록 신호 WW(예를 들어, JTL로 구성된 워드-라인(758)을 따라 전파되는 인에이블 SFQ 펄스)에 의해 선택되어, 초전도 게이트 시스템(752)의 각각의 조세프슨 D-게이트 회로의 쌍안정 루프에 디지털 상태를 저장하고, 디지털 상태는 데이터 신호 DT로서 제공되는 데이터 SFQ 펄스 또는 데이터 SFQ 펄스 없음 중 어느 하나에 대응한다.
또한, 도 16의 예에서, 메모리 셀(750)은 "IC-R"로 도시된 제 3 상호접속부(762)를 더 포함한다. 제 3 상호접속부(762)는, 초전도 게이트 시스템(752)의 각각의 조세프슨 D-게이트 회로의 판독 회로(예를 들어, 도 1의 예의 판독 회로(18))와 연관된 판독 입력을, 워드-판독 신호 WR이 제공되는 판독-라인(764)에 커플링시킬 수 있다. 예를 들어, 판독-라인(764)은, 제 3 상호접속부(762)가 액티브 상호접속부로서 구성될 수 있고, 워드-판독 신호 WR이 판독 SFQ 펄스로서 구성될 수 있도록 JTL로 구성될 수 있다. 따라서, 제 3 상호접속부(762)는 워드-판독 신호 WR(예를 들어, RQL 방식의 포지티브 및 네거티브 판독 SFQ 펄스들)로부터 판독 신호 READ를 생성할 수 있다. 다른 예로, 제 3 상호접속부(762)는 패시브 상호접속부로서 구성될 수 있고, 워드 판독 신호 WR은, 초전도 게이트 시스템(752)의 조세프슨 D-게이트 회로로부터 디지털 상태를 판독하기 위한 판독 SFQ 펄스로서 제공되는 판독 신호 READ에 대응하는 제 1 이진 상태 및 판독 SFQ 펄스 없음으로서 제공되는 판독 신호 READ에 대응하는 제 2 이진 상태를 갖는 디지털 신호일 수 있다. 일례로, 판독-라인(764)은, 메모리 셀(750)을 포함하는 메모리 셀들의 어레이의 행에서 복수의 메모리 셀들 각각에 커플링될 수 있다. 따라서, 제 3 상호접속부(762)는, 예를 들어, JTL로 구성된 판독-라인(762)으로부터 SFQ 펄스를 분리함으로써, 메모리 셀들의 행의 판독 동작을 가능하게 하도록 제공되는 워드-판독 신호 WR로부터 판독 SFQ 펄스를 생성할 수 있다.
메모리 셀(750)은 워드-기록 라인(758) 및 비트-기록 라인(760) 각각에 대한 단일 상호접속부의 구현에 기초하여 다른 타입들의 조세프슨 게이트 시스템들보다 훨씬 더 효율적인 방식으로 구현될 수 있다. 일례로, 조세프슨 설정-재설정(S-R) 게이트와 같은 다른 타입들의 메모리 셀 시스템들은 복수의 상호접속부들, 및 주어진 워드-기록 신호 WW 및 주어진 비트-기록 신호 BW를 각각의 입력들(예를 들어, 각각 설정 및 재설정 입력들)로 변환하기 위한 개입 로직을 구현할 수 있다. 예를 들어, 조세프슨 S-R 게이트는, 주어진 워드-기록 신호 및 주어진 비트-기록 신호에 기초한 입력들로서 설정 및 재설정 신호들을 생성하기에 충분한 로직 연산들을 제공하기 위해 14 개의 상호접속부들 및 3 개의 로직 게이트들(예를 들어, AND-게이트들 및/또는 인버터들)만큼 많은 상호접속부들 및 로직 게이트들을 포함할 수 있다. 따라서, 도 2의 예의 조세프슨 D-게이트 회로(50) 또는 도 15의 예의 조세프슨 D-게이트 회로와 같은 조세프슨 D-게이트 회로를 구현하는 메모리 셀(750)은 조세프슨 메모리 디바이스에 대한 훨씬 더 효율적인 구현일 수 있다.
도 17은, 메모리 시스템(800)의 예를 예시한다. 메모리 시스템(800)은 다양한 양자 및/또는 클래식 컴퓨팅 애플리케이션들에서 메모리 구조로서 구현될 수 있다. 일례로, 메모리 시스템(800)은 클래식 데이터 및/또는 제어기 명령들을 양자 컴퓨팅 환경에 저장하기 위해 약 4 켈빈 또는 그 미만에서 동작하는 것과 같은 극저온으로 양자 컴퓨팅 회로에서 구성될 수 있다.
메모리 시스템(800)은 메모리 셀들의 어레이(802)로서 배열되는 것으로 도 17의 예에 도시된다. 구체적으로, 메모리 셀(802)은 WORD 1 내지 WORD Y로 도시된 데이터 워드에 각각 대응하는 행들(804)에 배열되고, 여기서 Y는 1보다 큰 정수이다. 각각의 행(804)은 행들(804)에 걸쳐 X 개의 열들(806)을 형성하는 메모리 셀들의 세트(802)를 포함하고, WORD 1의 메모리 셀들(802)은 C1 내지 CX로서 도 17의 예에 도시되어 있고, 여기서 X는 1보다 큰 정수이다. 따라서, 메모리 시스템(800)의 어레이의 메모리 셀들(802) 각각은 행(804) 및 열(806)에 의해 개별적으로 어드레스가능할 수 있다.
도 17의 예에서, 행들(804) 각각은 연관된 워드-기록 라인(808) 및 워드-판독 라인(810)을 갖는 것으로 도시되고, 워드-기록 및 워드-판독 신호들 WW1 및 WR1 내지 WWY 및 WRY를 각각 제공하는 것으로 도시된다. 워드-기록 라인들(808) 및 워드-판독 라인들(810)은, 예를 들어, 상호접속부들(예를 들어, 메모리 셀들(802) 각각의 제 1 상호접속부(754))을 통해, 메모리 시스템(800)의 행들(804) 각각에서 메모리 셀들(802) 각각에 커플링될 수 있다. 또한, 메모리 셀들(802) 각각은 비트-기록 신호들 BW1 내지 BWX를 제공하는 것으로 도시된 연관된 비트-기록 라인(812)을 갖는 것으로 도시된다. 비트-기록 라인들(812)은, 예를 들어, 상호접속부들(예를 들어, 메모리 셀들(802) 각각의 제 2 상호접속부(756))을 통해, 메모리 시스템(800)의 열들(806) 각각에서 각각의 대응적으로 넘버링된 메모리 셀(802)에 커플링될 수 있다.
메모리 셀들(802) 각각은 데이터의 단일 비트를 각각의 디지털 상태로서 저장하도록 구성된다. 구체적으로, 메모리 셀들(802) 각각은 도 16의 예의 메모리 셀(750)과 실질적으로 유사하게 구성될 수 있다. 구체적으로, 메모리 셀들(802) 각각은 초전도 게이트 시스템(752) 및 제 1 및 제 2 상호접속부(754 및 756)를 포함할 수 있다. 메모리 셀들(802) 각각의 디지털 상태는, 기록 동작을 위해 메모리 셀들(802) 각각을 활성화시키도록 각각의 인에이블 신호들 EN(예를 들어, 인에이블 SFQ 펄스들)을 제공하기 위해 각각의 워드-기록 라인(808) 상에 제공되는 각각의 워드-기록 신호 WW, 및 각각의 활성화된 메모리 셀들(802)에 디지털 상태를 기록하도록 각각의 데이터 신호들 DT(예를 들어, 데이터 SFQ 펄스들)을 제공하기 위해 각각의 비트-기록 라인(812) 상에 제공되는 비트-기록 신호 BW에 대한 응답으로 설정될 수 있다. 일례로, 워드-기록 신호 WW 및 비트-기록 신호 BW는 각각의 워드-기록 라인들(808) 및 비트-기록 라인들(812)을 따라 전파하는 각각의 SFQ 펄스들로서 제공될 수 있다. 다른 예로, 워드-기록 신호들 WW 및 비트-기록 신호 BW는 각각의 워드-기록 라인들(808) 및 비트-기록 라인들(812) 상에 제공되는 디지털 신호들일 수 있다. 예를 들어, 워드-기록 신호 WW는, 예를 들어, 제 1 상호접속부(754)를 통해 인에이블 SFQ 펄스들을 생성하는 것에 기초하여 대응하는 메모리 셀들(802)에 데이터 기록을 가능하게 하는 각각의 워드-기록 라인(808)의 선택에 대응하는 제 1 디지털 상태, 및 대응하는 메모리 셀들(802)에 데이터 기록을 디스에이블시키는 제 2 디지털 상태(예를 들어, 제 1 상호접속부(754)에서 생성되는 인에이블 SFQ 펄스 없음)를 가질 수 있다. 유사하게, 비트-기록 신호 BW는, 예를 들어, 제 2 상호접속부(756)를 통해 데이터 SFQ 펄스들을 생성하는 것에 기초하여 대응하는 메모리 셀(802)에 기록될 제 1 데이터 상태에 대응하는 제 1 디지털 상태, 및 대응하는 메모리 셀들(802)에 기록될 제 2 데이터 상태에 대응하는 제 2 디지털 상태(예를 들어, 제 2 상호접속부(756)에서 생성되는 데이터 SFQ 펄스 없음)를 가질 수 있다.
유사하게, 메모리 셀들(802) 각각에 저장된 각각의 디지털 상태는, 행들(804) 중 주어진 행을 선택하기 위해 각각의 워드-판독 라인(810) 상에 제공되는 워드-판독 신호 WR에 기초하여 메모리 셀들(802)로부터 판독될 수 있다. 일례로, 메모리 셀들(802) 각각의 출력은, (예를 들어, 판독 상호접속부를 통한) 각각의 워드-판독 신호 WR에 기초하여, 도 1의 예에서 전술된 바와 유사하게 판독 신호 READ에 대한 응답으로, 연관된 행(804)의 메모리 셀들(802) 각각의 디지털 상태가 이진 로직 1 상태에 대응하는지 또는 이진 로직 0 상태에 대응하는지 여부를 결정하도록 구성되는 감지 레지스터(816)에 커플링될 수 있다. 따라서, 감지 레지스터(816)는, 각각의 판독 회로(예를 들어, 도 1의 예의 판독 회로(18))를 통해 메모리 셀들(802)의 디지털 상태를 각각의 출력 신호들 OUT1 내지 OUTX로서 판독할 수 있다.
앞서 설명된 전술된 구조적 및 기능적 특징들의 관점에서, 본 발명의 다양한 양상들에 따른 방법은 도 18를 참조하여 더 양호하게 인식될 것이다. 설명의 단순화를 위해, 도 18의 방법은 직렬적으로 실행되는 것으로 도시 및 설명되지만, 본 발명에 따르면 일부 양상들은 상이한 순서로 발생할 수 있고 그리고/또는 본원에 도시 및 설명된 것과는 다른 양상들과 동시에 발생할 수 있기 때문에, 본 발명이 예시된 순서에 의해 제한되는 것은 아님을 이해하고 인식해야 한다. 아울러, 본 발명의 양상에 따른 방법을 구현하기 위해 모든 예시된 특징들이 요구되는 것은 아닐 수 있다.
도 18는, 메모리 셀(예를 들어, 메모리 셀(750))에 디지털 상태를 기록하기 위한 방법(850)의 예를 예시한다. 852에서, 메모리 셀에 대한 기록 동작을 가능하게 하기 위한 인에이블 SFQ 펄스(예를 들어, 인에이블 신호 EN)가 생성된다. 854에서, 인에이블 SFQ 펄스는 메모리 셀과 연관된 조세프슨 D-게이트 회로(예를 들어, 조세프슨 D-게이트 회로(50))의 인에이블 입력(예를 들어 인에이블 입력(52)) 상에 제공된다. 조세프슨 D-게이트 회로는 쌍안정 전류(예를 들어, 쌍안정 전류 ±Φ/2)를 갖는 쌍안정 루프(예를 들어, 쌍안정 루프(60))를 포함할 수 있다. 856에서, 인에이블 SFQ 펄스에 대한 응답으로 제 1 데이터 상태와 연관된 제 1 방향(예를 들어, 제 2 쌍안정 전류 Φ/2)으로 쌍안정 전류를 설정하기 위해 조세프슨 D-게이트 회로의 데이터 입력(예를 들어, 데이터 입력(54)) 상에 데이터 SFQ 펄스(예를 들어, 데이터 신호 DT)가 제공되거나, 또는 인에이블 SFQ 펄스에 대한 응답으로 제 2 데이터 상태와 연관된, 제 1 방향과 반대인 제 2 방향(예를 들어, 제 1 쌍안정 전류 -Φ/2)으로 쌍안정 전류를 설정하기 위해 조세프슨 D-게이트 회로의 데이터 입력 상에 데이터 SFQ 펄스가 제공되지 않는다.
앞서 설명된 것은 본 발명의 예들이다. 물론, 본 발명을 설명하기 위해, 컴포넌트들 또는 방법들의 모든 착안가능한 결합을 설명하는 것이 가능하지는 않지만, 본 기술분야의 당업자는, 본 발명의 많은 추가적인 결합들 및 치환들이 가능함을 인식할 것이다. 따라서, 본 발명은, 첨부된 청구항들을 포함하는, 본 출원의 범주 내에 속하는 모든 이러한 변경들, 변형들 및 변화들을 포함하는 것으로 의도된다.

Claims (21)

  1. 초전도 게이트 시스템으로서,
    인에이블 입력 상에 제공되는 인에이블 싱글 플럭스 양자(SFQ) 펄스 및 데이터 입력 상에 제공되는 데이터 SFQ 펄스의 각각의 존재 또는 부존재에 대한 응답으로, 디지털 상태를 제 1 데이터 상태 및 제 2 데이터 상태 중 하나로 저장하도록 구성되는 쌍안정 루프를 포함하는 조세프슨 D-게이트 회로 ―상기 디지털 상태는 출력에서 제공됨―; 및
    상기 출력에 커플링되고, 출력 신호로서 상기 디지털 상태를 재생하도록 구성되는 판독 회로를 포함하는,
    초전도 게이트 시스템.
  2. 제 1 항에 있어서,
    상기 쌍안정 루프는 상기 인에이블 입력과 연관된 제 1 조세프슨 접합 및 상기 데이터 입력과 연관된 제 2 조세프슨 접합을 포함하고, 상기 디지털 상태는 상기 제 1 조세프슨 접합과 연관된 초전도 상(phase)에 대응하는,
    초전도 게이트 시스템.
  3. 제 2 항에 있어서,
    상기 조세프슨 D-게이트 회로는,
    상기 인에이블 입력과 상기 제 1 조세프슨 접합을 상호접속시키는 제 3 조세프슨 접합 -상기 출력은 상기 제 1 및 제 3 조세프슨 접합들을 상호접속시키는 노드에 커플링됨 -;
    상기 데이터 입력과 상기 제 2 조세프슨 접합을 상호접속시키는 제 4 조세프슨 접합;
    상기 제 1 및 제 2 조세프슨 접합들을 상호접속시키고, 바이어스 전류에 대한 응답으로 상기 쌍안정 루프에 바이어스를 유도하도록 구성되는 제 1 바이어스 트랜지스터; 및
    상기 제 2 및 제 4 조세프슨 접합들을 상호접속시키는 노드에 커플링되고, 상기 바이어스 전류에 대한 응답으로 상기 제 4 조세프슨 접합에 바이어스를 유도하도록 구성되는 제 2 바이어스 트랜지스터를 더 포함하는,
    초전도 게이트 시스템.
  4. 제 2 항에 있어서,
    상기 조세프슨 D-게이트 회로는,
    상기 인에이블 입력과 상기 제 1 조세프슨 접합을 상호접속시키는 제 3 조세프슨 접합 -상기 출력은 상기 제 1 및 제 3 조세프슨 접합들을 상호접속시키는 노드에 커플링됨 -;
    상기 데이터 입력과 상기 제 2 조세프슨 접합을 상호접속시키는 인덕터;
    상기 제 1 및 제 2 조세프슨 접합들을 상호접속시키고, 바이어스 전류에 대한 응답으로 상기 쌍안정 루프에 바이어스를 유도하도록 구성되는 바이어스 트랜지스터를 더 포함하는,
    초전도 게이트 시스템.
  5. 제 1 항에 있어서,
    상기 쌍안정 루프는, 복수의 조세프슨 접합들을 포함하고, 상기 제 1 데이터 상태를 표시하는 제 1 방향 및 상기 제 2 데이터 상태를 표시하는 제 2 방향으로 쌍안정 전류를 전도하도록 구성되고, 상기 복수의 조세프슨 접합들 중 적어도 일부는, 상기 인에이블 입력 및 상기 데이터 입력 상의 데이터에 대한 응답으로, 기록 동작 동안 상기 쌍안정 전류의 방향을 상기 제 1 방향 및 상기 제 2 방향 중에서 설정하도록 순차적으로 트리거링하도록 구성되는,
    초전도 게이트 시스템.
  6. 제 1 항에 있어서,
    상기 조세프슨 D-게이트 회로는, 상기 제 1 데이터 상태를 저장하기 위해 상기 인에이블 SFQ 펄스 및 상기 데이터 SFQ 펄스의 부존재에 대한 응답으로 상기 쌍안정 루프의 쌍안정 전류를 제 1 방향으로 설정하고, 상기 제 2 데이터 상태를 저장하기 위해 상기 인에이블 SFQ 펄스 및 상기 데이터 SFQ 펄스의 존재에 대한 응답으로 상기 쌍안정 루프의 상기 쌍안정 전류를, 상기 제 1 방향과 반대인 제 2 방향으로 설정하도록 구성되는,
    초전도 게이트 시스템.
  7. 제 6 항에 있어서,
    상기 조세프슨 D-게이트 회로는 상기 인에이블 SFQ 펄스의 부존재에 대한 응답으로, 저장된 디지털 상태를 유지하도록 구성되는,
    초전도 게이트 시스템.
  8. 제 6 항에 있어서,
    상기 조세프슨 D-게이트 회로는, 상기 데이터 SFQ 펄스가 상기 인에이블 SFQ 펄스에 대해 시간 지연되는 것에 대한 응답으로, 상기 제 2 데이터 상태를 저장하도록 구성되는,
    초전도 게이트 시스템.
  9. 제 8 항에 있어서,
    상기 조세프슨 D-게이트 회로는 상호 양자 로직(RQL) 바이어스 아키텍처를 포함하고, 상기 시간 지연은, 상기 데이터 입력 상에 제공되는 포지티브 SFQ 펄스가 상기 인에이블 입력 상에 제공되는 네거티브 SFQ 펄스에 선행하는 것을 포함하는,
    초전도 게이트 시스템.
  10. 제 1 항에 따른 초전도 게이트 시스템을 포함하는 메모리 셀로서,
    인에이블 입력을 워드-라인에 커플링시키고, 상기 워드-라인 상에서 전파되는 워드-기록 신호에 기초하여 인에이블 SFQ 펄스를 제공하도록 구성되는 제 1 상호접속부; 및
    데이터 입력을 비트-라인에 커플링시키고, 상기 비트-라인 상에서 전파되는 비트-기록 신호에 기초하여 데이터 SFQ 펄스를 제공하도록 구성되는 제 2 상호접속부를 더 포함하는,
    메모리 셀.
  11. 제 10 항에 있어서,
    상기 워드-기록 신호 및 상기 비트-기록 신호는 디지털 신호들로서 각각 구성되고, 상기 제 1 상호접속부는, 상기 워드-기록 신호의 제 1 이진 상태에 대한 응답으로 상기 인에이블 SFQ 펄스를 제공하기 위한 패시브 상호접속부로서 구성되고, 상기 제 2 상호접속부는, 상기 비트-기록 신호의 제 1 이진 상태에 대한 응답으로 상기 데이터 SFQ 펄스를 제공하기 위한 패시브 상호접속부로서 구성되는,
    메모리 셀.
  12. 적어도 하나의 행 및 적어도 하나의 열의 어레이로 배열되는 제 10 항에 따른 복수의 메모리 셀들을 포함하는 초전도 메모리 시스템으로서,
    상기 워드-라인은 데이터 기록 동작 동안 상기 적어도 하나의 행의 각각의 행을 선택하기 위해 각각의 적어도 하나의 워드-기록 신호 중 하나를 제공하도록 구성되는 각각의 적어도 하나의 워드-라인 중 하나이고, 상기 비트-라인은 상기 적어도 하나의 행 중 각각의 선택된 행의 각각의 메모리 셀과 연관된 쌍안정 루프에 상기 디지털 신호를 기록하기 위해 각각의 적어도 하나의 비트-기록 신호 중 하나를 제공하도록 구성되는 각각의 적어도 하나의 비트-라인 중 하나인,
    초전도 메모리 시스템.
  13. 메모리 셀에 디지털 상태를 기록하기 위한 방법으로서,
    메모리 셀에 대한 기록 동작을 가능하게 하는 인에이블 싱글 플럭스 양자(SFQ) 펄스를 생성하는 단계;
    상기 메모리 셀과 연관된 조세프슨 D-게이트 회로의 인에이블 입력 상에 인에이블 SFQ 펄스를 제공하는 단계 ―상기 조세프슨 D-게이트 회로는 쌍안정 전류를 갖는 쌍안정 루프를 포함함―; 및
    상기 인에이블 SFQ 펄스에 대한 응답으로 제 1 데이터 상태와 연관된 제 1 방향으로 상기 쌍안정 전류를 설정하기 위해 상기 조세프슨 D-게이트 회로의 데이터 입력 상에 데이터 SFQ 펄스를 제공하거나, 또는 상기 인에이블 SFQ 펄스에 대한 응답으로 제 2 데이터 상태와 연관된, 상기 제 1 방향과 반대인 제 2 방향으로 상기 쌍안정 전류를 설정하기 위해 상기 조세프슨 D-게이트 회로의 상기 데이터 입력 상에 상기 데이터 SFQ 펄스를 제공하지 않는 단계를 포함하는,
    메모리 셀에 디지털 상태를 기록하기 위한 방법.
  14. 제 13 항에 있어서,
    상기 데이터 SFQ 펄스를 제공하는 것은, 상기 제 1 데이터 상태를 표시하는 상기 제 1 방향으로 상기 쌍안정 전류를 설정하기 위해 상기 데이터 SFQ 펄스 및 상기 인에이블 SFQ 펄스에 대한 응답으로 복수의 상기 조세프슨 접합들 중 제 1 부분을 순차적으로 트리거링하도록 상기 데이터 입력 상에 상기 데이터 SFQ 펄스를 제공하는 것을 포함하고, 데이터 SFQ 펄스를 제공하지 않는 것은, 상기 제 2 데이터 상태를 표시하는 상기 제 2 방향으로 상기 쌍안정 전류를 설정하기 위해 상기 인에이블 SFQ 펄스에 대한 응답으로 상기 복수의 조세프슨 접합들 중 제 2 부분을 순차적으로 트리거링하도록 SFQ 펄스를 제공하지 않는 것을 포함하는,
    메모리 셀에 디지털 상태를 기록하기 위한 방법.
  15. 제 13 항에 있어서,
    상기 데이터 SFQ 펄스를 제공하는 것은, 포지티브 데이터 SFQ 펄스가 네거티브 인에이블 SFQ 펄스에 선행하도록 상기 인에이블 SFQ 펄스에 대해 시간 지연 방식으로 상기 데이터 SFQ 펄스를 제공하는 것을 포함하는,
    메모리 셀에 디지털 상태를 기록하기 위한 방법.
  16. 제 13 항에 있어서,
    상기 인에이블 SFQ 펄스를 생성하는 것은, 상기 메모리 셀 및 워드-라인에 커플링되는 행의 복수의 추가적인 메모리 셀들 각각에 대한 기록 동작을 가능하게 하기 위해 상기 인에이블 SFQ 펄스를 제공하는 것을 포함하고, 상기 데이터 SFQ 펄스를 제공하는 것 및 데이터 SFQ 펄스를 제공하지 않는 것은 각각, 상기 제 1 방향 및 상기 제 2 방향 중 하나로 상기 쌍안정 전류를 설정하기 위해 비트-라인에 커플링되는 열의 복수의 추가적인 메모리 셀들 및 상기 메모리 셀의 각각에 상기 데이터 SFQ 펄스를 제공하는 것 및 데이터 SFQ 펄스를 제공하지 않는 것 중 하나를 포함하는,
    메모리 셀에 디지털 상태를 기록하기 위한 방법.
  17. 열들 및 행들의 어레이로 배열되는 복수의 메모리 셀들을 포함하는 초전도 메모리 시스템으로서,
    상기 복수의 메모리 셀들 각각은,
    상기 행들 중 주어진 행과 연관된 워드-라인을 상기 복수의 메모리 셀들의 각각의 메모리 셀의 인에이블 입력에 커플링시키는 제 1 상호접속부 ―상기 제 1 상호접속부는 상기 인에이블 입력 상에 인에이블 SFQ 펄스를 제공하도록 구성됨―;
    상기 열들 중 주어진 열과 연관된 비트-라인을 상기 복수의 메모리 셀들의 각각의 메모리 셀의 데이터 입력에 커플링시키는 제 2 상호접속부 ―상기 제 2 상호접속부는 상기 데이터 입력 상에 데이터 SFQ 펄스를 제공하도록 구성됨―; 및
    각각 상기 인에이블 SFQ 펄스 및 상기 데이터 SFQ 펄스의 존재 및 부존재 중 하나에 대한 응답으로, 디지털 상태를 제 1 데이터 상태 및 제 2 데이터 상태 중 하나로 저장하도록 구성되는 쌍안정 루프를 포함하는 조세프슨 D-게이트 회로를 포함하는,
    초전도 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 쌍안정 루프는, 복수의 조세프슨 접합들을 포함하고, 상기 제 1 데이터 상태를 표시하는 제 1 방향 및 상기 제 2 데이터 상태를 표시하는 제 2 방향으로 쌍안정 전류를 전도하도록 구성되고, 상기 복수의 조세프슨 접합들 중 적어도 일부는, 상기 인에이블 입력 및 상기 데이터 입력 상의 데이터에 대한 응답으로, 기록 동작 동안 상기 쌍안정 전류의 방향을 상기 제 1 방향 및 상기 제 2 방향 중에서 설정하도록 순차적으로 트리거링하도록 구성되는,
    초전도 메모리 시스템.
  19. 제 17 항에 있어서,
    상기 쌍안정 루프는 상기 인에이블 입력과 연관된 제 1 조세프슨 접합 및 상기 데이터 입력과 연관된 제 2 조세프슨 접합을 포함하고, 상기 디지털 상태는 상기 제 1 조세프슨 접합과 연관된 초전도 상에 대응하는,
    초전도 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 조세프슨 D-게이트 회로는,
    상기 인에이블 입력과 상기 제 1 조세프슨 접합을 상호접속시키는 제 3 조세프슨 접합 -상기 제 1 및 제 3 조세프슨 접합들을 상호접속시키는 노드에 출력이 커플링됨 -;
    상기 데이터 입력과 상기 제 2 조세프슨 접합을 상호접속시키는 제 4 조세프슨 접합;
    상기 제 1 및 제 2 조세프슨 접합들을 상호접속시키고, 바이어스 전류에 대한 응답으로 상기 쌍안정 루프에 바이어스를 유도하도록 구성되는 제 1 바이어스 트랜지스터; 및
    상기 제 2 및 제 4 조세프슨 접합들을 상호접속시키는 노드에 커플링되고, 상기 바이어스 전류에 대한 응답으로 상기 제 4 조세프슨 접합에 바이어스를 유도하도록 구성되는 제 2 바이어스 트랜지스터를 더 포함하는,
    초전도 메모리 시스템.
  21. 제 19 항에 있어서,
    상기 조세프슨 D-게이트 회로는,
    상기 인에이블 입력과 상기 제 1 조세프슨 접합을 상호접속시키는 제 3 조세프슨 접합 -상기 제 1 및 제 3 조세프슨 접합들을 상호접속시키는 노드에 출력이 커플링됨 -;
    상기 데이터 입력과 상기 제 2 조세프슨 접합을 상호접속시키는 인덕터;
    상기 제 1 및 제 2 조세프슨 접합들을 상호접속시키고, 바이어스 전류에 대한 응답으로 상기 쌍안정 루프에 바이어스를 유도하도록 구성되는 바이어스 트랜지스터를 더 포함하는,
    초전도 메모리 시스템.
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