KR20220113550A - Jtl-기반 초전도 로직 어레이들 및 fpga들 - Google Patents

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랜달 엘. 포지
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Abstract

조셉슨 송신 라인(JTL)들에 기초하는 초전도 로직 어레이(SLA)들 및 필드-프로그래밍가능 게이트 어레이(FPAG)들은 상호 양자 로직(RQL) 컴플라이언트 바이너리 입력 신호들을 수용하고, 일반화된 로직 함수들의 평가들인 RQL-컴플라이언트 출력 신호들을 제공한다. 각각의 JTL-기반 초전도 FPGA(JTLBSFPGA)는 함께 연결된 다수의 JTL-기반 SLA(JTLBSLA)들을 통합한다. 각각의 JTLBSLA는, JTLBSLA들이 곱들의 합의 함수들의 평가들을 출력하도록 입력들 및 셀 상태들의 곱들을 출력하는 소프트웨어-프로그래밍가능 및/또는 마스크-프로그래밍된 로직 셀들의 어레이를 포함한다. 자기 조셉슨 접합(MJJ)들을 통해 프로그래밍가능 셀 상태들을 제공하는 일부의 로직 셀들을 포함하는 새로운 JTLBSLA 로직 셀들이 설명된다. JTLBSFPGA들은 CMOS FPGA들에 비해 영역 효율 및 클록 속도 장점들을 제공한다. 조셉슨 자기 랜덤 액세스 메모리(JMRAM)에 기초한 SLA들과는 달리, JTLBSLA들은 워드 라인 드라이버들, 플럭스 펌프들, 또는 감지 증폭기들을 요구하지 않는다. JTLBSLA들 및 JTLBSFPGA들이 RQL-컴플라이언트하기 때문에, 그들은 또한 신호 변환 회로부 없이 그들 내에 또는 그들 사이에 연결되는 RQL 게이트들을 포함할 수 있다.

Description

JTL-기반 초전도 로직 어레이들 및 FPGA들 {JTL-BASED SUPERCONDUCTING LOGIC ARRAYS AND FPGAS}
본 출원은, 2018년 7월 17일자로 출원된 미국 특허 출원 제16/037587호로부터의 우선권을 주장하며, 그 출원은 그 전체가 본 명세서에 포함된다.
본 발명은 계약 번호 제 W911NF-14-C-0115호 하에서 만들어졌다. 미국 정부는 그 계약에서 특정된 바와 같이 본 발명에 대한 권리들을 갖는다.
본 발명은 일반적으로 양자 및 전적인 디지털 초전도 회로들에 관한 것으로, 상세하게는 조셉슨-송신-라인-기반 초전도 로직 어레이들 및 필드-프로그래밍가능 게이트 어레이(PFGA)들에 관한 것이다.
디지털 로직의 분야에서, 잘-알려져 있고 고도로 개발된 상보성 금속-산화물 반도체(CMOS) 기술이 광범위하게 사용된다. CMOS가 기술로서 성숙해지기 시작함에 따라, 속도, 전력 손실 계산 밀도, 상호연결 대역폭 등의 관점들에서 더 높은 성능을 유발할 수 있는 대안들에 관심이 있다. CMOS 기술에 대한 대안은 초당 20 기가비트 이상의 통상적인 데이터 레이트에서의 약 4 나노와트의 통상적인 신호 전력 및 약 4 켈빈의 동작 온도들로 초전도 조셉슨 접합들을 이용하는 초전도체-기반 단일 플럭스 양자 회로부를 포함한다.
필드-프로그래밍가능 게이트 어레이(FPGA)는 제조 이후, 하나 이상의 맞춤화된 로직 출력 함수들을 생성하도록 구성되도록 설계된 집적 회로이다. PFGA는 프로그래밍가능 로직 블록들의 어레이, 및 일부 경우들에서는, 로직 블록들 사이의 재구성가능 상호연결들의 계층구조를 포함할 수 있다. 로직 블록들은 메모리 엘리먼트들을 포함할 수 있다. 고성능 컴퓨팅(HPC) 시스템들은 소비된 에너지 단위 당 계산을 가속화하기 위해 FPGA들을 사용한다. FPGA들은 전통적으로 CMOS 디바이스들로 제조되었다.
일 예는, 디지털 상태를 저장하고, 디지털 상태, 초전도 상호 양자 로직(RQL)-컴플라이언트(compliant) 판독 선택 신호, 및 RQL-컴플라이언트 판독 데이터 신호에 기초하여 RQL-컴플라이언트 논리 출력 신호를 판독하도록 구성된 판단 루프를 갖는 RQL 셀 회로를 포함한다. 판단 루프는 기입 입력들 상에서 제공되는 기입 신호들에 기초하여 디지털 상태를 제1 로직 상태 및 제2 로직 상태 중 하나로서 세팅하도록 구성된 자기 조셉슨 접합(MJJ)을 포함한다. 판단 루프는, 판독 선택 신호가 판독 선택 조셉슨 송신 라인(JTL)으로부터 판단 루프로 제공되게 하는 선택 입력 변압기의 2차 인덕터를 더 포함한다. 판단 루프는, 디지털 상태 및 판독 선택 신호에 의해 설정된 바이어스 조건들에 기초하여, 각각, 판독 데이터 신호가 출력 JTL로 전파되는 것을 차단하거나 또는 판독 데이터 신호를 출력 JTL에 전달하기 위한 초전도 단락(short)으로서 작동하기 위해 트리거링되거나 트리거링되지 않도록 구성된 이스케이프(escape) 조셉슨 접합(JJ)을 더 포함한다.
다른 예는 JTL-기반 초전도 로직 어레이(JTLBSLA) 회로를 포함한다. JTLBSLA 회로는, M으로 넘버링된 복수의 행들 및 N으로 넘버링된 복수의 열들의 어레이로 배열된 복수의 마스크-프로그래밍된 및/또는 소프트웨어-프로그래밍가능 로직 셀들을 포함한다. 각각의 소프트웨어-프로그래밍가능 로직 셀은, 초전도 루프에 프로그래밍가능 디지털 상태를 저장하고, 동작 시간에 프로그래밍가능 디지털 상태를 제1 로직 상태 및 제2 로직 상태 중 하나로 세팅하도록 구성된다. 각각의 마스크-프로그래밍된 로직 셀은 동작 시간에 변화가능하지 않은 하드-코딩된 디지털 상태를 갖는 것으로 기능한다. JTLBSLA 회로는, 대응하는 행 내의 N개의 셀들 각각에 입력으로서 선택 바이너리 값을 각각 제공하도록 구성된, M으로 넘버링된 복수의 JTL-기반 선택 라인들, 및 대응하는 열 내의 제1 셀에 입력으로서 데이터 바이너리 값을 각각 제공하도록 구성된, N으로 넘버링된 복수의 JTL-기반 데이터 라인들을 더 포함한다. 각각의 열 내의 마지막 셀 이외의 어레이 내의 각각의 셀은 대응하는 열 내의 다음 셀 또는 RQL 게이트에 입력으로서 출력을 제공하고, 각각의 열 내의 마지막 셀은 일반화된 로직 함수의 평가를 표현하는 어레이 출력을 제공한다.
또 다른 예는 JTL-기반 초전도 필드-프로그래밍가능 게이트 어레이(JTLBSFPGA)를 포함한다. JTLBSFPGA는 적어도 제1 및 제2 JTLBSLA들을 포함하며, 이들 각각은 복수의 행들 및 복수의 열들의 어레이로 배열된 복수의 소프트웨어-프로그래밍가능 로직 셀들을 포함한다. 각각의 소프트웨어-프로그래밍가능 로직 셀은, 초전도 루프에 프로그래밍가능 디지털 상태를 저장하고, 동작 시간에 프로그래밍가능 디지털 상태를 제1 로직 상태 및 제2 로직 상태 중 하나로 세팅하도록 구성된다. 제1 및 제2 JTLBSLA들 각각은, 대응하는 행 내의 N개의 셀들 각각에 입력으로서 선택 바이너리 값을 각각 제공하도록 구성된 복수의 JTL-기반 선택 라인들, 및 대응하는 열 내의 제1 셀에 입력으로서 데이터 바이너리 값을 각각 제공하도록 구성된 복수의 JTL-기반 데이터 라인들을 더 포함한다. 각각의 JTLBSLA 열 내의 마지막 셀 이외의 제1 및 제2 JTLBSLA들 각각 내의 각각의 셀은 대응하는 JTLBSLA 열 내의 다음 셀 또는 RQL 게이트에 입력으로서 출력을 제공한다. 각각의 열 내의 마지막 셀은 일반화된 로직 함수의 평가를 표현하는 어레이 출력을 제공한다. 곱들의 합(sum-of-products)의 로직 함수의 평가에 대응하는 제1 JTLBSLA의 각각의 어레이 출력은 제2 JTLBSLA의 대응하는 선택 라인 입력에 제공되어, JTLBSFPGA는 일반화된 로직 함수들의 복수의 평가들을 출력한다.
도 1은 예시적인 조셉슨-송신-라인-기반 초전도 로직 어레이(JTLBSLA)의 블록 다이어그램이다.
도 2는 조셉슨-접합-기반 소프트웨어-프로그래밍가능 로직 상태를 갖는 예시적인 JTLBSLA 로직 셀의 회로 다이어그램이다.
도 3은 논리 "1"의 셀 상태를 강제하는 예시적인 마스크-프로그래밍가능 JTLBSLA 로직 셀의 회로 다이어그램이다.
도 4는 논리 "0"의 셀 상태를 강제하는 예시적인 마스크-프로그래밍가능 JTLBSLA 로직 셀의 회로 다이어그램이다.
도 5 및 도 6은 JTLBSLA 로직 셀들에서 사용될 수 있는 예시적인 특수한 조셉슨 송신 라인(JTL)들의 회로 다이어그램들이다.
도 7는 논리 "0"의 셀 상태를 강제하는 다른 예시적인 마스크-프로그래밍가능 JTLBSLA 로직 셀의 회로 다이어그램이다.
도 8은 자기-조셉슨-접합-기반 소프트웨어-프로그래밍가능 로직 상태를 갖는 예시적인 JTLBSLA 로직 셀의 회로 다이어그램이다.
도 9는 자기-조셉슨-접합-기반 소프트웨어-프로그래밍가능 로직 상태를 갖는 다른 예시적인 JTLBSLA 로직 셀의 회로 다이어그램이다.
도 10은 자기 조셉슨 접합(MJJ)-기반 JTLBSLA 로직 셀들의 MJJ들에 대한 CMOS-기반 기입 회로부의 회로 다이어그램이다.
도 11은 예시적인 JTL-기반 초전도 필드 프로그래밍가능 게이트 어레이(JTLBSFPGA)의 블록 다이어그램이다.
도 12는 인트라-어레이(intra-array) 및 인터-어레이(inter-array) 상호 양자 로직(RQL)을 통합하는 예시적인 JTLBSFPGA의 블록 다이어그램이다.
본 개시내용은 일반적으로 양자 및 고전적인 디지털 초전도 회로들에 관한 것으로, 상세하게는 조셉슨-송신-라인-기반 초전도 로직 어레이(JTLBSLA)들에 관한 것이다. 상호 양자 로직(RQL)은 상호 데이터 인코딩을 이용하며, 여기서, 로직 연산들이 포지티브 펄스들을 사용하여 완료되는 상호 데이터 인코딩을 이용하는 반면, 내부 상태는 클록 사이클의 절반 이후에 오는 대응하는 네거티브 펄스들을 사용하여 삭제되어, 조합 로직 거동을 생성한다. RQL 로직 연산들의 예들은, 발명의 명칭이 둘 모두 "Single Flux Quantum Circuits"인 미국 특허 제7,724,020호 및 제7,977,964호에 개시되어 있으며, 둘 모두의 전체 내용들은 본 명세서에 인용에 의해 포함된다.
본 명세서에 설명되는 바와 같이, JTLBSLA는, 특수화된 또는 일반화된 로직 함수들을 실현하도록 상호연결되고, RQL 회로들 및 시스템들과 호환가능한 로직 셀들의 어레이이다. JTLBSLA는 마스크-프로그래밍된 로직 셀들 및/또는 소프트웨어-프로그래밍가능 로직 셀들을 포함할 수 있다. 복수의 JTLBSLA들은 JTL-기반 초전도 필드 프로그래밍가능 게이트 어레이(JTLBSFPGA)들을 형성하기 위해 복수의 하이브리드 조셉슨 송신 라인(JTL) 랜덤-액세스 메모리(RAM)들과 통합될 수 있다. JTLBSFPGA는 CMOS FPGA들에 비해 엄청난 속도 및 에너지-소비 장점들을 가질 수 있다.
JTLBSLA는 복수의 로직 셀들로 이루어질 수 있으며, 이들 각각은 마스크-프로그래밍되거나 소프트웨어-프로그래밍가능할 수 있다. 마스크-프로그래밍된 로직 셀들로 이루어지는 그러한 어레이의 JTLBSLA 또는 일부들의 로직 함수는 하드-코딩된다. 마스크-프로그래밍된 로직 어레이 또는 어레이 부분의 로직 함수는 의도된 함수를 실현하도록 맞춤화된 하나 이상의 마스크들에 의해 제조 동안 다이 또는 칩으로 기입된다. 반대로, 소프트웨어-프로그래밍가능 로직 어레이 또는 어레이 부분의 로직 함수는 어레이 또는 어레이 부분 내의 소프트웨어-프로그래밍가능 로직 셀들에 기입하기 위해 제어 신호들을 사용함으로써 언제든지 변경될 수 있다.
복수의 JTLBSLA들로 제조되는 것으로 본 명세서에 설명되는 바와 같은 JTLBSFPGA는 소프트웨어-프로그래밍가능할 수 있다. 증가된 프로그래밍 복잡도의 비용으로(즉, 구현 시에), JTLBSFPGA들은 프로그래머가 프로그램 런 타임(run time) 동안 하드웨어에서 복잡한 알고리즘들을 직접 구현할 수 있게 한다. 기본 기술들이 근본적으로 상이하지만, JTLBSFPGA들은 CMOS FPGA들에서 발견되는 대부분의 핵심 능력들을 제공할 수 있다. JTLBSFPGA들은, 룩업 테이블(LUT)들이 CMOS FPGA들에서 구현하는 것보다 더 큰 함수 구성들을 구현할 때(즉, 더 많은 불린 항(Boolean term)들을 가질 수 있음) 더 많은 영역 효율을 제공할 수 있다. CMOS 산업-표준 LUT들은 통상적으로 4-입력 로직 함수들을 제공한다. JTLBSFPGA들은 또한, CMOS FPGA들에 가능한 것보다 10배 더 큰 주파수들에서 구동될 수 있다.
도 1은 일반화된 또는 특수화된 로직 함수를 실현하도록 소프트웨어-프로그래밍가능 또는 마스크 프로그래밍가능할 수 있는 예시적인 JTLBSLA(100)를 묘사한다. 예시된 예시적인 JTLBSLA(100)는 개별 로직 셀들(102, 104, 106, 108, 110, 112, 114, 116, 118)의 3×3 어레이를 포함한다. 다른 예들은 더 적거나 더 많은 수의 셀들을 가질 수 있으며, 어레이는 셀들의 행들과 동일한 수의 열들을 가질 필요는 없다. 도 1은 예시된 JTLBSLA(100)에 대한 로직 능력을 정의하며, 판독 경로(즉, 판독 포트들)만을 예시한다. RQL-컴플라이언트 입력 신호들(A, B, C)(예를 들어, 포지티브 또는 네거티브 단일 플럭스 양자(SFQ) 펄스들) 및 RQL-컴플라이언트 입력 신호들(X, Y, Z)은 메모리 어레이 콘텍스트에서 워드 라인들 및 비트 라인들로 각각 지칭될 수 있는 것을 구동시킨다. 워드 라인들은 도 1에서 수평으로 이어지는 것으로 도시되어 있으며, 각각의 개별 워드 라인은 동일한 신호를 행 내의 모든 셀에 송신한다. 비트 라인들은 도 1에서 수직으로 이어지는 것으로 도시되어 있지만, 워드 라인들과는 달리, 상단-행 셀들 아래의 임의의 셀에 의해 수신된 신호는 도 2 내지 도 4, 도 8, 및 도 9의 도면에서 더 명확해지는 바와 같이, 그 위의 임의의 이전 셀의 액션에 의해 잠재적으로 수정된다. 개개의 로직 셀들의 상태들(H, I, J, K, L, M, N, O, P)은 기입-포트 워드 및 비트 라인 회로들(도 1에 도시되지 않음)을 통해 셀들로 기입될 수 있다. 각각의 상태는, 예컨대 서로 다른 셀의 상태와는 독립적으로 기입될 수 있거나 또는 다른 셀들의 상태들과 함께 기입될 수 있는 바이너리 로직 상태일 수 있다. 예컨대, 기입 포트 회로들(도시되지 않음)은 열 또는 행 중 어느 하나를 따라 다수의 로직 셀들의 상태들을 기입하도록 구성될 수 있거나 또는 JTLBSLA(100)에서 개별 로직 셀을 타겟팅할 수 있다.
JTLBSLA(100)의 RQL-컴플라이언트 출력들(OUT1, OUT2, OUT3)은 다음의 수학식들에 따라 입력들 및 기입된 셀 상태들로부터 도출되며:
Figure pat00001
여기서, 윗줄은 불린 부정을 표시하고, 괄호는 연산 우선순위를 표시한다.
소프트웨어-프로그래밍가능-로직-어레이 애플리케이션들의 경우, 로직 셀 상태들(도 1의 예시된 예의 H 내지 P)은 어떤 입력들(예시된 예에서 A 내지 C 및 X 내지 Z)이 출력들(예시된 예에서 1 내지 3)에서 나타나는지를 제어한다. 따라서, 위의 출력 수학식들을 참조하여 언급될 수 있는 바와 같이, 출력(OUT1)은 입력들(A, B, 및 C) 및 상태들(H, K, 및 N)에 기초하여 수정된 바와 같은 입력(X)을 제시할 수 있고; 출력(OUT2)은 입력들(A, B, 및 C) 및 상태들(I, L, 및 O)에 기초하여 수정된 바와 같은 입력(Y)을 제시할 수 있으며; 출력(OUT3)은 입력들(A, B, 및 C) 및 상태들(J, M, 및 P)에 기초하여 수정된 바와 같은 입력(Z)을 제시할 수 있다.
모든 입력들은 그들의 전체 로직 능력을 이용하도록 노출된다. 따라서, 메모리 어레이 콘텍스트에서 존재할 수 있는 것, 즉 워드 선택 라인 신호들(A, B, C)만이 JTLBSLA 콘텍스트에서 RQL 신호들의 임의의 세트를 프로세싱할 수 있다. 메모리 어레이 콘텍스트에서, 판독이 인에이블링될 때, 워드 라인들은 하나의 하이(high) 신호(즉, 논리 "1") 및 2개의 로우(low) 신호들(즉, 논리 "0")을 수신하도록 지정된다. 또한, 신호들(X, Y, Z)은 JTLBSLA 콘텍스트에서 언제든지 임의의 RQL 신호를 프로세싱할 수 있는 반면, 메모리 어레이 콘텍스트에서, 그들은 판독이 인에이블링될 때에만 하이 신호(즉, 논리 "1")를 수신할 수 있다. 다시 말하면, 메모리 어레이 콘텍스트에서 X, Y, Z 신호들은 메모리 셀의 상태의 검출만을 보조한다. 도 1에 도시된 바와 같이, 본 개시내용의 JTLBSLA들에서 판독 비트라인 아래에서 행해지는 "와이드(wide) OR"이 존재하지 않는다. 대신, X, Y, 또는 Z에 주입된 신호는 어레이를 통해 조건부로 전파되어, 그 셀의 상태의 "1"과 대응하는 RQL 선택 라인의 "1"의 조합에 의해 각각의 셀에서 잠재적으로 차단된다.
도 2는 예시적인 초전도 상태-기입가능 로직 셀 회로(200)를 예시한다. 일 예로서, 초전도 상태-기입가능 로직 셀 회로(200)는 JTLBSLA에서 구현될 수 있어서, 초전도 상태-기입가능 로직 셀 회로(200)는 JTLBSLA 내의 로직 셀에 대응할 수 있다. 예를 들어, 회로(200)는 도 1의 JTLBSLA(100) 내의 로직 셀들(102, 104, 106, 108, 110, 112, 114, 116, 118) 중 임의의 로직 셀에 대응하거나 그의 일부를 형성할 수 있다.
초전도 상태-기입가능 로직 셀 회로(200)는 도 9의 더 콤팩트한 자기-조셉슨-접합-기반(MJJ-기반) 셀들(800 및 900)과는 대조적으로, 조셉슨-접합-기반(JJ-기반) 셀로 지칭될 수 있다. 셀 회로(200)는 조셉슨 D-게이트 회로(202) 및 판단 루프(204)를 포함한다. D 게이트(202)는 또한 상태 기입 회로로 지칭될 수 있는 반면, 판단 루프(204)는 판독 회로로 지칭될 수 있다. 판단 루프(204)는 또한 로직 평가 루프로 지칭될 수 있다. 조셉슨 D-게이트 회로(202)는, 기입 선택 신호(WSL)가 제공되는 기입 선택 입력(206) 및 기입 데이터 신호(WDL)가 제공되는 기입 데이터 입력(208)을 포함한다. 입력들 둘 모두는 RQL-호환가능하며, JTL들을 통해 그들의 입력들을 수신한다. 조셉슨 D-게이트 회로(202)는 또한, 1차 인덕터(L1) 및 2차 인덕터(L2)를 포함하는 바이어스 변압기(210)를 포함한다. 바이어스 전류(DCIN)는 1차 인덕터(L1)를 통해 제공되어, 2차 인덕터(L2)에서 바이어스 전류를 유도한다. 조셉슨 D-게이트 회로(202)는 또한, 제1 조셉슨 접합(JJ1), 제2 조셉슨 접합(JJ2), 및 2차 인덕터(L2)에 의해 형성되는 쌍안정(bi-stable) 루프(212)를 포함한다. 조셉슨 D-게이트 회로(202)는 또한, 기입 선택 입력(206)과 쌍안정 루프(212)를 상호연결시키는 제3 조셉슨 접합(JJ3), 및 기입 데이터 입력(208)과 쌍안정 루프(212)를 상호연결시키는 인덕터(L3)를 포함한다.
판단 루프(204)는, 1차 인덕터(L5) 및 2차 인덕터(L6)를 포함하는 제1 루프 변압기(214) 및 1차 인덕터(L7) 및 2차 인덕터(L8)를 포함하는 제2 루프 변압기(216)를 포함한다. 바이어스 전류(DCIN)가 1차 인덕터들(L5 및 L7)을 통해 제공되어, 개개의 2차 인덕터들(L6 및 L8)에서 루프 전류를 유도한다. 부가적으로, 도 2의 예시적인 로직 셀 회로(200)에서, 바이어스 변압기(210)는 또한, 1차 인덕터(L1) 및 2차 인덕터(L2)에 마찬가지로 유도성 커플링된 3차 인덕터(L4)를 포함한다. 따라서, 루프 전류는 마찬가지로, 바이어스 전류(DCIN)가 조셉슨 D-게이트 회로(202)에서 1차 인덕터(L1)를 통해 흐르는 것에 응답하여 3차 인덕터(L4)를 통해 흐른다. 판단 루프(204)는 또한, 3차 인덕터(L4) 및 2차 인덕터들(L6 및 L8)과 직렬로 배열된 이스케이프 조셉슨 접합(JJESC)을 포함한다. 따라서, 판단 루프(204)는 초전도 루프(그 루프 주위에 루프 전류가 흐름)로서 배열된다.
판단 루프(204)는 또한, 판독 선택 신호(RSLIN)가 특수한 JTL2를 통해 제공되는 판독 선택 입력(218)을 포함하며, 이는 도 3 및 도 4에 관해 나중에 더 상세히 논의되지만, 지금은 RQL 신호 스플리터(splitter)로 고려될 수 있다. 판독 선택 신호(RSLIN)는, 1차 인덕터(L7) 및 2차 인덕터(L8)에 마찬가지로 유도성 커플링된 3차 인덕터(L9)를 통해 제공된다. 일 예로서, 3차 인덕터(L9)는 1차 및 2차 인덕터들(L7 및 L8)에 대해 감겨지거나 그렇지 않으면 제조될 수 있어서, 판독 선택 입력(218) 상에 제공되는 판독 선택 신호(RSLIN)는 바이어스 전류(DCIN)에 대해 반대 방향으로 전류를 유도할 수 있다. 부가적으로, 판단 루프(204)는 또한, 판독 데이터 신호(RDLIN)가 제공되는 판독 데이터 입력(220) 및 출력 신호(RDLOUT)가, 예를 들어 조셉슨 송신 라인(JTL1)을 통해 (예를 들어, 도 1에 도시된 바와 같이) 어레이의 열 내의 다음 로직 셀에 제공되는 출력(222)을 포함하며, 그 조셉슨 송신 라인은 열 내의 다음 셀로부터 셀(200)을 격리시킬 수 있고, 다음 셀에서 회로부를 구동시키는 데 요구될 수 있는 바와 같이 출력 신호(RDLOUT)를 증폭시킬 수 있다. 이스케이프 조셉슨 접합(JJESC)은 판독 데이터 입력(220)과 출력(222)을 상호연결시켜, 출력 신호(RDLOUT)는, 루프 전류의 진폭에 기초하여 이스케이프 조셉슨 접합(JJESC)의 트리거링 없음 또는 트리거링에 응답해서 출력(222)에서 SFQ 펄스 또는 SFQ 펄스 없음 중 하나로서 제공될 수 있다.
본 명세서에서 사용되는 바와 같이, 루프 전류에 관한 용어 "루프 전류의 진폭"은 루프 전류의 진폭의 절대값과는 반대로, 그에 따라 전류 방향과는 관계없이, 전류 흐름의 주어진 하나의 방향에서의 루프 전류의 진폭을 설명한다. 따라서, 루프 전류는 본 명세서에서 더 상세히 설명되는 바와 같이, 제1 로직 상태(예를 들어, 논리 "0")를 갖는 디지털 상태에 대응하는 것과 같이 포지티브 진폭(예를 들어, 시계방향)에 대응하는 제1 진폭을 가질 수 있다. 루프 전류는 또한, 제1 진폭보다 작지만, 예컨대, 판단 루프(204)가 제1 로직 상태를 저장하는 동안 판독 선택 SFQ 펄스(RSLIN)를 통해 루프에서 유도되는 전류 컴포넌트에 기초하여 여전히 포지티브(예를 들어, 여전히 시계방향)인 진폭을 가질 수 있다. 루프 전류는 또한, 제2 로직 상태(예를 들어, 논리 "1")를 갖는 디지털 상태에 대응하는 것과 같이 대략 제로(예를 들어, 약간 포지티브 또는 약간 네거티브)인 진폭을 가질 수 있다. 부가적으로, 루프 전류는, 예컨대 판단 루프(204)가 제2 로직 상태를 저장하는 동안 판독 선택 SFQ 펄스(RSLIN)를 통해 유도되는 전류 컴포넌트에 기초하여 네거티브(예를 들어, 반시계방향)인 진폭을 가질 수 있다. 본 명세서에 설명된 가능한 진폭들은 예로서 제공되어, 루프 전류는 디지털 상태 및/또는 데이터 기입 및 데이터 판독 동작들과 연관된 개개의 다양한 조건들에 대응할 수 있는 광범위하게 다양한 진폭들을 가질 수 있으며, 진폭들 중 일부는 판단 루프(204)에서의 상이한 전류 방향들에 대응하거나 진폭들 중 어느 것도 그 전류 방향에 대응하지 않는다. 따라서, 저장된 디지털 상태의 제1 및 제2 로직 상태들 각각에서의 휴지 상태(quiescent state)에서, 루프 전류는 상이한 전류 방향들에 대응할 수 있거나 대응하지 않을 수 있는 상이한 진폭을 갖는다.
따라서, 도 2의 로직 셀 회로(200)는, 예를 들어, 조셉슨 D-게이트 회로(202) 및 D-게이트 회로(202)에 커플링된 판단 루프(204)를 포함하는 초전도 로직 회로를 제공하며, 여기서, D-게이트 회로(202)는 기입 선택 입력(206) 상에서 제공되는 기입 선택 단일 플럭스 양자(SFQ) 펄스(WSL) 및 데이터 기입 입력(208) 상에서 제공되는 기입 데이터 SFQ 펄스(WDL)의 개개의 존재 또는 부재에 응답하여 디지털 상태를 제1 로직 상태 및 제2 로직 상태 중 하나로서 세팅하도록 구성되고, 판단 루프는 디지털 상태를 저장하고 출력(222)에서 RQL-컴플라이언트 논리 출력 신호를 판독하도록 구성되며, 논리 출력 신호는 디지털 상태, 판독 선택 입력(218) 상에서 제공되는 판독 선택 SFQ 펄스(RSLIN) 및 판독 데이터 입력(220) 상에서 제공되는 판독 데이터 SFQ 펄스(RDLIN)에 기초한다. 판단 루프(204)는 조셉슨 D-게이트 회로(202)에 의해 세팅된 진폭을 갖는 루프 전류를 전도하도록 구성될 수 있으며, 판단 루프(204)는, 루프 전류의 진폭에 기초하여 출력(222)에서 개개의 제1 로직 상태 또는 제2 로직 상태를 표시하기 위해, 판독 선택 SFQ 펄스(RSLIN) 및 판독 데이터 SFQ 펄스(RDLIN)에 응답하여 트리거링되거나 트리거링되지 않도록 구성되는 이스케이프 조셉슨 접합(JJESC)을 포함한다.
조셉슨 D 게이트(202)는, 기입 선택 입력(206)과 연관된 제1 조셉슨 접합(JJ1) 및 기입 데이터 입력(208)과 연관된 제2 조셉슨 접합(JJ2)을 포함할 수 있으며, 여기서 디지털 상태는 제1 조셉슨 접합과 연관된 초전도 위상에 대응한다. 조셉슨 D-게이트 회로(202)는, 기입 선택 SFQ 펄스 및 기입 데이터 SFQ 펄스에 응답하여 제1 조셉슨 접합(JJ1)을 2π-상태로 세팅하는 것에 기초하여 디지털 상태를 제1 로직 상태로부터 제2 로직 상태로 세팅하도록 구성될 수 있으며, 제1 조셉슨 접합(JJ1)의 2π-상태는, 제2 로직 상태에 대응하도록 루프 전류의 진폭을 세팅하기 위해 판단 루프(204)에 유도성 커플링된 비-제로 진폭으로 초전도 위상을 제공한다.
조셉슨 D-게이트 회로(202)는 바이어스 변압기(210)를 더 포함할 수 있으며, 바이어스 변압기는, 바이어스 전류를 전도하도록 구성된 1차 인덕터(L1), 및 제1 및 제2 조셉슨 접합들(JJ1, JJ2)을 상호연결시키며, 바이어스 전류에 응답하여 제1 및 제2 조셉슨 접합들(JJ1, JJ2)에서, 유도된 바이어스 전류를 전도하도록 구성된 2차 인덕터(L2)를 포함하고, 여기서 판단 루프(204)는 루프 전류의 진폭에 영향을 주기 위해 초전도 위상을 판단 루프(204)에 유도성 커플링시키도록 구성되는, 바이어스 변압기(210)와 연관된 3차 인덕터(L4)를 포함한다.
판단 루프(204)는 적어도 하나의 루프 변압기(214, 216)를 포함할 수 있으며, 적어도 하나의 루프 변압기 각각은, 바이어스 전류(DCIN)를 전도하도록 구성된 1차 인덕터(L5, L7), 이스케이프 조셉슨 접합(JJESC)과 직렬이고, 루프 전류를 전도하도록 구성된 2차 인덕터(L6, L8)를 포함하여, 루프 전류는 제1 로직 상태에 대응하는 제1 진폭, 및 제2 로직 상태에 대응하는, 조셉슨 D-게이트 회로(202)에 의해 세팅된 제2 진폭을 갖는다. 적어도 하나의 루프 변압기 중 하나(216)는 개개의 적어도 하나의 루프 변압기(216)와 연관된 1차 인덕터(L7)에 유도성 커플링된 3차 인덕터(L9)를 더 포함할 수 있으며, 3차 인덕터(L9)는 이스케이프 조셉슨 접합(JJESC)을 바이어싱하도록 루프 전류의 진폭을 변화시키기 위해 판독 선택 SFQ 펄스(RSLIN)를 전도하도록 구성된다. 판단 루프(204)는, 루프 전류가 제2 진폭을 갖는 것에 응답하여 이스케이프 조셉슨 접합(JJESC)을 트리거링하기 위해 또는 루프 전류가 제1 진폭을 갖는 것에 응답하여 이스케이프 조셉슨 접합을 트리거링하지 않기 위해 판독 데이터 SFQ 펄스(RSLIN)를 수신하도록 구성된다. 루프 전류의 제2 진폭은, 루프 전류의 제1 진폭 빼기 유도된 전류 컴포넌트와 대략적으로 동일할 수 있으며, 그 유도된 전류 컴포넌트는 판단 루프(204)에서 유도된 조셉슨 D-게이트 회로(202)와 연관된 적어도 하나의 조셉슨 접합의 초전도 위상에 대응한다.
로직 셀 회로(200)는, 워드-기입 라인 상에서 전파되는 워드-기입 신호에 기초하여 기입 선택 SFQ 펄스(WSL)를 제공하도록 워드-기입 라인을 기입 선택 입력(206)에 커플링시키는 제1 조셉슨 송신 라인(JTL) 상호연결(도시되지 않음), 비트-기입 라인 상에서 전파되는 비트-기입 신호에 기초하여 기입 데이터 SFQ 펄스(WDL)를 제공하도록 비트-기입 라인을 기입 데이터 입력(208)에 커플링시키는 제2 JTL 상호연결(도시되지 않음), 워드-판독 라인 상에서 전파되는 워드-판독 신호에 기초하여 판독 선택 SFQ 펄스(RSLIN)를 제공하도록 워드-판독 라인을 판독 선택 입력(218)에 커플링시키는 제3 JTL 상호연결 특수 JTL2, 비트-판독 라인 상에서 전파되는 비트-판독 신호에 기초하여 판독 데이터 SFQ 펄스(RDLIN)를 제공하도록 비트-판독 라인을 판독 데이터 입력(220)에 커플링시키는 제4 JTL 상호연결(도시되지 않음), 및 출력 SFQ 펄스(RDLOUT)를 제공하도록 판단 루프(204)를 출력(222)에 커플링시키는 제5 JTL 상호연결 JTL1 중 하나 이상을 더 포함할 수 있다.
도 1에 도시된 바와 같이 배열될 때, 복수의 셀 회로들(200)은 복수의 행들 및 복수의 열들의 어레이로 배열된 복수의 로직 셀들(200)을 포함하는 초전도 로직 어레이 회로를 제공한다. 셀 회로(200)는, 이스케이프 조셉슨 접합(JJESC) 및 출력(222)을 포함하는 판단 루프(204)와 연관된 루프 전류를 전도하기 위하여 조셉슨 D-게이트 회로(202)를 통해 디지털 상태를 제1 로직 상태 및 제2 로직 상태 중 하나로서 저장하고 － 루프 전류는 디지털 상태에 기초하는 진폭을 가짐 －, 이스케이프 조셉슨 접합(JJESC)을 바이어싱하기 위해 판독 선택 입력(218) 상에서 판독 선택 SFQ 펄스(RSLIN)를 제공하며, 그리고 루프 전류의 진폭에 기초하여 출력(222)에서 개개의 제1 로직 상태 또는 제2 로직 상태를 표시하기 위해 판독 데이터 SFQ 펄스(RDLIN)에 응답하여 이스케이프 조셉슨 접합(JJESC)을 트리거링하거나 트리거링하지 않도록 판독 데이터 입력(220) 상에서 판독 데이터 SFQ 펄스(RDLIN)를 제공함으로써, 계산된 로직 결과를 출력할 수 있다.
바이어스 전류가 적어도 하나의 루프 변압기(214, 216)에 제공될 수 있으며, 적어도 하나의 루프 변압기(214, 216) 각각은, 바이어스 전류를 전도하도록 구성된 1차 인덕터(L5, L7), 및 이스케이프 조셉슨 접합(JJESC)과 직렬이고, 루프 전류를 전도하도록 구성된 2차 인덕터(L6, L8)를 포함하여, 루프 전류는 제1 로직 상태에 대응하는 제1 진폭, 및 제2 로직 상태에 대응하는, 조셉슨 D-게이트 회로(202)에 의해 세팅된 제2 진폭을 갖는다. 판독 선택 SFQ 펄스를 제공하는 것은, 이스케이프 조셉슨 접합(JJESC)을 바이어싱하기 위해 루프 전류의 진폭을 변화시키도록 판독 선택 SFQ 펄스(RSLIN)를 3차 인덕터(L9)에 제공하는 것을 포함할 수 있다. 판독 데이터 SFQ 펄스(RDLIN)를 제공하는 것은, 루프 전류가 제2 진폭을 갖는 것에 응답하여 이스케이프 조셉슨 접합(JJESC)을 트리거링하기 위해 또는 루프 전류가 제1 진폭을 갖는 것에 응답하여 이스케이프 조셉슨 접합(JJESC)을 트리거링하지 않기 위해 판독 데이터 SFQ 펄스(RDLIN)를 제공하는 것을 포함할 수 있다. 루프 전류의 제2 진폭은, 루프 전류의 제1 진폭 빼기 유도된 전류 컴포넌트와 대략적으로 동일할 수 있으며, 그 유도된 전류 컴포넌트는 판단 루프(204)에서 유도된 조셉슨 D-게이트 회로(202)와 연관된 적어도 하나의 조셉슨 접합의 초전도 위상에 대응한다.
로직 셀 회로(200)의 기능을 요약하기 위해, D 게이트(202)는 L1/L2 변압기(210)를 통해 전류를 커플링시킴으로써 상태(H)(예를 들어, 도 1의 상태들(H 내지 P) 중 임의의 상태에 대응함)를 저장할 수 있고, 그 전류의 방향은 로직 셀의 상태(H), 즉 로직 셀(200)이 논리 "1"을 저장하는지 또는 논리 "0"을 저장하는지 여부를 결정한다. 로직 셀(200)이 논리 "1"을 저장하면, 그것은 판단 루프(204)에서 반시계방향 전류를 유도한다. 로직 셀(200)의 판독을 수행하기 위해, 전류는 판독 선택 입력(218)을 통해 (즉, 판독 선택 신호(RSLIN)로서) 전송될 수 있고, 이는 판단 루프(204)로 반시계방향 전류를 또한 유도한다. 판독 데이터 입력(220)을 통해 (즉, 판독 데이터 신호(RDLIN)로서) 전송된 전류의 포지티브 SFQ 펄스는, D 게이트(202)의 상태(H)가 논리 "1"인지 또는 논리 "0"인지 여부 및 판독이 판독 선택 입력(218) 상의 판독 선택 신호(RSLIN)로 인에이블링되는지 여부에 의존하여 차단되거나 차단되지 않는다.
정상 휴지 상태(H)에서(즉, D-게이트 회로(202)가 논리 "0"의 상태(H)로 세팅될 때), (판독 데이터 신호(RDLIN)로서) 판독 데이터 입력(220) 상에서 전송되는 펄스는 이스케이프 조셉슨 접합(JJESC)을 통해 바로 전달되고, 그에 의해 출력 라인(222) 상에서 출력 신호(RDLOUT)로서 회로(200)를 통해 전파되는데, 그 이유는, 이스케이프 조셉슨 접합(JJESC)이 이러한 휴지 상태에서 초전도 단락으로서 작동하기 때문이다. 그러나, D-게이트 회로(202)가 논리 "1" 상태(H)에 있고 판독이 판독 선택 입력(218) 상에서 제공되는 판독 선택 신호(RSLIN)로 인에이블링되면, 이스케이프 조셉슨 접합(JJESC)을 강하게 순방향-바이어싱시키는데 충분한 반시계방향 전류가 유도되어, 판독 펄스(RDLIN)가 판독 데이터 입력(220) 상에 들어올 때, 판독 펄스(RDLIN)는 이스케이프 조셉슨 접합(JJESC)을 트리거링하고, 판독 펄스(RDLIN)를 "캡처"하며, 즉 판독 펄스(RDLIN)는 출력 신호(RDLOUT)로서 출력(222)으로 진행하도록 허용되지 않는다.
따라서, 판독 회로(204)는, 논리 "1"을 판독하면, 판독 데이터 펄스(RDLIN)가 출력(222)으로 전파되지 않기 때문에, 어떠한 펄스도 출력 신호(RDLOUT)로서 출력 라인(222) 상에서 관측되지 않는 반면, 논리 "0"을 판독하면, 판독 데이터 펄스(RDLIN)가 출력 신호(RDLOUT)로서 출력(222)으로 전파된다는 점에서, "반전 판독"을 수행한다. RQL 인버터는 출력 신호(RDLOUT)를 반전시키기 위해 출력 라인(222)에 연결될 수 있지만, 이것은 반드시 필요하지는 않는데, 그 이유는 반전 판독의 기대가 JTLBSLA, JTLBSFPGA, 또는 이들 중 어느 하나가 포함된 더 큰 RQL 시스템의 아키텍처로 달리 구축될 수 있기 때문이다.
도 3 및 도 4는, 각각, 고정된 논리 "1" 또는 "0"을 제공하는 예시적인 마스크-프로그래밍된 고정-로직-상태 셀 회로 토폴로지(topology)들(300, 400)을 예시한다. 이들 셀 회로들은, 그들의 상태들이 하드-코딩되어 있기 때문에 도 2의 JJ-기반 셀 회로(200)의 D 게이트(202)에 필적하는 상태 기입 회로부를 포함하지 않는다. 도 3 또는 도 4의 셀들(300 또는 400) 중 하나를 도 1의 JTLBSLA(100)의 로직 셀로서 사용함으로써, 도 1의 하나 이상의 상태 항들(H 내지 P)은 셀 출력에 대한 셀 입력을 효과적으로 "차단"하거나 "통과"시키기 위해 제조 시에 개개의 셀 상태를 논리 "1" 또는 논리 "0"으로서 영구적으로 세팅할 수 있다.
도 3 및 도 4의 변압기들 상의 도트(dot)들은 변압기들의 극성들을 표시한다. 여기에서와 같이, 도트들 둘 모두가 변압기의 동일한 측 상에 나타나는 경우, 좌측으로부터 우측으로 1차(예를 들어, 상단) 인덕터를 통해 흐르는 전류는 우측으로부터 좌측으로 변압기의 2차(예를 들어, 하단) 인덕터를 통해 흐르는 전류를 유도할 것이다. 다시 말하면, 변압기 도트들은 유도된 전류가 1차 전류와는 반대 방향으로 흐른다는 것을 표시한다.
도 3의 마스크-프로그래밍가능 셀(300)은 로직 AND 셀로서 기능하며, 여기서 이스케이프 조셉슨 접합(JJESC)은 판독 접합으로서 역할을 한다. 로직 회로(300)는, 회로(300)가 마찬가지로 신호 경로와 직렬로 조셉슨 접합을 갖는 초전도 루프를 갖는다는 점에서 도 2의 토폴로지(200)와 다소 유사하게 기능하며, 그 조셉슨 접합을 통해 전류를 유도함으로써, 조셉슨 접합의 임계 전류는 로직 함수를 수행하도록 효과적으로 변조될 수 있다. 2개의 변압기들(302, 304)은 루프에 커플링된다. 판독 선택 라인(306)은 이스케이프 조셉슨 접합(JJESC)을 바이어싱시킨다. 판독 선택 라인(306)이, 예를 들어 포트(RSLIN)에서 포지티브 SFQ 펄스의 도입으로 하이가 될 때, 이스케이프 조셉슨 접합(JJESC)을 포함하는 루프로 변압기(302)를 통해 초전도 반시계방향 전류가 유도된다. 변압기(304)를 통해 루프에 제공되는 외부 바이어스(DC1IN)는 사실상 논리 "1"의 셀 상태를 강제하며, 회로(300)가 도 3의 하단에서 표시된 바와 같이, 판독 데이터 라인(308) 및 판독 선택 라인(306)과의 AND 함수를 수행하게 허용한다.
도 4의 마스크-프로그래밍가능 셀(400)은 통과 셀(pass-through cell)로서 기능한다. 도 3의 AND 셀(300)과 비교될 때, 셀(400)은 변압기(304)를 생략하며, 그 변압기의 부재 시에, 판독 선택 라인(406)의 상태는 무관하게 되는데, 그 이유는, 판독 데이터 라인(408)의 신호 콘텐츠가 출력(RDLOUT)으로 항상 전파되어, 사실상 논리 "0"의 셀 상태를 강제할 것이기 때문이다. 도 7에 도시된 셀(700)과 비교하여 그의 상대적인 복잡도에도 불구하고, 셀(400)은 레이아웃 또는 제조 프로세스의 일관성을 위해 구현될 수 있으며, 여기서 어레이에서 유사한 셀들을 반복적으로 복사하는 것이 유리할 수 있다. 단일 변압기의 존재 또는 부재는 특정한 셀의 성능을 변경한다. 셀(400)의 성능은, 어떠한 플럭스도 DC 바이어스 라인(DC1IN) 상에 도입되지 않을 때 셀(300)의 성능과 동일하다. 따라서, 다수의 셀들에 대해 셀(300)의 토폴로지를 사용하고 다수의 DC 바이어스 라인들을 상이한 셀들에 연결시키면, 동일한 바이어스 라인에 연결된 임의의 개별 셀 또는 모든 셀들의 세트의 성능은 단순히 DC 바이어스 전류를 토글링 온(toggle on) 및 오프(off)시킴으로써 AND 함수로부터 통과 함수로 변화될 수 있다.
셀 회로들(300 및 400) 각각에서, DC 바이어스(DC1IN)에 의해 루프로 유도되는 전류는, 예를 들어 1/4 Φ0 내지 1/2 Φ0일 수 있다. 또한, 셀 회로들(300 및 400) 각각에서, 부가적인 DC 바이어스 라인(DC2IN)은 회로 성능의 미세-튜닝을 제공할 수 있다. 예를 들어, DC 바이어스 라인들은, 인입 선택 신호(RSLIN)가 "하이"일 때, 조셉슨 접합의 임계 전류의 상당한 부분(예를 들어, 약 50 퍼센트 내지 약 90 퍼센트)이 선택 라인 신호 및 DC 바이어스 라인들(DC1IN 및 DC2IN)에 의해 기여되도록 튜닝될 수 있다. 일 예로서, 루프 내부의 이스케이프 조셉슨 접합(JJESC)이 100μA의 임계 전류를 가지면, RSLIN, DC1IN, 및 DC2IN의 조합된 기여들은, "온"일 때, 전체적으로 루프를 통해 반시계방향으로 흐르는 약 80 내지 90μA를 제공할 수 있어서, RDLIN으로부터 오는 부가적인 판독 데이터 라인 전류는 트리거링되도록 이스케이프 조셉슨 접합(JJESC)을 푸시(push)하기 위한 "너지(nudge)"로서 충분하며, 입력들(RSLIN, DC1IN, 및 DC2IN)이 "오프"일 때, 대략 제로의 전류가 루프 및 이스케이프 조셉슨 접합(JJESC)을 통해 흐른다. 따라서, 활성화된 RSLIN 및 DC1IN 신호들만으로는 원하는 준임계(subcritical) 내에 루프 전류를 배치하기에 충분하지 않은 경우, 원하는 준임계 범위 내에 루프 전류를 배치하기 위해 부가적인 전류가 튜닝 라인(DC2IN)을 통해 공급될 수 있다. DC2IN은 마찬가지로, 회로들(300 또는 400) 중 어느 하나를 반대 방향으로 튜닝하는 데 사용될 수 있다. 프로세스가 원하는 것보다 "더 뜨거운" 경우(이는, 활성화된 RSLIN 및 DC1IN 신호들이 이스케이프 조셉슨 접합(JJESC)을 포함하는 루프를 통해 초임계(supercritical) 전류(예를 들어, 110μA)를 제공하도록 조합되어, 이스케이프 조셉슨 접합(JJESC)이 "너무 이르게"(즉, RDLIN으로부터의 판독 데이터 라인 입력 신호 없이) 트리거링된다는 것을 의미함), DC2IN 상에서 상쇄 전류를 공급하는 것은 루프 전류를 임계치 이하로 되돌릴 수 있다. 따라서, DC2IN은 여러가지 상이한 방식들 중 임의의 방식으로 셀 회로들(300, 400)에 대한 미세 튜닝을 공급하는 데 사용될 수 있다.
셀 회로들(200, 300, 및 400) 각각에서, 개개의 도면 도 2, 도 3, 및 도 4의 하단 부근의 출력 조셉슨 송신 라인(JTL1)은 도 1에 예시된 것과 같이 셀들의 어레이에서 다른 셀로 공급될 수 있다. 회로들(200, 300, 및 400) 내의 특수한 JTL2는 판독 루프에 충분한 전류로서 선택 신호를 이전의 JTL로부터 개개의 변압기로 전달하는 JTL이다. 따라서, 그것의 특정한 구조가 무엇이든지 간에, 특수한 JTL2는, RSLIN에서 제공되는 인입 판독 선택 신호를 셀 회로(200, 300, 또는 400)에 전달하고, 또한, 도 1에 예시된 어레이(100)와 같은 어레이의 셀들의 행 내의 다음 셀로 변경되지 않은 선택 신호를 전달하기 위한 스플리터로서 작동한다. 특수한 JTL2는 다양한 방식들로 구현될 수 있으며; 2개의 예들이 도 5 및 도 6에 예시되어 있다. 특수한 JTL2의 출력(RSLOUT)은 동일한 행 내의 다른 셀로 진행될 수 있다.
도 5는 특수한 JTL2로서 사용될 수 있는 예시적인 탭핑된(tapped) JTL 회로(500)를 도시한다. 회로(500)는, 출력(RQLOUT)이 동일한 인입 신호를 행 내의 다음 셀에 제공할 수 있는 동안, 입력(RQLIN)으로부터, 로직 셀 회로에 전달될 수 있는 출력(RQLSPLITOUT)으로 인입 SFQ 펄스를 제공하기 위해 L4 및 L5 인덕터들 사이, 즉 JTL에서 2개의 조셉슨 접합들을 연결시키는 2개의 인덕터들 사이에서 탭핑되는 JTL 또는 JTL의 일부를 도시한다. 특정한 컴포넌트들, 예를 들어 인덕터들이 예시의 단순화를 위해 JTL(500)로부터 생략될 수 있다.
도 6은 특수한 JTL2로서 사용될 수 있는 예시적인 스플리터 JTL 회로(600)를 도시한다. 회로(600)는, RQLIN으로부터의 인입 SFQ 펄스가, 로직 셀 회로에 전달될 수 있는 출력(RQLSPLITOUT) 및 동일한 인입 신호를 행 내의 다음 셀에 제공할 수 있는 출력(RQLOUT) 둘 모두에 제공될 수 있도록 분할되는 JTL 또는 JTL의 일부를 도시한다. 특정한 컴포넌트들, 예를 들어 인덕터들이 예시의 단순화를 위해 JTL(600)로부터 생략될 수 있다. 특수한 JTL이 2개 초과의 출력 분기들에 입력을 공급하는 것이 바람직한 경우, 도 6의 다수의 회로들(600)은, 다수의 셀들에 공급하기 위해 입력이 분할되고, 필요에 따라 반복해서 분할되도록 트리(tree)로 연접될 수 있다.
도 7의 마스크-프로그래밍가능 셀(700)은 도 4의 셀(400)과 기능이 유사하지만 셀(400)의 회로 구조보다 더 단순한 회로 구조를 갖는 통과 셀로서 역할을 한다. 셀 회로(700)는 판독 선택 및 판독 데이터 라인들로서 2개의 초전도 라인들(702, 704)만을 포함하며, 각각의 초전도 라인은 2개의 JTL들, 즉 JTL1 및 JTL2 중 하나를 갖는다. 판독 데이터 라인(702)의 신호 콘텐츠는 출력(RDLOUT)으로 항상 전파되어, 사실상 논리 "0"의 셀 상태를 강제한다.
도 8은 극히 콤팩트한 소프트웨어-프로그래밍가능 RQL 게이트로서 기능하는 예시적인 자기-조셉슨-접합-기반 셀 토폴로지(800)를 예시한다. 상태 저장 엘리먼트로서 역할을 하는 단일 자기 조셉슨 접합(MJJ)은 도 2의 JTL-기반 셀(200)과 비교하여 셀 사이즈를 감소시킨다. 셀(800) 내의 단일 자기 조셉슨 접합(MJJ)은 RQL D 게이트(202) 뿐만 아니라 4개의 JTL들 및 그들의 연관된 바이어스 변압기들(도 2에 도시되지 않음)을 대체한다. 결과적으로, 도 8의 셀(800)의 영역은, 예를 들어 도 2의 JTL-기반 셀(200)의 영역의 절반보다 작을 수 있다. 도 2의 셀(200) 및 더 구체적으로는 그의 RQL D 게이트(202)와 유사하게, 자기 조셉슨 접합(MJJ)은, 이스케이프 조셉슨 접합(JJESC), 자기 조셉슨 접합(MJJ), 판독 변압기(802), 및 DC 변압기(804)를 포함하는 초전도 루프에 플럭스를 도입하는 플럭스 소스로서 간주될 수 있다. 구체적으로, 자기 조셉슨 접합(MJJ)은 루프에 0 또는 π 위상 변화를 도입한다. 0의 위상 변화는 논리 "0"에 대응하고, 위상 변화 π는 논리 "1"에 대응한다. 따라서, 자기 조셉슨 접합(MJJ)이 논리 "0" 상태로 기입될 때, 그것은 제로 플럭스를 출력하고, 초전도 와이어로서 거동한다. 그것이 특정한 커플링된 자기 소스들을 사용함으로써 논리 "1"로 기입될 때, 그것은 루프에 1/2 Φ0를 넣는다. 이러한 구성에서, 자기 조셉슨 접합(MJJ)은 루프에 대한 위상 시프터로서 작동하며, 결코 이스케이프 조셉슨 접합(JJESC)과 같이 스위칭하지 않는다(전압 상태로 이동하지 않는다). 판독 동작들 동안, π 상태에 있고 판독하고 있는 동안에, 자기 조셉슨 접합(MJJ)은 루프에 반시계방향 전류 흐름을 도입한다. 특히, 셀 회로들(800 및 900) 내의 자기 조셉슨 접합(MJJ)은 엘리먼트의 저항을 변화시키는 데 사용되는 것이 아니라 대신 위상 시프터로서 사용된다.
셀 회로(800)의 판독 동작의 경우, RQL 펄스 쌍은 판독 선택 라인(806)을 따라 입력(RSLIN)으로부터 출력(RSLOUT)으로 전파된다. 이전에 설명된 바와 같이 기능하고 도 5 및 도 6에 예시된 바를 포함하여 다양한 방식들로 구현될 수 있는 특수한 JTL2는 어레이(예를 들어, 도 1의 어레이(100))의 행에서 직렬로 연결된 각각의 로직 셀의 RSLIN으로부터 RSLOUT으로 판독 선택 RQL 펄스 쌍을 전파한다. 특수한 JTL2는 MJJ-기반 셀의 그의 연관된 초전도 루프를 "선택"하고, 즉 초전도 루프를 여기시키며, 또한, 어레이 행 내의 다음 셀의 대응하는 특수한 JTL2를 구동시킨다. 이전에 논의된 바와 같이, 로직 셀들은, 하나의 셀의 판독 선택 라인(806)이 다음 셀의 판독 선택 라인을 구동시키는 경우 로직 셀들의 행을 형성하기 위해 직렬로 연결될 수 있다. 셀(800)은 다른 유형들의 로직 셀들 또는 더 일반적인 RQL 로직에 연결될 수 있는데, 그 이유는, 그의 판독 입력들이 RQL 신호들을 수신하고 그의 출력들이 RQL 신호들을 생성하여, 도 2 내지 도 4 및 도 7에 도시된 셀 유형들과 같이 그것을 완전히 RQL-컴플라이언트하게 만들기 때문이다.
판독 동작에서, 자기 조셉슨 접합(MJJ)의 로직 상태(H)는 초전도 루프 내에 직접 부과된다. 선택-없음 조건들 하에서, 루프 내의 전류는 시계방향으로 흘러서, 이스케이프 조셉슨 접합(JJESC)을 효과적으로 선택해제한다. 그러나, 자기 조셉슨 접합(MJJ)이 π 상태에 있고 판독 선택 라인(806)이 펄싱되는 완전한-선택 조건들 하에서, 전류는 반전되어, 이스케이프 조셉슨 접합(JJESC)을 순방향-바이어싱시키고, 임의의 펄스(즉, 질문 펄스(interrogation pulse))가 판독 선택 라인(808)을 따라 추가로 전파되는 것을 중지시킨다. 자기 조셉슨 접합(MJJ)이 0 상태에 있고 판독 선택 라인(806)이 펄싱되는 절반-선택의 경우, 이스케이프 조셉슨 접합(JJESC)을 통한 전류는, 판독 선택 라인(806)이 인에이블링되더라도 펄스들이 전파되게 허용할만큼 여전히 충분히 작다.
자기 조셉슨 접합(MJJ)의 스핀-밸브(spin-valve) 기입을 활용하는 기입 동작의 경우, 하나의 기입 워드 라인 드라이버 및 모든 기입 비트-라인 드라이버들은 하나의 선택된 워드 라인 및 모든 선택된 비트-라인들을 통해 기입 전류들을 소싱(source)한다. 도 8에 도시된 바와 같이, 기입 비트 라인(WRITEBL)은 약 90°의 직교 각도로 기입 워드 라인(WRITEWL)과 교차한다. 유사한 시간들에 워드 및 비트 라인들을 통해 전송되는 전류들은 로직 셀(800) 내의 자기 조셉슨 접합(MJJ) 상태를 새로운 상태로 변화시킬 수 있는 일치하고 직교하는 자기장들을 생성한다. 워드 라인 필드는 동일한 기입 워드 라인(WRITEWL)을 따라 다수의 로직 셀들의 모든 자기 조셉슨 접합들을 활성 기입 상태로 구동시킬 수 있다. 이들 자기 조셉슨 접합들 모두는, 셀의 상태를 논리 "1" 또는 "0"으로 각각 변경하기 위하여 포지티브 또는 네거티브 비트 라인 필드들 중 어느 하나에 의해 π 또는 0 중 어느 하나로 구동되어야 한다.
자기장들이 인가되고 있는 동안, 자기 조셉슨 접합들을 기입하는 단계는 또한, 본 명세서에 인용에 의해 포함되는 미국 특허 제9,520,181호에 설명된 바와 같이, 포지티브 π 상태로의 자기 조셉슨 접합들의 정확한 세팅을 수반한다. 도 8에 도시된 바와 같이, 더 콤팩트한 자기-조셉슨-접합-기반 셀은, 판독 동작 동안과 기입 동작 동안 상이한 전류들을 지원하도록 DC1IN 및 DC 변압기(804)를 구성함으로써 실현될 수 있다. 예를 들어, 기입 동작 동안, DC1IN은 DC 변압기(804)가 자기 조셉슨 접합(MJJ)을 포지티브 π 상태로 구동시키기 위해 초전도 루프 내에서 반시계방향 전류를 생성하게 하는 제1 전류를 제공할 수 있다. 판독 동작 동안, DC1IN은 DC 변압기(804)가 도 2 내지 도 4에 관해 이전에 설명된 바와 같이, 셀 회로(800)의 판독 동작 원리들에 따른 정확한 로직을 보장하기 위해 초전도 루프 내에서 시계방향 전류를 생성하게 하는 제2 전류를 제공할 수 있다.
도 9는, 셀 회로(800)와 같이, 극히 콤팩트한 소프트웨어-프로그래밍가능 RQL 게이트로서 기능하는 다른 예시적인 자기-조셉슨-접합-기반 셀 토폴로지(900)를 예시한다. 셀 회로(800)와는 대조적으로, 셀 회로(900)는 변압기(804)를 생략하지만, 다른 방식으로 유사하게 기능할 수 있으며, 자기 조셉슨 접합(MJJ)은 자기 조셉슨 접합(MJJ), 이스케이프 조셉슨 접합(JJESC), 및 변압기(902)의 2차 인덕터에 의해 형성된 루프에 바이너리 상태(H)를 기입하는 데 사용된다. 생성된 논리 출력은 도 9에 도시된 바와 같다. 도 8 또는 도 9의 어느 셀 회로이든, 신호(DC2IN)는 셀 회로들(300 및 400)에 관해 이전에 논의된 바와 같이 미세-튜닝을 제공할 수 있다.
위의 단락에서 논의된 바와 같이, 자기 조셉슨 접합(MJJ)을 2개의 별개의 상태들로 기입하고 DC 변압기(804)를 2개의 별개의 상태들로 구동시키는 데 필요한 포지티브 및 네거티브 전류들을 생성하는 혼합-신호 회로들은 조셉슨 자기 랜덤 액세스 메모리(JMRAM)에 대해 개발된 회로들과 유사할 수 있다. 소프트웨어-프로그래밍가능 로직에 대한 기입 회로들에 요구되는 플럭스 생성 레이트들은 유리하게, JMRAM에 대해 요구되는 플럭스 생성 레이트들보다 훨씬 더 낮다. RQL 회로들 또는 CMOS 회로들은 자기 조셉슨 접합들에 대한 기입 회로부로서 사용될 수 있다. 도 10은 도 8 또는 도 9에 도시된 유형의 셀들의 M×N 어레이에 대한 자기 조셉슨 접합들을 기입하는 데 사용되는 특성 파형들을 생성할 수 있는 예시적인 CMOS 기입 회로들을 묘사한다.
본 명세서에 설명된 바와 같은 JTLBSLA들은, 인용에 의해 포함된 미국 특허 제9,595,970호 및 제9,613,699호에 설명된 능력들을 포함하는 광범위한 범위의 함수 능력들을 지원할 수 있다. 따라서, 본 명세서에 설명된 JTLBSLA들은 마스크-프로그래밍가능 로직 어레이(MPLA)들, 소프트웨어-프로그래밍가능 로직 어레이(SPLA)들, 콘텐츠-어드레싱가능 메모리(CAM), 및 상호교환가능한 로직 및 메모리(ILM)를 구현할 수 있다. 높은 대역폭 통합 로직 및 메모리로서, JTLBSLA들은 아래에서 설명되는 바와 같이, 도 11 및 도 12에 예시된 JTLBSFPGA들을 포함하여 CPU들 및 FPGA들 둘 모두에 애플리케이션들을 갖는다. 필드-프로그래밍가능하므로, 본 명세서에 설명된 JTLBSLA들은 알고리즘 유연성 및 확장성을 제공한다.
도 11은 2개의 3×3 JTLBSLA들, 제1 어레이(JTLBSLA1) 및 제2 어레이(JTLBSLA2)를 결합한 예시적인 JTLBSFPGA(1100)를 묘사하며, 이들 어레이들은, 예를 들어, 전체 범위의 불린 표현을 제공하는 원하는 곱들의 합의 출력 함수들(1108)을 생성하도록 구성된 도 1의 JTLBSLA(100)에 각각 대응한다. 도 11의 예에서, 제1 어레이(JTLBSLA1)의 데이터 라인 출력들은 어레이(JTLBSLA2)의 데이터 라인 입력들(X2, Y2, Z2)보다는 어레이(JTLBSLA2)의 선택 라인 입력들에 연결된다. JTLBSLA1의 데이터 라인 출력들에서 생성되는(그리고 JTLBSLA2의 선택 라인 입력들에 공급되는) 중간 불린 표현들은 표현들(1102, 1104, 1106)로 도시된다. 이러한 예의 최종 출력 로직 표현들(1108)의 길이 및 복잡도에 의해 예시된 바와 같이(이는 예시의 단순화를 위해 도 11에 전체적으로 도시되지는 않음), 복수의 JTLBSLA들의 구성으로의 레지스터-전송 레벨(RTL) 설명의 맵핑은 컴퓨터들에 의해, 예를 들어 합성 엔진들을 사용하여 처리될 수 있다. 결과적인 곱들의 합의 출력 함수들(1108)에서, JTLBSLA들에서 셀들의 로직 상태들(이들은, JTLBSLA1에서는 H1 내지 P1으로 그리고 JTLBSLA2에서는 H2 내지 P2로 라벨링됨)을 프로그래밍(기입)함으로써 곱 항들이 포함되거나 제거될 수 있다. 도 11은 예시적인 구성으로서만 역할을 하는 것으로 의도되며; 서로에 대해 임의의 방식으로 배열된 임의의 수의 JTLBSLA들로 제조될 수 있다는 것이 고려되고, JTLBSFPGA 내의 각각의 JTLBSLA는 로직 셀들(예를 들어, M×N, M 및 N은 각각 2 이상임)의 임의의 수의 행들 및 열들로 이루어진다.
도 12는 2개의 연결된 JTLBSFPGA들, 제1 어레이(JTLBSLA1) 및 제2 어레이(JTLBSLA2)로 구성된 다른 예시적인 JTLBSFPGA(1200)를 묘사하며, 그 어레이들은, 원하는 곱들의 합의 출력 함수들(1212)을 생성하도록 구성되고, JTLBSLA들 내에 또는 그들 사이에 통합된 부가적인 하드-코딩된 RQL을 더 포함한다. 도 11의 예에서와 같이, JTLBSFPGA(1200)의 제1 어레이(JTLBSLA1)의 데이터 라인 출력들은 JTLBSFPGA(1200)의 어레이(JTLBSLA2)의 선택 라인 입력들에 연결된다. 이들 로직들 각각은, JTLBSFPGA를 구성하는 JTLBSLA들과 함께 칩 상에서 제조될 수 있는, RQL 라이브러리들에서 발견되는 것들과 같은 RQL 게이트들의 임의의 세트 또는 배열로 이루어질 수 있다. 도 12의 예시된 예에서, 다른 입력들 1(1206)에 기초하여, 라벨링된 상태들(N1, O1, P1)을 갖는 로직 셀들에 대한 입력들을 각각 생성하기 위해, 라벨링된 상태들(K1, L1, 및 M1)을 갖는 로직 셀들의 출력들을 수정할 수 있는 인트라-어레이 로직의 다른 RQL 1(1202)을 갖는 것으로 JTLBSLA1이 예시되어 있다. 이러한 예시는 일 예로서만 역할을 하는 것으로 의도되며; 인트라-어레이 로직은 JTLBSLA 내의 임의의 위치에 있을 수 있고, 임의의 인트라-어레이 로직 셀 입력들 또는 출력들을 수정할 수 있다.
또한 도 12의 예시된 예에서, 다른 입력들 2(1208)에 기초하여 JTLBSLA2의 선택 라인 입력들을 제공하기 위해 JTLBSLA1의 데이터 라인 출력들을 수정하고, 그리고 잠재적으로는, JTLBSLA1의 데이터 라인 출력들에 기초하여 다른 원하는 출력들(1210)을 또한 생성하기 위한 인터-어레이 로직의 다른 RQL 2(1204)를 갖는 것으로 JTLBSFPGA(1200)이 예시되어 있다. 다시 말하지만, 이러한 예시는 일 예로서만 역할을 하는 것으로 의도되며; 인터-어레이 로직은 JTLBSFPGA 내의 임의의 위치에 있을 수 있고, 임의의 인터-어레이 로직 셀 입력들 또는 출력들을 수정할 수 있고, JTLBSFPGA로부터 다른 출력들을 제공하거나 제공하지 않을 수 있으며, JTLBSFPGA에 대한 다른 입력들에 기초하거나 기초하지 않을 수 있다. (예를 들어, 상태들(H1 등)을 갖는) 각각의 JTLBSLA에 존재할 수 있는 임의의 소프트웨어-프로그래밍가능 셀들과는 대조적으로, 인트라-어레이 RQL(1202) 또는 인터-어레이 RQL(1204)은 하드-코딩되고, 즉 본 명세서에서 "마스크-프로그래밍된"으로 지칭되는 것이며, RQL(1202 또는 1204)에 대한 대응하는 입력들에 기초하여 임의의 유형의 로직 연산들 또는 로직 변환들을 제공하기 위해 임의의 수, 배열, 또는 조합의 게이트들로 이루어질 수 있다.
JTLBSLA들은 본 명세서에 설명된 바와 같이, RQL 게이트들 또는 이전에 개시된 초전도 로직 어레이(SLA)들의 특징들을 넘어서는 매력적인 특징들을 제공한다. JTLBSLA들은, 로직 셀들이 표준 RQL 시그널링을 사용하기 때문에 임의의 신호 변환 회로부를 필요로 하지 않으면서, 최종 및 중간 입력들 및 출력들 둘 모두에서 RQL와 직접 메싱(mesh)된다. JMRAM에 기초한 SLA들과는 달리, JTLBSLA들은 워드 라인 드라이버들, 플럭스 펌프들, 또는 감지 증폭기들을 요구하지 않는다. JTLBSLA들은 메모리로서 사용되는 경우 디코더를 제외하고, JMRAM의 어떠한 컴포넌트 오버헤드도 갖지 않는다. JTLBSLA들은 RQL과 같이 공진기 주파수들(예를 들어, 최대 약 10 기가헤르츠)에서 구동될 수 있다. 그들이 타겟팅된 알고리즘들을 RQL 주파수들에서 구현하기 때문에, 그들은 범용 RQL CPU보다 단위 다이 면적 당 더 유용한 계산을 수행한다. 그러한 타겟팅된 알고리즘 능력은 범용 RQL CPU와 비교하여, 런 타임을 극적으로 감소시키고, 에너지 효율을 증가시키며, 계산 대역폭을 증가시킨다. JTLBSLA들은 대역폭 및 프로세스 단순화를 제공하는 반면, 이전에 개시된 SLA들은 더 낮은 레이턴시 및 밀도를 제공할 수 있다.
위에서 설명된 것은 본 발명의 예들이다. 물론, 본 발명을 설명하려는 목적들을 위해 컴포넌트들 또는 방법들의 모든 각각의 인지가능한 조합을 설명하는 것이 가능하지 않지만, 당업자는 본 발명의 많은 추가적인 조합들 및 변형들이 가능함을 인식할 것이다. 따라서, 본 발명은, 첨부된 청구항들을 포함하는 본 명세서의 범위 내에 있는 모든 그러한 수정들, 변형들, 및 변경들을 포함하도록 의도된다. 예를 들어, 논리 "0" 및 논리 "1"에 대해 본 명세서에서 사용된 관례들이 교체될 수 있다는 것이 이해될 것이다. 부가적으로, 본 개시내용 또는 청구항들이 "단수형", "제 1" 또는 "다른" 엘리먼트 또는 그의 등가물을 언급하는 경우, 2개 이상의 그러한 엘리먼트들을 요구하거나 배제하지 않으면서 하나보다 많은 하나 이상의 그러한 엘리먼트를 포함하는 것으로 해석되어야 한다. 본 명세서에서 사용된 바와 같이, 용어 "포함하는"은 포함하지만 이에 제한되지 않는다는 것을 의미하고, 용어 "포함함"은 포함하는(그러나 이에 제한되지 않음)을 의미한다. 용어 "에 기초하는"은 에 적어도 부분적으로 기초하는을 의미한다.

Claims (18)

  1. 조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로로서,
    로직 평가 루프를 포함하고,
    상기 로직 평가 루프는:
    상호 양자 로직(RQL)-컴플라이언트(compliant) 판독 선택 신호가 판독 선택 조셉슨 송신 라인(JTL)으로부터 상기 로직 판단 루프로 제공되게 하는 선택 입력 변압기의 2차 인덕터;
    RQL-컴플라이언트 판독 데이터 신호가 판독 데이터 JTL으로부터 상기 로직 판단 루프로 제공되게 하는 판독 데이터 입력; 및
    상기 판독 선택 신호에 의해 설정된 바이어스 조건들에 기초하여, 각각, 상기 판독 데이터 신호가 출력 JTL으로 전파되는 것을 차단 하거나 또는 상기 판독 데이터 신호를 상기 출력 JTL에 전달하기 초전도 단락(short)으로서 작동하기 트리거링되거나 트리거링되지 않도록 구성된 이스케이프(escape) 조셉슨 접합(JJ)을 포함하고,
    상기 로직 평가 루프는 상기 판독 선택 신호 및 상기 판독 데이터 신호에 기반하여 RQL-컴플라이언트 논리 출력 신호를 판독하도록 구성되는,
    조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  2. 제 1 항에 있어서,
    상기 회로는 상기 논리 출력 신호를 상기 판독 데이터 신호의 로직 AND로서 또한 상기 판독 선택 신호를 생성하도록 구성되는,
    조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  3. 제 1 항에 있어서,
    상기 로직 평가 루프는 제1 바이어스 변압기의 2차 인덕터를 더 포함하고,
    상기 제1 바이어스 변압기의 상기 2차 인덕터는 상기 로직 판단 루프 내에서 흐르는 루프 전류에 유도된 제1 DC 바이어스 전류를 기여하도록 구성되는,
    조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  4. 제 3 항에 있어서,
    상기 제1 바이어스 변압기는, 상기 유도된 제1 DC 바이어스 전류에 기반하여, 상기 회로의 함수를 AND 함수에서 통과 함수로 변경하도록 상기 유도된 제1 DC 바이어스 전류를 제공하도록 구성되는,
    조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  5. 제 1 항에 있어서,
    상기 로직 평가 루프는 상기 선택 입력 전압기의 상기 판독 선택 JTL 및 1차 인덕터 사이에 배열된 제2 바이어스 전압기의 2차 인덕터를 더 포함하고,
    상기 제2 바이어스 전압기의 1차 인덕터는 상기 로직 평가 루프 내에서, 상기 판독 데이터 신호로부터의 상기 루프 전류에 대한 기여가 없을 시에 이스케이프 JJ의 임계 전류 보다 작은, 튜닝된 전류 값으로 흐르는 루프 전류의 전압을 조정하기 위하여, 제2 DC 바이어스 라인으로 부터 튜닝 DC 바이어스 전류를 제공하도록 구성되는,
    조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  6. 제 5 항에 있어서,
    상기 튜닝된 전류 값은, 상기 판독 선택 신호로부터의 상기 루프 전류에 대한 기여들이 있을 시에, 상기 이스케이프 JJ의 상기 임계 전류의 50 퍼센트 내지 90 퍼센트인,
    조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  7. JTL-기반 초전도 로직 어레이(JTLBSLA) 회로로서,
    상기 제1 로직 셀 및 상기 제2 로직 셀이 각각 개별적으로 그리고 동시에 AND 로직 셀 또는 통과 로직 셀 중 하나로서 구성될 수 있도록, 제 5 항의 상기 회로의 적어도 제1 인스턴스 및 제2 인스턴스를 제1 로직 셀 및 제2 로직 셀으로서 포함하고, 또한 적어도 상기 제1 로직 셀 및 상기 제2 로직 셀의 상기 DC 바이어스 라인들로서 각각 배열된 제1 개별적으로 제어 가능한 DC 바이어스 라인 및 제2 개별적으로 제어 가능한 DC 바이어스 라인을 더 포함하는,
    JTL-기반 초전도 로직 어레이(JTLBSLA) 회로.
  8. 제 1 항에 있어서,
    상기 로직 평가 루프는 정확히 2 개의 인덕터들을 더 포함하고,
    상기 2 개의 인덕터들, 중 오직 하나, 상기 선택 입력 전압기의 상기 2차 인덕터는 전압기에 속하는 인덕터이며,
    상기 회로는 상기 판독 선택 라인의 상기 상태와 관계 없이 상기 판독 데이터 라인의 상기 신호 콘텐츠를 상기 논리 출력 신호로서 전파시키는 통과 로직 셀로서 작동하도록 구성되는,
    조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  9. JTL-기반 초전도 로직 어레이(JTLBSLA) 회로로서,
    M으로 넘버링된 복수의 행(row)들 및 N으로 넘버링된 복수의 열(column)들의 어레이에 배열된, 제 1 항의 복수의 로직 셀 회로들 ;
    각각 선택 바이너리 값을 대응하는 행 내의 각각의 N 셀들에 제공하도록 구성되는, M으로 넘버링된, 복수의 선택 라인들; 및
    데이터 바이너리 값을 대응하는 열 내의 제1 셀에 각각 제공하도록 구성되는, N으로 넘버링된, 복수의 데이터 라인들을 포함하며,
    각각의 열 내의 마지막 셀을 제외한 상기 어레이 내의 각각의 셀은 대응하는 열 내의 다음 셀에 출력을 제공하고, 각각의 열 내의 마지막 셀은 일반화된 로직 함수의 평가를 표현하는 출력을 제공하는
    JTL-기반 초전도 로직 어레이(JTLBSLA) 회로.
  10. 제 9 항에 있어서,
    각각의 열에 대한 상기 일반화된 로직 함수는,
    상기 선택 라인들 상에서 제공되는 선택 바이너리 값들; 및
    상기 개개의 열에 제공되는 데이터 바이너리 값
    에 기초하는 곱들의 합의 함수인
    JTL-기반 초전도 로직 어레이(JTLBSLA) 회로.
  11. 제 1 항에 있어서,
    상기 판독 선택 조셉슨 송신 라인은 상기 판독 선택 신호가 상기 로직 평가 루프 및 다른 로직 셀 회로 모두에 제공되도록, 단일 플럭스 양자(SFQ) 펄스들을 포함하는, RQL-컴플라이언트 신호들을 위한 신호 스플리터(splitter)로서 구성된 특수 JTL을 포함하는,
    조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  12. 제 11 항에 있어서,
    상기 특수 JTL은 JTL을 포함하고, 상기 JTL은:
    상기 JTL의 제1 단부에서의 특수 JTL 입력;
    상기 JTL의 제2 단부에서의 특수 JTL 출력;
    상기 입력 및 상기 출력 사이의 상기 JTL의 신호 경로 내에 배열된 제1 인덕터 및 제2 인덕터;
    상기 신호 경로 및 접지 사이에서 연결된 적어도 2 개의 조셉슨 접합들; 및
    상기 제1 인덕터 및 상기 제2 인덕터 사이의 노드에서 연결된 특수 JTL 스플릿 출력을 포함하는,
    조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  13. 제 11 항에 있어서,
    상기 특수 JTL은
    특수 JTL 입력;
    상기 특수 JTL 입력 및 스플릿 노드 사이에서 연결되는 제1 인덕터;
    상기 스플릿 노드 및 접지 사이에서 연결되는 제1 조셉슨 접합;
    상기 스플릿 노드 및 제2 노드 사이에서 연결되는 제2 인덕터;
    상기 제 2 노드 및 접지 사이에서 연결되는 제2 조셉슨 접합;
    상기 제2 노드 및 특수 JTL 출력 사이에서 연결되는 제3 인덕터;
    상기 스플릿 노드 및 제3 노드 사이에서 연결되는 제4 인덕터;
    상기 제3 노드 및 접지 사이에서 연결되는 제3 조셉슨 접합; 및
    상기 제3 노드 및 특수 JTL 스플릿 출력 사이에서 연결되는 제5 인덕터를 포함하는,
    조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  14. 제 1 항에 있어서,
    상기 회로는 마스크 프로그래밍 가능하며 또한 소프트웨어 프로그래밍할 수 없는,
    조셉슨 접합 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  15. 마스크 프로그래밍 가능 조셉슨 송신 라인 기반 초전도 상호 양자 로직(RQL) 셀 회로로서,
    판독 데이터 입력 및 판독 데이터 출력 사이에서 배열된 제1 JTL을 포함하는 판독 데이터 라인; 및
    상기 판독 데이터 라인에 대해서 직교로 배열되고, 판독 선택 입력 및 판독 선택 출력 사이에서 배열된 제2 JTL을 포함하는 판독 선택 라인을 포함하며,
    마스크 프로그래밍 가능 셀 회로는 상기 판독 데이터 입력에 제공된 신호가 항상 상기 판독 데이터 출력으로 전파하도록 논리 "0"의 셀 상태를 강제하도록 구성된 통과 셀(pass-through cell)인,
    마스크 프로그래밍 가능 조셉슨 송신 라인 기반 초전도 상호 양자 로직(RQL) 셀 회로.
  16. JTL-기반 초전도 로직 어레이(JTLBSLA) 회로로서,
    M으로 넘버링된, 복수의 행(row)들의 어레이에 배열된 복수의 로직 셀들, N으로 넘버링된, 복수의 열(column)들―상기 로직 셀들 중 적어도 하나는 제 15 항의 상기 셀 회로를 포함하며, 상기 로직 셀들 중 다른 적어도 하나는 소프트웨어 프로그래밍할 수 있는 로직 셀이며, 상기 소프트웨어 프로그래밍할 수 있는 로직 셀은 초전도 루프 내의 프로그래밍할 수 있는 디지털 상태를 저장하고 상기 프로그래밍 할 수 있는 디지털 상태를 동작 시간에 제1 로직 상태 및 제2 로직 상태 중 하나로 설정하도록 구성됨―;
    각각 선택 바이너리 값을 입력으로서 대응하는 행 내의 각각의 N 셀들 제공하도록 구성되는, M으로 넘버링된, 복수의 JTL 기반 선택 라인들; 및
    각각 데이터 바이너리 값을 입력으로서 대응하는 열 내의 제1 셀에 제공하도록 구성되는, N으로 넘버링된, 복수의 JTL 기반 데이터 라인들을 포함하며,
    각각의 열 내의 마지막 셀을 제외한 상기 어레이 내의 각각의 셀은 출력을 입력으로서 대응하는 열 내의 다음 셀 또는 RQL 게이트에 제공하고, 또한 각각의 열 내의 마지막 셀은 일반화된 로직 함수의 평가를 표현하는 어레이 출력을 제공하는,
    JTLBSLA 회로.
  17. 제 16 항에 있어서,
    각각의 열에 대한 상기 일반화된 로직 함수는,
    상기 각각의 열 내의 각각의 셀의 프로그래밍 가능한 또는 하드-코딩된 디지털 상태;
    상기 선택 라인들 상에서 제공되는 선택 바이너리 값들; 및
    상기 각각의 열에 제공되는 상기 데이터 바이너리 값
    에 기초하는 곱들의 합의 함수인
    JTLBSLA 회로.
  18. 제 17 항에 있어서,
    각각의 열에 대한 상기 일반화된 로직 함수는, M개의 논리 AND 항들의 논리 OR의 논리 부정(negation)과 논리적으로 AND되는 각각의 열에 제공되는 데이터 바이너리 값이며,
    상기 M개의 논리 AND 항들 각각은, 개개의 열 및 개개의 행 내의 셀의 프로그래밍 가능 또는 하드-코딩된 디지털 상태와 상기 각각의 행의 각각의 선택 라인 상에서 제공되는 선택 바이너리 값의 논리 AND인,
    JTLBSLA 회로.
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