KR102291321B1 - 조셉슨 and/or 게이트 - Google Patents

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KR102291321B1
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알렉산더 루이스 브라운
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Abstract

조셉슨 및/또는 게이트 회로는 두 입력, 두 출력 AND/OR 논리적 기능들을 제공하기 위해 조셉슨 접합 및 인덕터 컴포넌트들을 효율적으로 사용합니다. 상기 회로는 각각이 OR 및 AND 신호들을 제공하록 트리거할 수 있게 구성된 둘 중 하나의 논리적 결정 조셉슨 저합을 포함하는 네 논리적 입력 저장 루프들을 포함합니다. 상기 논리적 결정 조셉슨 저합들 모두를 포함하고 또한 시스템 시작시 전류의 방향 Φ0을 저장하도록 초기화되는 바이어스 저장 루프에 의해서 기능적 비대칭이 위상 비대칭 AND/OR 게이트 회로에 제공됩니다.

Description

조셉슨 AND/OR 게이트
관련된 출원:
본 명세서는 2017년 11월 13일에 출원된 미국 출원 15/811000에 대해서 우선권을 주장합니다.
기술 분야:
본 출원은 양자 및 기존의 디지털 초전도 회로들과 전반적으로 연관되며, 특히 조셉슨 AND/OR 게이트와 연관됩니다.
디지털 논리의 분야에서, 잘 알려져있으며 고도로 발전된 상보형금속산화반도체(CMOS) 기술이 광범위하게 사용되고 있습니다. CMOS가 기술로서 성숙해지기 시작하면서, 속도, 전력 소비 계산 밀도, 상호 연결 대역폭, 등의 측면에서 더 높은 성능을 대안에 대한 관심이 존재해왔습니다. CMOS 기술에 대한 대안은 초전도 조셉슨 접합들을 활용하고, 약 4 나노와트(nW)의 전형적인 신호 전력을 가지며, 초당 20 기가바이트(Gb/s) 이상의 일반적인 데이터 속도, 및 약 4 켈빈 온도에서 작동하는 초전도체 기반 단일 플럭스 양자 회로를 포함합니다.
AND/OR 게이트는 논리적 게이트이며 적어도 두 논리적 입력들 및 적어도 두 논리적 출력들을 가지며, 상기 논리적 출력들 중 하나는 상기 AND 논리적 기능을 나타내고 상기 논리적 출력들 중 다른 하나는 상기 OR 논리적 기능을 나타냅니다. 상기 AND/OR 게이트의 상기 AND 출력은 상기 논리적 입력들 모두가 어썰팅되는 경우에만 어썰팅된 출력 신호로써 되돌아갑니다. 상기 OR 출력은 상기 논리적 입력들 중 어느 하나가 어썰팅 되는 경우에만 어썰팅된 출력 신호로써 되돌아갑니다.
일 실시예에서 초전도 AND/OR 게이트 회로를 나타냅니다. 제 1 논리적 입력은 제 1 및 제 2 양자화 저장 루프들에 제 1 입력 단일 플럭스 양자(SFQ) 펄스를 제공하도록 구성됩니다. 제 2 논리적 입력은 제 3 및 제 4 양자화 저장 루프들에 제 2 입력 SFQ 펄스를 제공하도록 구성됩니다. 상기 제 1, 제 4, 및 제 5 양자화 저장 루프들에 공통되는 제 1 논리적 결정 조셉슨 접합은 어썰팅되는 양 상기 제 1 및 제 2 논리적 입력들에 기반한 제 1 논리적 출력을 어썰팅하고 또한 디-어썰팅되는 상기 제 1 또는 제 2 논리적 입력들 중 어느 하나 또는 모두에 기반한 상기 제 1 논리적 출력을 디-어썰팅하도록 구성됩니다. 상기 제 2, 제 3, 및 제 5 양자화 저장 루프들에 공통되는 제 2 논리적 결정 조셉슨 접합은 어썰팅되는 상기 제 1 또는 제 2 논리적 입력들 중 하나 또는 모두에 기반한 제 2 논리적 출력을 어썰팅하도록 또한 디-어썰팅되는 상기 제 1 및 제 2 논리적 입력들 모두에 기반한 상기 제 2 논리적 출력을 디-어썰팅하도록 구성됩니다.
다른 실시예는 SFQ 펄스 입력들에 기반한 논리적 AND 및 OR 값들을 결정하기 위한 방법을 제공합니다. 초기화 전류는 상호 양자 논리(RQL) AND/OR 게이트 내의 제 1 및 제 2 논리적 결정 조셉슨 접합들을 포함하는 바이어스 저장 루프에서 설정됩니다. 양의 SFQ 펄스들은 상기 RQL AND/OR 게이트의 양 또는 하나의 논리적 입력들을 어썰팅하도록 제공되며, 따라서, 양자화 논리적 입력 저장 루프들 내의 전류들을 상기 RQL AND/OR 게이트 내에 위치시키며 또한 하나 또는 양 논리적 결정 조셉슨 접합이 트리거되도록합니다. 논리적 OR 어썰팅 신호는 어썰팅되는 하나 또는 양 논리적 입력들에 기반하여 상기 RQL AND/OR 게이트의 OR 출력으로 부터 전파됩니다. 논리적 AND 어썰팅 신호 역시 어썰팅되는 양 논리적 입력들에 기반하여 상기 RQL AND/OR 게이트의 AND 출력에서 부터 전파됩니다.
또 다른 실시예에서는 제 1 입력 펄스를 제공하도록 구성된 제 1 입력 및 제 2 입력 펄스를 제공하도록 구성된 제 2 입력을 포함하는 초전도 게이트 회로를 제공합니다. 상기 회로는 제 1 입력 조셉슨 접합 및 제 1 논리적 결정 조셉슨 접합을 상호 연결시키는 제 1 양자화 저장 인덕터를 포함하는 제 1 저장 루프, 상기 제 1 입력 조셉슨 접합 및 제 2 논리적 결정 조셉슨 접합을 상호 연결시키는 제 2 양자화 저장 인덕터를 포함하는 제 2 저장 루프, 제 2 입력 조셉슨 접합 및 상기 제 2 논리적 결정 조셉슨 접합을 상호 연결시키는 제 3 양자화 저장 인덕터를 포함하는 제 3 저장 루프, 상기 제 2 입력 조셉슨 접합 및 상기 제 1 논리적 결정 조셉슨 접합을 상호 연결시키는 제 4 양자화 저장 인덕터를 포함하는 제 4 저장 루프, 및 상기 제 1 및 제 2 논리적 결정 조셉슨 접합을 포함하는 바이어스 저장 루프를 더 포함합니다. 상기 회로 내의 논리적 AND 출력은 상기 제 1 및 제 2 논리적 입력들 모두에 제공되는 양의 입력 펄스들에 기반하여 어썰팅되도록 구성됩니다. 상기 회로 내의 논리적 OR 출력은 상기 제 1 및 제 2 논리적 입력들 중 적어도 하나에 제공되는 양의 입력 펄스들에 기반하여 어썰팅되도록 구성됩니다.
도 1은 조셉슨 AND/OR 게이트의 예시의 블록도입니다.
도 2는 조셉슨 AND/OR 게이트의 예시의 회로도입니다.
도 3은 조셉슨 AND/OR 게이트의 예시의 회로도입니다.
도 4는 SFQ 펄스 입력들에 기반한 논리적 AND 및 OR 값들을 결정하는 방법의 예시의 플로우 차트입니다.
본 출원은 초전도 시스템들에서 사용될 논리적 게이트 회로들과 전반적으로 관련되어 있습니다. 두 입력, 두 출력 초전도 게이트는 입력들의 쌍에 대응하여, 예를 들어 두 가지 서로 다른 논리적 기능들과 같은, 두 논리적 기능들을 제공하도록 구성될 수 있습니다. 예를 들어, 상기 두 논리적 기능들은 상기 각각의 입력들의 쌍의 논리적-AND 작동 및 논리적-OR 작동에 대응될 수 있습니다. 예를 들어, RQL 초전도 회로에서와 같이. 상기 입력들은 각각 조셉슨 전송 라인(JTL)을 통해 제공될 수 있습니다.
도 1은 논리적 AND 결정 및 논리적 OR 결정에 각각 대응하는 두 논리적 입력들(A 및 B), 그리고 두 논리적 출력들(AO 및 OO)을 갖는 조셉슨 AND/OR 게이트(100)의 예시를 나타냅니다. 게이트(100)는 출력들(AO 및 OO)를 제공하도록 구성된 출력 스테이지(102) 및 각각 어썰팅된 또는 디-어썰팅된 논리적 상태에 대응하는 양의 또는 음의 단일 플럭스 양자(SFQ) 펄스를 포함할 수 있는 입력들 A 및 B을 수신하도록 구성되는 입력 스테이지(104)를 포함합니다. 각각의 논리적 입력은 네 논리적 입력 저장 루프들(106-1에서 106-4) 중 두 논리적 입력 저장 루프들과 연관되어 있습니다. 논리적 입력(A)는 제 1 저장 루프(106-1) 및 제 2 저장 루프(106-2)와 연관(예를 들어, 제공되는)되며, 논리적 입력(B)는 제 3 저장 루프(106-3) 및 제 4 저잘 루프(106-4)와 연관(예를 들어, 제공되는)됩니다. 바이어스 저장 루프(106-5)는 시스템 시작시에 바이어스 저장 루프(106-5)를 초기화하는 DC 바이어스 입력을 수신합니다.
저장 루프들(106-1, 106-2, 106-3, 106-4, 106-5)는 양자화 저장 루프들일 수 있으며, 이는 내장된 저장 요소들이 저류를 단독으로 저장할 수 있을 정도로 크기가 크며, 상기 AC 바이어스를 포함하고도 조셉슨 접합들(108-1 및 108-2)과 같은 조셉슨 접합들을 어느 한 단부에서도 트리거 할 수 없다는 것을 의미합니다. 상기 저장 루프들의 상기 양자화 특성은 특정 조건이 충족되는 시점 까지 최대 Φ0 전류를 임의의 시간동안 안정적으로 저장할 수 있도록 합니다.
제 1 논리적 결정 조셉슨 접합(108-1)은 제 1 및 제 4 논리적 저장 루프들(106-1, 106-4), 및 바이어스 저장 루프(106-5)에 공통(예를 들어: 공유)됩니다. 제 1 논리적 결정 조셉슨 접합(108-1)은 둘 모두 어썰팅 되는 논리적 입력들(A 및 B)에 기반하여 트리거합니다. 출력(AO)의 상기 어썰팅 또는 디-어썰팅은 제 1 논리적 결정 조셉슨 접합(108-1)의 트리거링에 기반합니다. 예를 들어, 두 A 및 B가 어썰팅되었을 때 출력(AO)는 어썰팅된 출력 논리 상태에 대응하는 양의 SFQ 펄스, 및 A 또는 B 중 하나 또는 모두가 디-어썰팅되었을 때 디-어썰팅된 출력 논리 상태 대응하는 음의 SFQ 펄스를 전파할 수 있습니다.
제 2 논리적 결정 조셉슨 접합(108-2)는 제 2 및 제 3 논리적 입력 저장 루프들(106-2, 106-3), 및 바이어스 저장 루프(106-5)에 공통(예를 들어: 공유)됩니다. 제 2 논리적 결정 조셉슨 접합(108-2)은 어썰팅되는 입력들(A 또는 B) 중 어느 하나 또는 모두에 기반하여 트리거합니다. 출력(OO)의 상기 어썰팅 또는 디-어썰팅은 제 2 논리적 결정 조셉슨 접합(108-2)의 상기 트리거링에 기반합니다. 예를 들어, 출력(OO)은 A 또는 B 둘 중 하나 또는 둘 모두가 어썰팅될 때의 어썰팅된 출력 논리 상태에 대응하는 양의 SFQ 펄스, 및 A 및 B 모두가 디-어썰팅될 때 의 디-어썰팅된 출력 논리 상태에 대응하는 음의 SFQ 펄스를 전파할 수 있습니다.
바이어스 저장 루프(106-5)는 제 1 논리적 결정 조셉슨 접합(108-1) 및 제 2 논리적 결정 조셉습 전합(108-2) 모두를 포함합니다. 출력 스테이지(102)는 논리적 결정 조셉슨 접합들(108-1, 108-2)의 상기 출력들을 증폭하기 위해 두개의 출력 조셉슨 전달 라인들(JTL)(110, 114)을 포함합니다. AND 출력 JTL(110)은 AND 출력(AO)에 대응하고, OR 출력 JTL(114)는 OR 출력(OO)에 대응합니다. 논리적 결정 조셉슨 접합(108-1, 108-2)의 트리거링은 입력들(A 및 B) 뿐 아니라 출력 스테이지(102)에, 예를 들어, 출력 JTL(110, 114)에 각각, 제공된 바이어스 신호들(112, 116)에 기반할 수 있습니다. 바이어스 신호들(112, 116)은 AC 및 DC 바이어스를 모두 제공할 수 있습니다. 따라서, 예를 들어, 바이어스 신호들(112, 116)은 AND/OR 게이트(100)에 시계로서 작동할 수 있으며, 상기 입력들(A 및 B)의 입력 평가가 바이어스 신호들(112, 116)의 상기 AC 컴포넌트(component)에 따른 특정 시점에 상기 출력들(AO, OO)을 생성하도록 할 수 있습니다.
도 2a는 두 논리적 입력들(ai 및 bi), 논리적 AND 출력(ao), 및 논리적 OR 출력(oo)를 갖는 조셉슨 AND/OR 게이트(200)을 나타냅니다. 회로(200)는 논리적 상태를 조셉슨 초전도 위상으로 인코딩하며, 예를 들어, 0 위상은 디-어썰팅된 상태("로직 0" 또는 "로직 로우(low)")를 나타낼 수 있으며 또한 2π 위상은 어썰팅된 상태("로직 1" 또는 "로직 하이(high)")를 나타낼 수 있습니다. 입력들(ai 및 bi)는 각각 상대적으로 작은 입력 인덕터들(FL6a_0 및 FL6b_0)에 결합됩니다. 상기 회로(200)는 함께 다섯 개의 저장 인덕터들 및 네 개의 조셉슨 접합들을 포함하는 다섯 저장 루프들을 포함합니다. 이러한 저장 루프들은 도 1의 루프들(106-1에서 106-5)에 대응될 수 있습니다. 상기 저장 루프들 중 넷은, 예를 들어, 상기 입력 저장 루프들, 각각 하나의 입력 조셉슨 접합, 하나의 저장 인덕터, 및 하나의 논리적 결정 조셉슨 접합을 포함합니다. 따라서, 각각의 상기 네 개의 조셉슨 접합들은 서로 다른 입력 저장 루프들의 일부분입니다. 여기에서 논리적 결정 조셉슨 접합들이라고 명명된 조셉슨 접합들 중 둘 역시 상기 제 5 저장 루프의 일부입니다. 상기 회로는 또한 두 개의 출력 JTL들을 포함하며, 하나의 출력 JTL은 각각의 바이어스 라인들(bias_1 및 bias_0) 상에서 AC 바이어스 신호들(예를 들어, 전현파(sinusoidal) 신호)을 수신하는 각각의 논리적 출력들과 연관됩니다.
상기 저장 인덕터들(Lstoraa, Lstorba, Lstorao, Lstorbo, 및 Lstorbias)은 양자화 저장 인덕터들일 수 있으며, 이들은 단독으로 전류를, AC 바이어스를 포함하고도, 저장할 수 있을 정도로 크기가 크다는 것을 의미하며, AC 바이어스를 포함하고라도, 임의의 대응 루프로 짝을 이루기 때문에 어느 단부에서도 조셉슨 접합을 트리거하기에는 부족합니다. 상기 저장 루프의 상기 양자화 특성은 특정 조건이 충족 될 때 까지 특정 시간 동안 전류의 최대 Φ0를 안정적으로 저장하도록 합니다.
제 1 저장 루프는 제 1 입력 조셉슨 접합(b2a_0), 제 1 저장 인덕터(Lstoraa), 및 제 1 논리적 결정 조셉슨 접합(b0_1)을 포함합니다. 제 2 저장 루프는 제 1 입력 조셉슨 접합(b2a_0), 제 2 저장 인덕터(Lstorao), 및 제 2 논리적 결정 조셉슨 접합(b0_0)을 포함합니다. 제 3 저장 루프는 제 2 입력 조셉슨 접합(b2b_0), 제 3 저장 인덕터(Lstorbo), 및 제 2 논리적 결정 조셉슨 접합(b0_0)을 포함합니다. 제 4 저장 루프는 제 2 입력 조셉슨 접합(b2b_0), 제 4 저장 인덕터(Lstorba), 및 제 1 논리적 결정 조셉슨 접합(b0_1)을 포함합니다. 상기 논리적 AND 출력과 연관된, 제 1 출력 JTL은 제 1 논리적 결정 조셉슨 접합(b0_1), 인덕터들(FL4_1, L2_1, 및 FL5_1), 제 1 출력 조셉슨 접합(b1_1)을 포함합니다. 상기 논리적 OR 출력과 연관된, 제 2 출력 JTL은 제 2 논리적 결정 조셉슨 접합(b0_0), 인덕터들(FL4_0, L2_0, 및 FL5_0), 및 제 2 출력 조셉슨 접합(b1_0)을 포함합니다.
인덕터, 바이어스 인덕터(Lstorbias)는 상기 제 5 저장 루프, 시스템 시작시에 특정 상태로 초기화되는 바이어스 저장 루프를 설정하기 위해 상기 두 논리적 결정 조셉슨 접합들(b0_0 및 b0_1) 사이에서 연결됩니다. 바이어스 인덕터(Lstorbias)는 다른 토폴로지의 인덕터 보다 미세하게 작을 수 있으며, 논리적 결정 조셉슨 접합(b0_1) 및 저-전압 노드(예를 들어, 접지 노드)의 상기 상부 연결들 사이에 위치될 수 있고, 전반적으로 보다 더 효율적인 게이트를 생성합니다. 상기 작동 회로(200)의 시작시에, 바이어스 인덕터(Lstorbias)는 전류(202)의 한 Φ0를 적용함으로서 초기화될 수 있습니다. 위와 같은 적용은, 도 2b에 도시된 것 처럼, DC 전류(204)에 변압기 결합을 통해 직접적으로 또는, 도 2c에 도시된 것 처럼, 변압기 및 양자화 조셉슨 접합(206)을 통해 간접적으로, 또는 임의의 다른 적절한 메커니즘을 통해 얻어질 수 있습니다. 도 2c에 도시된 회로(200)의 변형에 있어서, 바이어스 인덕터(Lstorbias)는, 바이어스 인덕터들(Lstorbias1 및 Lstorbias2) 두 인덕터들로 분할되며, 이상에서 언급한 초기화 전류를 제공하기 위해 변압기 결합으로 DC 바이어스에 병렬로 결합되는 양자화 조셉슨 접합(bquant)에 의해서 분할되며 직렬입니다. 이러한 전류(202)는 도 2a에 상기 게이트(b0_1)의 상기 AND 측에서 부터, 상기 게이트(b0_0)의 상기 OR 측으로 흐르는 것으로 도시되어 있습니다.
컴포넌트의 크기에 있어서, 입력 인덕터들(FL6a_0) 및 FL6b_0)은 약 8.5 피코헨리(pH)의 인덕턴스를 제공하도록 사이징될 수 있습니다. 저장 인덕터들(Lstoraa, Lstorba, Lstorao, Lstorbo, 및 Lstorbias)은 약 35 pH의 인덕턴스를 제공하도록 사이징될 수 있습니다. 출력 JTL 인덕터들(FL4_1 및 FL5_1)은, 예를 들어, 인덕턴스가 14 pH가 되도록 사이징될 수 있습니다. 유사하게, 출력 JTL 인덕터들 FL4_0 및 FL5_0은 전체 인덕턴스가 14 pH가 되도록 사이징될 수 있습니다. 상기 출력 JTL들 내의 바이어스 입력 인덕터들(L2_1, L2_0)은 적절한 바이어스 전류를 제공하도록 비례적으로 사이징될 수 있습니다. 주어진 예시 컴포넌트들의 사이즈는 비례적으로 크기가 조정할 수 있습니다. 바이어스 신호들(bias_1 및 bias_0)의 상기 AC 컴포넌트들은 동일 또는 대략적으로 동일한 위상입니다. 여기서, "약"의 의미는 본 명세서에서 설명된 회로의 작동의 수용 가능한 톨러런스(tolerance) 범위, 예를 들어 ±10%, 이내를 의미합니다.
도 3a에서 도 3j는 요구 AND/OR 기능성에 부합하는 논리적 출력들을 생성하는 회로(200) 내의 전류의 시퀀스의 예시를 나타내고 있습니다. 도 3a는 제 2 입력 인덕터(FL6b_0) 및 제 2 입력 조셉슨 접합(b2b_0)을 통한 전류(302)를 생성하는 제 2 논리적 입력(bi)에 적용되는 양의 단일 플럭스 양자(SFQ) 입력을 나타냅니다. 도 3b에 도시된 것 처럼, 제 2 입력 조셉슨 접합(b2b_0)의 상기 초전도 위상은 도 3b의 조셉슨 접합(b2b_0) 위의 점에 의해서 표시된 것 처럼 0에서 2π로 상승됩니다. 제 2 입력 조셉슨 접합(b2b_0)는 따라서 트리거 되며, 이는 몇 가지 효과가 있습니다. 상기 트리거는 상기 본래 입력 전류(302)(도 3b에 도시되지 않음)를 동일 반대 전류를 생성하여 억제합니다. 상기 트리거는 전류(304)의 하나의 SFQ를 제 2 입력 조셉슨 접합(b2b_0), 제 3 저장 인덕터(Lstorbo), 및 제 2 논리적 결정 조셉슨 접합(b0_0)에 의해서 형성된 상기 루프로 삽입시키며, 이와 동시에, 전류(306)의 하나의 SFQ를 제 2 입력 조셉슨 접합(b2b_0), 제 4 저장 인덕터(Lstorba), 및 제 1 논리적 결정 조셉슨 접합(b0_1)에 의해서 형성된 상기 루프 내로 삽입시킵니다. 따라서, 양의 바이어스가 논리적 결정 조셉슨 접합(b0_0 및 b0_1) 모두에 적용됩니다. 하지만, 바이어스 인덕터(Lstorbias) 내의 상기 전류(202)로 인하여, 제 2 논리적 결정 조셉슨 접합(b0_0)은 이제 양의 전류의 둘 또는 대략 둘의 Φ0를 수신하며, 그 동안, 상기 전류들(202 및 306)이 서로 반대되고 동일하거나 대략적으로 동일함에 따라서, 제 1 논리적 결정 조셉슨 접합(b0_1)은 양의 전류의 0 또는 약 0의 Φ0를 수신합니다.
바이어스 라인들(bias_0 및 바이어스_1)에 의해서 제공되는 AC 바이어스가 실질적으로 양일 때, 전류들(202 및 304)는, 도 3c에 도시된 것 처럼, 제 2 논리적 결정 조셉슨 접합(b0_0)이 트리거되도록 합니다. 이는 SFQ 펄스(308)를 제 2 출력 조셉슨 접합(b1_0)으로 유도한 후, 도 3d에 도시된 것 처럼, 상기 논리적 OR 출력(oo)에서 상기 펄스(310)를 트리거하고 전파합니다. 추가적으로, 바이어스 인덕터(Lstorbias) 내에 저장된 상기 전류(202)의 Φ0는(도 3c 또는 3D에 도시되지 않음) 제거되며, 또한 전류(302)의 Φ0는 제 2 논리적 결정 조셉슨 접합(b0_0), 제 2 저장 인덕터에 의해서 형성된 상기 루프 내에 위치되며, 또한 제 1 입력 조셉슨 접합(b2a_0)은 제 1 입력 조셉슨 접합(b2a_0)을 향해 흐릅니다.
이상의 시퀀스는 어썰팅(assertion) SFQ 펄스(302)를 제 2 논리적 입력(bi)에 단독으로: 어썰팅 SFQ 펄스(310)을 출력(oo)에 단독으로 제공한 결과를 나타냅니다. 하지만, 회로의 상반부 및 하반부에 대한 명백한 토폴로지 대칭에도 불구하고, 제 1 논리적 입력(ai) 상의 어썰팅 SFQ 펄스 단독으로는 출력(ao) 상의 어썰팅 SFQ 펄스 단독을 생성하지 못합니다. 방향성 초기화 바이어스 전류(202)는 OR 및AND 출력들(oo 및 ao)의 상기 올바른 논리적 기능을 각각 인지하는 기능성 비대칭을 형성합니다. 논리적 결정 조셉슨 접합(b0_1 및 b0_0)은 각각 셋-중-둘의 과반 게이트로서 상기 세 저장 루프들 내의 전류들에 대해서 효과적으로 작동하며, b0_1은 저장 인덕터들(Lstoraa, Lstorba, 및 Lstorbias)에 연결되고, 또한 b0_0은 저장 인덕터들(Lstorbo, Lstorao, 및 Lstorbias)에 연결됩니다. 바이어스 전류(202)의 초기화 이후에, 상기 OR 출력에 대응하는 제 2 논리적 결정 조셉슨 접합(b0_0)은 바이어스 전류(202)를 세 저장 루프 입력들 중 어느 하나의 양의 전류로 간주하며, 상기 AND 출력에 대응하는 제 1 논리적 결정 조셉슨 접합(b0_1)은 바이어스 전류(202)를 세 저장 루프 입력들 중 어느 하나의 음의 전류로 간주합니다. 이러한 기능성 대칭의 결과로서, 제 1 논리적 입력(ai) 상의 어썰팅 SFQ 펄스는 단독으로 출력(ao)가 아닌 출력(oo) 상에 어썰팅 SFQ 펄스를 생성할 것입니다.
앞서 기재한 시퀀스에서 생성된 상기 회로 상태에 있어서, 도 3e는 전류(314)를 설정하기 위해서 상기 제 1 논리적 입력(ai)를 통해 제 2 양의 SFQ 입력 펄스의 적용을 나타냅니다. 도 3f에 나타난 것 처럼, 이는 제 1 입력 조셉슨 접합(b2a_0)를 트리거하며, 전류(312)의 상기 Φ0를 제 1 입력 조셉슨 접합(b2a_0), 제1 저장 인덕터(Lstoraa), 및 제 1 논리적 결정 조셉슨 접합(b0_1)을 포함하고 제 1 입력 조셉슨 접합(b2a_0)에서 제 1 논리적 결정 조셉슨 접합(b0_1)로 흐르는 상기 제 2 저장 루프에서 제거합니다. 바이어스 라인들(bias_0 및 bias_1)에 의해서 제공되는 상기 AC 바이어스가 실질적으로 양이면, 제 1 논리적 결정 조셉슨 접합(b0_1)은 양의 전류의 두 Φ0를 수신하고, 도 3g에 도시된 것 처럼, 상기 논리적 AND 출력(ao)을 어썰팅하도록 트리거하여 이후에 상기 출력에서 펄스를 전파하여 SFQ(318)를 제 1 출력 조셉슨 접합(b1_1)으로 유도하는 것을 트리거합니다. 추가적으로, 이것은 전류(306)(도 3b에서 처음 발생한) 역시 동일 반대 전류를 이용하여 파괴하며, 전류(320)의 Φ0 중 하나를 제 1 논리적 결정 조셉슨 접합(b0_1)에서 제 2 논리적 결정 조셉슨 접합(b0_0)으로 흐르는 바이어스 인덕터(Lstorbias) 내에 위치시키며, 루프를 초기 상태로 회복시킵니다(예를 들어, 도 2a 및 3A에 도시된 전류(202)).
논리적 AND 출력(ao)는 음의 SFQ 펄스의 상기 적용을 통해 상기 입력들 중 어느 하나가 디-어썰팅될 때 디-어썰팅됩니다. 양 논리적 입력들 중 하나에 적용되면, 상기 음의 SFQ 펄스는 상기 초기화 입력 적용과 유사하게 보일것이지만 상기 전류의 방향이 반전되어, 상기 각각의 입력 조셉슨 접합을 언트리거링하며 또한 반대 방향의 상기 내부 저장 루프들로 전류를 넣습니다. 앞서 기재한 시퀀스에 의해서 설정된 상기 회로에 따라서, 도 3h는 제 1 입력 조셉슨 접합(b2a_0)을 2π 초전도 위상에서 0 초전도 위상으로 가져가기 위해 음의 SFQ 펄스의 제 1 논리적 입력(ai)로의 상기 적용을 따라서 제 1 입력 조셉슨 접합(b2a_0)이 언트리거된 이후의 상기 회로의 상기 상태를 도시하고 있습니다. 음의 전류(322)는 입력 조셉슨 접합(b2a_0), 제 1 저장 인덕터(Lstoraa), 및 제 1 논리적 결정 조셉슨 접합(b0_1) t사이의 상기 제 1 저장 루프 내에서 설정됩니다. 다른 음의 전류(324)는 마찬가지로 입력 조셉슨 접합(b2a_0), 제 2 저장 인덕터(Lstorao), 및 제 2 논리적 결정 조셉슨 접합(b0_0) 사이의 상기 저장 루프 내에서 설정됩니다.
AC 싸이클의 상기 음의 부분 중에(예를 들어, 상기 바이어스 라인들(bias_0 및 bias_1)에 의해서 제공된 상기 AC 바이어스가 실질적으로 음인 경우), 상기 AC 바이어스 및 저장된 전류는 제 1 논리적 결정 조셉슨 접합(b0_1)을 언트리거하고 또한 논리적 AND 출력(ao)를 디어썰트하기 위해 서로 합쳐집니다. 따라서, 상기 회로는 도 3i에 도시된 상태가 되도록 할 것이며, 상기 상태는 출력 펄스(310)가 회로(200)에서 나간 이후의 상태와 동일하며, 도 3i의 저장 루프 전류들(324 및 326)은 각각 도 3d의 저장 루프 전류(312 및 306)에 대응됩니다. 제 2 논리적 입력(bi)을 디어썰팅하기 위한 제 2 음의 SFQ 펄스(도시되지 않음)의 적용은 제 2 입력 조셉슨 접합(b2b_0)을 언트리거하고, 제 2 입력 조셉슨 접합(b2b_0), 제 3 저장 인덕터(Lstorbo), 및 제 2 논리적 결정 조셉슨 접합(b0_0) 사이의 제 3 저장 루프 내의 음의 전류(328)를 포함하는 도 3j에 도시된 상기 상태가 됩니다. 상기 AC 클록 싸이클의 상기 음의 부분 중에(예를 들어, 바이어스 라인들(bias_0 및 bias_1)에 의해서 제공된 상기 AC 바이어스가 실질적으로 음인 경우), 상기 바이어스 및 상기 두 저장된 전류들의 합은 제 2 논리적 결정 조셉슨 접합(b0_0)을 언트리거합니다. 상기 언트리거는 음의 SFQ 펄스를, 스스로 언트리거하는, 제 2 출력 조셉슨 접합(b1_0)으로 유도하고, 논리적 OR 출력(oo)에서 음의 출력 펄스를 상기 출력을 디어썰팅하기 위해 전파합니다. 추가적으로, 이는 도 2a 및 도 3a의 상기 회로를 초기 상태로 회복시키는 초기화 전류(202)에 대응하는 전류의 하나의 Φ0를 제 1 논리적 결정 조셉슨 접합(b0_1)에서 제 2 논리적 결정 조셉슨 접합(b0_0)으로 흐르는 상기 바이어스 인덕터(Lstorbias)를 포함하는 루프에 넣을 것입니다.
앞서 기재된 회로들은 저압 레일(예를 들어, 접지)에 연결된 두 개별 저장 인덕터들 대신 제 1 저장 인덕터(Lstorbias), 또는 직렬인 두 인덕터들(Lstorbias1, Lstorbias)과, 같은 기능을 더욱 효율적으로 실행하기 위해, 제공할 수 있습니다. 상기 기재된 AND/OR 논리 게이트들의 증가된 효율성은 높은 밀도의 회로로 결론될수 있습니다. 앞서 설명된 회로들은 저장 인덕터들 사이의 변압기 결합의 필요성을 더 회피하며, 더 작은 프로세스 노드로 스케일링할 수 있는 단순화 된 레이아웃을 회로가 가질 수 있도록 허용합니다. 상기 설명된 회로의 디자인 역시 전체 Φ0 플럭스 바이어스 전류를 사용할 수 있으며, 전체 Φ0 플럭스 바이어스 전류이 조셉슨 접합의 자연적인 출력이라고 고려하면, 플럭스 바이어스를 양자화하기 위해 조셉슨 접합을 사용하는 Φ0의 일부보다 도입이 쉽습니다. 위의 예시들은 상기 저장 루프들 내의 임의의 상기 저장 인덕터들의 전류의 적어도 하나의 Φ0를 저장할 수 있으며, 특정 상황에서는 2Φ0를 저장할 수 있습니다.
도 4는 SFQ 펄스 입력에 기반한 논리적 AND 및 OR 값들을 결정하는 방법(400)의 예시을 도시하고 있습니다. 상기 RQL AND/OR 게이트 내의 제 1 및 제 2 논리적 결정 조셉슨 접합바이어스 저장 루프내에서 초기화 전류가 설정(402)됩니다. 양의 SFQ 펄스들은 전류를 논리적 입력 저장 루프들에 위치(406)시키기 위해 하나 또는 상기 RQL AND/OR 게이트의 양 논리적 입력들을 어썰팅하도록 제공(404)됩니다. 상기 RQL AND/OR 게이트는, 예를 들어, 도 1 및 도 2a에 도시된 게이트들(100 또는 200)과 유사하거나, 도 2b 또는 도 2c에 도시된 상기 회로들과 유사하거나, 상기 예시들의 확장일 수 있습니다. 따라서, 예를 들어, 상기 방법에서 사용되는 상기 RQL AND/OR 게이트는, 도 2b에 도시된 것 처럼, 여섯 개 이하의 조셉슨 접합들 및 열네 개 이하의 인덕터들을 포함할 수 있습니다.
하나 또는 양 논리적 결정 조셉슨 접합들은 이후에 트리거합니다(408). 예를 들어, 제 1 논리적 결정 조셉슨 접합은 어썰팅되는 양 상기 논리적 입력들에 기반하여 트리거할 수 있으며, 그리고/또는 제 2 논리적 결정 조셉슨 접합은 어썰팅되는 하나 또는 양 상기 논리적 입력들에 기반하여 트리거할 수 있습니다. 상기 제 2 논리적 결정 조셉슨 접합은 상기 바이어스 저장 루프 내에서 상기 설정(402)되는 상기 전류의 상기 존재에 더 기반하여 트리거할 수 있습니다. 상기 제 1 논리적 결정 조셉슨 접합은 상기 바이어스 저장 루프 내에서 설정(402)되는 상기 전류의 상기 부재에 더 기반하여 트리거 할 수 있습니다. 상기 제 1 및 제 2 논리적 결정 조셉슨 접합들은, 예를 들어, 복수의 상기 논리적 입력 저장 루프들에 공통되도록 하고, 적절한 바이어싱을 제공하고, 및/또는 적절한 컴포넌트의 사이징을 통해서 트리거하도록 구성될 수 있습니다.
상기 제 2 논리적 결정 조셉슨 접합의 트리거를 통해 생성된 논리적 OR 어썰팅 신호는, 이후에, 어썰팅되는 하나 또는 양 논리적 입력들에 기반한 상기 RQL AND/OR 게이트의 OR 출력으로 부터 전파(410)할 수 있습니다. 상기 제 1 논리적 결정 조셉슨 접합의 트리거를 통해 생성된 논리적 AND 어썰팅 신호는, 이후에, 어썰팅되는 양 논리적 입력들에 기반한 상기 RQL AND/OR 게이트의 OR 출력으로 부터 전파(410)할 수 있습니다. 상기 이러한 어썰팅 신호들 각각은, 예를 들어, 단일 SFQ 펄스일 수 있습니다.
앞서 기재된 내용은 본 발명의 실시예들을 나타낸 것입니다. 발명을 설명함에 있어서 실시 가능한 모든 컴포넌트의 및 방법의 조합을 기재하는 것은 불가능하나, 당업자는 발명의 추가적인 조합 및 변형이 가능하다는 것을 인지할 것입니다. 따라서, 본 발명은 본 명세서의 범위 내에 속하는 모든 상기 조합 및 변형을 포함하도록 의도되었습니다. 추가적으로, 본 명세서의 "하나," "한," "제 1," 또는 "다른" 요소, 또는 동등 요소는, 하나 이상의 상기 요소들을 포함하고, 그러한 요소들을 두 이상 요구하거나 배제하지 않는 것으로 해석되어야 합니다. 여기서 사용된, "포함" 이라는 용어는 포함하지만 이에 제한되지 않는다는 의미를 갖습니다. 또한, "기반한"이라는 용어는 적어도 부분적으로 기반한다는 의미를 갖습니다.

Claims (20)

  1. 초전도 AND/OR 게이트 회로로서,
    제 1 입력 단일 플럭스 양자(SFQ) 펄스를 제 1 및 제 2 양자화 저장 루프들에 제공하도록 구성된 제 1 논리적 입력;
    제 2 입력 SFQ 펄스를 제 3 및 제 4 양자화 저장 루프들에 제공하도록 구성된 제 2 논리적 입력;
    초기화 SFQ 펄스를 제 5 양자화 저장 루프에 제공하도록 구성된 DC 바이어스 입력을 포함하며,
    상기 제 1, 제 4, 및 제 5 양자화 저장 루프들 내의 제 1 논리적 결정 조셉슨 접합은 상기 제 1 또는 제 2 논리적 입력들 모두 또는 둘 중 하나에 기반한 제 1 논리적 출력을 어썰팅하고 또한 둘 모두 디-어썰팅되는 상기 제 1 및 제 2 논리적 입력들에 기반한 상기 제 1 논리적 출력을 디-어썰팅 하도록 구성되며;
    상기 제 2, 제 3, 및 제 5 양자화 저장 루프들 내의 제 2 논리적 결정 조셉슨 접합은 상기 제 1 또는 제 2 논리적 입력들 모두 또는 둘 중 하나에 기반한 제 2 논리적 출력을 어썰팅하고 또한 둘 모두 디-어썰팅되는 상기 제 1 및 제 2 논리적 입력들에 기반한 상기 제 2 논리적 출력을 디-어썰팅 하도록 구성되는,
    초전도 AND/OR 게이트 회로.
  2. 제 1 항에 있어서,
    각각 상기 제 1 및 제 2 논리적 출력들을 증폭하도록 구성된 제 1 및 제 2 출력 조셉슨 전달 라인들을 더 포함하는,
    초전도 AND/OR 게이트 회로.
  3. 제 2 항에 있어서,
    바이어스 신호들에 기반한 상기 논리적 결정 조셉슨 접합 내의 바이어스 전류를 유도하도록 구성된 상기 출력 조셉슨 전달 라인들로의 바이어스 입력들을 더 포함하는,
    초전도 AND/OR 게이트 회로.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 논리적 출력들의 상기 어썰팅은 상기 바이어스 전류들에 더 기반하는,
    초전도 AND/OR 게이트 회로.
  5. 제 1 항에 있어서,
    각각의 저장 루프는 상기 제 1 논리적 입력 및 상기 제2 논리적 입력 중 하나 또는 모두의 어썰팅에 기반한 초전도 전류를 저장하도록 구성된,
    초전도 AND/OR 게이트 회로.
  6. 제 1 항에 있어서,
    상기 제 1 양자화 저장 루프는 상기 제 1 논리적 입력과 연관된 제 1 입력 조셉슨 접합 및 제 1 논리적 결정 조셉슨 접합을 상호 연결시키는 제 1 양자화 저장 인덕터를 포함하고,
    상기 제 2 양자화 저장 루프는 상기 제 1 입력 조셉슨 접합 및 상기 제 2 논리적 결정 조셉슨 접합을 상호 연결시키는 제 2 양자화 저장 인덕터를 포함하며,
    상기 제 3 양자화 저장 루프는 상기 제 2 논리적 입력과 연관된 제 2 입력 조셉슨 접합 및 상기 제 2 논리적 결정 조셉슨 접합을 상호 연결히키는 제 3 양자화 저장 인덕터를 포함하며, 또한
    상기 제 4 양자화 저장 루프는 상기 제 2 입력 조셉슨 접합 및 상기 제 1 논리적 결정 조셉슨 접합을 상호 연결시키는 제 4 양자화 저장 인덕터를 포함하는,
    초전도 AND/OR 게이트 회로.
  7. 제 6 항에 있어서,
    상기 제 5 양자화 저장 루프는 상기 제 1 논리적 결정 조셉슨 접합 및 상기 제 2 논리적 결정 조셉슨 접합을 상호 연결시키는 바이어스 인덕터를 포함하는,
    초전도 AND/OR 게이트 회로.
  8. 제 7 항에 있어서,
    상기 바이어스 인덕터는 상기 DC 바이어스 입력에 변압기-결합되는,
    초전도 AND/OR 게이트 회로.
  9. 제 6 항에 있어서,
    상기 제 5 양자화 저장 루프는 상기 제 1 논리적 결정 조셉슨 접합 및 상기 제 2 논리적 결정 조셉슨 접합을 상호 연결시키는 직렬 배열을 포함하며,
    상기 직렬 배열은 제 1 바이어스 인덕터 및 제 2 바이어스 인덕터를 상호 연결시키는 병렬 배열을 포함하고,
    상기 병렬 배열은 상기 DC 바이어스 입력에 변압기-결합되는 양자화 조셉슨 접합 및 인덕터를 포함하는,
    초전도 AND/OR 게이트 회로.
  10. SFQ 펄스 입력들에 기반하여 논리적 AND 및 OR 값들을 결정하는 방법으로서,
    상호 양자 논리(reciprocal quantum logic: RQL) AND/OR 게이트 내에 제 1 및 제 2 논리적 결정 조셉슨 접합을 포함하는 바이어스 저장 루프 내의 초기화 전류를 설정하는 단계;
    SFQ 펄스를 상기 RQL AND/OR 게이트의 상기 제 1 및 제 2 논리적 입력들 중 하나 또는 두 논리적 입력들을 어썰팅하기 위해 양 SFQ 펄스들을 제공하는 단계;
    상기 RQL AND/OR 게이트 내의 양자화 논리적 입력 저장 루프들에 전류를 위치시키는 단계;
    상기 제 1 및 제 2 논리적 결정 조셉슨 접합 중 하나 또는 두 논리적 결정 조셉슨 접합을 트리거하는 단계; 및
    어썰팅되는 하나 또는 두 논리적 입력들에 기반한 상기 RQL AND/OR 게이트의 OR 출력에서 부터 논리적 OR 어썰팅 신호를 전파하는 단계를 포함하는,
    SFQ 펄스 입력들에 기반하여 논리적 AND 및 OR 값들을 결정하는 방법.
  11. 제 10 항에 있어서,
    상기 논리적 OR 어썰팅 신호는 상기 제 2 논리적 결정 조셉슨 접합을 트리거하는 단계의 결과로서 생성되는,
    SFQ 펄스 입력들에 기반하여 논리적 AND 및 OR 값들을 결정하는 방법.
  12. 제 11 항에 있어서,
    상기 제 2 논리적 결정 조셉슨 접합을 트리거하는 단계는 상기 바이어스 저장 루프 내에서 설정된 상기 전류의 존재에 더 기반하는,
    SFQ 펄스 입력들에 기반하여 논리적 AND 및 OR 값들을 결정하는 방법.
  13. 제 10 항에 있어서,
    어썰팅되는 두 상기 제 1 및 제 2 논리적 입력들에 기반한 상기 RQL AND/OR 게이트의 AND 출력에서 부터 논리적 AND 어썰팅 신호를 전파하는 단계를 더 포함하는,
    SFQ 펄스 입력들에 기반하여 논리적 AND 및 OR 값들을 결정하는 방법.
  14. 제 13 항에 있어서,
    상기 논리적 AND 어썰팅 신호는 상기 제 1 논리적 결정 조셉슨 접합을 트리거하는 단계의 결과로서 생성되는,
    SFQ 펄스 입력들에 기반하여 논리적 AND 및 OR 값들을 결정하는 방법.
  15. 제 14 항에 있어서,
    상기 제 1 논리적 결정 조셉슨 접합을 트리거하는 단계는 상기 바이어스 저장 루프 내의 전류의 부재에 더 기반하는,
    SFQ 펄스 입력들에 기반하여 논리적 AND 및 OR 값들을 결정하는 방법.
  16. 제 10 항에 있어서,
    상기 하나 또는 두 논리적 결정 조셉슨 접합들을 상기 트리거하는 단계는 임계값을 초과하는 양의 전압인 적어도 하나의 바이어스 라인에 의해서 제공된 AC 바이어스에 기반하는,
    SFQ 펄스 입력들에 기반하여 논리적 AND 및 OR 값들을 결정하는 방법.
  17. 제 10 항에 있어서,
    상기 RQL AND/OR 게이트는 여섯 이하의 조셉슨 접합들 및 열넷 이하의 인덕터들을 포함하는,
    SFQ 펄스 입력들에 기반하여 논리적 AND 및 OR 값들을 결정하는 방법.
  18. 초전도 게이트 회로에 있어서,
    제 1 입력 펄스를 제공하도록 구성되는 제 1 입력;
    제 2 입력 펄스를 제공하도록 구성되는 제 2 입력;
    제 1 입력 조셉슨 접합 및 제 1 논리적 결정 조셉슨 접합을 상호 연결하는 제 1 양자화 저장 인덕터를 포함하는 제 1 저장 루프;
    제 1 입력 조셉슨 접합 및 제 2 논리적 결정 조셉슨 접합을 상호 연결하는 제 2 양자화 저장 인덕터를 포함하는 제 2 저장 루프;
    제 2 입력 조셉슨 접합 및 상기 제 2 논리적 결정 조셉슨 접합을 상호 연결하는 제 3 양자화 저장 인덕터를 포함하는 제 3 저장 루프;
    상기 제 2 입력 조셉슨 접합 및 상기 제 1 논리적 결정 조셉슨 접합을 상호 연결하는 제 4 양자화 저장 인덕터를 포함하는 제 4 저장 루프;
    상기 제 1 및 제 2 논리적 결정 조셉슨 접합들 및 상기 제1 및 제2 논리적 결정 조셉슨 접합들을 상호 연결시키는 바이어스 저장 루프 인덕터를 포함하는 바이어스 저장 루프 ―상기 바이어스 저장 루프는 시작시에 1Φ0의 전류를 유지하도록 상기 바이어스 저장 루프를 초기화 하도록 구성됨―;
    상기 제 1 및 제 2 논리적 입력들 모두에 제공되는 양의 입력 펄스들에 기반하여 어썰팅되도록 구성된 논리적 AND 출력; 및
    상기 제 1 및 제 2 논리적 입력들 중 적어도 하나에 제공되는 양의 입력 펄스들에 기반하여 어썰팅되도록 구성된 논리적 OR 출력을 포함하는,
    초전도 게이트 회로.
  19. 제 18 항에 있어서,
    상기 논리적 AND 및 논리적 OR 출력들은 상기 바이어스 저장 루프 내의 전류의 존재 또는 부재에 더 기반하여 어썰팅되도록 구성되는,
    초전도 게이트 회로.
  20. 삭제
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