JP2688011B2

JP2688011B2 - 非同期式超伝導論理回路構築用の単位回路

Info

Publication number: JP2688011B2
Application number: JP6313015A
Authority: JP
Inventors: 格黒沢; 博仲川; 昌宏青柳; 正明前澤; 崇南谷; 義男亀田
Original assignee: 工業技術院長
Priority date: 1994-12-16
Filing date: 1994-12-16
Publication date: 1997-12-08
Anticipated expiration: 2012-12-08
Also published as: JPH08172352A; US5598105A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非同期式であって、か
つ一磁束量子パルスを取扱う超伝導論理回路を構築する
のに有効な単位回路に関する。

【０００２】

【従来の技術】現在のコンピュータシステムでは、半導
体論理回路においてもそうであるが、本書で関心を示す
ジョセフソン素子を用いた超伝導論理回路（ジョセフソ
ン論理回路）においても、同期式プロセッサを基本要素
の一つとして用いるのが普通である。そうした中にあっ
て、現在の所、ジョセフソン素子を用いて合理的、高速
な論理回路を構築できる可能性として、RSFQ(Rapid Sing
le-Flux-Quantum)回路と呼ばれるものが提案されている
（IEEE Trans.Appl.Superconductivity,Vol.1.1,No.1,p
p.3-28(1991)に記載された、K.K.Likharev及び V.K.Sem
enov著になる文献名：“RSFQ Logic／Memory Family: A
New Josephson-Junction Technology forSub-Terahert
z-Clock-Frequency Digital Systems”参照）。

【０００３】このRSFQ回路では、信号を一磁束量子(SF
Q：Single-Flux-Quantum)の伝搬パルスとして取扱う
が、そのためにまた、パルス信号を伝搬する上で実際の
回路中では必須となって来るパルス増幅器にも特徴があ
り、原理的には図５(A) に示すようなパルス増幅器11を
用いる。すなわち、一般にはジョセフソン素子Ｊはヒス
テリシス特性を有し、臨界電流値以上の電流が流される
とそれまでの零電圧状態から電圧状態に遷移し、その後
は素子両端の印加電圧がほぼ完全に零にまで立ち下がら
ないと零電圧状態には戻らないラッチングモードで動作
する。従って、こうしたラッチ型ジョセフソン素子を用
いた回路では、駆動電源を交流（脈流）にすることで各
素子を定期的にリセットせねばならず、この立ち上が
り、立ち下がりタイミングは回路全体に関して厳密に制
御せねばならないし、また、その周波数は余り高くはで
きない。これに対し、このRSFQ回路用としてのパルス増
幅器11では、例えば図示のように、ジョセフソン素子Ｊ
に並列にオーバダンピング抵抗Ｒを付すこと等により、
当該ジョセフソン素子Ｊの持つヒステリシス特性を意図
的に失わせた非ラッチ型のジョセフソンスイッチ12を用
いている。もっとも、いわゆる弱結合型のジョセフソン
素子を用いれば、それはそもそもヒステリシス特性を持
たないので並列抵抗Ｒ等は不要となり、原理的にはそれ
でも良いが、素子作製技術上、いわゆる接合型等、ヒス
テリシスを持つ素子の方が優れた特性のものを得易いた
め、これに対して図示のように並列抵抗Ｒを抱かせて用
いることが多い。

【０００４】いずれにしても、このように、RSFQ回路で
は非ラッチ型ジョセフソンスイッチ12を用いるので、そ
の駆動電源は直流電源Ｐで良く、少なくとも交流電源を
用いねばならないという制約からは解放される。例え
ば、図５(A) に示すように、直流電源Ｐと接地との間に
非ラッチ型ジョセフソンスイッチ12を挿入することで構
成されたパルス増幅器11に対し、入力パルスQpが印加さ
れると、ジョセフソンスイッチ12は直流電源電流と入力
パルスの重畳（電流加算）により一旦は電圧状態に遷移
するものの、電圧状態に遷移したがために却って自身の
中のジョセフソン素子Ｊに流れ込む電源電流の値が時間
的に漸減して行くことになるので、ヒステリシス特性を
持たないためにやがて自己リセットし、零電圧状態に戻
る。そのため、出力端子の所で見ていると、図５(C) に
示されるように、一旦は大きく立ち上がるが、やがて時
間の経過と共にその電圧値（電流値で見ても良い）が漸
減して行く出力パルスQpが得られる。

【０００５】なお、所期通りに一磁束量子Φo のパルス
を取扱うためには、非ラッチ型ジョセフソンスイッチ12
への入力線路や当該スイッチ12からの出力線路中に設け
るインダクタの値Ｌと素子の臨界電流値Ioとの積（Ｌ・
Io）は 0.5Φo 以下である必要があるが、その範囲にお
いては当該インダクタのインダクタンスＬは比較的自由
な値に設定できる。実際には意図的にインダクタを設け
るというよりも、信号伝搬線路自体の持つインダクタン
スＬをそのまま利用することが多い。しかし、要すれば
このインダクタンスの値Ｌを意図的、積極的に調整する
ことにより、パルス幅やパルスの鋭さ等、パルス波形に
関与するパラメータとか、このようなパルス増幅器11を
複数個カスケード接続する際の各段の増幅率（臨界電流
値の大きさ）を調整することができる。予め述べておく
と、こられの配慮が可能なことについては、後述の本発
明実施例を表す図面中に示されている各インダクタに関
しても同様である。

【０００６】図５(B) は、図５(A) のパルス増幅器11に
対して改良を施し、出力側から入力側に向けての逆流信
号によって誤動作しないように構成されたバッファ増幅
器13を示している。入力に印加されたパルスQpに関して
は、直流電源Ｐと接地間に直列に接続された一対の非ラ
ッチ型ジョセフソンスイッチ12，12の中、上側に設けら
れている非ラッチ型ジョセフソンスイッチ12は電流印加
の方向が電源と入力パルスとでは逆になるのでスイッチ
せず、下側のジョセフソンスイッチ12のみが電圧状態に
遷移することで電源電流が出力端子側に転流し、図５
(C) に示したと同様の増幅された出力パルスQpが得られ
る。一方、出力端子の側からパルス信号が誤入力したと
きには、図示上側に示される非ラッチ型ジョセフソンス
イッチ12が下側の非ラッチ型ジョセフソンスイッチ12よ
りも小さめの臨界電流値に作製されていることから電源
電流との重畳により所定時間に亙り電圧状態に遷移し、
これにより逆流信号を遮断して入力側に影響の出ないよ
うになっている。

【０００７】しかし、上記のようなパルス増幅器11やバ
ッファ増幅器13を介して信号レベルの減衰を抑えられな
がら論理回路の配線線路中を伝搬するパルスQpは、図５
(D)に示すように、それが伝搬して来る何等かの回路要
素14の所で見てみると、当該回路要素の入力における電
流値ないし電圧値は、当該パルスQpが到達する前も既に
到達した後も共に零であるので、そのままでは区別がつ
かない。そこで、従来のRSFQ回路では、信号の到達を認
識せねばならない回路要素14（図中では説明の簡単化の
ため、単入力で示しているが、例えばフリップフロップ
回路とかそれを組込んで構成される論理演算回路）に対
してはタイミング信号Ｔを与えるようにし、図５(E) に
示すように、所定周期ｔで印加されるタイミング信号の
当該周期ｔの間に入力パルスQpが到来したときにのみ、
その周期ｔの終わりでパルスQpの存在を認識した結果と
しての出力パルスQpo を発するようにしている。

【０００８】

【発明が解決しようとする課題】しかるに、上記を換言
すると、上述した従来のRSFQ回路では、交流電源こそ必
要とはしないものの、タイミング信号Ｔ、すなわち論理
システムを構築した場合のクロック信号は必須とし、従
って当然のことながら、そのシステムは同期式に限られ
ることになる。確かに冒頭に述べたように、種々の同期
式システムの中にあっても論理信号として一磁束量子パ
ルスを取扱うRSFQ回路の構築原理に従って構成されたシ
ステムは優れた面を多く有している。しかし、同期式に
頼っている限り、その動作速度に関する基本性能は他の
同期式と同様、結局はそのクロック周波数にて抑えられ
ることになる。

【０００９】近年、ジョセフソン素子技術の進歩は著し
く、既に実験室レベルではスイッチングの遅延時間が数
ピコ秒という超高速素子が実現されている。ところが、
現在の代表的な集積回路のチップ面積（10mm×10mm）上
に構築される同期システムでは、素子の動作遅延時間が
最早数十ピコ秒程度にまで速まって来ると、配線の方の
信号伝搬遅延時間のために素子速度に見合った速さでの
クロック信号の分配ができず、システム性能が飽和する
ことになる。事実、現在においても素子自体としてはこ
のオーダの動作速度のものを用いたＬＳＩも実現されお
り、にもかかわらず、内包するジョセフソン素子の超高
速動作性能を十分に生かし切ったものにはなり得ていな
い。まして、今世紀中には素子自体の動作速度が１ピコ
秒のものも実用化すると考えられているが、こうした超
高速素子をシステム性能に反映させるためには、同期式
のシステムでは明らかに限界がある。と言うよりも、現
在既に限界にあるか、少なくとも限界に近づきつつあ
る。

【００１０】一方、この問題に対する一つの解として、
クロックを用いず、事象生起の因果律のみに基づいて動
作する非同期式システムの構築がある。非同期式プロセ
ッサであれば、その性能は処理、遅延の「最大値」では
なく「平均値」で決まり、予測不能なタイミング変動等
の影響も受けることがないため、素子の持つ超高速性を
システムの性能としてそのままに反映することができ、
素子の動作速度が高速になる程に威力を発揮する。

【００１１】しかし、提案されている既述のRSFQ回路に
おける同期式用の各論理回路の構築原理のままでは、非
同期式のシステムには応用が利かない。例えば、図５
(A) に示した基本的なパルス増幅器11や図５(B) に示し
たバッファ増幅器13のように、信号パルスQpの単なる印
加によって単にその電圧ないし電流レベルを増幅させる
回路要素であるならば、タイミング信号の存在は考えな
いので良いので非同期式システム中でもほぼそのままに
用いることができる（実際、こうした理由から、後述す
る本発明の実施例中でも、ことパルス増幅器11やバッフ
ァ増幅器13に関しては、図１に示されたものを用いてい
る）。ところが、図５(D) に回路要素14として簡明に示
したもののように、何等かの論理演算をなすために信号
の到来を確実に知る必要があり、そのためにはタイミン
グ信号Ｔの存在が不可欠な回路は、当然のことながら非
同期式のシステムには援用不能である。言い換えれば、
原則としてはRSFQ回路の回路構築理念に従うか準ずるに
しても、それを同期式という制約から解き放ち、非同期
式に展開するためには、二値論理を表す信号が一磁束量
子パルスであってもタイミング信号の介在なしに演算処
理し得る回路を案出せねばならない。本発明はまさしく
このためになされたもので、パルス信号を取扱う非同期
式超伝導論理回路構築のために有効な単位回路を提供せ
んとするものである。

【００１２】

【課題を解決するための手段】一般に非同期式システム
では、二値変数ｘを肯定値ｘを流す肯定線とその否定値
ｘ＿（記号“＿”は“バー”と読み、反転論理を示す）
を流す否定線とから成る相補信号線対を用いて構成さ
れ、正論理で言えば肯定線にパルスが伝搬することは論
理“１”を、否定線にパルスが伝搬することは論理
“０”を表し、肯定、否定の双方の線路に同時にパルス
が伝搬することはない。一方、論理回路を組む上で必要
になる基本機能回路につき考えると、それは否定（ノッ
ト）回路、論理和（オア）回路、そして論理積（アン
ド）回路であり、これらが提供されていれば、希望する
他の論理回路（例えば各種論理回路で汎用されるエクス
クルーシブオア回路等）は原則として全て組むことがで
きる。してみるに、まず、ノット回路は、上記のように
相補信号線対を用いるのであれば、その肯定、否定線を
互いに入れ替えることで簡単に実現できる。しかし、オ
ア回路、アンド回路に関しては、非同期式に適当なもの
とするためには、(1) 入力パルスの到達タイミングのず
れを許容できるようにする，(2) 出力が出た時点で回路
をリセットでき、次の入力を受け得るようにする，とい
う二点を満足せねばならない。

【００１３】そこで本発明は、下記構成要件群(a) 〜
(c) から成る非同期式超伝導論理回路構築用の単位回路
を提案する。 (a) 一磁束量子パルスとして伝搬して来る論理信号パル
スをそれぞれ入力パルスとして受ける二つの入力． (b) これら二つの入力のいずれかにでも入力パルスが印
加されるとオア出力パルスを生ずるオア回路部． (c) 二つの入力の一方に先に到達した入力パルスがあっ
た場合、そうした先着パルスの到達を記憶する先着パル
ス記憶部を有し、この先着パルス記憶部が当該先着パル
スの到達を記憶している状態下で二つの入力の他方に到
達して来る入力パルスがあった場合にアンド出力パルス
を生ずると共に、リセット入力にリセット信号パルスを
受けると先着パルス記憶部に記憶している内容を消去す
るアンド回路部．

【００１４】上記の基本構成要件(a) 〜(c) を満たした
上で、本発明ではさらに、下記の構成要件群(d) 〜(l)
の少なくとも一つ、または幾つか、あるいは全てを有す
ることを特徴とする単位回路も提案する。 (d) 二つの入力に同時に入力パルスが到達した場合、ア
ンド回路部は先着パルス記憶部における上記の記憶をな
すことなくアンド出力パルスを生ずること． (e) オア回路部は、電源と接地間に接続された非ラッチ
型ジョセフソンスイッチの電源側に上記の二入力を接続
して構成され、この接続端からオア出力パルスが取り出
されること． (f) オア出力パルスを増幅する、非ラッチ型ジョセフソ
ンスイッチにより構成されたパルス増幅器を有するこ
と． (g) 先着パルス記憶部は、第一、第二、第三の非ラッチ
型ジョセフソンスイッチと、一磁束量子を捕え得るイン
ダクタンス範囲のインダクタとを超伝導閉ループ中に直
列に含んで構成され；第一の非ラッチ型ジョセフソンス
イッチには電源電流に加えて上記二入力に印加される入
力パルスが印加されると共に；第二の非ラッチ型ジョセ
フソンスイッチには上記二入力に印加される入力パルス
のみが印加され；第三の非ラッチ型ジョセフソンスイッ
チの一端には上記リセット信号パルスが印加されるよう
に構成されていて；上記の超伝導閉ループ中に一磁束量
子が捕えられていない状態で上記二入力のいずれか一方
に入力パルスが印加された場合、第一の非ラッチ型ジョ
セフソンスイッチが所定時間電圧状態に遷移することで
超伝導閉ループに一磁束量子が捕えられ；超伝導閉ルー
プに一磁束量子が捕えられている状態下で上記二入力の
いずれか一方に入力パルスが印加されると第二の非ラッ
チ型ジョセフソンスイッチが所定時間電圧状態に遷移す
ることでアンド出力パルスが生じ；かつ、超伝導閉ルー
プに一磁束量子が捕えられている状態下でリセット信号
パルスが印加されると上記第三の非ラッチ型ジョセフソ
ンスイッチが所定時間電圧状態に遷移することで超伝導
閉ループに捕えられている一磁束量子が当該超伝導閉ル
ープ外に放出されること． (h) アンド出力パルスを増幅する、非ラッチ型ジョセフ
ソンスイッチにより構成されたパルス増幅器を有するこ
と． (i) リセット信号パルスが上記の第三の非ラッチ型ジョ
セフソンスイッチに印加される信号線路中には、上記の
超伝導閉ループに一磁束量子が捕えられていないときに
当該リセット信号パルスの印加により電圧状態に遷移す
ることで超伝導閉ループに一磁束量子が捕獲されるのを
防ぐ非ラッチ型ジョセフソンスイッチを有すること． (j) オア回路部は、上記の先着パルス記憶部構成用の第
一の非ラッチ型ジョセフソンスイッチを共用して構成さ
れ、当該第一の非ラッチ型ジョセフソンスイッチの電源
側端に上記二入力を接続し、この接続端からオア出力パ
ルスが取り出されること． (k) 上記二つの入力を上記アンド回路部の二入力と上記
オア回路部の二入力に分配する分岐部には、非ラッチ型
ジョセフソンスイッチを用いたパルス増幅器を含む増幅
回路が設けられていること． (l) 上記のリセット信号パルスを受けたときにこのリセ
ット信号パルスを通過させる出力端子を有すること．

【００１５】

【実施例】図１には、本発明により構成される非同期式
超伝導論理回路構築用の単位回路20がそのなすべき機能
を表す回路シンボルを用いて示されているが、本発明の
単位回路20は論理信号パルスとしては一磁束量子パルス
を取扱うもので、その点では既述した既存の同期式RSFQ
回路におけると同様である。しかし、同期式ではなく非
同期式システムに適用でき、なおかつ殆ど全ての必要な
組み合せ論理回路を構築することができるように工夫さ
れている。

【００１６】説明すると、入力端子は符号Ta，Tbで示す
ように二つあって、それら入力端子Ta，Tbにそれぞれ選
択的に印加される入力パルス（一磁束量子パルス）Qa，
Qbは本単位回路20の内部において分岐部25a,25b にて分
岐され、本単位回路20内に内蔵のオア回路部21の二入力
a1,b1 の一方宛とアンド回路部22の二入力a2,b2 の一方
宛とにそれぞれ分配される。

【００１７】オア回路部21では、その両入力a1,b1 の少
なくとも一方にでも入力パルスQaまたはQbが入力すると
一磁束量子パルスの出力パルスF_Oを出力端子Toに出力す
る。従って当該出力パルスF_Oは本単位回路20としてのオ
ア出力F_Oである。

【００１８】これに対し、アンド回路部22は、アンド回
路シンボルで示しているように、その両入力a2,b2 に共
に入力パルスQa，Qbが与えられたときにのみ、そのアン
ド出力Faを出力端子Tdから出力すべき回路部であるが、
本単位回路20を非同期式論理回路において使用するに
は、入力パルスQa，Qbが全く同時に印加されることがな
い場合、つまり互いには時間的にずれて各入力端子Ta，
Tbに到達する場合をも許容するための工夫が必要であ
る。そこで本発明の単位回路20では、二つの入力端子T
a，Tb（ひいてはアンド回路部22の両入力a2,b2)の一方
に先に到達した入力パルスQaまたはQbがあった場合、ど
ちらが先に到達したにしても、ともかくそうした先着パ
ルスの到達があったことを記憶する先着パルス記憶部23
を有している。そして、先着パルス記憶部23が先着パル
スの到達を記憶している状態下で、後から二つの入力の
他方に到達して来る入力パルスQbまたはQaがあった場
合、アンド出力パルスFaを生ずるように構成されてい
る。

【００１９】こうなっていれば、同期式システムにおけ
るようにクロック信号の助けを借りて入力信号Qa，Qbの
到達を認知せずとも、時間的な信号到達のずれを許容で
き、結果として両入力Qa，Qbが揃った所で論理積演算を
なすことができ、非同期式システムに適用可能なものと
なる。

【００２０】しかし、逆に、論理積演算をなした後に
は、次の入力パルスを受け付け得るような状態に戻らな
ければならない。そのためには、少なくともリセット信
号パルスRsの入力を受けて本単位回路20がリセットされ
得る状態としておかねばならない。そこで、本単位回路
20では、リセット入力端子Trにリセット信号パルスRsが
印加されると先着パルス記憶部23がリセットされる（記
憶状態が消去される）ように構成している。そのため、
後に図３，４に即して説明するように、本単位回路20を
複数個用いて非同期式組み合せ論理回路を構築した具体
例に認められるように、例えば自身の出力する出力パル
スによって自身のためのリセット信号パルスRsを作製
し、このリセット信号パルスRsをリセット入力端子Trに
帰還させることで、結果として自己リセット可能な単位
回路20を簡単に得ることができる。

【００２１】また、望ましくはリセット信号パルスRs
は、他の回路へ本単位回路20が入力可能な状態になった
ことを知らせるための入力可信号パルスENとしても出力
できるように、本単位回路20内に一部仮想線で示すよう
に、当該リセット信号パルスを通過させる線路24とその
出力端子Teを備えるのが良い。

【００２２】さらに、アンド回路部22に対し、全く同時
に両入力パルスQa，Qbが与えられたときには、当然のこ
とながら先着パルス記憶部23は記憶機能を発揮する必要
がないので、図示する本単位回路20では、このようなと
きには直ちにアンド出力Faを出力するようにしている。

【００２３】こうしたことから、図１(A) に示される本
単位回路20の動作を先着パルス記憶部23の状態に鑑みて
状態遷移図で表すと図１(B) のようになる。ただし先着
パルス記憶部23にて先着パルスのあったことが記憶され
ている状態は“１”で表し、そうでない状態（消去状態
を含む）は“０”で表している。また、状態遷移図にお
ける常として、スラッシュの前は入力信号、後ろは出力
信号を示している。換言すれば、本発明は図１(B) の状
態遷移図にて定義される動作をなす単位回路20を提案す
るもので、先着パルス記憶部23が“０”状態のときに入
力パルスQa，Qbのいずれか一方でも到達すると本単位回
路20からオア出力F_Oが出力される一方で内蔵の先着パル
ス記憶部23は“１”状態になる。先着パルス記憶部23が
“１”状態のときに入力パルスQa，Qbのいずれか一方が
入力すると本単位回路20からアンド出力Faが出力される
と共に、先着パルス記憶部23は“０”状態にリセットさ
れる。先着パルス記憶部23が“１”状態にあるときにリ
セット信号パルスRsが印加されても先着パルス記憶部23
はリセットされ、入力可信号ENが出力される。先着パル
ス記憶部23が“０”状態にあるときにはリセット信号パ
ルスRsが印加されても信号ENが出力されるだけで先着パ
ルス記憶部23の状態に変化はない。なお、上記の状態遷
移図からして明らかなように、本単位回路20では、入力
パルスQa，Qbが時間差をもって入力端子Ta，Tbに到来す
ることは十分予定しているが、例えば一方の入力パルス
QaまたはQbのみが他方の到来のないままに連続して与え
られることは予定していない。実際上、そうした回路は
考慮する必要がない。

【００２４】図２は、図１(A) に示される本単位回路20
を具体的に構成する場合の望ましい回路例の一つを示し
ている。本回路例では、パルス信号の伝搬損失を補う増
幅回路要素等も併せて示しているが、そのために用いら
れているジョセフソンパルス増幅器11とバッファ増幅器
13は、既に図５に即して同じ符号11，13を付して説明し
た既存のそれと同じものであって良く、特に本発明のた
めに改良を要する所はない。従って、これら自体に関し
て述べた先の説明は本発明のこの具体的回路例において
も援用することができ、例えば図２の回路でもヒステリ
シスを持つジョセフソン素子Ｊに並列に抵抗Ｒを付すこ
とで意図的にヒステリシスを失わせた非ラッチ型ジョセ
フソンスイッチ12を含むパルス増幅器11やバッファ増幅
器13が示されているが、特性の良好な非ラッチ型素子が
得られるのであれば、マイクロブリッジ型等、いわゆる
ジョセフソン弱結合型の素子を非ラッチ型ジョセフソン
スイッチ12として用い、並列抵抗Ｒは省略することもで
きる。

【００２５】しかるに、この望ましい具体例では、図１
(A) 中にあって本単位回路20としての入力端子Ta，Tbに
それぞれ印加される入力パルスQa，Qbをオア回路部21の
各入力a1,b1 とアンド回路部22の各入力a2,b2 とに分岐
するための単なる分岐点として示した分岐部25a,25b に
は、図２(A) に示されるように、パルスの減衰を防止
し、電流値ないし電圧値に関し入力パルスを所定値以上
の大きさに増幅する（つまりはパルスの大きさを正規
化、ないしパルス整形する）増幅回路構成を採用してい
る。図示の場合、入力パルスQa，Qbのいずれか一方に関
する回路のみであるが、実際には各入力パルスQa，Qbの
各々に関し、図２(A) に示される増幅回路を一つずつ用
いる。従って図中、括弧を付していない符号同志と、括
弧を付した符号同志がそれぞれ対応する。

【００２６】入力端子Taに到来した入力パルスQaはカス
ケード接続された二段に亙るパルス増幅器11を介した
後、二つの信号線路に分配される。分配後の各信号線路
には、パルス増幅器11と、入出力の干渉を防止しながら
前段出力をさらに増幅するバッファ増幅器13とが設けら
れ、各バッファ増幅器13の出力が、図２(B) 中に示され
るオア回路部21の一方の入力a1とアンド回路部22の一方
の入力a2にそれぞれ接続される。

【００２７】全く同様に、入力端子Tbに到来した入力パ
ルスQbはカスケード接続された二段に亙るパルス増幅器
11を介した後、二つの信号線路に分配される。分配後の
各信号線路には、パルス増幅器11と、入出力の干渉を防
止しながら前段出力をさらに増幅するバッファ増幅器13
とが設けられ、各バッファ増幅器13の出力が図２(B)中
に示されるオア回路部21の一方の入力b1とアンド回路部
22の一方の入力b2にそれぞれ接続される。なお、図示回
路の場合、図２(B) 中の各入力a1,b1,a2,b2 に至る線路
中にはそれぞれ直列に誤動作防止用の非ラッチ型ジョセ
フソンスイッチが挿入されているが、原理的にはなくて
も良い。

【００２８】オア回路部21にあって実質的なオア論理を
取る能動回路要素は、既述したパルス増幅器11と実質的
に同様の構成である非ラッチ型ジョセフソン素子J1と電
源Ｐから電源電流の供給を受けるゲート抵抗Rpとを有す
るパルス増幅器構成ではあるが、当該非ラッチ型ジョセ
フソン素子J1の電源側端に両入力端子Ta，Tbに通ずる端
子a1,b1 を介し、両入力パルスQa，Qbが共に印加される
ようになっている。そのため、これら両入力パルスQa，
Qbのどちらかでも論理“１”として有意に入力すると、
当該非ラッチ型ジョセフソン素子J1が所定時間だけ電圧
状態に遷移した後に自己リセットするので、これによる
出力パルスが望ましくはパルス増幅器11により増幅さ
れ、本単位回路20のオア出力端子Toにオア出力F_Oとして
表れる。

【００２９】これに対し、アンド回路部22は先着パルス
記憶部23を有するが、図２(B) に示される回路構成例の
場合、当該先着パルス記憶部23は第一、第二、第三の非
ラッチ型ジョセフソンスイッチJ1，J2，J3と、一磁束量
子Φo を捕え得るインダクタンス範囲のインダクタLoと
を直列に含む超伝導閉ループ26により構成され、当該超
伝導閉ループ26の一部分の線路は、仮想線で示すように
接地回路で構成されている。明らかなように、この具体
例では、先に述べたオア回路部21を構成するための非ラ
ッチ型ジョセフソンスイッチJ1が、アンド回路部22ない
しその先着パルス記憶部23を構成するための非ラッチ型
ジョセフソンスイッチJ1ともなっている共用関係にあ
る。

【００３０】しかるに、第一の非ラッチ型ジョセフソン
スイッチJ1には抵抗Rpを介して電源電流も印加されてい
るので、超伝導閉ループ26中に一磁束量子が捕えられて
いない状態で入力パルスQa，Qbのいずれか一方でも本単
位回路20の入力端子Ta，Tbに入力して来ると、入力端子
a1,b1 の中、少なくとも一方にパルス信号が印加される
ので、これと当該電源電流との重畳によって第一の非ラ
ッチ型ジョセフソンスイッチJ1が一旦電圧状態に遷移
し、これにより超伝導閉ループ26に一磁束量子が捕えら
れる。このような状態が、先着パルス記憶部23として先
着パルスの到達したことを記憶した状態である。

【００３１】こうなっている状態下で、今度は本単位回
路20の入力端子Ta，Tbの他方に対しもう一方の入力パル
スQaまたはQbが入力して来ると、アンド回路部22の入力
端子a2,b2 の中、他方にパルス信号が印加され、これに
より生ずる電流成分は、超伝導閉ループ26に捕えられて
いる一磁束量子の存在の故に生じている、図中で右回り
の電流成分との重畳により第二の非ラッチ型ジョセフソ
ンスイッチJ2を一旦電圧状態に遷移させ、もって所期の
通り、本単位回路20のアンド出力端子Tdにはアンド出力
Faが出力され、またこうした動作により、超伝導閉ルー
プ26の捕えていた一磁束量子は放出され、超伝導閉ルー
プ26の記憶状態は論理“０”に戻る。なお図示の場合、
このアンド出力パルスの出力回路中にも、望ましい配慮
としてパルス増幅器11が挿入されている。

【００３２】一方、本単位回路20の両入力端子Ta，Tbに
対し、両入力パルスQa，Qbが全く同時に入力してきたと
きには、アンド回路部の両入力a2,b2 に共に印加される
パルス信号の電流成分の重畳（加算）によってのみ第二
の非ラッチ型ジョセフソンスイッチJ2が電圧状態に遷移
するように臨界電流値を設定することは容易であるの
で、そのようにしておけば、こうした場合には直ちにア
ンド出力端子Tdにアンド出力Faが得られ、超伝導閉ルー
プ26には磁束量子は捕えられない。

【００３３】次に、本単位回路20のリセット入力端子Tr
に対するリセット信号パルスRsの入力に関し考えると、
超伝導閉ループ26に一磁束量子が捕えられている状態下
でリセット信号パルスRsが印加されると、これは非ラッ
チ型の第三のジョセフソンスイッチJ3の両端の中、超伝
導閉ループ26中にあって永久電流の流れている方向で上
流側となる端部に印加されるので、それらの重畳効果に
より当該第三の非ラッチ型ジョセフソンスイッチJ3が所
定時間電圧状態に遷移することで超伝導閉ループに捕え
られている一磁束量子が放出され、回路のリセットが図
られる。もちろんこの時には、オア出力端子Toにもアン
ド出力端子Tdにも、有意の論理信号パルスは一切、表れ
ない。また、超伝導閉ループ26の論理状態が論理
“０”、すなわち磁束量子をトラップしていない状態下
においてリセット信号パルスRsが印加されても、その時
には当該リセット信号パルスRsの流される線路中に直列
に挿入された第四の非ラッチ型ジョセフソンスイッチJ4
が電圧状態に遷移するので、回路への悪影響は生じな
い。

【００３４】ただし、リセット信号パルスRsが印加され
たときには、本単位回路20がリセットされ、入力可能な
状態になっていることを他の回路に知らせるための入力
可信号パルスENを外部に出力できるように、図２(B) の
場合は単にリセット入力端子Trと当該入力可信号の出力
端子Teとを線路で結んでいる。要すればこの線路中に
も、パルス増幅器11やバッファ増幅器13を用いることは
当然に可能である。

【００３５】以上のように、本発明によると、既存の同
期式RSFQ回路を非同期化するに最適な単位回路であっ
て、しかも当該単位回路の中にオア回路部21とアンド回
路部22とを有する単位回路20を提供できるので、先に述
べたように単なる相補信号線対の転換で実現できるノッ
ト回路と組み合せれば、非同期式超伝導論理回路を構築
するのに必要な殆ど全ての組み合せ論理回路を実現する
ことができる。図３，４はそのような場合を例示をもっ
て証するもので、図３は、既述してきた本発明単位回路
20を符号20a,20b,20c で示すように三つ用いて非同期式
相補信号対用アンド回路31を構成した場合を示してお
り、また図４は、同じく本発明の単位回路20を符号20a,
20b,20c,20d で示すように四つ用いて非同期式相補信号
対用エクスクルーシブオア回路41を構成した場合を示し
ている。本図中では各単位回路20中に含まれる先着パル
ス記憶部23や内部配線24等は図示を省略しているが、各
単位回路20の動作自体は既に図１，２に即して説明した
通りである。また、これら先着パルス記憶部23や内部配
線24、分岐部25a,25b、さらには単位回路20中に含まれる
オア回路部21やアンド回路部22の当該符号21〜25自体
も、図３，４では簡明化のために省略しているが、以下
の本文中ではこれらの符号21〜25を必要に応じそのまま
に用いる。

【００３６】図３に示す非同期式相補信号対用アンド回
路31の場合、入力変数Qa，Qbは第一の本発明単位回路20
a の各入力に与えられ、入力変数の相補変数Qa＿，Qb＿
は第二の本発明単位回路20b の各入力に与えられてい
る。第一単位回路20a のアンド出力Fa1 が本非同期式ア
ンド回路31としてのアンド出力Faとなり、第二単位回路
20b のオア出力F_O2 が本非同期式アンド回路31としての
相補（否定）アンド出力Fa＿となるが、これらアンド出
力Faは分岐点32にて、またオア出力F_O2 は分岐点35に
て、それぞれ分岐された後、加算点33で示すように加算
されて第三の本発明単位回路20c の一方の入力に与えら
れている。さらに、当該第三単位回路20c の他方の入力
には、第一単位回路20a のオア出力F_O1 と第二単位回路
20b のアンド出力Fa2 とが加算点34で加算されて与えら
れている。第三単位回路20c は、図示のように、自身に
内包するオア回路部21とアンド回路部22の中、実質的に
はアンド回路部22のみが用いられ、そのアンド出力が第
一単位回路20a のリセット信号パルスRs1 として第一単
位回路20a に与えられ、さらに当該第一単位回路20a の
入力可信号EN1 の出力端子が第二単位回路20b のリセッ
ト入力端子に接続している結果、第二単位回路20b 用の
リセット信号パルスRs2 ともなっている。

【００３７】このような回路において、入力パルスQa，
Qbの中、どちらか一方が有意のレベルとして（論理
“１”として）先に到着すると、既に図１，２に即して
説明した本発明単位回路20の動作に従い、第一単位回路
20a 中のアンド回路部22に含まれている先着パルス記憶
部23に論理“１”が記憶されると同時に、オア回路部21
からオア出力F_O1 が発せられ、これが加算点34を介し、
第三単位回路20c のアンド回路部22の一方の入力に与え
られるので、この第三単位回路20c に内蔵の先着パルス
記憶部23にも論理“１”が記憶される。次に、遅れて他
方の入力パルスが到着すると、第一単位回路20a 中のア
ンド回路部22にて先着パルス記憶部23中に記憶されてい
る論理値“１”とのアンド論理が取られ、アンド出力Fa
1 が本非同期式アンド回路31のアンド出力Faとして出力
されると同時に、第一単位回路20a から発せられるアン
ド出力Fa1 は分岐点32にて分岐され、加算点33を介して
第三単位回路20c 中のアンド回路部22の他方の入力にも
印加されるので、第三単位回路20c 中でもアンド論理が
取れ、当該アンド出力は第一単位回路20a へのリセット
信号パルスRs1 となって第一単位回路20a をリセット
し、次の入力信号を受け得る状態に付ける。

【００３８】また、入力パルスQa，Qbが同時に論理
“１”として到着すると、これも既に図１，２に即して
説明した本発明単位回路20の動作に従い、内蔵する先着
パルス記憶部23への論理値“１”の記憶なしに第一単位
回路20a 中のアンド回路部22から直ちにアンド出力Fa1
が出力され、これが本非同期式アンド回路のアンド出力
Faとして出力されると同時に、オア回路部21からもオア
出力F_O1 が発せられる。そのため、このオア出力F_O1 が
加算点34を介し、第三単位回路20c のアンド回路部22の
一入力に与えられると同時に、第一単位回路20a からの
アンド出力Fa1 も分岐点32にて分岐され、加算点33を介
して第三単位回路20c 中のアンド回路部22の他方の入力
に印加されることになるので、当該第三単位回路20c 中
のアンド回路部22にても先着パルス記憶部23への論理値
“１”の記憶なしに直ちに論理積が取られ、当該第三単
位回路20c のアンド回路部22からのアンド出力パルスと
して第一単位回路20a にリセット信号パルスRs1 が与え
られる。

【００３９】これに対し、入力パルスQa，Qbの中、どち
らか一方でも論理“０”として与えられた場合を考え
る。この場合、第一単位回路20a に関し肯定入力だけを
見ていたのでは、果たして論理“０”の入力パルスが与
えられたのか、そうではなく何も与えられていないのか
は知ることができない。既述したように、一方の論理値
を一磁束量子パルスの存在という形で表現する場合、有
意パルスの到達前と後では信号伝搬線路の電流ないし電
圧レベル状態が同じだからである。しかし、図３に示す
ように、否定論理信号をも取扱う場合には、例えば第一
単位回路20a の入力に論理“０”が与えられるというこ
とは、第二単位回路20b のいずれか一方の入力に論理
“１”の入力パルスQa＿またはQb＿が与えられるという
ことである。従ってこの場合には、第二単位回路20b の
オア回路部21からオア出力F_O2 が出力されるので、これ
を本非同期式アンド回路31の否定アンド出力Fa＿とする
ことができる。

【００４０】そのため、入力パルスQa，Qbの一方が論理
“１”として与えられたが他方が論理“０”として与え
られた場合、換言すると一対の肯定入力Qa，Qbの一方
と、一対の否定入力Qa＿，Qb＿の他方とが共に論理
“１”となった場合には、第一、第二単位回路20a,20b
中の各オア回路部21，21からそれぞれオア出力F_O1,Fo2
が出力され、第二単位回路20b のオア回路部21からのオ
ア出力F_O2 が既述のように本相補信号対用アンド回路31
の否定アンド出力Fa＿として出力されると共に、それら
がそれぞれ加算点33，34を介して第三単位回路20c のア
ンド回路部22の各入力に与えられるので、それらの間に
到着時間差がある場合には第三単位回路20c 中に含まれ
る先着パルス記憶部23の論理値記憶動作を利用して、ま
た時間差のない場合には直ちに、当該第三単位回路20c
中のアンド回路部22からアンド出力が発せられ、これが
第一、第二単位回路20a,20b をリセットするリセット信
号パルスRs1,Rs2 となる。なお、オア回路部を使わず、
内蔵するアンド回路部しか利用していない第三単位回路
20c 自体は、仮に先着パルス記憶部23に論理値“１”が
記憶されていたとしても、既に述べたように、ここでの
アンド論理を取った時点で当該先着パルス記憶部23の記
憶論理値“１”は消去される（すなわち、記憶部23ひい
ては単位回路20c 自体がリセットされる）。

【００４１】また、肯定入力Qa，Qbが共に論理“０”と
して与えられた場合には、それは第二の単位回路20b に
とって両入力Qa＿，Qb＿が共に論理“１”となったこと
であるので、肯定入力Qa，Qbが共に論理“１”の場合に
第一単位回路20a に関して説明したと同じ動作が第二単
位回路20b において生じ、オア回路部21からオア出力F_O
2 が発せられてこれが本非同期式アンド回路31の否定ア
ンド出力Fa＿として出力されると共に、分岐点35から加
算点33を介し当該オア出力F_O2 が第三単位回路20c のア
ンド回路部22の一入力に与えられる一方で、第二単位回
路20b 中のアンド回路部22からもアンド出力Fa2 が出力
され、これが加算点34を介して第三単位回路20c 中のア
ンド回路部22の他方の入力に印加されることになるの
で、否定入力Qa＿，Qb＿の間に到着時間差がある場合と
ない場合とで第一単位回路20a 及び第三単位回路20c 中
のアンド回路部22に内蔵する先着パルス記憶部23の記憶
動作を伴うか伴わないかの違いはあっても、結局は第三
単位回路20c のアンド回路部22からのアンド出力パルス
として、第一単位回路20a を介し第二単位回路20b にリ
セット信号パルスRs2 が与えられる。

【００４２】次に、図４に示した、本発明単位回路20を
四つ用いて構成された非同期式相補信号対用エクスクル
ーシブオア回路41の構成と動作につき説明する。まず、
入力変数Qa，Qbは第一の本発明単位回路20a の各入力に
与えられ、入力変数の相補変数Qa＿，Qb＿は第二の本発
明単位回路20b の各入力に与えられている。第一単位回
路20a のアンド出力Fa1 と第二単位回路20b のアンド出
力Fa2 とが加算点42にて加算され、これが本非同期式エ
クスクルーシブオア回路41としての否定エクスクルーシ
ブオア出力Fx＿となると共に、分岐点44から加算点45を
介し、第三の本発明単位回路20c に含まれるアンド回路
部22の一入力に与えられている。

【００４３】第一単位回路20a のオア出力F_O1 と第二単
位回路20b のオア出力F_O2 はそれぞれ第四単位回路20d
の一方の入力宛に与えられ、当該第四単位回路20d のア
ンド出力が本非同期式エクスクルーシブオア回路41のエ
クスクルーシブオア出力Fxとして出力されると共に、こ
れが分岐点43から加算点45を介して第三単位回路20cの
先に述べた一入力に与えられる一方で、当該第三単位回
路20c の他方の入力には、第四単位回路20d のオア出力
が与えられている。第三単位回路20c では、図示のよう
に、内包するオア回路部21とアンド回路部22の中、実質
的にはアンド回路部22のみが用いられ、そのアンド出力
が第一単位回路20a のリセット信号パルスRs1 として第
一単位回路20a に与えられ、これがまた当該第一単位回
路20a からの入力可信号EN1 として第二単位回路20b の
リセット入力端子に印加されてリセット信号パルスRs2
となった後、当該第二単位回路20b からの入力可信号EN
2となって第四単位回路20d のリセット入力端子にリセ
ット信号パルスRs3 として与えられる。

【００４４】このような回路において、入力パルスQa，
Qbの中、どちらか一方が有意のレベルとして（論理
“１”として）到着すると、既に図１，２に即して説明
した本発明単位回路20の動作に従い、第一単位回路20a
中のアンド回路部22に含まれている先着パルス記憶部23
に論理“１”が記憶されると同時に、オア回路部21から
オア出力F_O1 が発せられ、これが第四単位回路20d のア
ンド回路部22の一方の入力に与えられるので、当該第四
単位回路20d 中のアンド回路部22に含まれる先着パルス
記憶部23にも論理“１”が記憶され、さらにこの第四単
位回路部20d 中のオア回路部21からもオア出力が発せら
れるので、第三単位回路20c 中のアンド回路部22に含ま
れる先着パルス記憶部23にても論理“１”が記憶され
る。このようになった状態を以下での説明の便宜のた
め、状態Ａと呼ぶ。

【００４５】この状態Ａにおいて、他方の入力パルスが
論理“０”として与えられると、肯定入力論理を取扱う
第一単位回路20a の方では何等の変化もないが、否定入
力論理を取扱う第二単位回路20b の方でオア論理が取
れ、オア出力F_O2 が発せられるので、これが第四単位回
路20d 中のアンド回路部22の他方の入力に与えられる結
果、当該第四単位回路20d にてアンド論理が取れ、その
アンド出力パルスが本非同期式エクスクルーシブオア回
路41のエクスクルーシブオア出力Fxとして出力される。
同時に、この第四単位回路20d のアンド出力は、分岐点
43から加算点45を介し、第三単位回路20c 中のアンド回
路部22の他方の入力に与えられるので、ここでのアンド
論理が取れ、その結果、第一、第二、第四単位回路20a,
20b,20d に順次リセット信号パルスRs1,Rs2,Rs3 が与え
られてそれらがリセットされ、次の入力を受け得る初期
状態に戻る。このような正規のエクスクルーシブオアの
取れる動作は、論理“１”の入力パルスQa，Qb＿または
Qa＿，Qbが時間差をもって到着した場合にも同時に到着
した場合にも同様に生起する。同時にそれら入力パルス
が到着した場合、上述の説明と少し異なるのは、第四単
位回路20d にて同時にアンド論理が取れる結果、内蔵す
る先着パルス記憶部23にての論理“１”の記憶動作を伴
わずに直ちにアンド出力が発せられ、かつまた同時にオ
ア出力も発せられるので、エクスクルーシブオア出力Fx
が出力されると共に第三単位回路部20c中のアンド回路
部22にても先着パルス記憶部23における論理“１”の記
憶動作を伴わずに直ちにアンド出力が取られる点であ
る。

【００４６】これに対し、上記の状態Ａにおいて、他方
の入力が論理“１”として与えられた場合には、第一単
位回路部20a 中のアンド回路部22にてアンド論理が取れ
てしまう結果、そのアンド出力Fa1 が加算点42を介し、
本非同期式エクスクルーシブオア回路41の否定エクスク
ルーシブオア出力Fx＿として出力される。そして、この
出力は分岐点44から加算点45を介し第三単位回路20c の
アンド回路部22の他入力に印加されるので、既に先着パ
ルス記憶部23にて論理“１”を記憶している当該アンド
回路部22にてアンド論理が取れ、アンド出力が発せられ
て、これが各単位回路20a,20b,20d のリセット信号パル
スRs1,Rs2,Rs3 となってこれらをリセットする。

【００４７】両入力パルスQa，Qbが共に、かつ同時に、
論理“１”として与えられた場合には、第一単位回路20
a にて直ちにアンド論理が取れ、加算点42を介して所期
通りに否定エクスクルーシブオア出力Fx＿が出力される
と同時に、これが分岐点44から加算点45を介し第三単位
回路20c のアンド回路部22の一入力に与えられ、一方で
第一単位回路20a のオア回路部21からのオア出力も第四
単位回路20d 中のオア回路部21を介し第三単位回路20c
のアンド回路部22の他入力に与えられるので、直ちにア
ンド論理が取られ、アンド出力が発せられて、各単位回
路20a,20b,20dのリセット信号パルスRs1,Rs2,Rs3 が得
られる。

【００４８】同様に、両入力パルスQa，Qbが共に論理
“０”として与えられた場合には、その否定論理Qa＿，
Qb＿が共に論理“１”として与えられたことになるの
で、それらの到達時間に差があるかないかにより、先着
パルス記憶部23の記憶動作が生起するかしないかの違い
はあっても、第二単位回路20b にてアンド論理が取れ、
加算点42を介して所期通りに否定エクスクルーシブオア
出力Fx＿が出力されると共に、これが分岐点44から加算
点45を介し第三単位回路20c のアンド回路部の一入力に
与えられているので、第二単位回路20b のオア回路部21
からのオア出力も第四単位回路20d 中のオア回路部を介
し第三単位回路20c のアンド回路部の他入力に与えられ
る結果、やはり第三単位回路20c にてアンド論理が取ら
れ、アンド出力が発せられて、各単位回路20a,20b,20d
のリセット信号パルスRs1,Rs2,Rs3 が得られる。

【００４９】以上のように、本発明の単位回路を用いる
と、相補信号対を取扱う非同期式の各種超伝導論理回路
を合理的かつ簡単に構築することができる。また、図
３，４に例示した回路構築例における第三単位回路20c
に認められるように、例え内部の回路（図示の場合には
オア回路部やリセット信号線路）を一部使用しないよう
な単位回路20であっても、そのように冗長な回路部分の
発生を許容しながら他の単位回路20と同一構成のものを
採用することは、ある種大量生産効果にも似て、むしろ
好都合である。ある意味で、本発明の回路を「単位回
路」と呼ぶべき一つの大きな理由はここにある。回路作
製パタンの均一化を生み、設計、製作工程が著しく簡略
化し、結局はコスト低減に繋がる外、回路動作の信頼性
も増す。

【００５０】なお、図３，４中における各分岐点32，3
5，43，44には、図２(A) に示した分岐部25a,25b にお
ける増幅回路構成に準じ、パルス増幅器11やバッファ増
幅器13を含む能動分岐回路を設けることも当然にでき、
各加算点33，34，42，45には、必要であれば図２(B) に
示したパルス増幅機能を有するオア回路部21の構成を援
用することもできる。その外、本発明の要旨構成に準じ
た任意の改変は当業者にとって自由である。

【００５１】

【発明の効果】本発明によると、既存のRSFQ回路に認め
られるように、信号を一磁束量子の伝搬パルスとして取
扱うがため、ラッチングモードで動作するジョセフソン
素子を用いた論理回路におけるように、回路の全体に亘
って精密なタイミング関係を規定せねばならない交流電
源（脈流電源）を必要とせず、直流電源の使用可能な点
では優れている超伝導論理回路の構築原理に対し、さら
に改良を施し、同期式という制約をも取り払うことがで
きる。すなわち、脈流電源周波数に比せば十分高い周波
数に設定できるとは言え、結局はその周波数値によって
システム性能を飽和させてしまうクロック信号をも必要
としない、非同期式超伝導論理回路を合理的、かつ高い
信頼性をもって構築することができ、各回路中に内蔵さ
せる非ラッチ型ジョセフソンスイッチの超高速動作性能
をシステム性能として十二分に反映させることができ
る。換言すれば、本発明は、ジョセフソン素子の性能が
向上すればする程にその威力を発揮する。

【図面の簡単な説明】

【図１】本発明に従って構成される非同期式超伝導論理
回路構築用単位回路の概略構成とその状態遷移の説明図
である。

【図２】本発明の単位回路の具体的な回路構成例の概略
構成図である。

【図３】本発明の単位回路を用いて相補信号対用非同期
式アンド回路を構築した場合の回路構成図である。

【図４】本発明の単位回路を用いて相補信号対用非同期
式エクスクルーシブオア回路を構築した場合の回路構成
図である。

【図５】自己リセット可能な非ラッチ型パルス増幅器な
いしバッファ増幅器と、これを用いて一磁束量子パルス
を取扱う従来の同期式超伝導論理回路に関する説明図で
ある。

【符号の説明】

11 パルス増幅器， 12 非ラッチ型ジョセフソンスイッチ， 13 バッファ増幅器， 20 本発明単位回路， 21 単位回路中のオア回路部， 22 単位回路中のアンド回路部， 23 単位回路中の先着パルス記憶部， 24 単位回路中の信号線路， 25 単位回路中の信号分岐部， 26 単位回路中の超伝導閉ループ， 31 相補信号対用アンド回路， 41 相補信号対用エクスクルーシブオア回路．

───────────────────────────────────────────────────── フロントページの続き (72)発明者前澤正明茨城県つくば市梅園１丁目１番４工業技術院電子技術総合研究所内 (72)発明者南谷崇神奈川県川崎市宮前区馬絹1926−10 (72)発明者亀田義男千葉県習志野市谷津４−４−10 (56)参考文献特開平４−97617（ＪＰ，Ａ) 特公平２−8487（ＪＰ，Ｂ２)

Claims

(57)【特許請求の範囲】

【請求項１】一磁束量子パルスとして伝搬して来る論
理信号パルスをそれぞれ入力パルスとして受ける二つの
入力と；上記二つの入力のいずれかにでも上記入力パル
スが印加されるとオア出力パルスを生ずるオア回路部
と；上記二つの入力の一方に先に到達した入力パルスが
あった場合、該先着パルスの到達を記憶する先着パルス
記憶部を有し、該先着パルス記憶部が該先着パルスの到
達を記憶している状態下で上記二つの入力の他方に到達
して来る入力パルスがあった場合にアンド出力パルスを
生ずると共に、リセット入力にリセット信号パルスを受
けると上記先着パルス記憶部に記憶している内容を消去
するアンド回路部と；を有して成る非同期式超伝導論理
回路構築用の単位回路。
【請求項２】請求項１に記載の単位回路であって；上
記二つの入力に同時に上記入力パルスが到達した場合、
上記アンド回路部は上記先着パルス記憶部における上記
記憶をなすことなく上記アンド出力パルスを生ずるこ
と；を特徴とする単位回路。
【請求項３】請求項１または２に記載の単位回路であ
って；上記オア回路部は、電源と接地間に接続された非
ラッチ型ジョセフソンスイッチの上記電源側に上記二入
力を接続して構成され、該接続端から上記オア出力パル
スが取り出されること；を特徴とする単位回路。
【請求項４】請求項３に記載の単位回路であって；上
記オア出力パルスを増幅する、非ラッチ型ジョセフソン
スイッチにより構成されたパルス増幅器を有すること；
を特徴とする単位回路。
【請求項５】請求項１または２に記載の単位回路であ
って；上記先着パルス記憶部は、第一、第二、第三の非
ラッチ型ジョセフソンスイッチと、一磁束量子を捕え得
るインダクタンス範囲のインダクタとを超伝導閉ループ
中に直列に含んで構成され；該第一の非ラッチ型ジョセ
フソンスイッチには電源電流に加えて上記二入力に印加
される上記入力パルスが印加されると共に；上記第二の
非ラッチ型ジョセフソンスイッチには上記二入力に印加
される上記入力パルスのみが印加され；上記第三の非ラ
ッチ型ジョセフソンスイッチの一端には上記リセット信
号パルスが印加されるように構成されていて；上記超伝
導閉ループ中に一磁束量子が捕えられていない状態で上
記二入力のいずれか一方に上記入力パルスが印加された
場合、上記第一の非ラッチ型ジョセフソンスイッチが所
定時間電圧状態に遷移することで該超伝導閉ループに一
磁束量子が捕えられ；該超伝導閉ループに一磁束量子が
捕えられている状態下で上記二入力のいずれか一方に入
力パルスが印加されると上記第二の非ラッチ型ジョセフ
ソンスイッチが所定時間電圧状態に遷移することで上記
アンド出力パルスが生じ；かつ、該超伝導閉ループに一
磁束量子が捕えられている状態下で上記リセット信号パ
ルスが印加されると上記第三の非ラッチ型ジョセフソン
スイッチが所定時間電圧状態に遷移することで該超伝導
閉ループに捕えられている一磁束量子が該超伝導閉ルー
プ外に放出されること；を特徴とする単位回路。
【請求項６】請求項５に記載の単位回路であって；上
記アンド出力パルスを増幅する、非ラッチ型ジョセフソ
ンスイッチにより構成されたパルス増幅器を有するこ
と；を特徴とする単位回路。
【請求項７】請求項５または６に記載の単位回路であ
って；上記リセット信号パルスが上記第三の非ラッチ型
ジョセフソンスイッチに印加される信号線路中には、上
記超伝導閉ループに上記一磁束量子が捕えられていない
ときに該リセット信号パルスの印加により電圧状態に遷
移することで該超伝導閉ループに一磁束量子が捕獲され
るのを防ぐ非ラッチ型ジョセフソンスイッチを有するこ
と；を特徴とする単位回路。
【請求項８】請求項５，６，または７に記載の単位回
路であって；上記オア回路部は、上記先着パルス記憶部
構成用の上記第一の非ラッチ型ジョセフソンスイッチを
共用して構成され、該第一の非ラッチ型ジョセフソンス
イッチの上記電源側端に上記二入力を接続し、該接続端
から上記オア出力パルスが取り出されること；を特徴と
する単位回路。
【請求項９】請求項８に記載の単位回路であって；上
記オア出力パルスを増幅する、非ラッチ型ジョセフソン
スイッチにより構成されたパルス増幅器を有すること；
を特徴とする単位回路。
【請求項１０】請求項１，２，３，４，５，６，７，
８，または９に記載の単位回路であって；上記二つの入
力を上記アンド回路部の二入力と上記オア回路部の二入
力に分配する分岐部には、非ラッチ型ジョセフソンスイ
ッチを用いたパルス増幅器を含む増幅回路が設けられて
いること；を特徴とする単位回路。
【請求項１１】請求項１０に記載の単位回路であっ
て；上記増幅回路には、上記二つの入力を分配した後に
上記アンド回路部の二入力と上記オア回路部の二入力の
側からの逆流信号パルスを阻止するバッファ増幅器も設
けられていること；を特徴とする単位回路。
【請求項１２】請求項１，２，３，４，５，６，７，
８，９，１０，または１１に記載の単位回路であって；
上記リセット信号パルスを受けたときに該リセット信号
パルスを通過させる出力端子を有すること；を特徴とす
る単位回路。