KR102303501B1 - 2-입력 2-출력 초전도 게이트 - Google Patents

2-입력 2-출력 초전도 게이트 Download PDF

Info

Publication number
KR102303501B1
KR102303501B1 KR1020207006735A KR20207006735A KR102303501B1 KR 102303501 B1 KR102303501 B1 KR 102303501B1 KR 1020207006735 A KR1020207006735 A KR 1020207006735A KR 20207006735 A KR20207006735 A KR 20207006735A KR 102303501 B1 KR102303501 B1 KR 102303501B1
Authority
KR
South Korea
Prior art keywords
input
input pulse
pulse
output
inductor
Prior art date
Application number
KR1020207006735A
Other languages
English (en)
Other versions
KR20200035131A (ko
Inventor
퀀틴 피. 허
Original Assignee
노스롭 그루먼 시스템즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노스롭 그루먼 시스템즈 코포레이션 filed Critical 노스롭 그루먼 시스템즈 코포레이션
Publication of KR20200035131A publication Critical patent/KR20200035131A/ko
Application granted granted Critical
Publication of KR102303501B1 publication Critical patent/KR102303501B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/92—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of superconductive devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
    • H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/38—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of superconductive devices

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Coils Of Transformers For General Uses (AREA)

Abstract

일 예는 초전도 게이트 시스템을 포함한다. 시스템은, 제1 입력 펄스를 제공하도록 구성된 제1 입력 및 제2 입력 펄스를 제공하도록 구성된 제2 입력을 포함한다. 시스템은 또한, 제1 및 제2 입력 펄스들에 대해 그리고 제1 출력에 각각 커플링된 포지티브 바이어스 인덕터 및 제1 조셉슨 접합에 기초하여, 제1 로직 기능에 대응하는 제1 출력 펄스를 제1 출력에서 제공하도록 구성된 게이트를 포함한다. 게이트는 또한, 제1 및 제2 입력 펄스들에 대해 그리고 제2 출력에 각각 커플링된 네거티브 바이어스 인덕터 및 제2 조셉슨 접합에 기초하여, 제2 로직 기능에 대응하는 제2 출력 펄스를 제2 출력에서 제공하도록 구성된다.

Description

2-입력 2-출력 초전도 게이트
본 출원은, 2017년 8월 23일자로 출원된 미국 특허 출원 제15/684613호로부터의 우선권을 주장하며, 그 출원은 그 전체가 본 명세서에 포함된다.
본 개시내용은 일반적으로 양자 및 고전적인 회로 시스템들에 관한 것으로, 더 상세하게는 2-입력 2-출력 초전도 게이트에 관한 것이다.
디지털 로직의 분야에서, 잘 알려져 있고 고도로 개발된 CMOS(상보성 금속-산화물 반도체) 기술이 광범위하게 사용된다. CMOS가 기술로서 성숙함에 접근하기 시작함에 따라, 속도, 전력 손실 계산 밀도, 상호연결 대역폭 등의 관점들에서 더 높은 성능을 유발할 수 있는 대안들에 관심이 있다. CMOS 기술에 대한 대안은 20Gb/s(기가바이트/초) 또는 그보다 큰 통상적인 데이터 레이트에서의 약 4nW(나노와트)의 통상적인 신호 전력 및 약 4° 켈빈의 동작 온도들로 초전도 조셉슨 접합(Josephson junction)들을 이용하는 초전도체 기반 단일 플럭스 양자 회로부를 포함한다.
일 예는 초전도 게이트 시스템을 포함한다. 시스템은, 제1 입력 펄스를 제공하도록 구성된 제1 입력 및 제2 입력 펄스를 제공하도록 구성된 제2 입력을 포함한다. 시스템은 또한, 제1 및 제2 입력 펄스들에 대해 그리고 제1 출력에 각각 커플링된 포지티브 바이어스 인덕터 및 제1 조셉슨 접합에 기초하여, 제1 로직 기능에 대응하는 제1 출력 펄스를 제1 출력에서 제공하도록 구성된 게이트를 포함한다. 게이트는 또한, 제1 및 제2 입력 펄스들에 대해 그리고 제2 출력에 각각 커플링된 네거티브 바이어스 인덕터 및 제2 조셉슨 접합에 기초하여, 제2 로직 기능에 대응하는 제2 출력 펄스를 제2 출력에서 제공하도록 구성된다.
다른 예는 초전도 게이트 시스템을 포함한다. 시스템은, 제1 입력 펄스를 제공하도록 구성된 제1 입력 및 제2 입력 펄스를 제공하도록 구성된 제2 입력을 포함한다. 시스템은 또한, 제1 및 제2 입력 펄스들에 대해 그리고 제1 출력에 커플링된 제1 조셉슨 접합 및 제1 출력과 저전압 레일(rail)을 상호연결시키는 변압기의 2차 권선에 기초하여, 로직-OR 기능에 대응하는 제1 출력 펄스를 제1 출력에서 제공하도록 구성된 게이트를 포함한다. 변압기는, 바이어스를 제1 조셉슨 접합에 부가하기 위해 플럭스 바이어스 전류가 인가되게 하는 1차 권선을 더 포함한다. 게이트는 또한, 제1 및 제2 입력 펄스들에 대해 그리고 제2 출력에 커플링된 제2 조셉슨 접합 및 제2 조셉슨 접합과 연관된 바이어스를 감소시키도록 구성된, 제2 출력과 저전압 레일을 상호연결시키는 네거티브 바이어스 인덕터에 기초하여, 로직-AND 기능에 대응하는 제2 출력 펄스를 제2 출력에서 제공하도록 구성된다.
다른 예는 초전도 게이트 시스템을 포함한다. 시스템은, 제1 입력 펄스를 제공하도록 구성된 제1 입력 및 제2 입력 펄스를 제공하도록 구성된 제2 입력을 포함한다. 시스템은 또한 게이트를 포함한다. 게이트는, 제1 출력에 커플링된 제1 조셉슨 접합 및 포지티브 바이어스 인덕터, 제1 입력과 제1 출력을 상호연결시키고 제1 입력 펄스에 응답하여 제1 영구 전류(persistent current)를 제공하도록 구성된 제1 저장 인덕터, 및 제2 입력과 제1 출력을 상호연결시키고 제2 입력 펄스에 응답하여 제2 영구 전류를 제공하도록 구성된 제2 저장 인덕터를 포함한다. 제1 조셉슨 접합은 포지티브 바이어스 인덕터 및 제1 및 제2 영구 전류들의 조합에 응답하여 트리거링되도록 구성된다. 게이트는 또한, 제2 출력에 커플링된 제2 조셉슨 접합 및 네거티브 바이어스 인덕터, 제1 입력과 제2 출력을 상호연결시키고 제1 입력 펄스에 응답하여 제3 영구 전류를 제공하도록 구성된 제3 저장 인덕터, 및 제2 입력과 제2 출력을 상호연결시키고 제2 입력 펄스에 응답하여 제4 영구 전류를 제공하도록 구성된 제4 저장 인덕터를 포함한다. 제2 조셉슨 접합은 네거티브 바이어스 인덕터 및 제3 및 제4 영구 전류들의 조합에 응답하여 트리거링되도록 구성된다.
도 1은 초전도 게이트 시스템의 일 예를 예시한다.
도 2는 초전도 게이트 회로의 일 예를 예시한다.
도 3은 타이밍 다이어그램의 일 예를 예시한다.
본 개시내용은 일반적으로 양자 및 고전적인 회로 시스템들에 관한 것으로, 더 상세하게는 2-입력 2-출력 초전도 게이트에 관한 것이다. 초전도 게이트는 한 쌍의 입력들에 응답하여 2개의 상이한 로직 기능들과 같은 2개의 로직 기능들을 제공하도록 구성된 게이트에 대응할 수 있다. 일 예로서, 2개의 로직 기능들은 개개의 쌍의 입력들에 대한 로직-AND 연산 및 로직-OR 연산에 대응할 수 있다. 일 예로서, 입력들은 각각, 조셉슨 송신 라인(JTL)을 통해, 이를테면 상호 양자 로직(RQL) 초전도 회로에서 제공될 수 있다. 그 결과, 입력 신호들의 쌍은, 포지티브 펄스(예를 들어, 플럭손(fluxon)) 및 네거티브 펄스(예를 들어, 안티-플럭손(anti-fluxon)) 둘 모두를 포함하는 RQL 펄스들로서 제공될 수 있다. 따라서, 초전도 게이트는, 로직-OR 출력에서의 한 쌍의 입력들에 대한 적어도 하나의 입력 펄스의 존재 및/또는 로직-AND 출력에서의 한 쌍의 입력들에 대한 입력 펄스들 둘 모두의 존재의 표시를 제공할 수 있다.
일 예로서, 초전도 게이트는 제1 출력에 커플링된 포지티브 바이어스 인덕터 및 제2 출력에 커플링된 네거티브 바이어스 인덕터를 포함할 수 있다. 예를 들어, 포지티브 바이어스 인덕터는 바이어스 플럭스 전류를 제공하는 변압기의 2차 권선에 대응할 수 있어서, 포지티브 바이어스 인덕터는 제1 출력에 커플링된 제1 조셉슨 접합에 바이어스를 부가한다. 따라서, 제1 조셉슨 접합은, 로직-OR 출력을 표시하는 출력 펄스를 제공하기 위해 개개의 쌍의 입력들 상에서 제공되는 입력 펄스들 중 적어도 하나에 응답하여 트리거링되도록 구성될 수 있다. 다른 예로서, 네거티브 바이어스 인덕터는 제2 출력과 저전압 레일(예를 들어, 접지)을 상호연결시키는 인덕터에 대응할 수 있어서, 네거티브 바이어스 인덕터는 제2 출력에 커플링된 제2 조셉슨 접합으로부터 바이어스를 차감한다. 따라서, 제2 조셉슨 접합은, 로직-AND 출력을 표시하는 출력 펄스를 제공하기 위해 개개의 쌍의 입력들 상에서 제공되는 입력 펄스들 둘 모두에 응답하여 트리거링되도록 구성될 수 있다.
도 1은 초전도 게이트 시스템(10)의 일 예를 예시한다. 초전도 게이트 시스템(10)은 한 쌍의 입력들의 동시 로직 기능들을 제공하기 위해 고전적인 및/또는 초전도 회로에서 제공될 수 있다. 도 1의 예에서, 제1 입력 펄스("A")는 제1 입력(12)에서 제공되고, 제2 입력 펄스("B")는 제2 입력(14)에서 제공된다. 도 1의 예에서, 입력 펄스들(A 및 B)은, 클록 신호(CLK)에 기초하여 각각 동작되는 제1 조셉슨 송신 라인(JTL)(16) 및 제2 JTL(18)을 통해 제공된다. 일 예로서, 클록 신호(CLK)는 상호 양자 로직(RQL) 클록 신호에 대응하여, 입력 펄스들(A 및 B)을 RQL 펄스 신호들로서 제공할 수 있다. 따라서, 입력 펄스들(A 및 B) 각각은 네거티브 펄스(예를 들어, 안티-플럭손)에 선행하는 포지티브 펄스(예를 들어, 플럭손)를 포함할 수 있다.
초전도 게이트 시스템(10)은, 입력 펄스들(A 및 B)에 대해 제1 출력(22)에서 제1 로직 기능을 제공하고 및 제2 출력(24)에서 제2 로직 기능을 제공하도록 구성된 초전도 게이트(20)를 포함한다. 도 1의 예에서, 제1 로직 기능은 "A+B"로 보여지는 로직-OR 기능으로 보여지고, 제2 로직 기능은 "AㆍB"로 보여지는 로직-AND 기능으로 보여진다. 일 예로서, 초전도 게이트(20)는 본 명세서에서 더 상세히 설명되는 바와 같이, 입력 펄스들(A 및 B)을 영구 전류들로 변환하도록 구성될 수 있어서, 입력 펄스들(A 및 B)은 초전도 게이트(20)가 개개의 제1 및 제2 로직 기능들을 제공하기 위해 실질적으로 동시에 제공될 필요가 없다(예를 들어, 이들은 서로 일치할 필요는 없지만 동일한 클록 사이클 내에서 발생할 수 있음).
도 1의 예에서, 초전도 게이트(20)는 조셉슨 접합들(26) 및 바이어스 인덕터들(28)을 포함한다. 일 예로서, 조셉슨 접합들(26)은 제1 출력(22)에 커플링된 제1 조셉슨 접합 및 제2 출력(24)에 커플링된 제2 조셉슨 접합을 포함할 수 있다. 바이어스 인덕터들(28)은 제1 출력(22)에 커플링된 포지티브 바이어스 인덕터 및 제2 출력(24)에 커플링된 네거티브 바이어스 인덕터를 포함할 수 있다. 예를 들어, 포지티브 바이어스 인덕터는 바이어스 플럭스 전류를 제공하는 변압기의 2차 권선에 대응할 수 있어서, 포지티브 바이어스 인덕터는 제1 조셉슨 접합에 바이어스를 부가한다. 따라서, 제1 조셉슨 접합은, 입력 펄스들(A 및 B) 중 적어도 하나의 존재에 응답하여 트리거링되도록 구성될 수 있고, 그에 따라 포지티브 바이어스 인덕터에 기초하여 제1 및 제2 입력 펄스들(A 및 B)에 대해 로직-OR 연산에 대응하는 출력 펄스를 제공할 수 있다. 네거티브 바이어스 인덕터는 제2 출력(24)과 저전압 레일(예를 들어, 접지)을 상호연결시키는 인덕터에 대응할 수 있어서, 네거티브 바이어스 인덕터는 제2 조셉슨 접합으로부터 바이어스를 차감한다. 따라서, 제2 조셉슨 접합은, 입력 펄스들(A 및 B) 둘 모두에 응답하여 트리거링되도록 구성될 수 있고, 그에 따라 네거티브 바이어스 인덕터에 기초하여 제1 및 제2 입력 펄스들(A 및 B)에 대해 로직-AND 연산에 대응하는 출력 펄스를 제공할 수 있다. 본 명세서에서 더 상세히 설명되는 바와 같이, 포지티브 바이어스 인덕터 및 네거티브 바이어스 인덕터를 구현함으로써, 초전도 게이트 시스템(10)은 통상적인 초전도 게이트 시스템들에 비해 개선된 파라메트릭(parametric) 동작 마진들로 동작할 수 있으며, 더 물리적으로 콤팩트한 설계를 제공하기 위해 연관된 저장 인덕터들의 감소된 상호 유도성 크로스-커플링(cross-coupling)을 구현할 수 있다.
도 2는 초전도 게이트 회로(50)의 일 예를 예시한다. 초전도 게이트 회로(50)는 도 1의 예의 초전도 게이트 시스템(10)에 대응할 수 있다. 따라서, 도 2의 예의 다음의 설명에서 도 1의 예에 대해 참조가 행해질 것이다.
초전도 게이트 회로(50)는 제1 입력(52) 및 제2 입력(54)을 포함한다. 제1 입력(52)은 제1 입력 조셉슨 접합(JI1)을 포함하고, 제2 입력(54)은 제2 조셉슨 접합(JI2)을 포함한다. 일 예로서, 제1 및 제2 조셉슨 접합들(JI1 및 JI2)은, 트리거링에 응답하여(예를 들어, 입력 펄스들(A 및 B)의 단일 플럭스 양자(SFQ) 펄스들로서의 전파에 기초하여), 제1 입력 펄스(A) 및 제2 입력 펄스(B)를 각각 제공하도록 구성된 개개의 JTL들(예를 들어, 도 1의 예에서 각각, JTL들(16 및 18))과 각각 연관될 수 있다. 일 예로서, 입력 펄스들(A 및 B)은 네거티브 펄스(예를 들어, 안티-플럭손)에 선행하는 포지티브 펄스(예를 들어, 플럭손)를 포함하는 RQL 펄스 신호들로서 제공될 수 있다.
초전도 게이트 회로(50)는, 입력 펄스들(A 및 B)에 대해 각각, 제1 조셉슨 접합(JO1)에 기초하여 제1 출력(58)에서 제1 로직 기능을 제공하고 제2 조셉슨 접합(JO2)에 기초하여 제2 출력(60)에서 제2 로직 기능을 제공하도록 구성된 초전도 게이트(56)를 포함한다. 도 2의 예에서, 제1 로직 기능은 출력 펄스("A+B")로 보여지는 로직-OR 기능으로 보여지고, 제2 로직 기능은 출력 펄스("AㆍB")로 보여지는 로직-AND 기능으로 보여진다. 본 명세서에서 더 상세히 보여지는 바와 같이, 제1 및 제2 조셉슨 접합들(JO1 및 JO2) 각각은 영구 입력 전류들의 다수결-3(majority-three) 존재에 기초하여 트리거링되도록 구성될 수 있다. 도 2의 예에서, 제1 조셉슨 접합(JO1)은 로직-OR 기능에 대응하는 출력 펄스(A+B)를 제1 출력(58) 상에서 제공하기 위해 입력 펄스들(A 및 B) 중 적어도 하나에 응답하여 트리거링되도록 구성될 수 있다. 유사하게, 제2 조셉슨 접합(JO2)은 로직-AND 기능에 대응하는 출력 펄스(AㆍB)를 제2 출력(60) 상에서 제공하기 위해 입력 펄스들(A 및 B) 둘 모두에 응답하여 트리거링되도록 구성될 수 있다.
초전도 게이트(56)는 제1 입력(52)과 제1 출력(58)을 상호연결시키는 제1 저장 인덕터(L1), 제2 입력(54)과 제1 출력(58)을 상호연결시키는 제2 저장 인덕터(L2), 제1 입력(52)과 제2 출력(60)을 상호연결시키는 제3 저장 인덕터(L3), 및 제2 입력(54)과 제2 출력(60)을 상호연결시키는 제4 저장 인덕터(L4)를 포함한다. 제1 및 제3 저장 인덕터들(L1 및 L3)은 각각, 제1 입력 펄스(A)에 응답하여 개개의 영구 전류를 제공하도록 구성되고, 제2 및 제4 저장 인덕터들(L2 및 L4)은 각각, 제2 입력 펄스(B)에 응답하여 개개의 영구 전류를 제공하도록 구성된다. 더 상세히 설명되는 바와 같이, 초전도 게이트 회로(50)가 초전도 회로로서 구성되기 때문에, 저장 인덕터들(L1, L2, L3, 및/또는 L4)에서 생성된 영구 전류들은 영구적이어서, 개개의 조셉슨 접합들(JO1 및/또는 JO2)이 트리거링될 때까지 영구 전류들이 유지될 것이다. 따라서, 입력 펄스들(A 및 B)은 반드시 서로 동시적이도록 요구될 필요는 없지만, 개개의 출력 펄스들(AㆍB 및 A+B)을 제공하기 위해 유효한 입력으로서 제공되도록 동일한 클록 사이클 내에서 발생할 수 있다.
도 2의 예에서, 제1 및 제4 저장 인덕터들(L1 및 L4)은 62에서 보여지는 상호 유도성 크로스-커플링을 갖는 것으로 보여지고, 제2 및 제3 저장 인덕터들은 64에서 보여지는 상호 유도성 크로스-커플링을 갖는 것으로 보여진다. 일 예로서, 제1 및 제4 저장 인덕터들(L1 및 L4)의 상호 유도성 크로스-커플링은 제2 및 제3 저장 인덕터들(L2 및 L3)의 상호 유도성 크로스-커플링과 대략적으로 동일할 수 있으며, 작은 상호 유도성 크로스-커플링 값, 이를테면 k＜약 0.5(예를 들어, k는 0.2와 대략적으로 동일함)를 가질 수 있다. 제1 및 제4 저장 인덕터들(L1 및 L4) 및 제2 및 제3 저장 인덕터들(L2 및 L3)의 개개의 쌍들의 상호 유도성 크로스-커플링에 기초하여, 제1 및 제2 조셉슨 접합들(JO1 및 JO2)을 통해 생성된 출력 펄스들(AㆍB 및 A+B)은 개개의 저장 인덕터들(L1, L2, L3, 및/또는 L4)을 통해 입력들(52 및 54)로 다시 전파되는 것이 실질적으로 방지된다. 그러나, 제1 및 제4 저장 인덕터들(L1 및 L4) 및 제2 및 제3 저장 인덕터들(L2 및 L3)의 개개의 쌍들의 상호 유도성 크로스-커플링이 매우 작을 수 있기 때문에, 저장 인덕터들(L1, L2, L3, 및 L4)의 사이즈는 그러한 상호 유도성 크로스-커플링을 구현하는 다른 회로들에 비해 실질적으로 감소될 수 있다. 그 결과, 초전도 게이트 회로(50)는 대향하는 인덕터들의 상호 유도성 크로스-커플링을 구현하는 통상적인 회로들보다 실질적으로 더 콤팩트한 방식으로 제조될 수 있다.
부가적으로, 초전도 게이트(56)는 1차 권선(LP) 및 2차 권선(LS)에 의해 형성되는 변압기(T1)를 포함한다. 1차 권선(LP)은, 2차 권선(LS)에서 바이어스 전류(IB)로서 유도되는 바이어스 플럭스 전류(IF)를 전도하도록 구성된다. 따라서, 변압기(T1)의 2차 권선(LS)은 제1 출력(56)과 저전압 레일(예를 들어, 접지)을 상호연결시키는 포지티브 바이어스 인덕터로서 구성되어, 바이어스 전류(IB)는 제1 조셉슨 접합(JO1)에 대한 바이어스를 증가시킨다. 따라서, 변압기(T1)의 2차 권선(LS)의 포지티브 바이어스 인덕터 효과는 제1 조셉슨 접합(JO1)의 다수결-3 입력 배열(arrangement)에 대한 영구 전류로서 동작한다. 그 결과, 제1 조셉슨 접합(JO1)은, 다수결-3 입력을 제1 조셉슨 접합(JO1)에 제공하기 위해 바이어스 전류(IB)에 부가하여, 제1 저장 인덕터(L1) 또는 제2 저장 인덕터(L2) 중 어느 하나를 통해 제공되는 단일 영구 전류에 응답하여 트리거링되도록 구성될 수 있다. 따라서, 제1 조셉슨 접합(JO1)은, 로직-OR 기능에 대응하는 출력 펄스(A+B)를 제공하기 위해 바이어스 전류(IB)의 영구 전류에 부가하여, 제1 입력 펄스(A) 또는 제2 입력 펄스(B)에 응답하여 각각 생성되는, 제1 저장 인덕터(L1) 및 제2 저장 인덕터(L2)로부터 제공된 영구 전류들 중 적어도 하나에 응답하여 트리거링되도록 구성된다.
부가적으로, 초전도 게이트(56)는 제2 출력(58)과 저전압 레일(예를 들어, 접지)을 상호연결시키는 네거티브 바이어스 인덕터(LN)를 포함한다. 네거티브 바이어스 인덕터(LN)는 제2 조셉슨 접합(JO2) 상의 로드(load)를 증가시키도록 구성되어, 네거티브 바이어스 인덕터(LN)는 제2 조셉슨 접합(JO2)에 대한 바이어스를 감소시킨다(예를 들어, 네거티브 바이어스를 제공함). 따라서,네거티브 바이어스 인덕터(LN)의 네거티브 바이어스 인덕터 효과는 제2 조셉슨 접합(JO2)의 다수결-3 입력 배열에 대한 제로-진폭의 영구 전류로서 동작한다. 그 결과, 제2 조셉슨 접합(JO2)은, 네거티브 바이어스 인덕터(LN)로부터 초래되는 제2 조셉슨 접합(JO2)의 바이어스의 감소에 기초하여 다수결-3 입력을 제2 조셉슨 접합(JO2)에 제공하기 위하여 제3 저장 인덕터(L3) 및 제4 저장 인덕터(L4)를 통해 제공되는 2개의 영구 전류들에 응답하여 트리거링되도록 구성될 수 있다. 따라서, 제2 조셉슨 접합(JO2)은, 로직-AND 기능에 대응하는 출력 펄스(AㆍB)를 제공하기 위해 제1 입력 펄스(A) 및 제2 입력 펄스(B)에 응답하여 각각 생성되는, 제3 저장 인덕터(L3) 및 제4 저장 인덕터(L4)로부터 제공된 영구 전류들 둘 모두에 응답하여 트리거링되도록 구성된다.
이전에 설명된 바와 같이, 초전도 게이트 회로(50)는 RQL 회로에서 구현될 수 있어서, 입력 펄스들(A 및 B)은 RQL 클록에 기초하여 입력 펄스들(A 및 B)을 전파하는 개개의 JTL들로부터 제공되는 RQL 펄스들에 대응할 수 있다. 따라서, 입력 펄스들(A 및 B)로부터의 네거티브 펄스들은, 출력 펄스(들)(AㆍB 및/또는 A+B)가 제공된 이후 초전도 게이트(56)를 리셋하기 위해 초전도 게이트(56)로 제공될 수 있다. 예를 들어, RQL 입력 펄스들(A 및 B)과 연관된 플럭손에 기초한 트리거링에 응답하여, 제1 및/또는 제2 입력 조셉슨 접합들(JI1 및/또는 JI2)은 개개의 영구 전류들을 제공하기 위해 제로의 초전도 위상으로부터 2π의 초전도 위상으로 스위칭할 수 있다. 유사하게, 영구 전류(들)에 기초한 트리거링에 응답하여, 제1 및/또는 제2 조셉슨 접합들(JO1 및/또는 JO2)은 개개의 출력 펄스(들)(AㆍB 및/또는 A+B)를 제공하기 위해 제로의 초전도 위상으로부터 2π의 초전도 위상으로 스위칭할 수 있다. 제1 조셉슨 접합(JO1)의 트리거링은 그에 따라 제1 및/또는 제2 저장 인덕터들(L1 및 L2)과 연관된 영구 전류들의 개개의 영구 전류를 제거할 수 있고, 제2 조셉슨 접합(JO2)의 트리거링은 그에 따라 제3 및/또는 제4 저장 인덕터들(L3 및 L4)과 연관된 영구 전류들의 개개의 영구 전류를 제거할 수 있다.
후속하여, 제1 및/또는 제2 입력 조셉슨 접합들(JI1 및/또는 JI2)은 "언트리거링(untrigger)"될 수 있으며, 그에 따라, RQL 입력 펄스들(A 및 B)과 연관된 후속 네거티브 플럭손에 응답하여 2π의 초전도 위상으로부터 제로의 초전도 위상으로 스위칭할 수 있다. 제1 입력 조셉슨 접합(JI1)의 언트리거링에 응답하여, 제1 및 제3 저장 인덕터들(L1 및 L3)은 제1 입력 조셉슨 접합(JI1)을 향해 흐르는 네거티브 영구 전류를 전도할 수 있다. 유사하게, 제2 입력 조셉슨 접합(JI2)의 언트리거링에 응답하여, 제2 및 제4 저장 인덕터들(L2 및 L4)은 제2 입력 조셉슨 접합(JI2)을 향해 흐르는 네거티브 영구 전류를 전도할 수 있다. 제1 및 제2 저장 인덕터들(L1 및 L2)과 연관된 네거티브 영구 전류는 그에 따라 제1 조셉슨 접합(JO1)을 언트리거링할 수 있고, 그에 따라 제1 조셉슨 접합(JO1)의 초전도 위상을 2π로부터 제로로 스위칭시킬 수 있으며, 이는 결국 제1 및 제2 저장 인덕터들(L1 및 L2)에서 개개의 네거티브 영구 전류들을 제거한다. 유사하게, 제3 및 제4 저장 인덕터들(L3 및 L4)과 연관된 네거티브 영구 전류는 그에 따라 제2 조셉슨 접합(JO2)을 언트리거링할 수 있고, 그에 따라 제2 조셉슨 접합(JO2)의 초전도 위상을 2π로부터 제로로 스위칭시킬 수 있으며, 이는 결국 제3 및 제4 저장 인덕터들(L3 및 L4)에서 개개의 네거티브 영구 전류들을 제거한다. 따라서, RQL 입력 펄스들(A 및 B)의 네거티브 플럭손은 초전도 게이트(56)를 다시 중립 상태로 리턴시키며, 그에 따라 출력들(58 및 60)에서 개개의 로직 기능들을 제공하기 위해 후속 RQL 입력 펄스들(A 및 B)을 수신할 수 있다.
도 3은 타이밍 다이어그램(100)의 일 예를 예시한다. 타이밍 다이어그램(100)은 도 1의 예의 초전도 게이트 시스템(10) 또는 도 2의 예의 초전도 게이트 회로(50)의 동작과 연관될 수 있다. 따라서, 도 3의 예의 다음의 설명에서 도 1 및 도 2의 예에 대해 참조가 행해질 것이다.
타이밍 다이어그램(100)은 도 3의 예에서 "JI1"로 보여지는 제1 입력 조셉슨 접합(JI1)의 초전도 위상 및 도 3의 예에서 "JI2"로 보여지는 제2 입력 조셉슨 접합(JI2)의 초전도 위상을 보여준다. 부가적으로, 타이밍 다이어그램(100)은 도 3의 예에서 "JO1"로 보여지는 제1 조셉슨 접합(JO1)의 초전도 위상 및 도 3의 예에서 "JO2"로 보여지는 제2 입력 조셉슨 접합(JO2)의 초전도 위상을 보여준다. 개개의 조셉슨 접합들(JI1, JI2, JO1, 및 JO2)의 초전도 위상들은 로직-로우(logic-low) 상태와 유사한 제로의 초전도 위상과 로직-하이(logic-high) 상태와 유사한 2π의 초전도 위상 사이에서 스위칭할 수 있다. 따라서, 타이밍 다이어그램(100)에서 보여지는 초전도 위상들은, 개개의 입력 조셉슨 접합들(JI1 및 JI2)의 초전도 위상들에 의해 제공되는 바와 같은 입력 펄스들(A 및 B)의 존재, 및 개개의 입력 조셉슨 접합들(JI1 및 JI2)의 초전도 위상들에 의해 제공되는 바와 같은 출력 펄스들(AㆍB 및 A+B)에 대응할 수 있다.
시간(T0)에서, 조셉슨 접합들(JI1, JI2, JO1, 및 JO2)의 초전도 위상들은 제로의 초전도 위상으로 보여지고, 초전도 게이트 회로(50)는 입력을 대기하는 정상 상태에 있다. 시간(T1)에서, 입력 펄스(A)가 제1 입력 조셉슨 접합(JI1)을 트리거링하도록 제공되어, 제1 입력 조셉슨 접합(JI1)은 제로의 초전도 위상으로부터 2π의 초전도 위상으로 스위칭한다. 이에 응답하여, 제1 저장 인덕터(L1) 및 제3 저장 인덕터(L3)를 통해 영구 전류가 제공된다. 제1 저장 인덕터(L1)를 통한 영구 전류는 변압기(T1)의 2차 권선(LS)으로부터 제공되는 전류(IB)와 결합되어, 제1 조셉슨 접합(JO1)의 다수결-3 입력 배열의 대부분을 제공하며, 이는 그에 따라 제1 조셉슨 접합(JO1)을 트리거링하기에 충분한 임계 역치(critical threshold)를 초과한다. 그 결과, 대략 시간(T1)에서, 제1 조셉슨 접합(JO1)은 제로의 초전도 위상으로부터 2π의 초전도 위상으로 스위칭하도록 트리거링되고, 그에 따라 출력 펄스(A+B)를 제공한다. 따라서, 출력 펄스(A+B)는 입력 펄스들(A 및 B) 중 하나를 수신하는 것에 응답하여 로직-OR 연산을 표시하기 위해 제공된다.
부가적으로, 영구 전류가 제3 저장 인덕터(L3)를 통해 제공되고 있는 동안, 시간(T1)에서, 제2 조셉슨 접합(JO2)은 트리거링되지 않으며, 그에 따라 제로의 초전도 위상으로부터 2π의 초전도 위상으로 스위칭하지 않는다. 이전에 설명된 바와 같이, 제2 조셉슨 접합 상의 네거티브 바이어스 인덕터(LN)의 로딩은, 제3 저장 인덕터(L3)를 통한 영구 전류가 제2 조셉슨 접합(JO2)의 다수결-3 입력 배열의 대부분의 부족에 기초하여 제2 조셉슨 접합(JO2)의 임계 역치를 초과하기에 충분하지 않도록 이루어진다. 따라서, 제2 조셉슨 접합(JO2)은 시간(T1)에서 트리거링되지 않는다. 따라서, 출력 펄스(AㆍB)는 입력 펄스들(A 및 B) 중 하나를 수신하는 것에 응답하여 로직-AND 연산을 표시하기 위해 제공되지 않는다.
시간(T2)에서, 입력 펄스(A)가 더 이상 제공되지 않으며, 그에 따라 제1 입력 조셉슨 접합(JI1)은 2π의 초전도 위상으로부터 제로의 초전도 위상으로 스위칭한다. 예를 들어, 입력 펄스(A)는 RQL 펄스일 수 있어서, 상보적인 안티-플럭손이 제1 입력 조셉슨 접합(JI1)을 언트리거링하기 위해 시간(T2)에서 제공된다. 이에 응답하여, 제1 조셉슨 접합(JO1)은 이전에 설명된 바와 같이, 2π의 초전도 위상으로부터 제로의 초전도 위상으로 스위칭하도록 유사하게 언트리거링되며, 그에 따라, 한 쌍의 입력들 중 어느 것도 고전적인 디지털 컴퓨팅과 유사한 방식으로 제공되지 않는 것에 응답하여 로직-OR 연산을 유지할 수 있다.
시간(T3)에서, 입력 펄스(B)가 제2 입력 조셉슨 접합(JI2)을 트리거링하도록 제공되어, 제2 입력 조셉슨 접합(JI2)은 제로의 초전도 위상으로부터 2π의 초전도 위상으로 스위칭한다. 이에 응답하여, 제2 저장 인덕터(L2) 및 제4 저장 인덕터(L4)를 통해 영구 전류가 제공된다. 제2 저장 인덕터(L2)를 통한 영구 전류는 변압기(T1)의 2차 권선(LS)으로부터 제공되는 전류(IB)와 결합되며, 이는 그에 따라, 제1 조셉슨 접합(JO1)의 다수결-3 입력 배열의 대부분을 제공하도록 제1 조셉슨 접합(JO1)을 트리거링하기에 충분한 임계 역치를 초과한다. 그 결과, 대략 시간(T3)에서, 제1 조셉슨 접합(JO1)은 제로의 초전도 위상으로부터 2π의 초전도 위상으로 스위칭하도록 트리거링되고, 그에 따라 출력 펄스(A+B)를 제공한다. 따라서, 출력 펄스(A+B)는 입력 펄스들(A 및 B) 중 하나를 수신하는 것에 응답하여 로직-OR 연산을 표시하기 위해 제공된다.
부가적으로, 영구 전류가 제4 저장 인덕터(L4)를 통해 제공되고 있는 동안, 시간(T3)에서, 제2 조셉슨 접합(JO2)은 트리거링되지 않으며, 그에 따라 제로의 초전도 위상으로부터 2π의 초전도 위상으로 스위칭하지 않는다. 이전에 설명된 바와 같이, 제2 조셉슨 접합 상의 네거티브 바이어스 인덕터(LN)의 로딩은, 제4 저장 인덕터(L4)를 통한 영구 전류가 제2 조셉슨 접합(JO2)의 다수결-3 입력 배열의 대부분의 부족에 기초하여 제2 조셉슨 접합(JO2)의 임계 역치를 초과하기에 충분하지 않도록 이루어진다. 따라서, 제2 조셉슨 접합(JO2)은 시간(T3)에서 트리거링되지 않는다. 따라서, 출력 펄스(AㆍB)는 입력 펄스들(A 및 B) 중 하나를 수신하는 것에 응답하여 로직-AND 연산을 표시하기 위해 제공되지 않는다.
시간(T4)에서, 입력 펄스(B)가 더 이상 제공되지 않으며, 그에 따라 제2 입력 조셉슨 접합(JI2)은 2π의 초전도 위상으로부터 제로의 초전도 위상으로 스위칭한다. 예를 들어, 입력 펄스(B)는 RQL 펄스일 수 있어서, 상보적인 안티-플럭손이 제2 입력 조셉슨 접합(JI2)을 언트리거링하기 위해 시간(T4)에서 제공된다. 이에 응답하여, 제2 조셉슨 접합(JO2)은 이전에 설명된 바와 같이, 2π의 초전도 위상으로부터 제로의 초전도 위상으로 스위칭하도록 유사하게 언트리거링되며, 그에 따라, 한 쌍의 입력들 중 어느 것도 고전적인 디지털 컴퓨팅과 유사한 방식으로 제공되지 않는 것에 응답하여 로직-OR 연산을 유지할 수 있다.
시간(T5)에서, 입력 펄스(A)가 제1 입력 조셉슨 접합(JI1)을 트리거링하도록 제공되어, 제1 입력 조셉슨 접합(JI1)은 제로의 초전도 위상으로부터 2π의 초전도 위상으로 스위칭한다. 이에 응답하여, 제1 저장 인덕터(L1) 및 제3 저장 인덕터(L3)를 통해 영구 전류가 제공되어, 제1 조셉슨 접합(JO1)은 시간(T1)에서 이전에 설명된 바와 유사하게 트리거링된다. 따라서, 출력 펄스(A+B)는 입력 펄스들(A 및 B) 중 하나를 수신하는 것에 응답하여 로직-OR 연산을 표시하도록 시간(T5)에서 제공된다. 시간(T6)에서, 입력 펄스(B)가 제2 입력 조셉슨 접합(JI2)을 트리거링하도록 제공되어, 제2 입력 조셉슨 접합(JI2)은 제로의 초전도 위상으로부터 2π의 초전도 위상으로 스위칭한다. 이에 응답하여, 제2 저장 인덕터(L2) 및 제4 저장 인덕터(L4)를 통해 영구 전류가 제공되어, 제2 조셉슨 접합(JO2)은 시간(T3)에서 이전에 설명된 바와 유사하게 트리거링된다.
부가적으로, 시간(T6)에서, 제2 조셉슨 접합(JO2)은 제로의 초전도 위상으로부터 2π의 초전도 위상으로 스위칭한다. 이전에 설명된 바와 같이, 제2 조셉슨 접합 상의 네거티브 바이어스 인덕터(LN)의 로딩은, 제2 조셉슨 접합(JO2)의 바이어스가 감소되도록 이루어진다. 그러나, 제3 저장 인덕터(L3) 및 제4 저장 인덕터(L4) 둘 모두를 통한 결합된 영구 전류들에 응답하여, 제2 조셉슨 접합(JO2)의 다수결-3 입력 배열의 대부분이 제공되어, 제2 조셉슨 접합(JO2)의 임계 역치가 제2 조셉슨 접합(JO2)을 트리거링하도록 초과된다. 따라서, 제2 조셉슨 접합(JO2)은 시간(T6)에서 트리거링된다. 따라서, 출력 펄스(AㆍB)는 입력 펄스들(A 및 B) 둘 모두를 수신하는 것에 응답하여 로직-AND 연산을 표시하도록 시간(T6)에서 제공된다. 부가적으로, 제2 조셉슨 접합(JO2)의 트리거링은 네거티브 바이어스 인덕터(LN)를 통해 흐르도록 (예를 들어, 접지로부터) 네거티브 영구 전류를 제공한다.
시간(T7)에서, 입력 펄스(A)가 더 이상 제공되지 않으며, 그에 따라 제1 입력 조셉슨 접합(JI1)은 2π의 초전도 위상으로부터 제로의 초전도 위상으로 스위칭한다. 이에 응답하여, 제2 조셉슨 접합(JO2)은 2π의 초전도 위상으로부터 제로의 초전도 위상으로 스위칭하도록 유사하게 언트리거링될 수 있다. 일 예로서, 네거티브 바이어스 인덕터(LN)를 통해 흐르는 네거티브 영구 전류 때문에, 단일 안티-플럭손만이 제2 조셉슨 접합(JO2)을 언트리거링하도록 A 또는 B 입력들 중 어느 하나 상에서 제공될 수 있다. 따라서, 2π의 초전도 위상으로부터 제로의 초전도 위상으로의 제2 조셉슨 접합(JO2)의 스위칭은, 한 쌍의 입력들 중 하나만이 시간(T7) 이후 제공되는 것에 응답하여 로직-AND 연산으로서 도 3의 예에서 보여진다. 시간(T8)에서, 입력 펄스(B)가 더 이상 제공되지 않으며, 그에 따라 제2 입력 조셉슨 접합(JI2)은 2π의 초전도 위상으로부터 제로의 초전도 위상으로 스위칭한다. 이에 응답하여, 제1 조셉슨 접합(JO1)은 이전에 설명된 바와 같이, 2π의 초전도 위상으로부터 제로의 초전도 위상으로 스위칭하도록 유사하게 언트리거링되며, 그에 따라, 한 쌍의 입력들 중 어느 것도 제공되지 않는 것에 응답하여 로직-OR 연산을 유지할 수 있다. 따라서, 초전도 게이트 회로(50)는 개개의 조셉슨 접합들(JI1, JI2, JO1, 및 JO2)의 초전도 위상들에 기초하여 고전적인 디지털 컴퓨팅과 실질적으로 유사한 방식으로 동작된다.
위에서 설명된 것은 본 발명의 예들이다. 물론, 본 발명을 설명하려는 목적들을 위해 컴포넌트들 또는 방법들의 모든 각각의 인지가능한 조합을 설명하는 것이 가능하지 않지만, 당업자는 본 발명의 많은 추가적인 조합들 및 변형들이 가능함을 인식할 것이다. 따라서, 본 발명은, 첨부된 청구항들의 사상 및 범위 내에 있는 모든 그러한 수정들, 변형들 및 변경들을 포함하도록 의도된다. 부가적으로, 본 개시내용 또는 청구항들이 "단수형", "제 1" 또는 "다른" 엘리먼트 또는 그의 등가물을 언급하는 경우, 2개 이상의 그러한 엘리먼트들을 요구하거나 배제하지 않으면서 하나보다 많은 하나 이상의 그러한 엘리먼트를 포함하는 것으로 해석되어야 한다. 본 명세서에서 사용된 바와 같이, 용어 "포함하는"은 포함하지만 이에 제한되지 않는다는 것을 의미하고, 용어 "포함함"은 포함하는(그러나 이에 제한되지 않음)을 의미한다. 용어 "에 기초하는"은 에 적어도 부분적으로 기초하는을 의미한다.

Claims (20)

  1. 초전도 게이트 시스템으로서,
    제1 입력 펄스를 제공하도록 구성된 제1 입력;
    제2 입력 펄스를 제공하도록 구성된 제2 입력; 및
    게이트를 포함하고,
    상기 게이트는:
    제1 출력에 커플링되고, 포지티브(positive) 바이어스 인덕터가 제1 조셉슨 접합에 바이어스를 부가하도록, 상기 제1 입력 펄스 및 상기 제2 입력 펄스에 대해 그리고 바이어스 플럭스 전류에 기초하여 ―상기 바이어스 플럭스 전류는 상기 포지티브 바이어스 인덕터에 의해서 제공됨― 제1 로직 기능에 대응하는 상기 제1 출력에 제1 출력 펄스를 제공하도록 구성된 상기 제1 조셉슨 접합 ―상기 포지티브 바이어스 인덕터는 상기 제1 출력에 커플링됨―;
    제2 출력에 커플링되고, 네거티브(negative) 바이어스 인덕터가 제2 조셉슨 접합에서 바이어스를 차감하도록, 상기 제1 입력 펄스 및 상기 제2 입력 펄스에 대해 그리고 전류에 기초하여 ―상기 전류는 상기 네거티브 바이어스 인덕터에 의해서 제공됨― 제2 로직 기능에 대응하는 상기 제2 출력에 제2 출력 펄스를 제공하도록 구성된 상기 제2 조셉슨 접합―상기 네거티브 바이어스 인덕터는 상기 제2 출력에 커플링됨―;
    상기 포지티브 바이어스 인덕터에 커플링된 제1 세트의 저장 인덕터들; 및
    상기 네거티브 바이어스 인덕터에 커플링된 제2 세트의 저장 인덕터들 ―상기 제1 세트의 저장 인덕터들은 상기 제2 세트의 저장 인덕터들의 각각의 인덕터들과 상호 유도성 크로스-커플링된 인덕터들을 포함함―을 포함하는,
    초전도 게이트 시스템.
  2. 제1항에 있어서,
    상기 제1 로직 기능은 로직-OR 기능이고, 상기 제2 로직 기능은 로직-AND 기능인,
    초전도 게이트 시스템.
  3. 제1항에 있어서,
    상기 포지티브 바이어스 인덕터는 상기 제1 출력과 저전압 레일(rail)을 상호연결시키는 변압기의 2차 권선이며,
    상기 변압기는, 상기 바이어스를 상기 제1 조셉슨 접합에 대해 부가하기 위해 상기 바이어스 플럭스 전류가 인가되게 하는 1차 권선을 더 포함하고,
    상기 네거티브 바이어스 인덕터는, 상기 제2 출력과 저전압 레일을 상호연결시키고, 상기 제2 조셉슨 접합에 대한 상기 바이어스를 감소시키도록 구성되는,
    초전도 게이트 시스템.
  4. 제3항에 있어서,
    상기 제1 조셉슨 접합은 상기 제1 출력 펄스를 제공하도록 상기 제1 입력 펄스 및 상기 제2 입력 펄스 중 적어도 하나에 응답하여 트리거링되어, 상기 제1 로직 기능은 상기 제1 입력 펄스 및 상기 제2 입력 펄스와 연관된 로직-OR 기능이 되고,
    상기 제2 조셉슨 접합은 상기 제2 출력 펄스를 제공하도록 상기 제1 입력 펄스 및 상기 제2 입력 펄스 둘 모두에 응답하여 트리거링되어, 상기 제2 로직 기능은 상기 제1 입력 펄스 및 상기 제2 입력 펄스와 연관된 로직-AND 기능이 되는,
    초전도 게이트 시스템.
  5. 제1항에 있어서,
    상기 제1 입력은 상기 제1 입력 펄스를 제공하도록 구성된 제1 조셉슨 송신 라인(JTL)으로서 구성되고,
    상기 제2 입력은 상기 제2 입력 펄스를 제공하도록 구성된 제2 JTL로서 구성되는,
    초전도 게이트 시스템.
  6. 제5항에 있어서,
    상기 제1 JTL은 상호 양자 로직(RQL) 클록 신호를 통해 제1 RQL 입력 펄스로서 상기 제1 입력 펄스를 제공하도록 구성되고,
    상기 제2 JTL은 상기 RQL 클록 신호를 통해 제2 RQL 입력 펄스로서 상기 제2 입력 펄스를 제공하도록 구성되는,
    초전도 게이트 시스템.
  7. 제6항에 있어서,
    상기 제1 RQL 입력 펄스 및 상기 제2 RQL 입력 펄스 각각은 포지티브 펄스, 이어서 네거티브 펄스를 포함하고, 상기 제1 RQL 입력 펄스 및 상기 제2 RQL 입력 펄스 중 적어도 하나의 입력 펄스의 포지티브 펄스는 상기 제1 조셉슨 접합을 트리거링하고, 또한
    상기 제1 RQL 입력 펄스 및 상기 제2 RQL 입력 펄스 중 적어도 하나의 입력 펄스의 네거티브 펄스는 상기 초전도 게이트 시스템의 제1 상태에서의 상기 제1 조셉슨 접합을 리셋하며, 상기 제1 RQL 입력 펄스 및 상기 제2 RQL 입력 펄스 둘 모두의 포지티브 펄스는 상기 제2 조셉슨 접합을 트리거링하고, 상기 제1 RQL 입력 펄스 및 상기 제2 RQL 입력 펄스 중 적어도 하나의 입력 펄스의 네거티브 펄스는 상기 초전도 게이트 시스템의 제2 상태에서의 상기 제2 조셉슨 접합을 리셋하는,
    초전도 게이트 시스템.
  8. 제1항에 있어서,
    상기 제1 세트의 저장 인덕터들의 상기 인덕터들은,
    상기 제1 입력과 상기 제1 출력을 상호연결시키고, 상기 제1 입력 펄스에 응답하여 제1 전류를 제공하도록 구성된 제1 저장 인덕터;
    상기 제2 입력과 상기 제1 출력을 상호연결시키고, 상기 제2 입력 펄스에 응답하여 제2 전류를 제공하도록 구성된 제2 저장 인덕터를 포함하고, 또한
    상기 제2 세트의 저장 인덕터들의 상기 각각의 인덕터들은,
    상기 제1 입력과 상기 제2 출력을 상호연결시키고, 상기 제1 입력 펄스에 응답하여 제3 전류를 제공하도록 구성된 제3 저장 인덕터; 및
    상기 제2 입력과 상기 제2 출력을 상호연결시키고, 상기 제2 입력 펄스에 응답하여 제4 전류를 제공하도록 구성된 제4 저장 인덕터를 포함하는,
    초전도 게이트 시스템.
  9. 제8항에 있어서,
    상기 제1 조셉슨 접합 및 상기 제2 조셉슨 접합 각각은, 상기 제1 전류, 상기 제2 전류, 상기 제3 전류, 및 상기 제4 전류 중 임의의 전류의 진폭보다 큰 트리거링 역치(threshold)를 포함하는,
    초전도 게이트 시스템.
  10. 제8항에 있어서,
    상기 제1 저장 인덕터와 상기 제4 저장 인덕터는 상호 유도성 크로스-커플링되고,
    상기 제2 저장 인덕터와 상기 제3 저장 인덕터는 상호 유도성 크로스-커플링되며,
    상기 제1 저장 인덕터와 상기 제4 저장 인덕터 및 상기 제2 저장 인덕터와 상기 제3 저장 인덕터의 상호 유도성 크로스-커플링들 각각은 0.5 미만의 상호 커플링 인자 k를 각각 갖는,
    초전도 게이트 시스템.
  11. 초전도 게이트 시스템으로서,
    제1 입력 펄스를 제공하도록 구성된 제1 입력;
    제2 입력 펄스를 제공하도록 구성된 제2 입력; 및
    게이트를 포함하고,
    상기 게이트는:
    제1 출력에 커플링되고, 상기 제1 입력 펄스 및 상기 제2 입력 펄스에 대해 그리고 바이어스 플럭스 전류에 기초하여 ―상기 바이어스 플럭스 전류는 상기 제1 출력 및 저-전압 레일을 상호 연결하는 전압기의 2차 권선에 의해 제공됨― 제1 출력 펄스를 로직-OR 기능에 대응하는 제1 출력에서 제공하도록 구성된 제1 조셉슨 접합 ―상기 전압기는 상기 제1 조셉슨 접합에 바이어스를 부가하기 위해 상기 바이어스 플럭스 전류가 인가되게 하는 1차 권선을 더 포함함―;
    제2 출력에 커플링되고, 상기 제1 입력 펄스 및 제2 입력 펄스에 대해 그리고 상기 제2 출력 및 저전압 레일을 상호연결시키는 네거티브 바이어스 인덕터에 의해 제공된 전류에 기초하여 제2 출력 펄스를 로직-AND 기능에 대응하는 상기 제2 출력에서 제공하도록 구성된 제2 조셉슨 접합 ―상기 네거티브 바이어스 인덕터는 상기 제2 조셉슨 접합과 연관된 바이어스를 감소시키도록 구성됨―;
    상기 전압기의 상기 2차 권선과 커플링된 제1 세트의 저장 인덕터들; 및
    상기 네거티브 바이어스 인덕터에 커플링된 제2 세트의 저장 인덕터들 ―상기 제1 세트의 저장 인덕터들은 상기 제2 세트의 저장 인덕터들의 각각의 인덕터들과 상호 유도성 크로스-커플링된 인덕터들을 포함함―을 포함하는,
    초전도 게이트 시스템.
  12. 제11항에 있어서,
    상기 제1 입력은 상기 제1 입력 펄스를 제공하도록 구성된 제1 조셉슨 송신 라인(JTL)으로서 구성되고,
    상기 제2 입력은 상기 제2 입력 펄스를 제공하도록 구성된 제2 JTL로서 구성되는,
    초전도 게이트 시스템.
  13. 제12항에 있어서,
    상기 제1 JTL은 상호 양자 로직(RQL) 클록 신호를 통해 제1 RQL 입력 펄스로서 상기 제1 입력 펄스를 제공하도록 구성되고,
    상기 제2 JTL은 상기 RQL 클록 신호를 통해 제2 RQL 입력 펄스로서 상기 제2 입력 펄스를 제공하도록 구성되는,
    초전도 게이트 시스템.
  14. 제13항에 있어서,
    상기 제1 RQL 입력 펄스 및 상기 제2 RQL 입력 펄스 각각은 포지티브 펄스, 이어서 네거티브 펄스를 포함하고,
    상기 제1 RQL 입력 펄스 및 상기 제2 RQL 입력 펄스 중 적어도 하나의 입력 펄스의 포지티브 펄스는 상기 초전도 게이트 시스템의 제1 상태에서의 상기 제1 조셉슨 접합을 리셋하며,
    상기 제1 RQL 입력 펄스 및 상기 제2 RQL 입력 펄스 둘 모두의 포지티브 펄스는 상기 제2 조셉슨 접합을 트리거링하고, 상기 제1 RQL 입력 펄스 및 상기 제2 RQL 입력 펄스 중 적어도 하나의 입력 펄스의 네거티브 펄스는 상기 초전도 게이트 시스템의 제2 상태에서의 상기 제2 조셉슨 접합을 리셋하는,
    초전도 게이트 시스템.
  15. 제11항에 있어서,
    상기 제1 세트의 저장 인덕터들의 상기 인덕터들은,
    상기 제1 입력과 상기 제1 출력을 상호연결시키고, 상기 제1 입력 펄스에 응답하여 제1 전류를 제공하도록 구성된 제1 저장 인덕터;
    상기 제2 입력과 상기 제1 출력을 상호연결시키고, 상기 제2 입력 펄스에 응답하여 제2 전류를 제공하도록 구성된 제2 저장 인덕터를 포함하고,
    상기 제2 세트의 저장 인덕터들의 상기 각각의 인덕터들은,
    상기 제1 입력과 상기 제2 출력을 상호연결시키고, 상기 제1 입력 펄스에 응답하여 제3 전류를 제공하도록 구성된 제3 저장 인덕터; 및
    상기 제2 입력과 상기 제2 출력을 상호연결시키고, 상기 제2 입력 펄스에 응답하여 제4 전류를 제공하도록 구성된 제4 저장 인덕터를 포함하는,
    초전도 게이트 시스템.
  16. 제15항에 있어서,
    상기 제1 저장 인덕터와 상기 제4 저장 인덕터는 상호 유도성 크로스-커플링되고,
    상기 제2 저장 인덕터와 상기 제3 저장 인덕터는 상호 유도성 크로스-커플링되며,
    상기 제1 저장 인덕터와 상기 제4 저장 인덕터 및 상기 제2 저장 인덕터와 상기 제3 저장 인덕터의 상호 유도성 크로스-커플링들 각각은 0.5 미만의 상호 커플링 인자 k를 각각 갖는,
    초전도 게이트 시스템.
  17. 초전도 게이트 시스템으로서,
    제1 입력 펄스를 제공하도록 구성된 제1 입력;
    제2 입력 펄스를 제공하도록 구성된 제2 입력; 및
    게이트를 포함하며,
    상기 게이트는,
    제1 출력에 커플링된 제1 조셉슨 접합 및 포지티브 바이어스 인덕터;
    상기 제1 입력과 상기 제1 출력을 상호연결시키고, 상기 제1 입력 펄스에 응답하여 제1 전류를 제공하도록 구성된 제1 저장 인덕터;
    상기 제2 입력과 상기 제1 출력을 상호연결시키고, 상기 제2 입력 펄스에 응답하여 제2 전류를 제공하도록 구성된 제2 저장 인덕터 ―상기 제1 조셉슨 접합은, 상기 포지티브 바이어스 인덕터가 상기 제1 조셉슨 접합에 바이어스를 부가하도록, 상기 포지티브 바이어스 인덕터에 의해 제공된 바이어스 플럭스 전류 및 상기 제1 전류와 상기 제2 전류의 조합에 응답하여 트리거링되도록 구성됨―;
    제2 출력에 커플링된 제2 조셉슨 접합 및 네거티브 바이어스 인덕터;
    상기 제1 입력과 상기 제2 출력을 상호연결시키고, 상기 제1 입력 펄스에 응답하여 제3 전류를 제공하도록 구성된 제3 저장 인덕터;
    상기 제2 입력과 상기 제2 출력을 상호연결시키고, 상기 제2 입력 펄스에 응답하여 제4 전류를 제공하도록 구성된 제4 저장 인덕터를 포함하며,
    상기 제2 조셉슨 접합은, 상기 네거티브 바이어스 인덕터가 상기 제2 조셉슨 접합에서 바이어스를 차감하도록, 상기 네거티브 바이어스 인덕터에 의해 제공된 네거티브 바이어스 인덕터 전류 및 상기 제3 전류와 상기 제4 전류의 조합에 응답하여 트리거링되도록 구성되고,
    상기 제1 저장 인덕터 및 상기 제2 저장 인덕터는 상기 제3 저장 인덕터 및 상기 제4 저장 인덕터 중 하나와 각각 상호 유도성 크로스-커플링된,
    초전도 게이트 시스템.
  18. 제17항에 있어서,
    상기 포지티브 바이어스 인덕터는 상기 제1 출력과 저전압 레일을 상호연결시키는 변압기의 2차 권선이며,
    상기 변압기는, 상기 제1 전류 및 상기 제2 전류 중 적어도 하나에 응답하여 상기 제1 조셉슨 접합을 트리거링하도록 상기 바이어스를 상기 제1 조셉슨 접합에 부가하기 위해 상기 바이어스 플럭스 전류가 인가되게 하는 1차 권선을 더 포함하고,
    상기 네거티브 바이어스 인덕터는, 상기 제2 출력과 저전압 레일을 상호연결시키고, 상기 제3 전류 및 상기 제4 전류 둘 모두에 응답하여 상기 제2 조셉슨 접합을 트리거링하기 위해 상기 제2 조셉슨 접합과 연관된 상기 바이어스를 감소시키도록 구성되는,
    초전도 게이트 시스템.
  19. 제17항에 있어서,
    상기 제1 입력은 상호 양자 로직(RQL) 클록 신호를 통해 제1 RQL 입력 펄스로서 상기 제1 입력 펄스를 제공하도록 구성된 제1 조셉슨 송신 라인(JTL)으로서 구성되고,
    상기 제2 입력은 상기 RQL 클록 신호를 통해 제2 RQL 입력 펄스로서 상기 제2 입력 펄스를 제공하도록 구성된 제2 JTL로서 구성되는,
    초전도 게이트 시스템.
  20. 제17항에 있어서,
    상기 제1 저장 인덕터와 상기 제4 저장 인덕터 및 상기 제2 저장 인덕터와 상기 제3 저장 인덕터의 상호 유도성 크로스-커플링들 각각은 0.5 미만의 상호 커플링 인자 k를 각각 갖는,
    초전도 게이트 시스템.
KR1020207006735A 2017-08-23 2018-08-03 2-입력 2-출력 초전도 게이트 KR102303501B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/684,613 2017-08-23
US15/684,613 US10103735B1 (en) 2017-08-23 2017-08-23 Two-input two-output superconducting gate
PCT/US2018/045192 WO2019040260A1 (en) 2017-08-23 2018-08-03 SUPERCONDUCTING DOOR WITH TWO INPUTS TWO OUTPUTS

Publications (2)

Publication Number Publication Date
KR20200035131A KR20200035131A (ko) 2020-04-01
KR102303501B1 true KR102303501B1 (ko) 2021-09-23

Family

ID=63245117

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207006735A KR102303501B1 (ko) 2017-08-23 2018-08-03 2-입력 2-출력 초전도 게이트

Country Status (7)

Country Link
US (1) US10103735B1 (ko)
EP (1) EP3673579A1 (ko)
JP (1) JP7033650B2 (ko)
KR (1) KR102303501B1 (ko)
AU (1) AU2018321561B2 (ko)
CA (1) CA3072188C (ko)
WO (1) WO2019040260A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10756712B2 (en) 2017-11-13 2020-08-25 Northrop Grumman Systems Corporation RQL phase-mode flip-flop
US10554207B1 (en) 2018-07-31 2020-02-04 Northrop Grumman Systems Corporation Superconducting non-destructive readout circuits
US10374610B1 (en) * 2018-09-13 2019-08-06 Microsoft Technology Licensing, Llc Reciprocal quantum logic based circuits for an A-and-not-B gate
US11201608B2 (en) 2020-04-24 2021-12-14 Northrop Grumman Systems Corporation Superconducting latch system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100164536A1 (en) 2007-12-13 2010-07-01 Northrop Grumman Systems Corporation Single Flux Quantum Circuits
JP2012527158A (ja) 2009-05-15 2012-11-01 ノースロップ グルムマン システムズ コーポレイション 超伝導論理ゲートにおける信号反転の方法および装置
US20170104491A1 (en) 2015-10-07 2017-04-13 Microsoft Technology Licensing, Llc Devices with an array of superconducting logic cells

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3276990D1 (en) * 1981-03-31 1987-09-17 Fujitsu Ltd Josephson-junction logic circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100164536A1 (en) 2007-12-13 2010-07-01 Northrop Grumman Systems Corporation Single Flux Quantum Circuits
JP2012527158A (ja) 2009-05-15 2012-11-01 ノースロップ グルムマン システムズ コーポレイション 超伝導論理ゲートにおける信号反転の方法および装置
US20170104491A1 (en) 2015-10-07 2017-04-13 Microsoft Technology Licensing, Llc Devices with an array of superconducting logic cells

Also Published As

Publication number Publication date
JP2020532105A (ja) 2020-11-05
AU2018321561B2 (en) 2020-10-22
EP3673579A1 (en) 2020-07-01
KR20200035131A (ko) 2020-04-01
US10103735B1 (en) 2018-10-16
JP7033650B2 (ja) 2022-03-10
CA3072188C (en) 2022-07-12
WO2019040260A1 (en) 2019-02-28
AU2018321561A1 (en) 2020-02-20
CA3072188A1 (en) 2019-02-28

Similar Documents

Publication Publication Date Title
KR102303501B1 (ko) 2-입력 2-출력 초전도 게이트
KR102395938B1 (ko) 4-입력 조셉슨 게이트
KR102291321B1 (ko) 조셉슨 and/or 게이트
KR102098081B1 (ko) 조셉슨 전송 라인 시스템
US10147484B1 (en) Inverting phase mode logic gates
US10171087B1 (en) Large fan-in RQL gates
KR102374648B1 (ko) Rql 다수결 게이트들, and 게이트들, 및 or 게이트들

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant