JP2020532105A - 2入力2出力超伝導ゲート - Google Patents
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Abstract
Description
以下に、上記実施形態から把握できる技術思想を付記として記載する。
[付記1]
超伝導ゲートシステムであって、
第1の入力パルスを供給するように構成された第1の入力と、
第2の入力パルスを供給するように構成された第2の入力と、
ゲートであって、
第1のジョセフソン接合と、第1の出力に結合された正のバイアスインダクタと、
前記第1の入力と前記第1の出力とを相互接続し、前記第1の入力パルスに応答して第1の持続電流を提供するように構成される第1のストレージインダクタと、
前記第2の入力と前記第1の出力を相互接続し、前記第2の入力パルスに応答して第2の持続電流を提供するように構成された第2のストレージインダクタと、前記第1のジョセフソン接合は、前記正のバイアスインダクタと前記第1および第2の持続電流の組み合わせとに応答してトリガーするように構成され、
第2のジョセフソン接合と、第2の出力に結合された負のバイアスインダクタと、
前記第1の入力と前記第2の出力とを相互接続し、前記第1の入力パルスに応答して第3の持続電流を提供するように構成される第3のストレージインダクタと、
前記第2の入力と前記第2の出力とを相互接続し、前記第2の入力パルスに応答して第4の持続電流を提供するように構成された第4のストレージインダクタとを含む前記ゲートとを備え、前記第2のジョセフソン接合は、前記負のバイアスインダクタと、前記第3および第4の持続電流の組み合わせとに応答してトリガーするように構成される、超伝導ゲートシステム。
[付記2]
前記正のバイアスインダクタは、前記第1の出力と低電圧レールとを相互接続する変圧器の二次巻線であり、前記変圧器は、前記第1のジョセフソン接合にバイアスを加えるために磁束バイアス電流が印加される一次巻線をさらに含んで、前記第1および第2の持続電流の少なくとも1つに応答して第1のジョセフソン接合をトリガーし、前記負のバイアスインダクタは、前記第2の出力と低電圧レールとを相互接続し、前記第2のジョセフソン接合に関連するバイアスを減少させて、前記第3および第4の持続電流の両方に応答して前記第2のジョセフソン接合をトリガーするように構成される、付記1に記載のシステム。
[付記3]
前記第1の入力は、RQLクロック信号により第1のレシプロカル量子論理(RQL)入力パルスとして前記第1の入力パルスを供給するように構成される第1のジョセフソン伝送線(JTL)として構成され、前記第2の入力は、前記RQLクロック信号により第2のRQL入力パルスとして第2の入力パルスを供給するように構成される第2のJTLとして構成される、付記1に記載のシステム。
[付記4]
前記第1のストレージインダクタおよび前記第4のストレージインダクタは相互誘導クロスカップリングされ、前記第2のストレージインダクタおよび前記第3のストレージインダクタは相互誘導クロスカップリングされ、前記第1および第4のストレージインダクタの相互誘導クロスカップリングおよび前記第2および第3のストレージインダクタの相互誘導クロスカップリングの各々は、0.5未満のクロスカップリング係数kを有する、付記1に記載のシステム。
Claims (20)
- 超伝導ゲートシステムであって、
第1の入力パルスを供給するように構成された第1の入力と、
第2の入力パルスを供給するように構成された第2の入力と、
第1の出力にそれぞれ結合された正のバイアスインダクタおよび第1のジョセフソン接合に基づいて、第1および第2の入力パルスに関する第1の論理関数に対応する第1の出力パルスを前記第1の出力において提供し、第2の出力にそれぞれ結合された負のバイアスインダクタおよび第2のジョセフソン接合に基づいて、前記第1および第2の入力パルスに関する第2の論理関数に対応する第2の出力パルスを前記第2の出力において提供するように構成されたゲートとを備える超伝導ゲートシステム。 - 前記第1の論理関数は論理OR関数であり、前記第2の論理関数は論理AND関数である、請求項1に記載のシステム。
- 前記正のバイアスインダクタは、前記第1の出力と低電圧レールとを相互接続する変圧器の二次巻線であり、前記変圧器は、前記第1のジョセフソン接合にバイアスを加えるために磁束バイアス電流が印加される一次巻線をさらに含み、前記負のバイアスインダクタは、前記第2の出力と低電圧レールとを相互接続し、かつ前記第2のジョセフソン接合に関連するバイアスを減少させるように構成される、請求項1に記載のシステム。
- 前記第1のジョセフソン接合は、前記第1の入力パルスおよび前記第2の入力パルスのうちの少なくとも1つに応答してトリガーされて前記第1の出力パルスを提供し、前記第1の論理関数は、前記第1および第2の入力パルスに関連する論理OR関数であり、前記第2のジョセフソン接合は、前記第1の入力パルスおよび前記第2の入力パルスの両方に応答してトリガーされて前記第2の出力パルスを提供し、前記第2の論理関数は、前記第1および第2の入力パルスに関連する論理AND関数である、請求項3に記載のシステム。
- 前記第1の入力は、前記第1の入力パルスを供給するように構成された第1のジョセフソン伝送線(JTL)として構成され、前記第2の入力は、前記第2の入力パルスを供給するように構成された第2のJTLとして構成される、請求項1に記載のシステム。
- 前記第1のJTLは、RQLクロック信号により第1のレシプロカル量子論理(RQL)入力パルスとして前記第1の入力パルスを供給するように構成され、前記第2のJTLは、前記RQLクロック信号により第2のRQL入力パルスとして前記第2の入力パルスを供給するように構成される、請求項5に記載のシステム。
- 前記第1および第2のRQL入力パルスの各々は、負のパルスが続く正のパルスを含み、前記第1および第2のRQL入力パルスの少なくとも1つの正のパルスが前記第1のジョセフソン接合をトリガーし、前記第1および第2のRQL入力パルスの少なくとも1つの負のパルスが前記第1のジョセフソン接合をリセットし、前記第1および第2のRQL入力パルスの両方の正のパルスが前記第2のジョセフソン接合をトリガーし、前記第1および第2のRQL入力パルスの少なくとも1つの負のパルスが前記第2のジョセフソン接合をリセットする、請求項6に記載のシステム。
- 前記ゲートが、
前記第1の入力と前記第1の出力とを相互接続し、前記第1の入力パルスに応答して第1の持続電流を提供するように構成される第1のストレージインダクタと、
前記第2の入力と前記第1の出力とを相互接続し、前記第2の入力パルスに応答して第2の持続電流を提供するように構成される第2のストレージインダクタと、
前記第1の入力と前記第2の出力とを相互接続し、前記第1の入力パルスに応答して第3の持続電流を提供するように構成される第3のストレージインダクタと、
前記第2の入力と前記第2の出力とを相互接続し、前記第2の入力パルスに応答して第4の持続電流を提供するように構成される第4のストレージインダクタとを含む、請求項1に記載のシステム。 - 前記第1のジョセフソン接合および前記第2のジョセフソン接合の各々が、前記第1、第2、第3、および第4の持続電流のいずれかの振幅よりも大きいトリガーしきい値を含む、請求項8に記載のシステム。
- 前記第1のストレージインダクタおよび前記第4のストレージインダクタは相互誘導クロスカップリングされ、前記第2のストレージインダクタおよび前記第3のストレージインダクタは相互誘導クロスカップリングされ、前記第1および第4のストレージインダクタの相互誘導クロスカップリングおよび前記第2および第3のストレージインダクタの相互誘導クロスカップリングの各々は、0.5未満のクロスカップリング係数kを有する、請求項8に記載のシステム。
- 超伝導ゲートシステムであって、
第1の入力パルスを供給するように構成された第1の入力と、
第2の入力パルスを供給するように構成された第2の入力と、
第1の出力に結合された第1のジョセフソン接合と、前記第1の出力と低電圧レールとを相互接続する変圧器の二次巻線とに基づいて、前記第1および第2の入力パルスに関する論理OR関数に対応する第1の出力パルスを第1の出力において提供するように構成されたゲートであって、前記変圧器は、前記第1のジョセフソン接合にバイアスを追加するために磁束バイアス電流が印加される一次巻線をさらに含み、前記ゲートは、第2の出力に結合された第2のジョセフソン接合と、前記第2の出力と低電圧レールを相互接続し、前記第2のジョセフソン接合に関連するバイアスを減少させるように構成された負のバイアスインダクタとに基づいて、前記第1および第2の入力パルスに関する論理AND関数に対応する第2の出力パルスを前記第2の出力において提供するように構成されたゲートとを備える超伝導ゲートシステム。 - 前記第1の入力は、前記第1の入力パルスを供給するように構成された第1のジョセフソン伝送線(JTL)として構成され、前記第2の入力は、前記第2の入力パルスを供給するように構成された第2のJTLとして構成される、請求項11に記載のシステム。
- 前記第1のJTLは、RQLクロック信号により第1のレシプロカル量子論理(RQL)入力パルスとして前記第1の入力パルスを供給するように構成され、前記第2のJTLは、前記RQLクロック信号により第2のRQL入力パルスとして前記第2の入力パルスを供給するように構成される、請求項12に記載のシステム。
- 前記第1および第2のRQL入力パルスの各々は、負のパルスが続く正のパルスを含み、前記第1および第2のRQL入力パルスの少なくとも1つの正のパルスが前記第1のジョセフソン接合をトリガーし、前記第1および第2のRQL入力パルスの少なくとも1つの負のパルスが前記第1のジョセフソン接合をリセットし、前記第1および第2のRQL入力パルスの両方の正のパルスが前記第2のジョセフソン接合をトリガーし、前記第1および第2のRQL入力パルスの少なくとも1つの負のパルスが前記第2のジョセフソン接合をリセットする、請求項13に記載のシステム。
- 前記ゲートが、
前記第1の入力と前記第1の出力とを相互接続し、前記第1の入力パルスに応答して第1の持続電流を提供するように構成される第1のストレージインダクタと、
前記第2の入力と前記第1の出力とを相互接続し、前記第2の入力パルスに応答して第2の持続電流を提供するように構成される第2のストレージインダクタと、
前記第1の入力と前記第2の出力とを相互接続し、前記第1の入力パルスに応答して第3の持続電流を提供するように構成される第3のストレージインダクタと、
前記第2の入力と前記第2の出力とを相互接続し、前記第2の入力パルスに応答して第4の持続電流を提供するように構成される第4のストレージインダクタとを含む、請求項11に記載のシステム。 - 前記第1のストレージインダクタおよび前記第4のストレージインダクタは相互誘導クロスカップリングされ、前記第2のストレージインダクタおよび前記第3のストレージインダクタは相互誘導クロスカップリングされ、前記第1および第4のストレージインダクタの相互誘導クロスカップリングおよび前記第2および第3のストレージインダクタの相互誘導クロスカップリングの各々は、0.5未満のクロスカップリング係数kを有する、請求項15に記載のシステム。
- 超伝導ゲートシステムであって、
第1の入力パルスを供給するように構成された第1の入力と、
第2の入力パルスを供給するように構成された第2の入力と、
ゲートであって、
第1のジョセフソン接合と、第1の出力に結合された正のバイアスインダクタと、
前記第1の入力と前記第1の出力とを相互接続し、前記第1の入力パルスに応答して第1の持続電流を提供するように構成される第1のストレージインダクタと、
前記第2の入力と前記第1の出力を相互接続し、前記第2の入力パルスに応答して第2の持続電流を提供するように構成された第2のストレージインダクタと、前記第1のジョセフソン接合は、前記正のバイアスインダクタと前記第1および第2の持続電流の組み合わせとに応答してトリガーするように構成され、
第2のジョセフソン接合と、第2の出力に結合された負のバイアスインダクタと、
前記第1の入力と前記第2の出力とを相互接続し、前記第1の入力パルスに応答して第3の持続電流を提供するように構成される第3のストレージインダクタと、
前記第2の入力と前記第2の出力とを相互接続し、前記第2の入力パルスに応答して第4の持続電流を提供するように構成された第4のストレージインダクタとを含む前記ゲートとを備え、前記第2のジョセフソン接合は、前記負のバイアスインダクタと、前記第3および第4の持続電流の組み合わせとに応答してトリガーするように構成される、超伝導ゲートシステム。 - 前記正のバイアスインダクタは、前記第1の出力と低電圧レールとを相互接続する変圧器の二次巻線であり、前記変圧器は、前記第1のジョセフソン接合にバイアスを加えるために磁束バイアス電流が印加される一次巻線をさらに含んで、前記第1および第2の持続電流の少なくとも1つに応答して第1のジョセフソン接合をトリガーし、前記負のバイアスインダクタは、前記第2の出力と低電圧レールとを相互接続し、前記第2のジョセフソン接合に関連するバイアスを減少させて、前記第3および第4の持続電流の両方に応答して前記第2のジョセフソン接合をトリガーするように構成される、請求項17に記載のシステム。
- 前記第1の入力は、RQLクロック信号により第1のレシプロカル量子論理(RQL)入力パルスとして前記第1の入力パルスを供給するように構成される第1のジョセフソン伝送線(JTL)として構成され、前記第2の入力は、前記RQLクロック信号により第2のRQL入力パルスとして第2の入力パルスを供給するように構成される第2のJTLとして構成される、請求項17に記載のシステム。
- 前記第1のストレージインダクタおよび前記第4のストレージインダクタは相互誘導クロスカップリングされ、前記第2のストレージインダクタおよび前記第3のストレージインダクタは相互誘導クロスカップリングされ、前記第1および第4のストレージインダクタの相互誘導クロスカップリングおよび前記第2および第3のストレージインダクタの相互誘導クロスカップリングの各々は、0.5未満のクロスカップリング係数kを有する、請求項17に記載のシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/684,613 US10103735B1 (en) | 2017-08-23 | 2017-08-23 | Two-input two-output superconducting gate |
US15/684,613 | 2017-08-23 | ||
PCT/US2018/045192 WO2019040260A1 (en) | 2017-08-23 | 2018-08-03 | SUPERCONDUCTING DOOR WITH TWO INPUTS TWO OUTPUTS |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020532105A true JP2020532105A (ja) | 2020-11-05 |
JP7033650B2 JP7033650B2 (ja) | 2022-03-10 |
Family
ID=63245117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020508578A Active JP7033650B2 (ja) | 2017-08-23 | 2018-08-03 | 2入力2出力超伝導ゲート |
Country Status (7)
Country | Link |
---|---|
US (1) | US10103735B1 (ja) |
EP (1) | EP3673579A1 (ja) |
JP (1) | JP7033650B2 (ja) |
KR (1) | KR102303501B1 (ja) |
AU (1) | AU2018321561B2 (ja) |
CA (1) | CA3072188C (ja) |
WO (1) | WO2019040260A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10756712B2 (en) | 2017-11-13 | 2020-08-25 | Northrop Grumman Systems Corporation | RQL phase-mode flip-flop |
US10554207B1 (en) | 2018-07-31 | 2020-02-04 | Northrop Grumman Systems Corporation | Superconducting non-destructive readout circuits |
US10374610B1 (en) * | 2018-09-13 | 2019-08-06 | Microsoft Technology Licensing, Llc | Reciprocal quantum logic based circuits for an A-and-not-B gate |
US11201608B2 (en) | 2020-04-24 | 2021-12-14 | Northrop Grumman Systems Corporation | Superconducting latch system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012527158A (ja) * | 2009-05-15 | 2012-11-01 | ノースロップ グルムマン システムズ コーポレイション | 超伝導論理ゲートにおける信号反転の方法および装置 |
US20170104491A1 (en) * | 2015-10-07 | 2017-04-13 | Microsoft Technology Licensing, Llc | Devices with an array of superconducting logic cells |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0061930B1 (en) * | 1981-03-31 | 1987-08-12 | Fujitsu Limited | Josephson-junction logic circuit |
US7724020B2 (en) | 2007-12-13 | 2010-05-25 | Northrop Grumman Systems Corporation | Single flux quantum circuits |
-
2017
- 2017-08-23 US US15/684,613 patent/US10103735B1/en active Active
-
2018
- 2018-08-03 EP EP18756129.5A patent/EP3673579A1/en active Pending
- 2018-08-03 KR KR1020207006735A patent/KR102303501B1/ko active IP Right Grant
- 2018-08-03 AU AU2018321561A patent/AU2018321561B2/en active Active
- 2018-08-03 JP JP2020508578A patent/JP7033650B2/ja active Active
- 2018-08-03 WO PCT/US2018/045192 patent/WO2019040260A1/en unknown
- 2018-08-03 CA CA3072188A patent/CA3072188C/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012527158A (ja) * | 2009-05-15 | 2012-11-01 | ノースロップ グルムマン システムズ コーポレイション | 超伝導論理ゲートにおける信号反転の方法および装置 |
US20170104491A1 (en) * | 2015-10-07 | 2017-04-13 | Microsoft Technology Licensing, Llc | Devices with an array of superconducting logic cells |
Also Published As
Publication number | Publication date |
---|---|
CA3072188C (en) | 2022-07-12 |
CA3072188A1 (en) | 2019-02-28 |
US10103735B1 (en) | 2018-10-16 |
EP3673579A1 (en) | 2020-07-01 |
JP7033650B2 (ja) | 2022-03-10 |
KR102303501B1 (ko) | 2021-09-23 |
AU2018321561A1 (en) | 2020-02-20 |
WO2019040260A1 (en) | 2019-02-28 |
KR20200035131A (ko) | 2020-04-01 |
AU2018321561B2 (en) | 2020-10-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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