JP6919067B2

JP6919067B2 - 大規模ファンインｒｑｌゲート

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Publication number: JP6919067B2
Application number: JP2020518629A
Authority: JP
Inventors: ルイスブラウン、アレクサンダー
Original assignee: Northrop Grumman Systems Corp
Current assignee: Northrop Grumman Systems Corp
Priority date: 2017-11-13
Filing date: 2018-10-17
Publication date: 2021-08-11
Anticipated expiration: 2038-10-17
Also published as: JP2020536436A; EP3711163A1; CA3077090A1; EP3711163B1; AU2018364955A1; KR102353451B1; AU2018364955B2; WO2019094160A1; CA3077090C; KR20200069349A; US10171087B1

Description

本発明は、概して量子および古典的デジタル超伝導回路に関し、具体的には多数ファンイン・レシプロカル量子論理（ＲＱＬ）ゲートに関する。本出願は、２０１７年１１月１３日に出願された米国特許出願第１５／８１０９０７号の優先権を主張し、その全体が本明細書に組み込まれる。

デジタル論理の分野において、相補型金属酸化膜半導体（ＣＭＯＳ）技術は高度に開発された周知の技術であり、幅広く使用されている。ＣＭＯＳが技術として成熟しつつあるため、速度、消費電力計算密度、相互接続帯域幅などの点でより高い性能につながり得る代替技術に関心が向けられている。ＣＭＯＳ技術に代わるものとして、超伝導ジョセフソン接合（ＪＪ）を利用し、２０ギガビット／秒（Ｇｂ／ｓ）以上の典型的なデータ速度で約４ナノワット（ｎＷ）の典型的な信号電力を有し、約４ケルビンの動作温度を有する超伝導体ベースの単一磁束量子回路がある。

「ファンイン」は論理ゲートが処理可能な入力数を表す。ファンインが大きいほど、より多くの入力をそのゲートで処理することができる。ファンインが高い論理ゲートをデジタル論理設計に使用することで、ロジック回路の深さを減らし、回路の効率および密度を向上させることができる。多数決ゲートは、その入力が５０％を越えて真（true）である場合にのみ真を返す論理ゲートである。

一実施例は、レシプロカル量子論理（ＲＱＬ）ゲート回路を含む。前記ＲＱＬゲート回路は入力段を有し、この入力段は、正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように各々構成された３つ以上の論理入力を有する。前記入力段は、論理入力毎に当該論理入力に関連付けられた少なくとも１つのストレージループを有する。各ストレージループは、少なくとも１つの入力ジョセフソン接合（ＪＪ）と、少なくとも１つのインダクタと、論理決定ＪＪとを含む。論理決定ＪＪは、前記論理入力に関連付けられているすべてのストレージループに共通とされている。前記ＲＱＬゲートはさらに、論理入力の組み合わせに応じた前記論理決定ＪＪのトリガに基づいて出力をアサートするように構成された出力段を有する。前記出力段はまた、論理入力の異なる組み合わせに応じた論理決定ＪＪのトリガ解除に基づいて出力をデアサートし得る。

別の実施例は、論理入力に基づいて論理値を決定する方法を含む。１つ以上の正のＳＦＱパルスが供給され、３つ以上の論理入力を有するＲＱＬゲートの１つ以上の論理入力がアサートされる。これにより、論理入力毎に少なくとも１つのストレージループを有する前記ＲＱＬゲート内の１つ以上の入力ストレージループに１つ以上の正電流が流れる。これにより、前記ＲＱＬゲートの論理決定ＪＪが論理入力の組み合わせに応じてトリガされる。これにより、アサート信号が前記ＲＱＬゲートの出力から伝搬される。

別の実施例は、ダブテールノードで交差する３つ以上の論理入力ジョセフソン伝送線路（ＪＴＬ）を有する回路を含む。各論理入力ＪＴＬは、第１のノードにおいて入力ＪＪとストレージインダクタとに接続されたストレージループ入力インダクタを含む。前記ストレージループ入力インダクタ、前記入力ＪＪ、および前記ストレージインダクタは、一方向のデータフローを提供するように互いにサイズ設定されている。前記ダブテールノードと低電圧ノードとの間には論理決定ＪＪが接続されており、前記論理決定ＪＪと各論理入力ＪＴＬの前記入力ＪＪおよび前記ストレージインダクタとによって、対応するストレージループが形成されている。前記ダブテールノードと論理出力ノードとの間の出力ＪＴＬは、前記論理入力ＪＴＬに供給されたアサートまたはデアサート論理入力信号に基づいて、アサートまたはデアサート論理出力信号を前記論理出力ノードに供給する。

例示的な大規模ファンイン・レシプロカル量子論理（ＲＱＬ）ゲートのブロック図。例示的な３／５多数決ゲートの回路図。図２のゲートにおける例示的な単一入力アサートシーケンスを示す図。図２のゲートにおける例示的な単一入力アサートシーケンスを示す図。図２のゲートにおける例示的な多数決入力アサートシーケンスを示す図。図２のゲートにおける例示的な多数決入力アサートシーケンスを示す図。図２のゲートにおける例示的な多数決入力アサートシーケンスを示す図。例示的な３／５多数決ゲートの回路図。例示的なＡＮＤゲートの回路図。例示的なＯＲゲートの回路図。例示的なＯＡゲートの回路図。ＳＦＱパルス入力に基づいて論理ＯＲ値を決定する例示的な方法のフロー図。ＳＦＱパルス入力に基づいて論理ＡＮＤ値を決定する例示的な方法のフロー図。ＳＦＱパルス入力に基づいて論理ＯＲ値を決定する例示的な方法のフロー図。ＳＦＱパルス入力に基づいて論理ＯＡ値を決定する例示的な方法のフロー図。ＳＦＱパルス入力に基づいて３つ以上の入力を有するＲＱＬゲートからの論理出力を決定する例示的な方法のフロー図。ＳＦＱパルス入力に基づいて３つ以上の入力を有するＲＱＬゲートからの論理出力を決定する例示的な方法のフロー図。

本開示は、概して、レシプロカル量子論理（ＲＱＬ）システムおよび関連する方法で使用するための論理ゲート回路に関する。本開示は、より具体的には、多数決ゲート、ＡＮＤゲート、ＯＲゲート、ＯＲ−ＡＮＤ（ＯＡ）ゲートなどを含む、３つ以上の（いくつかの実施例では、さらに多い数の）入力を有する論理ゲートに関する。

図１は、複数（３つ以上）の論理入力１ｉ〜ｎｉと出力ｏとを有する大規模ファンイン（fan-in）ＲＱＬゲート１００を示す。ゲート１００は、出力ｏを供給するように構成された出力段１０２と、アサート論理状態またはデアサート論理状態にそれぞれ対応する正または負の単一磁束量子（ＳＦＱ）パルスで構成され得る入力１ｉ〜ｎｉを受信するように構成された入力段１０４とを含む。各入力には、ストレージループ１０６−１〜１０６−ｎのうちの少なくとも１つのストレージループが関連付けられる。入力段１０４が入力毎に１つのストレージループを有するように示されているが、各入力はそれに関連付けられた２つ以上のストレージループを有することができる。論理決定ジョセフソン接合（ＪＪ）１０８は、すべての論理入力ストレージループに共通（すなわち、共有）とされており、入力１ｉ〜ｎｉに基づいてトリガされる。出力ｏのアサートまたはデアサートは、論理決定ＪＪ１０８のトリガに基づく。例えば、出力ｏは、アサート出力論理状態に対応する正のＳＦＱパルスと、デアサート出力論理状態に対応する負のＳＦＱパルスを伝搬することができる。出力段１０２は、論理決定ＪＪ１０８の出力を増幅するための出力ジョセフソン伝送線路（ＪＴＬ）を含むことができる。

論理決定ＪＪ１０８のトリガは、入力１ｉ〜ｎｉだけでなく、出力段１０２（例えば、出力ＪＴＬ１１０）に供給されるバイアス信号１１２にも基づくことができる。バイアス信号１１２は、ＡＣおよびＤＣバイアスの両方を与えることができる。したがって、例えば、バイアス信号１１２はＲＱＬゲート１００へのクロックとして機能することができ、入力１ｉ〜ｎｉの評価により、バイアス信号１１２のＡＣ成分に応じた特定の時点で出力ｏを生成することができる。

図２は、様々な論理機能を提供するための複数の構成を有し得るＲＱＬゲートを示す。具体的に、図示された構成２００は、増幅を行う出力ジョセフソン伝送線路（ＪＴＬ）段２０２と、ダブテールノード２０６で結合する複数のＪＴＬ入力分岐を有する入力段２０４とを有した３／５多数決ゲートを提供する。入力分岐は、論理決定ＪＪｂ３_０とともにストレージループを形成し、論理決定が行えるまで、すなわち論理条件が満たされるまで、入力を受信して蓄積する。出力ＪＴＬ段２０２は、インダクタＦＬ３_０，Ｌ４_０，Ｌ５_０とＡＣおよびＤＣバイアスｂｉａｓ_０とともに、ＪＪｂ０_０，ｂ１_０を含む。入力段２０４では、別個の入力ストレージループが各入力に関連付けられている。入力ａｉの入力ストレージループは、ＪＪｂ２ａ_０，ｂ３_０と、インダクタＦＬｓｔｏｒａ_０とを含む。先頭のインダクタＦＬ６ａ_０は、入力ａｉを駆動ＪＴＬまたは別のゲートの出力に接続可能とする。

このストレージループにおいてコンポーネントサイズを選択することにより一方向のデータフローが提供される。回路２００は、ストレージループに１Φ_０（約２．０７ｍＡｐＨ）の電流を各々流すＳＦＱパルスで動作する。このようなストレージループを流れる電流の大きさは、ストレージループ内のストレージインダクタのサイズによって決定される。したがって、各入力について、ストレージループ入力インダクタ（例えば、ＦＬ６ａ_０）のインダクタンス値は、ストレージインダクタ（例えば、ＦＬｓｔｏｒａ_０）のインダクタンス値に比べて小さく（例えば、約８ｐＨ〜９ｐＨの間で、例えば８．５ｐＨ）され得る。一方、ストレージインダクタのサイズは、入力ＳＦＱパルスによって誘起される蓄積電流の大きさを低減するべく比較的大きく（例えば、約３０ｐＨ〜４０ｐＨの間で、例えば３５ｐＨ）（例えば、対応するストレージループ入力インダクタよりも約４倍大きく）され得る。いくつかの例では、入力（例えば、ａｉ）に導入される電流の大きさは、ストレージループに蓄積される電流よりも約４倍大きい。また、入力ａｉにおける入力ＪＪｂ２ａ_０は、駆動ＪＴＬがこのＪＪをオン（flip）してストレージループに電流を流すことができるサイズに設定されるが、このストレージループの電流は、入力ＪＪｂ２ａ_０をオフ（unflip）して格納パルスを入力から戻すことを可能とするほどは十分ではない。

入力ｂｉ，ｃｉ，ｄｉ，ｅｉに関連付けられたストレージループは、入力ａｉのストレージループと同じ構造を有することができ、それらはすべて論理決定ＪＪｂ３_０で重なる。出力ｍｏは、ＪＴＬまたは別のゲートの入力に接続されて、例えば、ゲート２００の論理「ハイ」へのアサートを表す正の出力パルスを伝搬し得る。出力ｍｏから伝搬される後続の負の出力パルスは、ゲート２００の論理「ロー」へのデアサートを表し得る。

論理決定ＪＪｂ３_０は、ゲート２００の論理機能を行う。いずれか３つの入力とバイアスｂｉａｓ_０との組み合わせは、論理決定ＪＪｂ３_０をいずれかの方向に切り替えるのに十分である。回路２００では、論理決定ＪＪｂ３_０に直接バイアスは加えられないが、出力ＪＴＬのバイアスと入力ＪＴＬの双方から少量のバイアスが論理決定ＪＪｂ３_０に達し得る。図１のゲート１００のバイアス信号１１２に関して述べたように、図２のゲート２００のバイアス信号ｂｉａｓ_０のＡＣ成分（例えば、正弦波成分）は、ゲート２００へのクロック信号として機能し得るものであり、クロック信号のサイクル毎に論理入力を２回評価することができる。バイアス信号ｂｉａｓ_０のＡＣ位相は、交互に正と負の部分を有し得る。ＡＣ位相が正の部分の間、ゲート２００は、入力ａｉ〜ｅｉを評価して出力ｍｏをアサートすべきかどうかを決定し、ＡＣ位相が負の部分の間、ゲート２００は、入力ａｉ〜ｅｉを評価して出力ｍｏをデアサートすべきかどうかを決定する。

図３Ａおよび図３Ｂは、単一の入力がアサートされたときのゲート回路２００内の事象シーケンスを示す。図３Ａにおいて、入力パルス、例えば単一磁束量子（ＳＦＱ）パルスが入力ａｉに到達する。これにより、先頭のインダクタＦＬ６ａ_０および入力ＪＪｂ２ａ_０を介して超伝導電流３０２が誘起される。電流３０２は入力ＪＪｂ２ａ_０をトリガし、図３Ｂにおいて入力ＪＪｂ２ａ_０の上に点で示されているように、その超伝導位相を２πに上げる。図３Ｂに示されるように、この入力ＪＪｂ２ａ_０のトリガにより、等価で逆向きの電流（例えば、１Φ_０に相当する電流）が先頭のインダクタＦＬ６ａ_０に誘起されて初期入力電流が打ち消される（３０４）とともに、入力ＪＪｂ２ａ_０と入力ループストレージインダクタＦＬｓｔｏｒａ_０と論理決定ＪＪｂ３_０とによって形成されたループ内に超伝導電流３０６が誘起される。論理決定ＪＪｂ３_０をトリガするには電流３０６のみでは不十分であり、さらなる入力が印加されなければ、電流３０６は無限にトラップされたままとなる。入力ａｉに到達する負の入力パルスは、上記の作用を逆にし、電流３０６を打ち消して回路をその初期状態に戻す。入力ｂｉ，ｃｉ，ｄｉ，ｅｉは、入力ａｉと完全に対称であるため、全く同じように動作する。

論理決定ＪＪｂ３_０をトリガするには、たとえＡＣおよびＤＣバイアスｂｉａｓ_０を使用したとしても電流３０６のみでは不十分であり、これは、論理決定ＪＪｂ３_０が回路２００内でそれに先行するＪＪよりも大きなＪＪであり得るという理由だけでなく、回路２００が多数決構造であるためである。アサートされていない入力ｂｉ〜ｅｉに関連付けられているコンポーネントによって論理決定ＪＪｂ３_０に付与される追加の負荷により、論理決定ＪＪｂ３_０がトリガされなくなる。したがって、論理決定ＪＪｂ３_０のトリガを引き起こすには、過半数の入力をアサートする必要がある。

図４Ａ〜図４Ｃは、入力の過半数がアサートされたときのゲート回路２００内の事象シーケンスを示す。図４Ａは、３つの入力、すなわち、５つの入力ａｉ〜ｅｉの過半数がアサートされた後の回路２００の状態を示している。図示の例では、入力ａｉ，ｃｉ，ｅｉがアサートされている。図３Ｂと同様に、入力ａｉに関連する電流３０６は、入力ＪＪｂ２ａ_０と入力ループストレージインダクタＦＬｓｔｏｒａ_０と論理決定ＪＪｂ３_０とによって形成されるストレージループ内を循環する。また、入力ｃｉ，ｅｉにそれぞれ関連する電流４０２，４０４は、入力ｃｉについては、入力ＪＪｂ２ｃ_０と入力ループストレージインダクタＦＬｓｔｏｒｃ_０と論理決定ＪＪｂ３_０とによって形成されるループ内を循環し、入力ｅｉについては、入力ＪＪｂ２ｅ_０と入力ループストレージインダクタＦＬｓｔｏｒｅ_０と論理決定ＪＪｂ３_０とによって形成されるループ内を循環する。入力ＪＪｂ２ａ_０，ｂ２ｃ_０，ｂ２ｅ_０の上に点で示されているように、それら３つの入力ＪＪｂ２ａ_０，ｂ２ｃ_０，ｂ２ｅ_０はすべて２π状態にある。正の入力パルスによって誘起された電流３０６，４０２，４０４などのループ電流は、対応する入力への後続の負のパルスによりその電流が除去されるまで、またはバイアス信号ｂｉａｓ_０のＡＣ成分のクロック機能が論理決定ＪＪｂ３_０をトリガして入力を出力に変換するまで、そのストレージループ内に存続する。このような蓄積機能のため、入力アサートの数が過半数となることが必要とされる複数の入力は、同じクロックサイクル内で到着する必要はない。

３つすべての入力ループ電流３０６，４０２，４０４は論理決定ＪＪｂ３_０を正の遷移に向けてバイアスするが、入力ループストレージインダクタＦＬｓｔｏｒａ_０，ＦＬｓｔｏｒｃ_０，ＦＬｓｔｏｒｅ_０のサイズのために、電流３０６，４０２，４０４は、ＡＣおよびＤＣバイアスｂｉａｓ_０によって供給される追加のバイアス電流なしでは、この遷移を引き起こすのに不十分である。ＡＣバイアスが十分な正の大きさに達すると、すなわちゲート２００が正に「クロックされる」と、この遷移の結果を示す図４Ｂにおいて論理決定ＪＪｂ３_０の上に点で示されるように論理決定ＪＪｂ３_０がトリガされる。入力ループストレージインダクタＦＬｓｔｏｒａ_０，ＦＬｓｔｏｒｃ_０，ＦＬｓｔｏｒｅ_０における蓄積電流は打ち消される（４０６，４０８，４１０）。入力ｂｉ，ｄｉに関連付けられたストレージループには新たな電流４１２，４１４が逆方向に誘起される。また、インダクタＦＬ３_０およびＪＪｂ０_０を介して電流４１６が駆動される。この電流は、ＡＣバイアスと組み合わせられて、図４Ｃに示されるように増幅ＪＪｂ０_０をトリガする。この増幅ＪＪｂ０_０のトリガにより、インダクタＦＬ３_０の電流が打ち消される（４１８）とともに、インダクタＬ４_０，Ｌ５_０および出力ＪＪｂ１_０を介して電流４２０が誘起される。なお、図４Ｃには示されていないが、電流４２０は、出力ＪＪｂ１_０をトリガしてゲート２００の出力ｍｏに出力信号を伝搬する。すべての入力は対称的であるため、３つ以上のアサートされた入力の任意の組み合わせで上記と同じ一連の事象が起きてゲート２００の出力ｍｏが論理「ハイ」に駆動され、３／５多数決ゲートの出力をアサートするための正しい論理機能が与えられる。

入力ＪＪｂ２ｂ_０と入力ループストレージインダクタＦＬｓｔｏｒｂ_０と論理決定ＪＪｂ３_０とによって形成されるｂｉ入力ストレージループの誘起電流４１２や、入力ＪＪｂ２ｄ_０と入力ループストレージインダクタＦＬｓｔｏｒｄ_０と論理決定ＪＪｂ３_０とによって形成されるｄｉ入力ストレージループの誘起電流４１４は、論理決定ＪＪｂ３_０を負の遷移に向けてバイアスするが、ＡＣおよびＤＣバイアスｂｉａｓ_０を使用しても、その遷移を単独で引き起こすほど十分ではない。これにより、回路２００は正しい状態となり、３／５多数決ゲートをデアサートするための正しい論理機能を実行する。最初にアサートされた入力ａｉ，ｃｉ，ｅｉのいずれかに到達した単一の負のパルスは３つのストレージループに負のバイアス電流を提供し、その電流はＡＣおよびＤＣバイアスと組み合わせられて、論理決定ＪＪｂ３_０をその２π位相から外れるように遷移させることで論理決定ＪＪｂ３_０をオフし、それによりゲート２００の出力ｍｏをデアサートして論理「ロー」に戻す。これは、ＡＣバイアスが十分な負の大きさに達したとき、すなわち、バイアス信号ｂｉａｓ_０のＡＣバイアス成分の負の部分で発生する。仮に、第４の正の入力が入力ｂｉまたは入力ｄｉに到達した場合には、それぞれ蓄積されている負の電流４１２または電流４１４が打ち消され、出力ｍｏをデアサートする前に、アサートされた入力のいずれか２つで負の入力パルスが必要とされて、３／５多数決ゲートに正しい機能が提供される。

別の例示的な実装として、図５は、２／３多数決トポロジにより類似したゲート５００を示している。ゲート５００の例は、前述した例のゲート２００のＪＪｂ３_０およびインダクタＦＬ３_０を省略する。ＪＪｂ０_０のサイズは、ゲート２００におけるＪＪｂ３_０とＪＪｂ０_０のほぼ合計のサイズまで増加されている。例示的な回路５００では、ＪＪｂ０_０は、ゲート５００の出力ＪＴＬ段の論理決定ＪＪおよび第１のＪＪの両方として機能する。

図示されたトポロジ２００，５００は、より大きな多数決ゲート、例えば、４／７多数決ゲート、５／９多数決ゲートなどに拡張することができる。入力の数が奇数であれば、基本トポロジ２００，５００は任意の数の入力に拡張することができる。ただし、入力数が増えるにつれて、動作マージンが低下する。

ゲート２００またはゲート５００は、いくつかの３入力論理ゲートの基礎としても機能し得る。２つの入力を接地する（実質的にそれらを論理「ロー」にする）ことで、残りの３つの入力による３入力ＡＮＤゲートが作成される。ＤＣバイアスを使用して２つの入力に１Φ_０（すなわち、１ＳＦＱパルス）の電流を誘起する（実質的にそれらを論理「ハイ」にする）ことで、残りの入力による３入力ＯＲゲートが作成される。いずれの場合も、これらの派生ゲートは、一定の論理状態に保持される入力の入力ＪＪを削除し、これら２つの入力のインダクタを並列に組み合わせることによって最適化することができる。

上記の説明に続いて、図６は、３つの入力ａｉ，ｂｉ，ｃｉのすべてがアサートされた場合にのみ出力ａｏがアサートされる例示的なＡＮＤゲート６００を示している。図示される構成では、代替ストレージインダクタＦＬｓｔｏｒｄ_０は、２つのストレージインダクタを並列に置き換えるため、そのインダクタンス値の観点から、インダクタＦＬｓｔｏｒａ_０，ＦＬｓｔｏｒｂ_０，またはＦＬｓｔｏｒｃ_０のサイズの約半分にすることができる。代替ストレージインダクタＦＬｓｔｏｒｄ_０は、他のストレージインダクタのサイズの半分より若干大きくして、前述した例示的なゲート２００，５００から入力ＪＪｂ２ｄ_０，ｂ２ｅ_０の除去された寄生入力インダクタンスを補償してもよい。例えば、ゲート６００では、代替ストレージインダクタＦＬｓｔｏｒｄ_０のインダクタンス値は、約１６ｐＨ〜２１ｐＨの間、例えば１８ｐＨとすることができる。

図６のＡＮＤゲート６００では、アサートされた入力ａｉ，ｂｉ，ｃｉに応答して論理決定ＪＪｂ３_０がトリガされると、ストレージインダクタＦＬｓｔｏｒａ_０，ＦＬｓｔｏｒｂ_０，ＦＬｓｔｏｒｃ_０における正の電流が消失し、代替ストレージインダクタＦＬｓｔｏｒｄ_０に負の電流が誘起され、正の電流が出力ＪＴＬ段に沿って伝搬して出力ａｏから出力される。その後、論理入力ａｉ，ｂｉ，ｃｉのいずれかをデアサートするために負のパルスが印加されると、その論理入力に関連付けられているいずれかのストレージループに蓄積されている１つ以上の負の電流が、代替ストレージインダクタＦＬｓｔｏｒｄ_０に蓄積されている負の電流と結合されて論理決定ＪＪｂ３_０をバイアスし、バイアス信号ｂｉａｓ_０のＡＣ成分の次の負の部分でトリガ解除して、負のパルスを出力ａｏから伝搬する。

図７は、図６の３入力ＡＮＤゲート６００と同様な態様における例示的な多数決ゲート２００から変更された例示的な３入力ＯＲゲート７００を示しており、トランス結合入力インダクタＤＣ_ｄ_０と代替ストレージインダクタＦＬｓｔｏｒｄ_０との間に、追加のＪＪとして、バイアス量子化ＪＪｂ２ｄ_０を導入したものである。ＯＲゲート７００では、３つの入力ａｉ，ｂｉ，ｃｉのいずれか１つ以上がアサートされると、出力ｏｏがアサートされる。回路６００の場合と同様に、代替ストレージインダクタＦＬｓｔｏｒｄ_０は、ストレージインダクタＦＬｓｔｏｒａ_０，ＦＬｓｔｏｒｂ_０，ＦＬｓｔｏｒｃ_０のサイズの約半分であるか、またはサイズの半分よりもやや大きい。トランス結合入力インダクタＤＣ_ｄ_０は、ＤＣ磁束バイアス線７０２にトランス結合されている。バイアス量子化ＪＪｂ２ｄ_０は、ＤＣバイアスＤＣ_ｄ_０を介して供給されるＤＣバイアス電流を量子化し、動作マージンを改善する。バイアス量子化ＪＪｂ２ｄ_０のサイズは非常に大きく、例えば、入力ＪＪｂ２ａ_０，ｂ２ｂ_０，またはｂ２ｃ_０のいずれかのサイズの約２倍であり得る。

ＤＣ磁束バイアス線７０２を介して供給されるＤＣ電流は、システム動作全体を通じて一定のままである。システム起動時において、ＤＣ磁束バイアス線７０２を流れるＤＣ電流は、システム起動時に生じるＡＣ過渡を介して、トランス結合された入力インダクタＤＣ_ｄ_０に電流を結合する。これにより、動作の開始時にバイアス量子化ＪＪｂ２ｄ_０が一度トリガされると代替ストレージインダクタＦＬｓｔｏｒｄ_０に正の電流が流れ、この電流は、コンポーネントのサイズにより、論理決定ＪＪｂ３_０のバイアスに対して、論理入力ａｉ，ｂｉ，ｃｉのいずれかからバイアスする場合と比べて２倍とみなせる。

図７のＯＲゲート７００における論理決定ＪＪｂ３_０は、「５つ」の入力のうちの「２つ」がアサートされたと実質的に認識し、このとき、アサートされた「２つ」の入力はＤＣバイアスによって起動された非論理的なファントム「入力」であり、論理決定ＪＪｂ３_０は、論理入力ａｉ，ｂｉ，ｃｉのうちの少なくとも１つのアサート入力に応答してトリガされる。このようなトリガ時、代替ストレージインダクタＦＬｓｔｏｒｄ_０の正の電流は消失し、ＪＪｂ２ｄ_０はトリガ解除されず、ストレージインダクタＦＬｓｔｏｒａ_０，ＦＬｓｔｏｒｂ_０，またはＦＬｓｔｏｒｃ_０の正の電流は、これらのストレージインダクタに関連する入力がアサートされている場合に消失し、アサートされていない入力に関連付けられているストレージインダクタには負の電流が誘起され、正の電流が出力ＪＴＬ段に沿って伝搬されて出力ｏｏから出力される。

その後、論理入力ａｉ，ｂｉ，ｃｉのうちすでにアサートされているすべての入力をデアサートするために負のパルスが印加されると、論理入力に関連付けられたストレージループに蓄積されている負の電流が結合し、論理決定ＪＪｂ３_０をバイアスしてバイアス信号ｂｉａｓ_０のＡＣ成分の次の負の部分でトリガ解除されることで、負のパルスが伝搬して出力ｏｏから出力される。この論理決定ＪＪｂ３_０のトリガ解除により、代替ストレージインダクタＦＬｓｔｏｒｄ_０に正の電流が復元されて、回路がその初期状態、すなわちＤＣ磁束バイアス線７０２を介して代替ストレージインダクタＦＬｓｔｏｒｄ_０に初期の正の電流を起動注入した後の状態に戻される。

図８は、前述したトポロジに基づいて構築された例示的なＯＲ−ＡＮＤ（ＯＡ）ゲート、より具体的には３入力ＯＡ２１ゲート８００を示す。概念的には、ＯＡゲートは、ＯＲゲートの出力によってその入力の少なくとも１つが供給されるＡＮＤゲートである。したがって、ＯＡゲートは、概念的ＡＮＤ段へのすべての入力がアサートされた場合にのみアサート出力を提供し、少なくとも１つの概念的ＯＲ段への入力の少なくとも１つがアサートされることを必要とする。ＯＡ２１ゲートは、概念的ＯＲ段への２つの入力を有するとともに、その概念的ＯＲ段の出力に加えて、概念的ＡＮＤ段へのもう１つの入力を有するＯＡゲートである。したがって、ＯＡ２１ゲートは、最初の論理入力がアサートされ、残りの２つの論理入力のうちの少なくとも１つがアサートされた場合にのみ、アサート出力を提供する。

図８のＯＡ２１ゲート８００の機能は、ブール方程式ｏａｏ＝ａｉＡＮＤ（ｂｉＯＲｃｉ）によって記述される。この機能を実現するには、入力ａｉを単一の入力ａｉから分岐する２つのストレージループに配置する一方で、入力ｂｉ，ｃｉをそれぞれ１つのストレージループに接続する。図６に示される先の例示的なゲート６００によって示された入力の除去と同様に、除去された第５の入力は、代替ストレージインダクタＦＬｓｔｏｒｅ_０によって置き換えられる。ただし、ゲート８００では、代替ストレージインダクタＦＬｓｔｏｒｄ_０が他のストレージインダクタＦＬｓｔｏｒａ_０，ＦＬｓｔｏｒｂ_０，ＦＬｓｔｏｒｃ_０，ＦＬｓｔｏｒｄ_０とほぼ同じサイズとすることができ、これは、図６のＡＮＤゲート６００において代替ストレージインダクタＦＬｓｔｏｒｄ_０が１／２のサイズとなる場合と対照的である。

入力ａｉをストレージインダクタＦＬ６ａ_０，ＦＬ６ｄ_０に直接接続すると、通常サイズの単一の駆動ＪＴＬに対する負荷が大き過ぎて処理できなくなる可能性があるため、入力ａｉは、必要な増幅を提供するためにバイアス信号線ｂｉａｓ_１_ｐ０，ｂｉａｓ_２_ｐ０にそれぞれ接続された追加のＪＴＬを含む。例として、図８のゲート８００では、ストレージループ入力インダクタＦＬ６ａ_０，ＦＬ６ｄ_０は約８ｐＨ〜９ｐＨ（例えば、８．５ｐＨ）のインダクタンス値を有することができ、ＪＴＬ入力インダクタＦＬ３_１，ＦＬ３_２は約２０ｐＨ〜２１ｐＨ（例えば、２０．５ｐＨ）のインダクタンス値を有することができ、インダクタＬ４_１およびインダクタＬ５_１の値や、インダクタＬ４_２およびインダクタＬ５_２の値は、合計で約１４ｐＨ〜１５ｐＨ（例えば、１４．５ｐＨ）となるように選択することができ、バイアスインダクタＬ２_１，Ｌ２_２は、標準ＪＴＬの場合に比べてわずかに小さいサイズに設定することができ、ＪＪｂ１_１，ｂ１_２に追加の電力を供給してゲート８００の入力ａｉの大きな負荷を駆動できるようにする。信号線ｂｉａｓ_１_ｐ０，ｂｉａｓ_２_ｐ０に供給されるバイアス信号は、信号線ｂｉａｓ_０からのバイアス信号と同じ位相を有することができるが、これは、回路が機能する上で厳密に必要とされない。ゲート８００と同様な図示されていない例では、入力ａｉに並列に取り付けられた２つの経路について、すべてのＪＪのサイズを２倍にし、すべてのインダクタのサイズを半分にすることによって、それら２つの経路が組み合わせられてもよい。

図９は、ＳＦＱパルス入力に基づいて論理多数決値を決定する例示的な方法９００を示す。正のＳＦＱパルスが供給（９０２）されてＲＱＬ多数決ゲートの論理入力の過半数がアサートされることで過半数の入力ストレージループに電流が流れる（９０４）。ＲＱＬ多数決ゲートは、例えば、図２や図５に示されるゲート２００またはゲート５００のようなゲートであってもよいし、あるいは、上記したようにそのような実施例を拡張したものとしてより多くの奇数の入力を提供するものであってもよい。したがって、例えば、この方法で使用されるＲＱＬ多数決ゲートは、図２に示されるように、８個以下のＪＪと１４個以下のインダクタとで構成され得る。例えば、この方法で使用されるＲＱＬ多数決ゲートは、図５に示されるように、７個以下のＪＪと１３個以下のインダクタとで構成されてもよい。次に、論理入力の過半数がアサートされたときにのみトリガされるように構成されたＪＪがトリガされる（９０６）。ＪＪは、例えば、そのＪＪを複数（例えば、すべて）の入力ストレージループに共通としたり、適切なバイアスを提供したり、および／または適切なコンポーネントのサイズとしたりすることによって構成され得る。そして、トリガの結果として生成されたアサート信号が、ＲＱＬ多数決ゲートの出力から伝搬する（９０８）。アサート信号は、例えば、単一のＳＦＱパルスとすることができる。

図１０は、３つ以上のＳＦＱパルス入力に基づいて論理ＡＮＤ値を決定する例示的な方法１０００を示す。正のＳＦＱパルスが供給（１００２）されて、３つ以上の論理入力を有するＲＱＬ_ＡＮＤゲートのすべての論理入力がアサートされることで、そのアサートされた入力に関連付けられた入力ストレージループ（例えば、入力毎に１つのループ）に電流が流れる（１００４）。ＲＱＬ_ＡＮＤゲートは、例えば、図６に示されるゲート６００のようなゲートであってもよいし、またはそのような実施例を拡張したものとしてより多くの入力を提供するものであってもよい。したがって、例えば、この方法で使用されるＲＱＬ_ＡＮＤゲートは、図６に示されるように、６個以下のＪＪと１１個以下のインダクタとで構成され得る。次に、すべての論理入力がアサートされたときにのみトリガされるように構成されたＪＪがトリガされる（１００６）。ＪＪは、例えば、そのＪＪをすべての入力ストレージループに共通としたり、論理入力の中で追加の入力とみなされない論理「ロー」に実質的に接続したり、適切なバイアスを提供したり、および／または適切なコンポーネントのサイズとしたりすることによって構成され得る。そして、トリガの結果として生成されたアサート信号が、ＲＱＬ_ＡＮＤゲートの出力から伝搬する（１００８）。アサート信号は、例えば、単一のＳＦＱパルスとすることができる。

図１１は、３つ以上のＳＦＱパルス入力に基づいて論理ＯＲ値を決定する例示的な方法１１００を示す。正のＳＦＱパルスが供給（１１０２）されて、３つ以上の論理入力を有するＲＱＬ_ＯＲゲートの論理入力のいずれかまたはすべてがアサートされることで、そのアサートされた入力に関連付けられた１つ以上の入力ストレージループ（例えば、入力毎に１つのループ）に電流が流れる（１１０４）。ＲＱＬ_ＯＲゲートは、例えば、図７に示されるゲート７００のようなゲートであってもよいし、またはそのような実施例を拡張したものとしてより多くの入力を提供するものであってもよい。次に、論理入力のいずれかがアサートされたときにトリガされるように構成されたＪＪがトリガされる（１１０６）。ＪＪは、例えば、そのＪＪをすべての入力ストレージループに共通としたり、論理入力の中で追加の入力とみなされない論理「ハイ」に実質的に接続したり、適切なバイアスを提供したり、および／または適切なコンポーネントのサイズとしたりすることによって構成され得る。そして、トリガの結果として生成されたアサート信号が、ＲＱＬ_ＯＲゲートの出力から伝搬する（１１０８）。アサート信号は、例えば、単一のＳＦＱパルスとすることができる。

図１２は、３つ以上のＳＦＱパルス入力に基づいて論理ＯＡ値を決定する例示的な方法１２００を示す。正のＳＦＱパルスが供給（１２０２）されて、３つ以上の論理入力を有するＲＱＬ_ＯＡゲートの第１の論理入力がアサートされるとともに、ＲＱＬ_ＯＡゲートの残りの論理入力のうちの少なくとも１つがアサートされることで、そのアサートされた入力に関連する入力ストレージループ（例えば、入力毎に少なくとも１つのループ）に電流が流れる（１２０４）。ＲＱＬ_ＯＡゲートは、例えば、図８に示されるＯＡ２１ゲート８００であってもよいし、またはそのような実施例を拡張したものとしてより多くの入力を提供するものであってもよいし、および／または入力ａｉの２つの分岐を単一の分岐として組み合わせたものであってもよい。第１の論理入力は、それに関連付けられた２つ以上の入力ストレージループを有し得るか、または、残りの入力のループのコンポーネントに対してそれぞれサイズ設定された値を有するコンポーネントで構築された１つのストレージループを有し得る。例えば、第１の論理入力がそれに関連付けられた２つ以上のストレージループを有する場合、それらストレージループの前に追加のＪＴＬ段を追加して増幅を行うことができる。他の例では、第１の論理入力がそれに関連付けられた１つのストレージループのみを有する場合、１つのストレージループのＪＪは、残りの入力に関連付けられたストレージループ内のＪＪの値の約２倍とされ、１つのストレージループのインダクタは、残りの入力に関連付けられたストレージループ内のＪＪのインダクタンス値の約半分とされ得る。次いで、論理入力のいずれかがアサートされるとトリガされるように構成されたＪＪがトリガされる（１２０６）。ＪＪは、例えば、そのＪＪをすべての入力ストレージループに共通としたり、論理入力の中で追加の入力とみなされない論理「ロー」に実質的に接続したり、適切なバイアスを提供したり、および／または適切なコンポーネントのサイズとしたりすることによって構成され得る。そして、トリガの結果として生成されたアサート信号が、ＲＱＬ_ＯＡゲートの出力から伝搬する（１２０８）。アサート信号は、例えば、単一のＳＦＱパルスとすることができる。

方法９００，１０００，１１００，１２００は、図１３Ａに示されるＳＦＱパルス入力に基づいて３つ以上の論理入力を有するＲＱＬゲートの論理出力を決定する方法１３００として一般化される。正のＳＦＱパルスが供給（１３０２）されて、３つ以上の論理入力を有するＲＱＬゲートの１つ以上の論理入力がアサートされることで、そのアサートされた入力に関連付けられた１つ以上の入力ストレージループ（例えば、入力毎に１つのループ）に１つ以上の電流が流れる（１３０４）。このＲＱＬゲートは、３つ以上のストレージループを有するものである。ＲＱＬゲートは、例えば、それぞれ図１，２，５，６，７，８に示されているゲート１００，２００，５００，６００，７００，８００のいずれかであってもよいし、またはそのような実施例を拡張したものとしてより多数の入力を提供するものであってもよいし、および／または入力ストレージループの分岐を結合もしくは分割したものであってもよい。次いで、論理入力のうち特定数の論理入力または特定の論理入力のアサートに基づいてトリガされるように構成されたＪＪがトリガされる（１３０６）。ＪＪは、例えば、そのＪＪをすべての入力ストレージループに共通としたり、論理入力の中で追加の入力とみなされない論理「ロー」または論理「ハイ」に実質的に接続したり、適切なバイアスを提供したり、および／または適切なコンポーネントのサイズとしたりすることによって構成され得る。そして、トリガの結果として生成されたアサート信号が、ＲＱＬゲートの出力から伝搬する（１３０８）。アサート信号は、例えば、単一のＳＦＱパルスとすることができる。

図１３Ｂは、図１３Ａに示される方法１３００に続き得る、ＳＦＱパルス入力に基づいて３つ以上の論理入力を有するＲＱＬゲートの論理出力を決定する方法１３５０を示す。負のＳＦＱパルスが供給（１３１０）されて、３つ以上の論理入力を有するＲＱＬゲートの１つ以上の論理入力がデアサートされることで、アサートされた入力に関連付けられた１つ以上の入力ストレージループ（例えば、入力毎に１つのループ）に１つ以上の電流が流れる（１３１２）。このＲＱＬゲートは、３つ以上のストレージループを有するものである。このとき流れる電流は、負の電流、すなわち、方法１３００で流される電流（１３０４）と等価で逆向きの電流であり得る。同様に、ＲＱＬゲートは、例えば、それぞれ図１，２，５，６，７，８に示されているゲート１００，２００，５００，６００，７００，８００のいずれかであってもよいし、またはそのような実施例を拡張したものとしてより多数の入力を提供するものであってもよいし、および／または入力ストレージループの分岐を結合もしくは分割したものであってもよい。次いで、論理入力のうち特定数の論理入力または特定の論理入力のデアサートに基づいてトリガ解除されるように構成されたＪＪがトリガ解除される（１３１４）。ＪＪは、例えば、そのＪＪをすべての入力ストレージループに共通としたり、論理入力の中で追加の入力とみなされない論理「ロー」または論理「ハイ」に実質的に接続したり、適切なバイアスを提供したり、および／または適切なコンポーネントのサイズとしたりすることによって構成され得る。そして、トリガの結果として生成されたデアサート信号が、ＲＱＬゲートの出力から伝搬する（１３１６）。アサート信号は、例えば単一のＳＦＱパルスであって、例えば、方法１３００で伝搬されるパルス（１３０８）とは逆方向の単一の負のＳＦＱパルスであり得る。

本明細書に開示される実施例を含む、３つ以上の入力を有する論理ゲートを使用すると、ＲＱＬ論理の効率と密度を向上させることができる。３つ以上の入力を有する論理機能は２入力ゲートから構築することができ、３つ以上の入力ゲートを構築するために必要とされる多数のそのようなゲートは効率に影響を及ぼし得る。より大きな論理機能を実装可能なゲートを使用すると、ダイのサイズを低減することができ、ひいてはダイあたりのコストを削減することができる。本明細書で説明する論理ゲートは、ＲＱＬデータ符号化に従って動作することができ、例えば、論理ゲートが２つの正の出力パルスを一列に、または２つの負の出力パルスを一列に伝搬することは許されない。

以上の説明は本発明の例示である。本開示を説明する目的のために構成要素または方法のあらゆる考えられる組み合わせを記載することは勿論不可能であり、当業者は本開示のさらなる多くの組み合わせおよび置換が可能であることを認識し得る。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替、変形、および変更を包含することが意図される。また、本開示または請求項が「１つの〜」、「第１の〜」、または「別の〜」という要素を列挙するかまたはそれらの同等物を列挙する場合には、１つまたは２つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも、２つ以上のそのような要素を除外するものでもない。本明細書で使用される「含む」という用語は、含むがそれに限定されないことを意味する。「に基づく」という用語は、少なくとも部分的に基づくことを意味する。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
レシプロカル量子論理（ＲＱＬ）ゲート回路であって、
正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされるように各々構成された３つ以上の論理入力を有する入力段であって、前記入力段が、論理入力毎に当該論理入力に関連付けられた少なくとも１つのストレージループを含み、各ストレージループが少なくとも１つの入力ジョセフソン接合（ＪＪ）と、少なくとも１つのインダクタと、論理決定ＪＪとを含み、前記論理決定ＪＪが、前記論理入力に関連付けられているすべての前記ストレージループに共通とされている、前記入力段と、
前記論理入力の組み合わせに応じた前記論理決定ＪＪのトリガに基づいて出力をアサートするように構成された出力段と、
を備えるＲＱＬゲート回路。
（付記２）
前記入力段の論理入力に関連付けられた各ストレージループが、当該ストレージループの関連する入力のアサートに基づいて超伝導電流を蓄積するように構成されている、付記１に記載のＲＱＬゲート回路。
（付記３）
前記出力段がさらに、前記入力段の閾値を設定するためのバイアス信号に基づいて前記論理決定ＪＪにバイアス電流を誘起するように構成されたバイアス入力を含む、付記１に記載のＲＱＬゲート回路。
（付記４）
前記バイアス信号が、ＡＣおよびＤＣバイアス信号である、付記３に記載のＲＱＬゲート回路。
（付記５）
前記出力段がさらに、論理入力の異なる組み合わせに応じた前記論理決定ＪＪのトリガ解除に基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記６）
前記入力段が実際に５つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも３つのアサートに基づいて前記出力をアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記７）
前記出力段が、前記論理決定ＪＪを除いて単一のＪＪを含む、付記６に記載のＲＱＬゲート回路。
（付記８）
前記入力段と前記出力段は、すべての前記論理入力のアサートに基づいて前記出力をアサートし、アサートされた前記論理入力のいずれか１つのデアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記９）
前記入力段が実際に３つの論理入力を有する、付記８に記載のＲＱＬゲート回路。
（付記１０）
前記入力段と前記出力段は、前記論理入力のいずれか１つのアサートに基づいて前記出力をアサートし、アサートされたすべての前記論理入力のデアサートに基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記１１）
前記入力段が実際に３つの論理入力を有する、付記１０に記載のＲＱＬゲート回路。
（付記１２）
前記論理入力が、第１の論理入力と残りの複数の論理入力とからなり、
前記入力段と前記出力段が、
前記第１の論理入力のアサートと、
前記残りの複数の論理入力のうちの少なくとも１つのアサートと、
に基づいて前記出力をアサートするように構成されており、
前記入力段と前記出力段が、
アサートされた前記第１の論理入力のデアサート、または、
アサートされた前記残りの複数の論理入力のすべてのデアサート、
に基づいて前記出力をデアサートするように構成されている、付記１に記載のＲＱＬゲート回路。
（付記１３）
前記入力段が実際に３つの論理入力を有する、付記１２に記載のＲＱＬゲート回路。
（付記１４）
論理値を決定する方法であって、
１つ以上の正の単一磁束量子（ＳＦＱ）パルスを供給して、３つ以上の論理入力を有するレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートすること、
前記正のＳＦＱパルスの供給に基づいて前記ＲＱＬゲート内の１つ以上の入力ストレージループに１つ以上の正電流を流すことであって、前記ＲＱＬゲートが論理入力毎に少なくとも１つのストレージループを有する、前記正電流を流すこと、
前記正電流を流すことに基づいて、前記ＲＱＬゲートの論理決定ジョセフソン接合（ＪＪ）を論理入力の組み合わせに応じてトリガすること、
前記トリガすることに基づいて、前記ＲＱＬゲートの出力からアサート信号を伝搬すること、
を備える方法。
（付記１５）
前記伝搬することの後に、
１つ以上の負のＳＦＱパルスを供給して、前記論理入力の１つ以上をデアサートすること、
前記１つ以上の負のＳＦＱパルスを供給することに基づいて、前記入力ストレージループの１つ以上に１つ以上の負電流を流すこと、
前記１つ以上の負電流を流すことに基づいて、前記論理決定ＪＪを論理入力の異なる組み合わせに応じてトリガ解除すること、
前記トリガ解除することに基づいて、前記ＲＱＬゲートの前記出力からデアサート信号を伝搬すること、
をさらに備える付記１４に記載の方法。
（付記１６）
ＡＣ成分を有するバイアス信号をクロック信号として供給することをさらに備え、前記トリガすることが前記クロック信号にさらに基づいている、付記１４に記載の方法。
（付記１７）
回路であって、
ダブテールノードで交差する３つ以上の論理入力ジョセフソン伝送線路（ＪＴＬ）であって、各論理入力ＪＴＬが、第１ノードにおいて入力ジョセフソン接合（ＪＪ）とストレージインダクタとに接続されたストレージループ入力インダクタを含み、前記ストレージループ入力インダクタ、前記入力ＪＪ、及び前記ストレージインダクタが、一方向のデータフローを提供するようにサイズ設定されている、前記論理入力ＪＴＬと、
前記ダブテールノードと低電圧ノードとの間に接続された論理決定ＪＪであって、前記論理決定ＪＪと各論理入力ＪＴＬの前記入力ＪＪおよび前記ストレージインダクタとによって、対応するストレージループが形成されている、前記論理決定ＪＪと、
前記ダブテールノードと論理出力ノードとの間の出力ＪＴＬと、
を備え、前記論理入力ＪＴＬに供給されたアサートまたはデアサート論理入力信号に基づいてアサートまたはデアサート論理出力信号を前記論理出力ノードに供給するように構成された回路。
（付記１８）
前記出力ＪＴＬに提供されるＡＣおよびＤＣバイアスラインをさらに備える付記１７に記載の回路。
（付記１９）
３つの論理入力ＪＴＬを有し、前記論理出力信号が、前記論理入力信号に基づいて、ＯＲ論理決定、ＡＮＤ論理決定、ＯＲ−ＡＮＤ論理決定のうちの１つを提供する、付記１７に記載の回路。
（付記２０）
５つ以上の論理入力ＪＴＬを有し、前記論理出力信号が、前記論理入力信号に基づいて論理多数決決定を与える、付記１７に記載の回路。

Claims

レシプロカル量子論理（ＲＱＬ）ゲート回路であって、
正の単一磁束量子（ＳＦＱ）パルスの受信に基づいてアサートされた状態に置かれるように各々構成された３つ以上の論理入力を有する入力段であって、前記入力段が、論理入力毎に当該論理入力に関連付けられた少なくとも１つのストレージループを含み、各ストレージループが少なくとも１つの入力ジョセフソン接合（ＪＪ）と、少なくとも１つのインダクタと、論理決定ＪＪとを含み、前記論理決定ＪＪが、前記論理入力に関連付けられているすべての前記ストレージループに共通とされている、前記入力段と、
前記論理入力が単一のＡＣクロックサイクルまたは異なるＡＣクロックサイクル内で個々のアサートされた状態に置かれているかどうかに関係なく、前記論理入力の組み合わせに応じた前記論理決定ＪＪのトリガに基づいて出力をアサートするように構成された出力段と、
を備えるＲＱＬゲート回路。
前記入力段の論理入力に関連付けられた各ストレージループが、当該ストレージループの関連する入力のアサートに基づいて超伝導電流を蓄積するように構成されている、請求項１に記載のＲＱＬゲート回路。
前記出力段がさらに、前記入力段の閾値を設定するためのバイアス信号に基づいて前記論理決定ＪＪにバイアス電流を誘起するように構成されたバイアス入力を含む、請求項１に記載のＲＱＬゲート回路。
前記バイアス信号が、ＡＣ成分およびＤＣ成分を有する、請求項３に記載のＲＱＬゲート回路。
前記出力段がさらに、論理入力の異なる組み合わせに応じた前記論理決定ＪＪのトリガ解除に基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
前記入力段が実際に５つの論理入力を有し、前記出力段が前記論理入力のうちの少なくとも３つのアサートに基づいて前記出力をアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
前記出力段が、前記論理決定ＪＪを除いて単一のＪＪを含む、請求項６に記載のＲＱＬゲート回路。
前記入力段と前記出力段は、すべての前記論理入力のアサートに基づいて前記出力をアサートし、アサートされた前記論理入力のいずれか１つのデアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
前記入力段が実際に３つの論理入力を有する、請求項８に記載のＲＱＬゲート回路。
前記入力段と前記出力段は、前記論理入力のいずれか１つのアサートに基づいて前記出力をアサートし、アサートされたすべての前記論理入力のデアサートに基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
前記入力段が実際に３つの論理入力を有する、請求項１０に記載のＲＱＬゲート回路。
前記論理入力が、第１の論理入力と残りの複数の論理入力とからなり、
前記入力段と前記出力段が、
前記第１の論理入力のアサートと、
前記残りの複数の論理入力のうちの少なくとも１つのアサートと、
に基づいて前記出力をアサートするように構成されており、
前記入力段と前記出力段が、
アサートされた前記第１の論理入力のデアサート、または、
アサートされた前記残りの複数の論理入力のすべてのデアサート、
に基づいて前記出力をデアサートするように構成されている、請求項１に記載のＲＱＬゲート回路。
前記入力段が実際に３つの論理入力を有する、請求項１２に記載のＲＱＬゲート回路。
論理値を決定する方法であって、
１つ以上の正の単一磁束量子（ＳＦＱ）パルスを供給して、３つ以上の論理入力を有するレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートされた状態に置くこと、
前記正のＳＦＱパルスの供給に基づいて前記ＲＱＬゲート内の１つ以上の入力ストレージループに１つ以上の正電流を流すことであって、前記ＲＱＬゲートが論理入力毎に少なくとも１つのストレージループを有し、各ストレージループが少なくとも１つのジョセフソン接合（ＪＪ）と、少なくとも１つのインダクタと、論理決定ＪＪとを含み、前記論理決定ＪＪが、前記論理入力に関連付けられているすべての前記ストレージループに共通とされている、前記正電流を流すこと、
前記論理入力が単一のＡＣクロックサイクルまたは異なるＡＣクロックサイクル内で個々のアサートされた状態に置かれているかどうかに関係なく、前記正電流を流すことに基づいて、前記ＲＱＬゲートの論理決定ジョセフソン接合（ＪＪ）を論理入力の組み合わせに応じてトリガすること、
前記トリガすることに基づいて、前記ＲＱＬゲートの出力からアサート信号を伝搬すること、
を備える方法。
前記伝搬することの後に、
１つ以上の負のＳＦＱパルスを供給して、前記論理入力の１つ以上をデアサートすること、
前記１つ以上の負のＳＦＱパルスを供給することに基づいて、前記入力ストレージループの１つ以上に１つ以上の負電流を流すこと、
前記１つ以上の負電流を流すことに基づいて、前記論理決定ＪＪを論理入力の異なる組み合わせに応じてトリガ解除すること、
前記トリガ解除することに基づいて、前記ＲＱＬゲートの前記出力からデアサート信号を伝搬すること、
をさらに備える請求項１４に記載の方法。