KR20200069349A

KR20200069349A - 대형 팬-인 상호 양자 논리 게이트들

Info

Publication number: KR20200069349A
Application number: KR1020207013699A
Authority: KR
Inventors: 알렉산더 루이스 브라운
Original assignee: 노스롭 그루먼 시스템즈 코포레이션
Priority date: 2017-11-13
Filing date: 2018-10-17
Publication date: 2020-06-16
Also published as: WO2019094160A1; JP2020536436A; AU2018364955B2; KR102353451B1; JP6919067B2; CA3077090A1; EP3711163A1; CA3077090C; AU2018364955A1; EP3711163B1; US10171087B1

Abstract

상호 양자 논리(RQL) 시스템 및 관련 방법들에서 사용하기 위한 대형 팬-인 논리적 게이트 회로들은 RQL 논리의 개선된 효율성 및 밀도를 가능하게합니다. 5-중-3의 과반수 게이트 회로는, 앞서 설명한 것 처럼, 다섯을 초과하는 입력들을 포함하도록 연장될 수 있으며, 또한 AND 게이트들, OR 게이트들, 및 OA 게이트들을 생성하도록 조작될 수 있습니다. 상기 게이트 회로들은 입력을 조정하고 또한 단일 플럭스 양자(SFQ) 펄스 형태로, 긍정적이든 부정적이든. 출력을 제공하여 어썰팅된 또는 디-어썰팅된 논리 상태를 각각 나타냅니다.

Description

대형 팬-인 상호 양자 논리 게이트들

[관련 출원]

본 출원은 2017년 11월 13에 출원된 미국 특허 출원 15/810907에 대해 우선권을 주장합니다.

[기술]

본 출원은 양자 및 기존의 디지털 초전도 회로들과 전반적으로 관련되어 있으며, 또한 특히 대형 팬-인(Fan-in) 상호 양자 논리(RQL) 게이트들과 관련되어 있습니다.

디지털 논리의 분야에서, 잘 알려져있으며 고도로 발전된 상보형금속산화반도체(CMOS) 기술이 광범위하게 사용되고 있습니다. CMOS가 기술로서 성숙해지기 시작하면서, 속도, 전력 소비 계산 밀도, 상호 연결 대역폭, 등의 측면에서 더 높은 성능의 대안에 대한 관심이 존재해왔습니다. CMOS 기술에 대한 대안은 초전도 조셉슨 접합들을 활용하고, 약 4 나노와트(nW)의 전형적인 신호 전력을 가지며, 초당 20 기가바이트(Gb/s) 이상의 일반적인 데이터 속도, 및 약 4 켈빈 온도에서 작동하는 초전도체 기반 단일 플럭스 양자 회로를 포함합니다.

"팬-인"은 논리 게이트가 처리할 수 있는 입력들의 수를 나타냅니다. "팬-인"이 크면 클 수록, 상기 게이트는 더 많은 입력을 처리할 수 있습니다. 더 높은 팬-인을 갖는 논리 게이트들은 논리 회로의 깊이를 감소 시키고, 회로의 효율성 및 밀도를 개선시키도록 디지털 논리 설계에 적용될 수 있습니다. 50%를 초과하는 입력이 true인 경우에만 다수 게이트는 true로 반환되는 논리 게이트입니다.

한 실시예는 상호 양자 논리(RQL) 게이트 회로를 포함합니다. 상기 RQL 게이트 회로는 포지티브 단일 플럭스 양자(SFQ) 폴스에 기반하여 어썰팅되도록 각각 구성된 둘 이상의 논리적 입력들을 갖는 입력 스테이지(stage)를 포함합니다. 상기 입력 스테이지는, 각각의 논리적 입력을 위해, 상기 논리적 입력과 연관된 적어도 하나의 저장 루프를 갖습니다. 각각의 저장 루프는 적어도 하나의 입력 조셉슨 접합(JJ), 적어도 하나의 인덕터, 및 논리적 결정 JJ를 포함합니다. 상기 논리적 결정 JJ는 상기 논리적 결정들과 연관된 상기 저장 루프들 전체에 공통됩니다. 상기 RQL 게이트는 논리적 입력들의 조합에 응답하는 상기 논리적 결정 JJ의 트리거링에 기반하여 출력을 어썰팅하기 위해 출력 스테이지(stage)를 더 포함합니다. 이는 논리적 입력들의 다른 조합에 응답하는 상기 논리적 결정 JJ의 언트리거링에 기반한 출력을 디어썰팅할 수도 있습니다.

다른 실시예는, 논리적 입력에 기반한, 논리 값을 결정하는 방법을 포함합니다. 하나 이상의 포지티브 SFQ 펄스들은 둘을 초과하는 논리적 입력들을 갖는 RQL 게이트의 하나 이상의 논리적 입력들을 어썰팅하기 위해 제공됩니다. 하나 이상의 포지티브 전류는 따라서, 논리적 입력 하나당 적어도 하나의 저장 루프를 갖는, 상기 RQL 게이트 내의 하나 이상의 입력 저장 루프들 내에 위치시켜집니다. 상기 RQL 게이트 내의 논리적 결정 JJ는 따라서 논리적 입력들의 조합에 응답하여 트리거됩니다. 어썰팅 신호는 따라서 상기 RQL 게이트의 출력으로 부터 전파됩니다.

다른 실시예는 더브테일 노드에서 교차하는 둘 이상의 논리적 입력 조셉슨 전달 라인들(JTLs)을 갖는 회로를 포함합니다. 각각의 논리적 입력 JTL은 제 1 노드에서 입력 JJ 및 저장 인덕터로 연결된 저장 루프 인덕터를 포함합니다. 상기 저장 루프 입력 인덕터, 입력 JJ, 및 저장 인덕터는 단방향 데이터 흐름을 제공하기 위해 서로에 대해서 크기가 조정됩니다. 논리적 결정 JJ는, 각각의 저장 루프들이 상기 입력 JJ 및 각각의 입력 JTL 및 상기 논리적 결정 JJ의 저장 인덕터에 의해서 형성되도록, 상기 더브테일 노드 및 저-전압 노드 사이에서 연결됩니다. 상기 더브테일 노드 및 논리적 출력 노드 사이의 출력 JTL은 어썰팅된 또는 디어썰팅된 논리적 입력 신호들에 기반한 상기 출력 노드에 상기 논리적 입력 JTL들에 제공된 어썰팅된 또는 디어썰팅된 논리적 출력 신호를 제공합니다.

도 1은 대형 팬-인 상호 양자 논리(RQL) 게이트의 실시예의 블록도입니다.
도 2는 5-중-3(3-of-5)의 과반수 게이트 회로의 실시예의 회로도입니다.
도 3a 및 3b는 도 2의 상기 게이트의 단일-입력 어썰팅 시퀀스의 예시를 나타내고 있습니다.
도 4a 내지 4c는 도 2의 상기 게이트 내의 과반수 입력 어썰팅 시퀀스의 예시를 나타내고 있습니다.
도 5는 예시 5-중-3의 과반수 게이트의 회로도입니다.
도 6은 예시 AND 게이트의 예시의 회로도입니다.
도 7은 예시 OR 게이트의 예시의 회로도입니다.
도 8은 예시 OA 게이트의 예시의 회로도입니다.
도 9는 SFQ 펄스 입력들에 기반한 논리적 OR 값을 결정하는 방법의 예시의 흐름도입니다.
도 10은 펄스 입력들에 기반한 논리적 AND 값을 결정하는 방법의 예시의 흐름도입니다.
도 11은 펄스 입력들에 기반한 논리적 OR 값을 결정하는 방법의 예시의 흐름도입니다.
도 12는 펄스 입력들에 기반한 논리적 OA 값을 결정하는 방법의 예시의 흐름도입니다.
도 13a 및 13b는 SFQ 펄스 입력들에 기반한 둘을 초과하는 입력들 갖는 RQL 게이트로 부터 논리적 출력을 결정하는 방법의 예시의 흐름도입니다.

본 출원은 상호 양자 논리(RQL) 시스템 및 관련 방법에서 사용하기 위한 논리적 게이트 회로들과 전반적으로 관련되있습니다. 본 출원은 둘을 초과하는 입력들을(몇몇 실시예들에서는 둘 보다 훨씬 많음) 가지며, 과반수 게이트들, AND 게이트들, OR 게이트들, OR-AND(OA) 게이트들을 포함하는 게이트들과 연관되있습니다.

도 1은 여러, 둘을 초과하는, 논리적 입력들(1i 내지 ni) 및 출력(o)을 갖는 대형 팬-인 RQL 게이트(100)를 나타내고 있습니다. 게이트(100)는 출력(o)을 제공하도록 구성된 출력 스테이지(102) 및, 어썰팅된 또는 디어썰팅된 논리 상태들에 각각 대응하는 포지티브 또는 네거티브 단일 플럭스 양자(SFQ) 펄스들을 포함할 수 있는, 입력들(1i 내지 ni)을 수신하도록 구성된 입력 스테이지(104)를 포함합니다. 각각의 입력은 저장 루프들(106-1 내지 106-n) 사이의 적어도 하나의 저장 루프와 연관됩니다. 입력 스테이지(104)가 입력당 하나의 저장 루프를 포함하는 것으로 도시되었다고 하더라도, 각각의 입력은 하나를 초과하는 연관된 저장 루프를 가질 수 있습니다. 논리적 결정 조셉슨 접합(JJ)(108)은 모든 논리적 입력 저장 루프들에 공통(예를 들어 공유)되며, 입력들(1i 내지 ni)에 기반하여 트리거합니다. 출력(o)의 상기 어썰팅 또는 디어썰팅은 논리적 결정 JJ(108)의 상기 트리거링에 기반합니다. 예를 들어, 출력(o)은 어썰팅된 출력 논리 상태에 대응하는 포지티브 SFQ 펄스 및 디어썰팅된 출력 논리 상태에 대응하는 네거티브 SFQ 펄스를 전파시킬 수 있습니다. 출력 스테이지(102)는 논리적 결정 JJ(108)의 상기 출력을 증폭하기 위해 출력 조셉슨 전달 라인(JTL)을 포함할 수 있습니다.

논리적 결정 JJ(108)의 상기 트리거는 입력들(1i 내지 ni) 뿐만 아니라 출력 스테이지(102)에, 예들들어 출력 JTL(110)에, 제공된 바이어스 신호(112)에 기반할 수 있습니다. 바이어스 신호(112)는 AC 및 DC 바이어스 모두를 제공할 수 있습니다. 따라서, 예를 들어, 바이어스 신호(112)는 RQL 게이트(100)에서 시계로서 작용하여, 바이어스 신호(112)에 따라서 시간의 특정 시점에 출력(o)을 생산하도록 상기 입력들(1i 내지 ni)의 측정을 야기합니다.

도 2는 다수의 서로 다른 논리적 기능들을 제공하기 위해 다수의 구성들을 가질 수 있는 RQL 게이트를 나타내고 있습니다. 특히, 상기 도시된 구성(200)은 증폭을 제공하기 위한 출력 조셉슨 전송 라인(JTL) 스테이지(202) 및 더브테일 노드(206)에서 합류하는 다수의 JTL 입력 브랜치들(branches)을 갖는 입력 스테이지(204)를 포함하는 5-중-3 과반수 게이트를 제공합니다. 논리적 결정 JJ(b3_0)와 함께, 상기 입력 분기들은 논리적 결정이 내려지기 전 까지, 예를 들어 논리 조건이 충족될 때 까지, 입력들을 수신 및 저장하기 위해 저장 루프들을 형성합니다. 출력 JTL 단계(202)는 인덕터(FL3_0, L4_0, 및 L5_0) 및 AC 및 DC 바이어스(bias_0)와 함께 JJ들(b0_0 및 b1_0)을 포함합니다. 입력 스테이지(204)에서, 개별 입력 저장 루프는 각각의 입력과 연관됩니다. 입력(ai)를 위한 상기 입력 저장 루프는 인덕터(FLstora_0)에 더해서 JJ들(b2a_0 및 b3_0)을 포함합니다. 주요(leading) 인덕터(FL6a_0)는 입력(ai)가 구동 JTL 또는 다른 게이트의 상기 출력에 연결될 수 있도록 합니다.

본 저장 루프의 컴포넌트의 크기의 선택은 단방향 데이터 흐름을 제공합니다. 회로(200)는 SFQ 펄스에서 작동하고, 각각 1 Φ₀(약 2.07 mA pH)의 전류를 저장 루프에 넣습니다. 상기 저장 루프를 통하는 전류의 크기는 상기 저장 루프 내의 상기 저장 인덕터의 상기 크기에 의해서 결정됩니다. 따라서, 각각의 입력에서, 상기 저장 루프 입력 인덕터(예를 들어, FL6a_0)의 상기 인덕턴스 값은 상기 저장 인덕터(예를 들어, FLstora_0)의 상기 인덕턴스 값에 비하여 작을(예를 들어, 약 8 pH 및 9pH 사이, 예를 들어, 8.5 pH) 수 있습니다. 이와는 반대로, 상기 저장 인덕터의 크기는 입력 SFQ 펄스에 의해서 유도된 상기 저장된 전류의 크기를 감소시키기 위해 상대적으로 클(예를 들어, 약 30pH 및 40pH 사이, 즉, 35 ph) 수 있습니다. 몇몇 실시예들에서, 입력(예를 들어, ai)에 주어진 전류의 상기 크기는 저장 루프 내에 저장된 상기 전류 보다 대략 4 배 큽니다. 입력(ai, b2a_0)을 위한 상기 입력 JJ 역시 상기 저장 루프 내에 전류를 넣기 위해 상기 작동 JTL이 상기 JJ를 뒤집을 수 있도록 크기가 조정되고, 하지만 상기 저장 루프 내의 상기 전류는 입력 JJ(b2a_0)을 다시 뒤집고 또한 상기 저장된 펄스가 상기 입력에서 다시 나오게 하기에는 항상 불충분합니다.

입력들(bi, ci, di, 및 ei)과 연관된 상기 저장 루프는 입력(ai)을 위한 상기 저장 루프와 동일한 구조를 가질 수 있으며, 논리적 결정 JJ(b3_0)에서 모두 겹쳐집니다. 출력(mo) 역시 JTL 또는 다른 게이트의 상기 입력과, 예를 들어, 게이트(200)의 상기 어썰팅을 나타내는 포지티브 출력 펄스를 논리적 "높음"으로 전파하기 위해, 연결될 수 있습니다. 출력(mo)에서 부터 전파된 후속 네거티브 출력 펄스는 게이트(200)의 상기 디어썰팅을 논리적 "낮음"으로 나타낼 수 있습니다.

논리적 결정 JJ(b3_0)는 상기 게이트(200)의 논리적 기능을 수행합니다. 임의의 세 입력들과 상기 바이어스(bias_0)의 조합은 논리적 결정 JJ(b3_0)을 어떠한 방향으로도 변경하기에 충분합니다. 회로(200)에서, 논리적 결정 JJ(b3_0)에는 바이어스가 직접적으로 가해지지 않지만, 상기 출력 JTL의 상기 바이어스 양자 모두에서 부터 그리고 상기 입력 JTL들에서 부터 적은 양이 논리적 결정 JJ(b3_0)에 도달할 수 있습니다. 도 1의 게이트(100) 내의 바이어스 신호(112)에 관해서 기재한 것 처럼, 도 2의 게이트(200) 내의 바이어스 신호(bias_0)의 AC 첨포넌트(예를 들어, 사인파 컴포넌트)는 게이트(200)에 시계 신호로서 작용할 수 있으며, 상기 시계 신호의 사이클 당 두 번 상기 논리적 입력을 평가할 수 있습니다. 바이어스 신호(bias_0)의 상기 AC 위상은 교호의(alternating) 양 및 네거티브 부분들을 가질 수 있습니다. 상기 AC 단계의 상기 포지티브 부분에서, 게이트(200)는 출력(mo)이 어썰팅되어야 할지를 결정하기 위해 입력들(ai 내지 ei)을 평가하며; 상기 AC 단계의 상기 네거티브 부분에서, 게이트(200)는 출력(mo)이 디어썰팅되어야 할지를 결정하기 위해 입력들(ai 내지 ei)을 평가합니다.

도 3a 및 3b는 단일 입력이 어썰팅되었을 때의 게이트 회로(200)내의 사건의 순서를 도시하고 있습니다. 도 3a에서, 입력 펄스는, 예를 들어 단일 플럭스 양자(SFQ) 펄스, 입력(ai)에 도착합니다. 이는 초전도 전류(302)가 주요 인덕터(FL6a_0) 및 입력 JJ(b2a_0)를 통과하도록 유도합니다. 도 3b의 입력 JJ(b2a_0) 위의 점들에 의해서 도시된 것 처럼, 전류(302)는 차례로 입력 JJ(b2a_0)를 트리거하여 초전도 위상을 2π로 증가시킵니다. 도 3b에 도시된 것 처럼, 입력 JJ(bea_0)의 트리거는 주요 인덕터(FL6a_0) 내에 동일 또는 반대 전류(예를 들어, 1 Φ₀ 값의 전류)를 유도하고, 상기 초기 입력 전류의 소멸(304)시키며, 또한 입력 JJ(b2a0), 입력 루프 저장 인덕터(FLstora_0), 및 논리적 결정 JJ(b3_0)에 의해 형성된 상기 루프 내에서 초전도 전류(306)를 유도합니다. 전류(306)는 단독으로 논리적 결정 JJ(b3_0)를 트리거하기에는 부족하며, 또한 추가적인 입력들이 가해지지 않는다면 무기한적으로 갇혀질 것입니다. 입력(ai)에 도달하는 네거티브 입력 펄스 위에 기제된 효과들을 반전시킬 것이며, 전류(306)를 소멸시키고 상기 회로를 최초의 상태로 되돌릴 것입니다. 입력들(bi, ci, di, 및 ei)은 상기 입력(ai)과 완벽히 대칭이기 때문에, 동일하게 작동합니다.

논리적 결정 JJ(b3_0)이 회로(200)의 JJ보다 클 수 있을 뿐 아니라, 회로(200)의 주된 구조 때문에, 전류(306) 단독으로는 AC 및 DC 바이어스(bias_0)를 포함하고라도 논리적 결정 JJ(b3_0)을 트리거하기에는 부족합니다. 어썰팅되지 않은 입력들(bi 내지 ei)과 연관된 논리적 결정 JJ(b3_0)에 부가된 상기 추가 부하는 논리적 결정 JJ(b3_0)가 트리거되는 것을 억제합니다. 따라서, 과반수의 입력들을 어썰팅하는 것은 논리적 결정 JJ(b3_0)을 트리거하는데 필요합니다.

도 4a 내지 4c는 과반수의 상기 입력들이 어썰팅되었을 때의 게이트 회로(200) 내의 사건의 순서를 도시하고 있습니다. 도 4a는 세 입력들, 예를 들어 상기 다섯 입력들(ai 내지 ei) 중 과반수가 어썰팅된 이후의 회로(200)의 상태를 도시하고 있습니다. 도시된 실시예에서, 입력들(ai, ci, 및 ei)는 어썰팅되었습니다. 도 3b에서와 마찬가지로, 입력(ai)와 연관된 전류(306)는 입력 JJ(b2a_0), 입력 루프 저장 인덕터(FLstora_0), 및 논리적 결정 JJ(b3_0)에 의해서 형성된 상기 저장 루프 내에서 순환합니다. 추가적으로, 각각 입력들(ci 및 ei)과 연관된 전류들(402 및 404)은, 입력(ci)을 위해서는 입력 JJ(b2c_0), 입력 루프 저장 인덕터(FLstorc_0), 및 논리적 결정 JJ(b3_0)에 의해서 또한 입력(ei)을 위해서는 입력 JJ(b2e_0), 입력 루프 저장 인덕터(FLstore_0), 및 논리적 결정 JJ(b3_0)에 의해서 형성된 각각의 루프들 내에서 순환합니다. 상기 내용의 위에 점으로 도시된 것 처럼, 세 입력 JJ들(b2a_0, b2c_0, 및 b2e_0) 모두는 상기 2π 상태에 있습니다. 루프 전류(306, 402, 또는 404)는 포지티브 입력 펄스에 의해서 유도되며, 상기 각각의 입력의 충분한 네거티브 펄스가 제거하거나, 또는 바이어스 신호(bias_0)의 상기 AC 컴포넌트의 상기 시계 기능이 상기 입력들을 출력들로 변경하도록 논리적 결정 JJ(b3_0)를 트리거하지 않는한 저장 루프 내에서 유지될 것입니다. 이러한 저장 기능 때문에, 과반수 입력 어썰팅이 되기위해 필요한 입력들은 상기 동일 시계 싸이클 내에 도달하지 않아도 됩니다.

상기 입력 루프 전류들(306, 402, 404) 셋 모두는 논리적 결정 JJ(b3_0)을 포지티브 전이(transition)로 바이어스 시키지만, 입력 루프 저장 인덕터들(FLstora_0, FLstorc_0, 및 FLstore_0)의 크기 때문에, 전류(306, 402, 404)는 상기 AC 및 DC 바이어스(bias_0)에 의해서 추가적인 바이어스 전류를 공급받지 못하면 상기 전이를 발생시키기에는 불충분합니다. 상기 AC 바이어스가 충분한 포지티브 크기에 도달했을 때, 예를 들어, 게이트(200)가 양으로 클록(clocked)되면, 도 4b에서 점으로 표시된 것 처럼, 논리적 결정 JJ(b3_0)는 트리거하며, 이는 전이의 결과를 나타냅니다. 입력 루프 저장 인덕터들(FLstora_0, FLstorc_0, 및 FLstore_0)내의 상기 저장된 전류는 제거(406, 408, 410)됩니다. 새로운 전류들(412, 414)은 입력들(bi 및 di)와 연관된 상기 저장 루프들에서, 반대 방향으로, 유도됩니다. 추가적으로, 전류(416)는 인덕터(FL3_0) 및 JJ(b0_0)를 통해 작동됩니다. 상기 전류는, 상기 AC 바이어스와의 조합으로, 도 4c에 도시된 것 처럼, 증폭 JJ(b0_0)를 트리거할 것입니다. 증폭 JJ(b0_0)의 상기 트리거는 인덕터(FL3_0) 내의 상기 전류를 제거(418)하고 인덕터들(L4_0, L5_0) 및 출력 JJ(b1_0)를 통해 전류(420)을 유도할 것입니다. 도 4c에는 도시되지 않았지만, 전류(420)는 이후에 출력 JJ(b1_0)을 트리거하여, 게이트(200)의 상기 출력(mo)에 출력 신호를 전파할 것입니다. 모든 입력들이 대칭이기 때문에, 게이트(200)의 상기 출력(mo) 논리적 "높음"으로 작동시키기 위해 위의 일련의 동일한 사건들 셋 이상의 어썰팅된 입력들의 임의의 조합과 함께 발생하여 5-중-3 과반수 게이트의 상기 출력을 어썰팅하기 위한 적합한 논리적 기능을 제공할 수 있습니다.

입력 JJ(b2b_0), 입력 루프 저장 인덕터(FLstorb_0), 및 논리적 결정 JJ(b3_0)에 의해서 형성된 상기 bi 입력 저장 루프 내의 상기 유도된 전류(412)와 입력 JJ(b2d_0), 입력 루프 저장 인덕터(FLstord_0), 및 논리적 결정 JJ(b3_0)에 의해서 형성된 상기 di 입력 저장 루프 내의 상기 유도된 전류(414)는 논리적 결정 JJ(b3_0)을 네거티브 전이를 향해, 하지만 상기 AC 및 DC 바이어스(bias_0)와 함께하여도 단독으로 전이를 유도할 수 없을 정도로, 바이어스 시킵니다. 이는 회로(200)를 상기 5-중-3 과반수 게이트를 디어썰팅하기 위한 적합한 논리적 기능을 수행할 수 있는 적절한 상태에 있도록 합니다. 이는 상기 AC 바이어스가 충분한 네거티브 크기가 되었을 때, 예를 들어, 바이어스 신호(bias_0)의 상기 바이어스 컴포넌트의 상기 네거티브 부분에, 발생할 것입니다. 상기 최초로 어썰팅된 입력들(ai, ci, ei) 중어느 하나에 도달하는 단독 네거티브 펄스는, 상기 AC 및 DC 바이어스와의 조합으로 2π 상태에서 부터 다시 전이되도록 유도하여 논리적 결정 JJ(b3_0) 역으로 뒤집도록, 세 저장 루프들에 네거티브 바이어싱 전류들을 제공할 것입니다. 대신에, 제 4 포지티브 입력이 입력들(bi 또는 di) 중 어느 하나에 도달하면, 상기 제 4 포지티브 입력은 상기 각각의 저장된 네거티브 전류(412 또는 414)를 제거하고 네거티브 입력 펄스들은 상기 출력(mo)을 디어썰팅하기 전에 상기 어썰팅된 입력들 중 둘에서 요구될 것이며, 다시 5-중-3 과반수 게이트를 위해 적합한 기능을 제공할 것입니다.

다른 실시예로서, 도 5는 상기 셋-중=둘 과반수 위상 배치와 더 유사한 게이트(500)을 나타내고 있습니다. 상기 게이트(500)의 실시예는 앞서 기재한 예시 게이트(200)의 JJ(b3_0) 및 인덕터(FL3_0)를 제거합니다. JJ(b0_0)의 크기는 게이트(200)의 상기 b3_0 및 b0_0의 합과 유사하도록 증가됩니다. 예시 회로(500)에서, b0_0은 상기 논리적 결정 JJ 및 게이트(500)의 상기 출력 JTL 단계의 상기 제 1 JJ모두로서 작동합니다.

도시된 위상 배치들(200, 500)은 예를 들어 7-중-4 과반수 게이트, 9-중-5 과반수 게이트 등의, 더 큰 과반수 게이트들로 확장될 수 있습니다. 입력들의 수가 홀수라는 전재하에, 상기 기본 위상 배치들(200, 500)은 임의의 수의 입력들로 확장될 수 있습니다. 하지만, 입력들의 수가 증가함에 따라서, 작동 마진(operating margin)은 감소합니다.

게이트들(200 또는 500)은 몇몇 3-입력 논리 게이트들의 기반으로서 작동할 수 있습니다. 상기 입력들 중 둘을 접지하는(논리적 "낮음"으로 효과적으로 결합) 것은 세 잔여 입력들을 갖는 3-입력 AND 게이트를 생성합니다. 상기 입력들 중 둘에 1 Φ0 전류를 유도하기 위해 DC 바이어스를 사용하는 것은(논리적 "낮음"으로 효과적으로 결합) 상기 잔여 입력들로 부터 3-입력 OR 게이트를 생성합니다. 양자의 경우에, 이러한 유도체 게이트들은 안정적 논리적 상태로 유지된 상기 입력들 상의 상기 입력 JJ를 제거하고 평행하느 상기 두 입력들의 상기 인덕터들을 조합하여 최적화할 수 있습니다.

위의 기재에 따라서, 도 6은 AND 게이트(600)의 실시예를 나타내고 있으며, 상기 실시예는 세 입력들(ai, bi, 및 ci) 모두가 어썰팅되었을 때 출력(ao)가 어썰팅됩니다. 도시된 구성에서, 대체 저장 인덕터(FLstord_0)의 크기는, 평행인 두 저장 인덕터들을 대체하기 때문에, 저장 인덕터(FLstora_0, FLstorb_0, 또는 FLstorc_0)의, 인덕턴스 값의 크기의 대략 반일 수 있습니다. 대체 저장 인덕터(FLstord_0)는 이전 예시 게이트들(200, 500)의 상기 입력 JJ(b2d_0 및 b2e_0)의 제거된 기생 입력 인덕턴스의 보상을 위해 상기 다른 저장 인덕터들 중 어느 하나의 크기의 절반보다 클 수 있습니다. 예를 들어, 게이트(600)에서, 대체 저장 인덕터(FLstord_0)의 상기 인덕턴스 값은 대략 16 pH 및 21pH, 예를 들어 18 pH, 사이일 수 있습니다.

도 6의 AND 게이트(600)에서, 논리적 결정 JJ(b3_0) 어썰팅된 입력들(ai, bi, 및 ci)에 반응하여 트리거하면, 저장 인덕터들(FLstora_0, FLstorb_0, 및 FLstorc_0) 내의 포지티브 전류들이 파괴되고, 네거티브 전류가 대체 저장 인덕터(FLstord_0) 내로 유도되며, 또한 포지티브 전류가 출력 JTL 단계를 따라 또한 출력(ao)에서 전파됩니다. 이후에, 논리적 입력들(ai, bi, 또는 ci) 중 어느 하나를 디어썰팅하기 위해 임의의 네거티브 펄스가 가해지면, 상기 논리적 입력들과 연관된 상기 저장 루프 중 어느 하나에 저장된 하나 또는 그 이상의 네거티브 전류는 논리적 결정 JJ(b3_0)를 바이어스하기 위해 상기 바이어스 신호(bias_0)의 상기 AC 컴포넌트의 상기 다음 네거티브 부분을 언트리거하기 위해 대체 저장 인덕터(FLstord_0)내에 저장된 상기 네거티브 전류와 결합하며, 이후에 출력(ao)에서 밖으로 네거티브 펄스를 전파합니다.

도 7은 상기 예시 과반수 게이트(200)를 도 6의 상기 3-입력 AND 게이트(600)와 유사하게 변형시킨 3-입력 OR 게이트(700)의 예시를 나타내고 있지만, 변압기-결합 입력 인덕터(DC_d_0) 및 대체 저장 인덕터(FLstord_0) 사이에 추가적인 JJ, 바이어스 양자화 JJ(b2d_0)를 도입합니다. OR 게이트(700)에서, 출력(oo)은 상기 세 입력들(ai, bi, 및 ci) 중 어느 하나가 어썰팅되면 어썰팅 됩니다. 회로(600)에서 처럼, 대체 저장 인덕터(FLsotrd_0)는 저장 인덕터들(FLstora_0, FLstorb_0, FLstorc_0)의 크기의 대략 절반, 또는 절반 보다 조금 더 큽니다. 변압기-결합 입력 인덕터(DC_d_0)은 DC 플럭스 바이어스 라인(702)에 변압기-결합됩니다. 바이어스 양자화 JJ(b2d_0)는 DC 바이어스(DC_d_0)를 통해 제공되는 상기 DC 바이어스 전류를 양자화하고 또한 작동 마진을 향상시킵니다. 바이어스 양자화 JJ(b2d_0)는, 입력 JJ들(b2a_0, b2b_0, 또는 b2c_0)중 어느 하나의 크기의 두 배 정도로, 상당히 클 수 있습니다.

DC 플럭스 바이어스 라인(702)를 통해 제공된 DC 전류는 시스템의 작동 동안에 일정하게 유지됩니다. 시스템 시작시에, DC 플럭스 바이어스 라인(702)을 통한 상기 DC 전류는 변압기-결합된 입력 인덕터에, 전원을 켤 때 발생하는 상기 AC 과도 전류 현상을 통해, 전류를 결합시킵니다. 이는 바이어스 양자화 JJ(b2d_0)를 작동 시작시에 트리거하며, 대체 저장 인덕터(FLstord_0) 내로 포지티브 전류를 유입시키며, 컴포넌트의 크기 조정으로 인해, 상기 논리적 입력들(ai, bi, 및 ci) 중 어느 하나로 부터의 바이어싱에 대비하여, 논리적 결정 JJ(b3_0)의 상기 바이어싱에 대해서 두 배로 계산됩니다.

도 7의 OR 게이트(700)의 논리적 결정 JJ(b3_0)는 그 후 "5" 중 "2" 입력들을 어썰팅되는 것을 확인하고, 상기 DC 바이어스에 의해 유도된 팬텀 "입력들"인, "2" 어썰팅된 입력들은 비-논리적이며, 또한 논리적 입력들(ai, bi, 및 ci) 중 적어도하나의 어썰팅된 입력에 대응하여 트리거합니다. 위와 같은 트리거에, 대체 저장 인덕터(FLstord_0) 내의 상기 포지티브 전류는 파괴되고, b2d_0는 언트리거되지 않으며, 상기 저장 인덕터들과 연관된 상기 입력들이 어썰팅되면 저장 인덕터들(FLstora_0, FLstorb_0, 또는 FLstorc_0) 내의 포지티브 전류들은 파괴되고, 네거티브 전류가 임의의 언어썰팅된 입력들과 연관된 상기 저장 인덕터들 내에서 유도되며, 또한 포지티브 전류는 상기 출력 JTL 단계를 따라 또한 출력(oo)에서 밖으로 전파됩니다.

그 후에, 만약 네거티브 펄스들이 논리적 입력들(ai, bi, 또는 ci) 중에서 이전에 어썰팅된 입력들 전체를 디어썰팅하기 위해 인가되면, 논리적 결정 JJ(b3_0)을 바이어스하고 상기 논리적 입력들과 연관된 상기 저장 루프들에 저장된 상기 네거티브 전류들은 상기 바이어스 신호(bias_0)의 상기 AC 컴포넌트의 상기 다음 네거티브 부분을 언트리거하기 위해 결합되며, 이는 차례로 출력(oo)에서 네거티브 펄스를 전파합니다. 논리적 결정 JJ(b3_0)의 언트리거는 상기 저장 인덕터(FLstord_0)를 대체하기 위해 상기 포지티브 전류를 회복시키고, 상기 회로를 초기 상태, 즉, DC 플럭스 바이어스 라인(702)을 통해 대체 저장 인덕터(FLstord_0)에 초기 포지티브 전류의 시작 주입 후의 상태로 되돌립니다.

도 8은 OR-AND(OA) 게이트의 예시를 나타내며, 특히, 앞서 기재된 위상 배치에 기반하여 구성된 3-입력 OA21 게이트(800)를 나타냅니다. 개념적으로, OA 게이트는 OR 게이트의 상기 출력에 의해서 제공된 입력들 중 적어도 하나를 갖는 AND 게이트입니다. OA 게이트는 따라서, 모든 상기 입력들이 개념적 AND 단계인 상기 입력들이 어썰팅되는 경우에만 어썰팅된 출력을 제공하며, 그 후 적어도 하나의 개념적 OR 단계에 적어도 하나의 입력이 어썰팅되도록 요구합니다. OA21 게이트는 개념적 OR 단계에 두 입력들 및, 개념적 OR 단계의 상기 출력에 더해서, 개념적 AND 단계에 또 따른 입력을 갖는 OA 게이트입니다. 따라서, OA21 게이트는 제 1 논리적 입력이 어썰팅되고 또한 잔여 두 논리적 입력들 중 적어도 하나가 어썰팅된 경우에만 어썰팅된 출력을 제공합니다.

도 8의 OA21 게이트(800)의 기능은 불리안(Boolean) 공식 oao = ai AND (bi OR ci)에 의해서 설명되었습니다. 이러한 기능을 획득하기 위해서, 입력(ai)는 단일 입력(ai)에서 부터 분기하는 두 저장 루프들 내로 위치시켜질 수 있으며, bi 및 ci는 각각 하나의 스토리지 루프에 연결됩니다. 도 6에 도시된 이전의 예시 게이트(600)에 의해서 설명된 입력 제거와 같이, 제거된 제 5 입력은 대체 저장 인덕터(FLstore_0)에 의해서 대체됩니다. 게이트(800)에서, 하지만, 대체 저장 인덕터(FLstore_0)는, 도 6의 AND 게이트(600) 내의 대체 저장 인덕터 다른 저장 인덕터들(FLstora_0, FLstorb_0, FLstorc_0, 및 FLstord_0)의 크기에 절반인 것과는 반대로 대략 동일한 크기일 수 있습니다.

저장 인덕터들(FL6a_0 및 FL6d_0)에 입력(ai)를 직접적으로 연결하는 것은 보통 크기의 단일 구동 JTL에게 너무 큰 부하를 걸 수 있으며, 따라서 입력(ai)는, 요구된 증폭을 제공하기 위해 바이어스 신호 라인들(bias_1_p0 및 바이어스_2_p0)에 각각 연결된 추가적인 JTL들을 포함합니다. 예를 들어, 도 8의 게이트(800)에서, 저장 루프 입력 인덕터들(FL6a_0 및 FL6d_0)은 8 pH 및 9pH 사이(예를 들어, 8.5 pH)의 인덕턴스 값을 가질 수 있으며, JTL 입력 인덕터들(FL3_1 및 FL3_2)은 20 pH 및 21pH 사이(예를 들어, 20.5 pH)의 인덕턴스 값을 가질 수 있고, 인덕터들(L4_1 및 L5_1), 및 인덕터들(L4_2 및 L5_2)의 값들은 14 pH 및 15 pH 사이(예를 들어, 14.5)가 되도록 선택되어 합쳐질 수 있으며, 또한 바이어스 인덕터들(L2_1 및 L2_2)은 JJ들(b1_1 및 b1_2)에 추가적인 전력을 공급하기 위해 기본 JTL의 크기 보다 조금 작도록 크기가 조정되어 게이트(800)의 입력(ai)의 강한 부하를 구동합니다. 라인들(bias_1_p0 및 bias_2_p0)에 제공된 상기 바이어스 신호들은 라인(bias_0)로 부터의 상기 바이어스 신호와 동일한 위상을 가질 수 있으나, 이는 회로가 구동하는데 필수적인 요소는 아닙니다. 게이트(800)와 유사한 도시되지 않은 실시예에서, 입력(ai)에 평행하게 부착된 두 통로들은 모든 JJ의 크기를 두 배로하고, 모든 상기 인덕터들의 크기를 반으로 함으로써 결합시킬 수 있습니다.

도 9는 SFQ 펄스 입력들에 기반한 논리적 과반수 값을 결정하는 방법(900)의 예시를 도시합니다. 포지티브 SFQ 펄스들은 입력 저장 루프들의 과반수 내에 전류를 넣기(904)위해 RQL 과반수 게이트의 상기 논리적 입력들 어썰트하기 위해 제공(902)됩니다. 상기 RQL 과반수 게이트는, 예를 들어, 도 2 및 도 5에 도시된 게이트들(200 또는 500)과 유사할 수 있으며, 또는, 위에 기재된 것과 같은, 더 큰 홀수의 입력들을 제공하는 예시들의 확장일 수 있습니다. 따라서, 예를 들어, 상기 방법에서 사용된 상기 RQL 과반수 게이트는, 도 2에 도시된 것 처럼, 8을 초과하는 JJ들 및 14를 초과하는 인덕터들을 가질 수 없습니다. 예를 들어, 상기 방법에서 사용되는 상기 RQL 과반수 게이트는, 도 5에 도시된 것 처럼, 7을 초과하는 JJ들 및 13을 초과하는 인덕터들을 가질 수 없습니다. 과반수의 상기 논리적 입력들이 어썰팅되면 트리거하도록 구성된 JJ는 이후에 트리거(906)합니다. 상기 JJ는, 예를 들어, 복수(예를 들어, 전체)의 상기 입력 저장 루프들에 공통되도록 하고, 적절한 바이어스를 제공하고, 그리고/또는 적절한 컴포넌트 사이즈 조정으로 구성될 수 있습니다. 트리거의 결과로 생성된 어썰팅 신호는 상기 RQL 과반수 게이트의 출력에서 부터 전파(908)됩니다.

도 10은 2를 초과하는 SFQ 펄스 입력들에 기반한 논리적 AND 값을 결정하는 방법(1000)의 예시를 도시하고 있습니다. 포지티브 SFQ 펄스들은 2를 초과하는 논리적 입력들을 갖는 RQL AND 게이트의 상기 논리적 입력들 전체를 어썰팅하기 위해 상기 어썰팅된 입력들과 연관된 입력 저장 루프 내에 전류를 넣기(1004) 위해, 예를 들어 입력당 하나의 루프로, 제공(1002)됩니다. 상기 RQL AND 게이트는, 예를 들어, 도 6에 도시된 게이트(600)와 유사할 수 있으며, 또는 더 많은 수의 입력들을 제공하는 상기 예시들의 확장일 수 있습니다. 따라서, 예를 들어, 상기 방법에서 사용되는 상기 RQL AND 게이트는, 도 6에 도시된 것 처럼, 6을 초과하지 않는 JJ들 및 11을 초과하지 않는 인덕터들을 가질 수 있습니다. 상기 논리적 입력들 전체가 어썰팅되면 트리거하도록 구성된 JJ가 이후에 트리거(1006)합니다. 상기 JJ는, 예를 들어, 상기 입력 저장 루프들 전체에 공통되도록하고, 상기 논리적 입력들에서 카운팅되지 않은 논리적 "낮음" 추가 입력들에 효과적으로 묶고, 적절한 바이어스를 제공하여, 및/또는 적절한 컴포넌트 사이즈 조정을 통해 구성될 수 있습니다. 상기 트리거의 결과로 생성된 어썰팅 신호는 상기 RQL AND 게이트의 출력에서 부터 전파(1008)합니다. 상기 어썰팅 신호는, 예를 들어, 단일 SFQ 펄스일 수 있습니다.

도 11은 2를 초과하는 SFQ 펄스 입력들에 기반한 논리적 OR 값을 결정하는 방법(1100)의 예시를 나타내고 있습니다. 포지티브 SFQ 펄스들은 전류를 상기 어썰팅된 입력과 연관된 하나 이상의 입력 저장 루프들 내에 넣기(1104) 위해, 예를 들어, 입력당 하나의 루프로, 2를 초과하는 입력들을 갖는 RQL OR 게이트의 상기 논리적 입력들 중 어느 하나 또는 전체를 어썰팅하기 위해 제공(1102)됩니다. 상기 RQL OR 게이트는, 예를 들어, 도 7에 도시된 게이트(700)와 유사하거나, 또는 더 많은 수의 입력들을 제공하는 확장일 수 있습니다. 상기 논리적 입력들 중 어느 하나가 어썰팅되었을 때 트리거하도록 구성된 JJ는 트리거(1106)합니다. 상기 JJ는, 예를 들어, 상기 입력 저장 루프들 전체에 공통되도록하고, 상기 논리적 입력들에서 카운팅되지 않은 논리적 "높음" 추가 입력들에 묶고, 적절한 바이어스를 제공하고, 그리고/또는 적절한 컴포넌트 사이즈 조정을 통해서 구성됩니다. 트리거의 결과로 생성된 어썰팅 신호는, 이후에 상기 RQL OR 게이트의 출력으로 부터 전파(1108)합니다. 상기 어썰팅 신호는, 예를 들어, 단일 SFQ 펄스일 수 있습니다.

도 12는 2를 초과하는 SFQ 펄스 입력들에 기반한 논리적 OA 값을 결정하는 방법(1200)의 예시를 도시합니다. 포지티브 SFQ 펄스들이 2를 초과하는 논리적 입력들을 갖는 RQL OA 게이트의 논리적 입력들 중 제 1번을 어썰팅하기 위해, 그리고 상기 RQL OA 게이트의 상기 잔여 논리적 입력들 중 적어도 하나를 어썰팅하기 위해 제공(1202)되며, 따라서 상기 어썰팅된 입력들과 연관된 입력 저장 루프들, 예를 들어, 입력당 적어도 하나의 루프, 내에 전류를 넣습니다(1204). 상기 RQL OA 게이트는, 예를 들어, 도 8에 도시된 OA21 게이트(800)일 수 있으며, 또는 더 많은 수의 입력들을 제공하는 상기 예시의 확장일 수 있으며, 그리고/또는 입력(ai)의 상기 두 갈래들을 단일 갈래로 결합하는 것일 수 있습니다. 상기 논리적 입력들 중 상기 제 1 번은 2 이상의 연관된 입력 저장 루프들을 가질 수 있으며, 또는 상기 잔여 입력들의 상기 루프들의 상기 컴포넌트들 각각에 사이즈 조정된 값들을 갖는 컴포넌트를 갖는 하나의 저장 루프를 가질 수 있습니다. 예를 들어, 상기 논리적 입력들 중 제 1 번이 연관된 2 이상의 저장 루프들을 가지면, 상기 저장 루프들은 증폭을 제공하기 위해 추가적인 JTL 스테이지들에 의해서 선행될 수 있습니다. 다른 예시들에서, 상기 논리적 입력들 중 제 1 번이 연관된 오직 하나의 저장 루프를 가진다면, 상기 하나의 저장 루프의 상기 JJ들은 상기 잔여 입력들과 연관된 상기 저장 루프들 내의 상기 JJ들의 상기 값의 약 두배일 수 있으며, 또한 상기 하나의 저장 루프의 상기 인덕터들은 상기 잔여 입력들과 연관된 상기 저장 루프들 내의 상기 JJ들의 상기 인덕턴스 값의 약 반일 수 있습니다. 임의의 상기 논리적 입력들이 어썰팅되면 트리거하도록 구성된 JJ는 이후 트리거(1206)합니다. 상기 JJ는, 예를 들어, 상기 입력 저장 루프들 전체에 공통되게하고, 상기 논리적 입력들에서 카운팅되지 않은 논리적 "낮은" 추가 입력들에 효과적으로 묶고, 적절한 바이어스를 제공하고, 그리고/또는 적절한 컴포넌트 사이즈 조정을 통해 구성될 수 있습니다. 상기 트리거의 결과로 생성된 어썰팅 신호는 이후에 상기 RQL OA 게이트의 출력에서 전파(1208)합니다. 상기 어썰팅 신호는, 예를 들어, 단일 SFQ 펄스일 수 있습니다.

방법들(900, 1000, 1100, 및 1200)은 도 13a에 도시된 SFQ 펄스 입력들에 기반한 2를 초과하는 논리적 입력들을 가지는 RQL 게이트로 부터의 논리적 출력을 결정하는 방법(1300)으로 일반화됩니다. 포지티브 SFQ 펄스들은, 상기 게이트가 2 이상의 상기 저장 루프들을 가질 때, 하나 이상의 전류를 상기 어썰팅된 입력들과 연관된, 예를 들어, 입력당 하나의 루프, 하나 이상의 입력 저장 루프들에 넣기(1304) 위해 2를 초과하는 입력들을 갖는 RQL 게이트의 1 이상의 논리적 입력들을 어썰팅하기 위해 제공(1302)됩니다. 상기 RQL 게이트는, 예를 들어, 도 1, 2, 5, 6, 7, 또는 8에 도시된 게이트들(100, 200, 500, 600, 700, 또는 800) 중 어느 하나와 유사하거나, 각각, 또는 입력 저장 루프 더 큰 수의 입력들을 제공하거나 및/또는 입력 저장 루프 브랜치들을 결합하거나 분할하는 상기 예시의 확장일 수 있습니다. 특정 수의 또는 특정한 어느 하나의 상기 논리적 입력들의 어썰팅에 기반하여 트리거하도록 구성된 JJ는 이후에 트리거(1306)합니다. 상기 JJ는, 예를 들어, 상기 입력 저장 루프들 전체에 공통되도록 하고, 상기 논리적 입력들에서 카운팅되지 않은 논리적 "높음" 또는 논리적 "낮음" 추가 입력들에 효과적으로 묶어서, 적절한 바이어스를 제공하여, 그리고/또는 컴포넌트의 적절한 사이즈 조정을 통해서 구성될 수 있습니다. 트리거의 결과로 생성된 어썰팅 신호는 상기 RQL 게이트의 출력으로 부터 전파(1308)됩니다. 상기 어썰팅 신호는, 예를 들어, 단일 SFQ 펄스일 수 있습니다.

도 13b는, 도 13a에서 도시된 방법(1300)에서 연속될 수 있는, SFQ 펄스 입력들에 기반한 2를 초과하는 논리적 입력들을 갖는 RQL 게이트에서 부터 논리적 출력을 결정하는 방법(1350)을 도시합니다. 네거티브 SFQ 펄스는 상기 게이트가 2를 초과하는 저장 루프들을 가질 때, 하나 이상의 전류를 상기 어썰팅된 입력들과 연관된, 예를 들어 입력당 하나의 루프의, 하나 이상의 입력 저장 루프들 내에 넣기(1312) 위해 2를 초과하는 논리적 입력들을 갖는 RQL 게이트의 1 이상의 논리적 입력들을 디-어썰팅하기 위해 위해 제공(1310)됩니다. 넣어진 전류는 네거티브 전류, 예를 들어, 방법(1300)의 상기 넣어진 전류(1304)에 같은 크기의 반대되는 전류일 수 있습니다. 또한, 상기 RQL 게이트는, 예를 들어, 도 1, 2, 5, 6, 7, 또는 8에 각각 도시된 게이트들(100, 200, 500, 600, 700, 또는 800) 중 어느 하나와 유사할 수 있으며, 또는 더 많은 수의 입력들을 제공 및/또는 입력 저장 루프 브랜치들을 결합 또는 분할하는 상기 예시의 확장일 수 있습니다. 상기 논리적 입력들의 특정 수 또는 어느 하나의 상기 디-어썰팅에 기반하여 언트리거하도록 구성된 JJ는 이후에 언트리거(1314)합니다. 상기 JJ는, 예를 들어, 상기 입력 저장 루프들 전체에 공통되게하고, 상기 논리적 입력들에서 카운팅되지 않은 논리적 "높음" 또는 논리적 "낮음" 추가 입력들에 효과적으로 묶고, 적절한 바이어스를 제공하고, 그리고/또는 적절한 컴포넌트 사이즈 조정을 통해 구성될 수 있습니다. 트리거의 결과로 생성된 디-어썰팅 신호는 상기 RQL 게이트의 출력에서 부터 전파(1316)됩니다. 상기 어썰팅 신호는, 예를 들어, 단일 네거티브 SFQ 펄스와 같은, 방법(1300)에서 전파(1308)된 상기 펄스에 반대되는 방향인 단일 SFQ 펄스일 수 있습니다.

여기에 개시된 예시를 포함하는, 2를 초과하는 입력들을 갖는 논리적 게이트의 사용은 RQL 논리의 효율 및 밀도를 향상시킬 수 있습니다. 2-입력 게이트에서 2를 초과하는 입력을 갖는 논리 기능을 구축할 수 있지만, 3 개 이상의 입력 게이트를 구성하는데 필요한 많은 수의 게이트는 효율성에 영향을 줄 수 있습니다. 더 큰 로직 기능을 구현할 수 있는 게이트는 다이(die) 크기를 줄이고, 확장에 의해서, 다이 당 비용을 줄입니다. 본 명세서에서 설명된 상기 논리 게이트들은 RQL 데이터 인코딩에 따라서 작동할 수 있는데, 예를 들어, 논리 게이트가 2 개의 포지티브 출력 펄스를 행으로 전파하거나 2 개의 네거티브 출력 펄스를 행으로 전파하는 것은 허용되지 않습니다.

앞서 기재된 내용은 본 발명의 실시예들을 나타낸 것입니다. 발명을 설명함에 있어서 실시 가능한 모든 컴포넌트의 및 방법의 조합을 기재하는 것은 불가능하나, 당업자는 발명의 추가적인 조합 및 변형이 가능하다는 것을 인지할 것입니다. 따라서, 본 발명은 본 명세서의 범위 내에 속하는 모든 상기 조합 및 변형을 포함하도록 의도되었습니다. 추가적으로, 본 명세서의 "하나," "한," "제 1," 또는 "다른" 요소, 또는 동등 요소는, 하나 이상의 상기 요소들을 포함하고, 그러한 요소들을 두 이상 요구하거나 배제하지 않는 것으로 해석되어야 합니다. 여기서 사용된, "포함" 이라는 용어는 포함하지만 이에 제한되지 않는다는 의미를 갖습니다. 또한, "기반한"이라는 용어는 적어도 부분적으로 기반한다는 의미를 갖습니다.

Claims

상호 양자 논리(RQL) 게이트 회로로서,
양의 단일 플럭스 양자(SFQ) 펄스를 수신하는 것에 기반하여 어썰팅되도록 각각 구성된 둘을 초과하는 논리적 입력들을 포함하는 입력 스테이지를 포함하고, 상기 입력 스테이지는, 각각의 논리적 입력에, 상기 논리적 입력과 연관된 적어도 하나의 저장 루프를 포함하며, 각각의 저장 루프는 적어도 하나의 입력 조셉슨 접합(JJ), 적어도 하나의 인덕터, 및 논리적 결정 JJ을 포함하며, 상기 논리적 결정 JJ는 상기 논리적 입력들과 연관된 모든 상기 저장 루프들에 공통되며; 또한
논리적 입력들의 조합에 응답하여 상기 논리적 결정 JJ의 트리거링에 기반하여 출력을 어썰팅하도록 구성된 출력 스테이지를 포함하는,
상호 양자 논리 게이트 회로.
제 1 항에 있어서,
상기 입력 스테이지 내의 논리적 입력과 연관된 각각의 저장 루프는 상기 저장 루프의 연관된 입력의 상기 어썰팅에 기반한 초전도 전류를 저장하도록 구성되는,
상호 양자 논리 게이트 회로.
제 1 항에 있어서,
상기 출력 스테이지는 상기 입력 스테이지의 입계값을 설정하기 위해 바이어스 신호에 기반하여 상기 논리적 결정 JJ 내에서 바이어스 전류를 유도하도록 구성된 바이어스 입력을 더 포함하는,
상호 양자 논리 게이트 회로.
제 3 항에 있어서,
상기 바이어스 신호는 AC 및 DC 바이어스 신호인,
상호 양자 논리 게이트 회로.
제 1 항에 있어서,
상기 출력 스테이지는 논리적 입력들의 다른 조합에 응답하여 상기 논리적 결정 JJ의 상기 언트리거링에 기반한 상기 출력을 디-어썰팅하도록 더 구성되는,
상호 양자 논리 게이트 회로.
제 1 항에 있어서,
상기 입력 스테이지는 정확히 다섯의 논리적 입력들을 가지며, 또한 상기 출력 스테이지는 상기 논리적 입력들 중 적어도 셋의 어썰팅에 기반한 상기 출력을 어썰팅하도록 구성되는,
상호 양자 논리 게이트 회로.
제 6 항에 있어서,
상기 출력 스테이지는, 상기 논리적 결정 JJ를 제외하고, 하나 이하의 JJ를 포함하는,
상호 양자 논리 게이트 회로.
제 1 항에 있어서,
상기 입력 및 출력 스테이지들은 상기 논리적 입력들 전체의 어썰팅에 기반하여 상기 출력을 어썰팅하고 또한 상기 어썰팅된 논리적 입력들 중 어느 하나의 디어썰팅에 기반하여 상기 출력을 디어썰팅하도록 구성되는,
상호 양자 논리 게이트 회로.
제 8 항에 있어서,
상기 입력 스테이지는 정확히 세 논리적 입력들을 갖는,
상호 양자 논리 게이트 회로.
제 1 항에 있어서,
상기 입력 및 출력 스테이지들은 상기 논리적 입력들 중 어느 하나의 어썰팅에 기반한 상기 출력을 어썰팅하고 또한 모든 어썰팅된 논리적 입력들의 디어썰팅에 기반한 상기 출력을 디어썰팅하도록 구성되는,
상호 양자 논리 게이트 회로.
제 10 항에 있어서,
상기 입력 스테이지는 정확히 세 논리적 입력들을 갖는,
상호 양자 논리 게이트 회로.
제 1 항에 있어서,
상기 논리적 입력들은 제 1 논리적 입력 및 잔여 논리적 입력들을 포함하며, 또한
상기 입력 및 출력 스테이지들은:
상기 제 1 논리적 입력의 어썰팅, 및
상기 잔여 논리적 입력들 중 적어도 하나의 어썰팅에 기반하여 상기 출력을 어썰팅하도록 구성되며; 또한
상기 입력 및 출력 스테이지들은:
상기 어썰팅된 제 1 논리적 입력의 디어썰팅, 또는
상기 어썰팅된 잔여 논리적 입력들 전체의 디어썰팅에 기반하여 상기 출력을 디어썰팅하도록 구성되는,
상호 양자 논리 회로.
제 12 항에 있어서,
상기 입력 스테이지는 정확히 세 논리적 입력들을 갖는,
상호 양자 논리 회로.
논리 값을 결정하는 방법으로서,
둘을 초과하는 논리적 입력들을 갖는 상호 양자 논리(RQL) 게이트의 하나 이상의 논리적 입력들을 어썰팅하기 위해 하나 이상의 포지티브 단일 플럭스 양자(SFQ) 펄스들을 제공하는 단계;
상기 제공하는 단계에 기반하여, 하나 이상의 포지티브 전류를 상기 RQL 게이트 내의 하나 이상의 입력 저장 루프들에 위치시키는 단계―상기 RQL 게이트는 논리적 입력당 적어도 하나의 저장 루프를 갖음―;
상기 위치시키는 단계에 기반하여, 논리적 입력들의 조합에 응답하여 상기 RQL 게이트 내의 논리적 결정 조셉슨 접합(JJ)을 트리거하는 단계; 및
상기 트리거하는 단계에 기반하여, 상기 RQL 게이트의 출력으로 부터의 어썰팅 신호를 전파시키는 단계를 포함하는,
논리 값을 결정하는 방법.
제 14 항에 있어서,
상기 전파 시키는 단계 이후에,
상기 논리적 입력들 중 하나 이상을 디어썰팅하기 위해 하나 이상의 네거티브 SFQ 펄스를 제공하는 단계;
상기 하나 이상의 네거티브 SFQ 펄스를 제공하는 단계에 기반하여, 하나 이상의 상기 입력 저장 루프들에 하나 이상의 네거티브 전류를 위치시키는 단계;
상기 하나 이상의 네거티브 전류를 위치시키는 단계에 기반하여, 논리적 입력들의 다른 조합에 응답하여상기 논리적 결정 JJ을 언트리거하는 단계;
상기 언트리거하는 단계에 기반하여, 상기 RQL 게이트의 상기 출력에서 부터 디어썰팅 신호를 전파시키는 단계를 더 포함하는,
논리 값을 결정하는 방법.
제 14 항에 있어서,
AC 컴포넌트을 시계 신호로서 갖는 바이어스 신호를 제공하는 단계를 더 포함하고, 또한
상기 트리거하는 단계가 상기 시계 신호에 더 기반하는,
논리 값을 결정하는 단계.
회로로서,
더브테일 노드(dovetail node)에서 교차하는 둘을 초과하는 논리적 입력 조셉슨 전송 라인들(JTL)―각각의 논리적 입력 JTL은 제 1 노드에서 입력 조셉슨 접합(JJ) 및 저장 인덕터에 연결되는 저장 루프 입력 인덕터를 포함하고, 상기 저장 루프 입력 인덕터, 입력 JJ, 및 저장 인덕터는 단방향 데이터 흐름을 제공하도록 크기가 조정됨―;
각각의 저장 루프들이 상기 입력 JJ 및 각각의 입력 JTL 및 상기 논리적 결정 JJ의 저장 인덕터에 의해서 형성되도록, 상기 더브테일 노드 및 저-전압 노드 사이에서 연결되는 상기 논리적 결정 JJ; 및
상기 더브테일 노드 및 논리적 출력 노드 사이의 출력 JTL을 포함하고,
상기 회로는 어썰팅된 또는 디어썰팅된 논리적 출력 신호를 상기 논리적 입력 JTL들에 제공된 어썰팅된 또는 디어썰팅된 논리적 입력 신호들에 기반하여 상기 출력 노드에 제공하도록 구성되는,
회로.
제 17 항에 있어서,
상기 출력 JTL에 제공된 AC 및 DC 바이어스 라인을 더 포함하는,
회로.
제 17 항에 있어서,
세 논리적 입력 JTL들을 포함하고,
상기 논리적 출력 신호는 상기 논리적 입력 신호들에 기반하여 OR, AND, 또는 OR-AND 논리적 결정들 중 어느 하나를 제공하는,
회로.
제 17 항에 있어서,
다섯 이상의 논리적 입력 JTL들을 포함하고,
상기 논리적 출력 신호는 상기 논리적 입력 신호들에 기반하여 논리적 다수 결정(logical majority determination)을 제공하는,
회로.