JP2020516081A - アレイ基板、表示基板の製造方法及びディスプレイパネル - Google Patents

アレイ基板、表示基板の製造方法及びディスプレイパネル Download PDF

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Abstract

本発明は、アレイ基板、表示基板の製造方法及びディスプレイパネルを開示し、前記アレイ基板は、ガラス基板と、前記ガラス基板上に形成されるゲート電極の電極層と、前記ガラス基板と前記ゲート電極の電極層上に被覆される絶縁層と、前記絶縁層上に被覆される半導体層と、前記半導体層上に形成されるｎ型ドープグラフェン層と、前記ｎ型ドープグラフェン層上に形成されるソース電極及びドレイン電極の電極層と、を含む。上記方式によって、本発明は、半導体層と金属電極層をよく導通させることができ、半導体デバイスの特性を大幅に向上させることができる。

Description

本発明は、平面表示の技術分野に関し、特にアレイ基板、表示基板の製造方法及びディスプレイパネルに関する。
液晶表示装置は、薄型、省電力、無輻射などの多くの利点を有するため、光学、半導体、モーター、化学工業及び材料など、様々な産業で幅広く使用されている。
金属と半導体が接触する際、半導体側のドープ濃度が非常に高いと、バリア領域の幅が小さくなり、キャリアがトンネル効果によってバリアを透過し、かなり大きなトンネル電流を発生し、オーミックコンタクトを形成し得る。液晶表示基板において、半導体と金属電極の間のオーミックコンタクト抵抗の大きさが半導体デバイスの特性に影響する可能性がある。
従来、オーミックコンタクト層とする材料は、通常、ｎ型ドープシリコンであるが、本願の発明者は、長期にわたって研究開発を重ねた結果、ｎ型ドープシリコンのオーミックコンタクト層が大きな漏れ電流、低スイッチング比などの欠点を有し、半導体と金属電極をよく導通させることができないことを見出した。
本発明が主に解決しようとする技術的課題は、半導体層と金属電極層をよく導通させることができ、半導体デバイスの特性を大幅に向上させることができるアレイ基板、表示基板の製造方法及びディスプレイパネルを提供することである。
上記技術的課題を解決するために、本発明に採用される１つの技術的手段は、アレイ基板を提供することであり、上記アレイ基板は、ガラス基板と、上記ガラス基板上に形成されるゲート電極の電極層と、上記ガラス基板と上記ゲート電極の電極層上に被覆される絶縁層と、上記絶縁層上に被覆される半導体層と、上記半導体層上に形成され、第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層を含むｎ型ドープグラフェン層であって、上記第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層が間隔をあけて設置され、且つ上記ゲート電極の電極層の垂直上方の両端に位置し、上記第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層がそれぞれ上記ゲート電極の電極層と部分的に重なるｎ型ドープグラフェン層と、上記ｎ型ドープグラフェン層上に形成されるソース電極及びドレイン電極の電極層と、を含み、そのうち、上記ｎ型ドープグラフェンは、窒素ドープグラフェン及びリンドープグラフェンのうちの少なくとも１種である。
上記技術的課題を解決するために、本発明に使用される別の１つの技術的手段は、表示基板の製造方法を提供することであり、上記方法は、１つのベース基板上に第１電極層、絶縁層及び半導体層を順に形成するステップと、上記半導体層上にナノスケールパターンを有するｎ型ドープグラフェン層を形成するステップと、を含む。
上記技術的課題を解決するために、本発明に使用されるさらに別の１つの技術的手段は、ディスプレイパネルを提供することであり、上記ディスプレイパネルは、表示基板を含み、上記表示基板は、ガラス基板と、上記ガラス基板上に形成されるゲート電極の電極層と、上記ガラス基板と上記ゲート電極の電極層上に被覆される絶縁層と、上記絶縁層上に被覆される半導体層と、上記半導体層上に形成され、第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層を含むｎ型ドープグラフェン層であって、上記第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層が間隔をあけて設置され、且つ上記ゲート電極の電極層の垂直上方の両端に位置し、上記第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層がそれぞれ上記ゲート電極の電極層と部分的に重なるｎ型ドープグラフェン層と、上記ｎ型ドープグラフェン層上に形成されるソース電極及びドレイン電極の電極層と、を含む。
本発明の有益な効果は、以下のとおりである。従来技術の場合と異なり、本発明のアレイ基板では、ｎ型ドープグラフェン層が半導体層とソース電極及びドレイン電極の電極層との間に設置され、その優れた導電性及び非常に高い電子移動度のため、形成されるオーミックコンタクト抵抗が小さく、且つ漏れ電流が小さく、スイッチング比が高いという利点を有し、半導体層と金属電極層をよく導通させることができ、半導体デバイスの特性を大幅に向上させる。
図１は、本発明のアレイ基板の一実施形態の構造模式図である。 図２は、本発明の表示基板の製造方法の一実施形態の模式的なフローチャートである。 図３は、本発明の表示基板の製造方法の一実施形態のプロセス模式図である。 図４は、本発明の表示基板の製造方法の一実施形態のプロセス模式図である。 図５は、本発明の窒素ドープグラフェンの製造方法の一実施形態の模式的なフローチャートである。 図６は、本発明のナノスケールパターンを有する窒素ドープグラフェン層の製造方法の一実施形態の模式的なフローチャートである。 図７は、本発明のナノスケールパターンを有する窒素ドープグラフェン層の製造方法の一実施形態のプロセス模式図である。 図８は、本発明のナノスケールパターンを有する窒素ドープグラフェン層の製造方法の一実施形態のプロセス模式図である。 図９は、本発明のナノスケールパターンを有する窒素ドープグラフェン層の製造方法の一実施形態のプロセス模式図である。 図１０は、本発明のナノスケールパターンを有する窒素ドープグラフェン層の製造方法の一実施形態のプロセス模式図である。 図１１は、本発明のナノスケールパターンを有する窒素ドープグラフェン層の製造方法の一実施形態のプロセス模式図である。
図１を参照すると、図１は、本発明のアレイ基板の一実施形態の構造模式図であり、該アレイ基板は、ガラス基板１０１と、ガラス基板１０１上に形成されるゲート電極の電極層１０２と、ガラス基板１０１とゲート電極の電極層１０２上に被覆される絶縁層１０３と、絶縁層１０３上に被覆される半導体層１０４と、半導体層１０４上に形成され、それは、第１ｎ型ドープグラフェン層１０５１と第２ｎ型ドープグラフェン層１０５２を含み、第１ｎ型ドープグラフェン層１０５１と第２ｎ型ドープグラフェン層１０５２が間隔をあけて設置され、且つゲート電極の電極層１０２の垂直上方の両端に位置し、第１ｎ型ドープグラフェン層１０５１と第２ｎ型ドープグラフェン層１０５２がそれぞれゲート電極の電極層１０２と部分的に重なるｎ型ドープグラフェン層１０５と、ｎ型ドープグラフェン層１０５上に形成されるソース電極及びドレイン電極の電極層１０６と、を含む。
そのうち、ガラス基板１０１は、透明ガラスであってもよく、いくつかの応用では、シリカ基板、又はポリ塩化ビニル（Ｐｏｌｙｖｉｎｙｌ ｃｈｌｏｒｉｄｅ、ＰＶ）、可溶性ポリテトラフルオロエチレン（Ｐｏｌｙｔｅｔｒａｆｌｕｏｒｏ ｅｔｈｙｌｅｎｅ、ＰＦＡ）、ポリエチレンテレフタレート（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ、ＰＥＴ）基板などを使用してもよい。
ゲート電極の電極層１０２は、具体的には、単一金属層又は複合金属層、例えばＣｒ、Ｍｏ、Ｍｏ／Ａｌ、ＭｏＴｉ、Ｃｕ等であってもよい。
絶縁層１０３は、具体的には、ＳｉＮｘであってもよく、いくつかの応用場面ではＳｉＯｘ等であってもよく、勿論、ほかの応用場面では、ほかの絶縁物質から製造されてもよい。
半導体層１０４は、具体的には、アモルファスシリコン材質であってもよく、いくつかの応用場面では、インジウム酸化物、亜鉛酸化物、錫酸化物、ガリウム酸化物等のうちの少なくとも１種であってもよい。
グラフェンは、新規なナノカーボン材料であり、非常に高い強度と熱伝導率、及び優れた導電性と電子移動度を有する。しかし、そのゼロバンドギャップの特徴は、その電子デバイス分野への応用に支障をもたらし、例えば漏れ電流が大きく、スイッチング比が低いなどである。グラフェンに制御可能なドープとバンド制御を行うこと、例えばグラフェンへのｎ型ドープによって、真性グラフェンを変性することにより、ドープ後のグラフェンにさらに優れた特性を付与することができ、第１電極層と半導体層の接触抵抗低減の点から、真性グラフェンよりも良好な性能を有する。具体的には、ｎ型ドープグラフェン層１０５は、窒素ドープ又はリンドープによって実現でき、具体的には、化学気相蒸着法、溶液反応法のうちの少なくとも１種によって製造できる。該ｎ型ドープグラフェン層１０５はさらに、所定の処理技術によってパターン化処理を行い、それに特定のパターンを持たせることができる。例えば、一般的なインプリント技術によってパターン化を行うこと、又はナノインプリント技術によってナノスケールパターンを得ることなどであり、ここでは限定しない。
ソース電極及びドレイン電極の電極層１０６は、ｎ型ドープグラフェン層１０５と同様に、２つの部分に分けられて間隔をあけて設置され、且つゲート電極の電極層１０２の垂直上方の両端に位置し、第１部分と第２部分は、それぞれゲート電極の電極層１０１と部分的に重なる。
本発明のアレイ基板は、ガラス基板１０１と、ガラス基板１０１上に形成されるゲート電極の電極層１０２と、ガラス基板１０１とゲート電極の電極層１０２上に被覆される絶縁層１０３と、絶縁層１０３上に被覆される半導体層１０４と、半導体層１０４上に形成され、第１ｎ型ドープグラフェン層１０５１と第２ｎ型ドープグラフェン層１０５２を含むｎ型ドープグラフェン層１０５であって、第１ｎ型ドープグラフェン層１０５１と第２ｎ型ドープグラフェン層１０５２が間隔をあけて設置され、且つゲート電極の電極層１０２の垂直上方の両端に位置し、第１ｎ型ドープグラフェン層１０５１と第２ｎ型ドープグラフェン層１０５２がそれぞれゲート電極の電極層１０２と部分的に重なるｎ型ドープグラフェン層１０５と、ｎ型ドープグラフェン層１０５上に形成されるソース電極及びドレイン電極の電極層１０６と、を含む。ｎ型ドープ後のグラフェンは、より優れた導電性及び非常に高い電子移動度を有し、形成されるオーミックコンタクト抵抗が小さく、漏れ電流が小さく、スイッチング比が高く、半導体層１０４とソース電極及びドレイン電極の電極層１０６をよく導通させることができ、半導体デバイスの特性を大幅に向上させることができる。
図２〜図４を参照すると、本発明の表示基板の製造方法の一実施形態は、ステップＳ１０１〜Ｓ１０２を含む。
Ｓ１０１： ベース基板２０１上に第１電極層２０２、絶縁層２０３及び半導体層２０４を順に形成する。 そのうち、ベース基板２０１は、透明材質であってもよく、具体的には、酸素バリア防水透明有機材質又はガラスであってもよい。一般的には、ガラス基板、シリカ基板があり、いくつかの応用では、ポリ塩化ビニル（Ｐｏｌｙｖｉｎｙｌ ｃｈｌｏｒｉｄｅ、ＰＶ）、可溶性ポリテトラフルオロエチレン（Ｐｏｌｙｔｅｔｒａｆｌｕｏｒｏ ｅｔｈｙｌｅｎｅ、ＰＦＡ）、ポリエチレンテレフタレート（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ、ＰＥＴ）基板などを使用してもよい。
第１電極層２０２は、具体的には、ベース基板２０１上に金属スパッタリング堆積法によって金属層を形成し、さらにフォトレジストコーティング、露光、現像、エッチング及びフォトレジスト剥離などのプロセスを行うことにより、所定パターンを有する第１電極層２０２を形成してもよい。
絶縁層２０３は、具体的には、第１電極層２０２上にさらに化学気相堆積及びフォトレジストエッチングプロセスによって形成されてもよい。
半導体層２０４の形成方法は、第１電極層２０２と同様であるため、ここで重複説明を省略する。
容易に理解できるよう、ほかの応用場面では、第１電極層２０２、絶縁層２０３及び半導体層２０４は、ほかの形成方法を採用してもよく、例えばスプレーコート等であってもよいが、ここでは限定しない。
Ｓ１０２： 半導体層２０４上にナノスケールパターンを有するｎ型ドープグラフェン層２０５を形成する。
ｎ型ドープグラフェン層２０５は、形成されたｎ型ドープグラフェンフィルムを半導体層２０４上に転写して形成されてもよく、コーティングの方式によってｎ型ドープグラフェン分散液を半導体層２０４にコーティングして形成されてもよい。
そのうち、ｎ型ドープグラフェンは、窒素ドープグラフェンであってもよく、リンドープグラフェンなどであってもよく、ここでは限定しない。
ｎ型ドープグラフェン層のナノスケールパターンの形成は、フォトレジストエッチング、ソフトリソグラフィ、グラフェンエッジプリント、ナノインプリント技術などの方法のうちの少なくとも１種を採用してもよい。
さらに、半導体層２０４上にナノスケールパターンを有するｎ型ドープグラフェン層２０５を形成した後、該ナノスケールパターンを有するｎ型ドープグラフェン層２０５上に第２電極層（すなわちソース電極及びドレイン電極層）、保護層及びＩＴＯ電極層を形成すると、完全な薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）基板が得られるが、勿論、ＴＦＴ基板上にカラーフォトレジスト層をさらに形成し、カラーフィルタオンアレイ（Ｃｏｌｏｒ Ｆｉｌｔｅｒ ｏｎ Ａｒｒａｙ、ＣＯＡ）構造を得るようにしてもよい。
さらに、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）コーティング、液晶滴下（Ｏｎｅ Ｄｒｏｐ Ｆｉｌｌｉｎｇ、ＯＤＦ）などのプロセスを行い続け、表示デバイスを製造し、且つ外部電圧を印加することで液晶を駆動して傾斜させて液晶表示の機能を実現する。
本実施形態では、ｎ型ドープグラフェンで真性グラフェン又はアモルファスシリコンを置換する。ｎ型ドープグラフェンは、優れた導電性及び電子移動度を有し、形成されるオーミックコンタクト抵抗が低く、半導体とソース電極及びドレイン電極とをよく導通させることができ、半導体デバイスの特性を大幅に向上させることができる。且つ、ナノスケールパターンが形成されることで、基板の製造がさらに精細になり、その後のパネル表示の解像度向上のために技術上の基礎を提供し、さらに表示品質を向上させる。
そのうち、一実施形態では、ｎ型ドープグラフェン層は、窒素ドープグラフェン層であり、ステップＳ１０２の前、さらにＳ２０１を含む。
Ｓ２０１： 窒素ドープグラフェンを供給する。
具体的には、窒素ドープグラフェンは、化学気相蒸着法、溶液反応法などの方法によって製造できる。
図５を参照すると、図５は、本発明の窒素ドープグラフェンの製造方法の一実施形態の模式的なフローチャートである。本実施形態では、溶液反応法によって窒素ドープグラフェン層を製造し、この場合、ステップＳ２０１は、サブステップＳ２０１１、サブステップＳ２０１２及びサブステップＳ２０１３を含む。
サブステップＳ２０１１： 酸化グラフェン分散液に尿素を加え、混合液を形成する。
そのうち、酸化グラフェン分散液は、酸化グラフェンと所定量の溶剤を用いて調製したものであってもよく、該溶剤は、具体的には、エタノール、アセトンなどの一般的な有機溶剤又は水などであってもよい。酸化グラフェン分散液の濃度は、０．１〜５ｍｇ／ｍＬであってもよく、具体的には、０．１ｍｇ／ｍＬ、０．５ｍｇ／ｍＬ、１ｍｇ／ｍＬ、１．５ｍｇ／ｍＬ、２ｍｇ／ｍＬ、２．５ｍｇ／ｍＬ、３ｍｇ／ｍＬ、３．５ｍｇ／ｍＬ、４ｍｇ／ｍＬ、４．５ｍｇ／ｍＬ、５ｍｇ／ｍＬなどであってもよい。本実施形態では、使用される酸化グラフェン分散液は、具体的には、濃度が０．５ｍｇ／ｍＬであり、体積が３０ｍＬである。
尿素は、具体的には、尿素純物質を使用してもよく、所定の濃度の尿素溶液を使用してもよい。そのうち、酸化グラフェンと尿素純物質との質量比は、１：５〜１：５０であり、具体的には、１：５、１：１０、１：１５、１：２０、１：２５、１：３０、１：３５、１：４０、１：４５、１：５０などであってもよい。本実施形態では、尿素純物質を使用し、具体的には、４５０ｍｇである。
１つの応用場面では、形成された上記混合液を撹拌し、具体的には、マグネチックスターラーを用いて、３０分間撹拌することができる。
サブステップＳ２０１２： 上記混合液を第１温度に加熱して且つ保温することにより、窒素ドープグラフェン粗製品を得る。
酸化グラフェンと尿素の混合液を加熱し、加熱の温度範囲が１２０〜２５０℃であり、具体的には、１２０℃、１４０℃、１６０℃、１８０℃、２００℃、２２５℃、２５０℃などであってもよく、且つ、２〜３時間反応させ、本実施形態では、具体的には、水熱反応釜を用いて１６０℃に加熱し、且つ該温度で３時間反応させ、窒素ドープグラフェン固体を析出し、窒素ドープグラフェン粗製品を形成する。
サブステップＳ２０１３： 窒素ドープグラフェン粗製品を精製処理し、窒素ドープグラフェンを得る。
そのうち、精製処理とは、具体的には、窒素ドープグラフェン粗製品を冷却させ、自然冷却の方式を用いてもよく、又は氷水に入れて補助的に冷却させてもよく、冷却後、遠心処理し、具体的には、遠心機にセットして遠心処理することにより、反応させて生成された窒素ドープグラフェンに沈降を発生させ、窒素ドープグラフェン固体と反応物を分離するという目的を達成することができる。一般的に使用される遠心機は、低速遠心機、高速遠心機、超高速遠心機などであってもよく、必要に応じて選択する。遠心処理完了後、沈降を発生させた窒素ドープグラフェン固体と液体を分離するが、具体的には、濾過の方式で分離し、次に洗浄して乾燥させ、窒素ドープグラフェン黒色固体を得てもよい。なお、得たサンプルの純度を確保するために、遠心精製処理を複数回行い、比較的純粋な窒素ドープグラフェンを得ることができる。
本実施形態では、酸化グラフェンと尿素を原料とし、水加熱法によって窒素ドープグラフェンを製造するが、これは低温プロセスに属し、反応条件が温和で、操作がシンプルで、毒性がなく、環境汚染が小さく、反応時間が短く、反応効率が高く、さらにコストを削減することができる。
図６〜図１１を参照すると、本発明のナノスケールパターンを有する窒素ドープグラフェン層の製造方法の一実施例では、ステップＳ１０２は、サブステップＳ１０２１、サブステップＳ１０２２、サブステップＳ１０２３及びサブステップＳ１０２４を含む。
サブステップＳ１０２１： 半導体層３０１上にｎ型ドープグラフェン層３０２及び補助層３０３を順に形成する。
そのうち、補助層３０３の材質は、具体的には、ポリメタクリル酸メチル（ｐｏｌｙｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ、ＰＭＭＡ）、ポリスチレン（Ｐｏｌｙｓｔｙｒｅｎｅ、ＰＳ）、ポリカーボネート（Ｐｏｌｙｃａｒｂｏｎａｔｅ、ＰＣ）、ポリ塩化ビニル（Ｐｏｌｙｖｉｎｙｌ ｃｈｌｏｒｉｄｅ、ＰＶＣ）などのうちの少なくとも１種であってもよい。１つの応用場面では、補助層３０３は、ナノインプリントによって形成されてもよい。
本実施形態では、ＰＭＭＡを例とすると、補助層３０３の具体的な形成方法は、ベース基板２０１上にピンコート法で液体ＰＭＭＡをコーティングし、均一にコーティングして硬化させると、ＰＭＭＡ層を形成できることである。勿論、ほかのコーティング方式を採用してもよく、例えば、スプレーコート法、ディップコート法、電気泳動コート法及びブラッシング法などであり、ここでは限定しない。
サブステップＳ１０２２： 補助層３０３にナノスケールパターン化処理を行うことにより、該補助層３０３にナノスケールパターンを形成する。
補助層３０３にナノスケールパターン化処理を行う際に、具体的には、リソグラフィ、電子線直接描画、Ｘ線露光、極端紫外線光源露光、真空紫外線エッチング技術、ソフトリソグラフィ及びナノインプリント技術などを採用できる。１つの応用場面では、ナノインプリント技術を採用して補助層３０３にナノスケールパターン化処理を行うことにより、補助層３０３にナノスケールパターンを形成する。ナノインプリント技術を採用することで、必要に応じてＰＭＭＡ層上に解像度がナノスケールの三次元人工構造を形成し、さらにそのナノスケールパターン化処理を実現することができる。ナノインプリント技術は、光学露光における回折現象や電子ビーム露光における散乱現象がなく、超高解像度を有するが、光学露光のように並列処理を行って、何百ものデバイスを同時に製造することができることにより、高生産量という利点を有し、また、ナノインプリント技術は、光学露光機のような複雑な光学系、又は電子ビーム露光機のような複雑な電磁集束システムを必要としないため、コストが低く、且つマスク上のパターンをほぼ差別なくウェハーに転写でき、ハイフィデリティを有する。
そのうち、ナノインプリント技術は、サーマルインプリントリソグラフィ技術、紫外線硬化ナノインプリント技術、マイクロコンタクトナノインプリント技術、ソフトインプリント技術などを含む。本実施形態では、具体的には、サーマルインプリントリソグラフィ技術を採用して補助層３０３にナノスケールパターン化処理を行う。
そのうち、ナノスケールパターン化処理を行う時に使用されるインプリント金型３０４の材質は、精度が高く、硬度が高く、化学的性質が安定しているＳｉＣ、Ｓｉ３Ｎ４、ＳｉＯ２などであってもよく、電子ビームエッチング技術又は反応イオンエッチング技術によって処理することでインプリント金型３０４に所望のナノスケールパターンを形成することができる。
ＰＭＭＡを例にすると、補助層３０３にサーマルインプリントリソグラフィを行ってナノスケールパターンを形成する処理は、具体的には、ＰＭＭＡ層をそのガラス転移温度以上に加熱することであり、加熱方式は、具体的には、加熱板による加熱、超音波加熱などを採用してもよい。そのうち、超音波加熱を用いると、加熱過程を数秒に短縮させることができ、電力消費量低減、生産性向上及びコスト低減に有利である。加熱完了後、インプリント金型３０４に加圧し、且つ加熱温度と圧力を所定時間保持することにより、液体のＰＭＭＡをインプリント金型３０４のナノスケールパターン隙間に充填し、次に温度をガラス転移温度以下に下げて離型するが、この時のＰＭＭＡ層はナノスケールパターン化処理を完成したものである。
１つの応用場面では、気泡による転写パターンの品質への影響を軽減させるために、プロセスの全過程が１Ｐａ未満の真空環境で行われる。そのうち、真空環境によって、補助層３０３中のガスをスムーズに排出し、インプリント時の気泡によるパターンの品質への影響を軽減させ、さらに形成されたナノスケールパターンの品質を向上させることができる。
１つの応用場面では、ガス補助ナノインプリント技術を採用してもよく、具体的には、インプリント前、金型３０４と補助層３０３を有するベース基板とを位置合わせした後に真空室内にセットして固定し、次に真空室内に不活性ガスを注入して加圧する。ガスによる加圧の方式を採用することで、圧力が均一であり、且つ圧力の大きさが吸気量に応じて制御可能であり、さらに機械的加圧中にウエハチャックが多自由度でアダプティブに校正する必要があるという難題を回避し、製造プロセスを簡素化させることができる。
サブステップＳ１０２３： ｎ型ドープグラフェン層３０２を処理することにより、ナノスケールパターンを有するｎ型ドープグラフェン層３０２１を形成する。
１つの応用場面では、ｎ型ドープグラフェン層３０２を処理することは、具体的には、プラズマ表面処理技術、リソグラフィ、レーザエッチングなどを採用でき、本実施形態では、具体的には、プラズマ表面処理技術を採用し、ｎ型ドープグラフェン層３０２にナノスケールパターンを有する補助層３０３１と同じパターンを形成させる。
サブステップＳ１０２４： 該ナノスケールパターンを有する補助層３０３１を除去する。
本実施形態では、ｎ型ドープグラフェン層３０２にナノスケール電極パターンを形成した後、該ナノスケールパターンを有する補助層３０３１を除去することができる。
上記ナノスケールパターンを有する補助層３０３１を除去することは、具体的には、それを溶解できる有機溶剤に浸漬させることで行うことができる。同様にＰＭＭＡを例にすると、例えばアセトン、ジメチルホルムアミド（Ｄｉｍｅｔｈｙｌｆｏｒｍａｉｄ、ＤＭＦ）、ジクロロメタン、クロロベンゼン、トルエン、テトラヒドロフラン、クロロホルムなどのうちの少なくとも１種を使用してもよく、アルカリ性溶液、たとえばＮａＯＨ溶液を使用してもよい。勿論、さらに加熱と超音波の方法を補助として用い、ＰＭＭＡ層の除去を加速してもよい。
本実施形態によれば、サーマルインプリントリソグラフィ技術は、プロセスがシンプルで、精度が高く、高品質、低コストのナノスケールパターンを形成でき、且つナノスケールパターンが形成されることで、基板の製造がさらに精細になり、その後のパネル表示の解像度向上のために技術上の基礎を提供し、さらに表示品質を向上させる。
そのうち、本発明の表示基板の一実施形態では、該表示基板は、上記表示基板の製造方法のうちのいずれかによって製造され、具体的な方法は、上記各実施形態のとおりであるため、ここで重複説明を省略する。そのうち、本実施形態の表示基板は、具体的には、薄膜トランジスタアレイ基板、カラーフィルタオンアレイ基板などであってもよい。本実施形態における表示基板は、ｎ型ドープグラフェン層をオーミックコンタクト層として用い、オーミックコンタクト抵抗が低く、半導体とソース電極及びドレイン電極とをよく導通させることができ、表示装置の特性を向上させることができる。
ここで、本発明のディスプレイパネルの一実施形態では、該ディスプレイパネルは、上記表示基板の一実施形態における基板を含む。ここで、本発明のディスプレイパネルは、テレビ、コンピュータ、タブレットＰＣ、携帯電話、ＭＰ３、ＭＰ４などの電子デバイスに使用されるディスプレイパネルを含む。本実施形態における表示装置は、特性に優れ、表示品質が非常に高い。
以上、本発明の実施形態を説明したものに過ぎず、それにより本発明の特許範囲を限定するものではなく、本発明の明細書及び図面の内容を利用して作られる等価構造又は等価プロセス変換、又はほかの関連の技術分野への直接又は間接適用は、すべて本発明の特許保護範囲に含まれる。
１０１ ガラス基板
１０２ 電極層
１０３ 絶縁層
１０４ 半導体層
１０５ ｎ型ドープグラフェン層
１０６ 電極層
２０１ ベース基板
２０２ 第１電極層
２０３ 絶縁層
２０４ 半導体層
２０５ ｎ型ドープグラフェン層
３０１ 半導体層
３０２ ｎ型ドープグラフェン層
３０３ 補助層
３０４ 金型
１０５１ 第１ｎ型ドープグラフェン層
１０５２ 第２ｎ型ドープグラフェン層
３０２１ ｎ型ドープグラフェン層
３０３１ 補助層

Claims (19)

  1. アレイ基板であって、
    ガラス基板と、
    前記ガラス基板上に形成されるゲート電極の電極層と、
    前記ガラス基板と前記ゲート電極の電極層上に被覆される絶縁層と、
    前記絶縁層上に被覆される半導体層と、
    前記半導体層上に形成され、第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層を含むｎ型ドープグラフェン層であって、前記第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層が間隔をあけて設置され、且つ前記ゲート電極の電極層の垂直上方の両端に位置し、前記第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層がそれぞれ前記ゲート電極の電極層と部分的に重なるｎ型ドープグラフェン層と、
    前記ｎ型ドープグラフェン層上に形成されるソース電極及びドレイン電極の電極層と、を含み、
    前記ｎ型ドープグラフェンは、窒素ドープグラフェン及びリンドープグラフェンのうちの少なくとも１種であるアレイ基板。
  2. 前記窒素ドープグラフェンは、尿素と酸化グラフェン分散液を反応させて製造されてなる請求項１に記載のアレイ基板。
  3. 前記ｎ型ドープグラフェン層は、ナノスケールパターンを有する請求項２に記載のアレイ基板。
  4. 前記グラフェン電極層の前記ナノスケール電極パターン層は、ナノインプリント技術によって形成される請求項３に記載のアレイ基板。
  5. 前記ナノインプリント技術は、サーマルインプリントリソグラフィ技術である請求項４に記載のアレイ基板。
  6. 表示基板の製造方法であって、
    １つのベース基板上に第１電極層、絶縁層及び半導体層を順に形成するステップと、
    前記半導体層上にナノスケールパターンを有するｎ型ドープグラフェン層を形成するステップと、を含む表示基板の製造方法。
  7. 前記ｎ型ドープグラフェン層は、窒素ドープグラフェン層である請求項６に記載の表示基板の製造方法。
  8. 前記半導体層上にナノスケールパターンを有する窒素ドープグラフェン層を形成する前、
    前記窒素ドープグラフェンを提供するステップをさらに含むことを特徴とする請求項７に記載の表示基板の製造方法。
  9. 前記窒素ドープグラフェンを提供することは、
    酸化グラフェン分散液に尿素を加え、混合液を形成するステップと、
    前記混合液を第１温度に加熱して且つ保温することにより、窒素ドープグラフェン粗製品を得るステップと、
    前記窒素ドープグラフェン粗製品を精製処理し、前記窒素ドープグラフェンを得るステップと、を含む請求項８に記載の表示基板の製造方法。
  10. 前記半導体層上にナノスケールパターンを有するｎ型ドープグラフェン層を形成することは、
    前記半導体層上にｎ型ドープグラフェン層及び補助層を順に形成するステップと、
    前記補助層にナノスケールパターン化処理を行うことにより、前記補助層にナノスケールパターンを形成するステップと、
    前記ｎ型ドープグラフェン層を処理することにより、ナノスケールパターンを有するｎ型ドープグラフェン層を形成するステップと、
    前記補助層を除去するステップと、を含むことを特徴とする請求項６に記載の表示基板の製造方法。
  11. 前記補助層にナノスケールパターン化処理を行うことにより、前記補助層にナノスケールパターンを形成することは、
    ナノインプリント技術によって前記補助層にナノスケールパターン化処理を行うことにより、前記補助層にナノスケールパターンを形成するステップを含む請求項１０に記載の表示基板の製造方法。
  12. 前記ｎ型ドープグラフェン層を処理することにより、ナノスケールパターンを有するｎ型ドープグラフェン層を形成することは、
    プラズマ表面処理技術によって、前記ｎ型ドープグラフェン層を処理し、ナノスケールパターンを有するｎ型ドープグラフェン層を形成するステップを含むことを特徴とする請求項１０に記載の表示基板の製造方法。
  13. ディスプレイパネルであって、
    表示基板を含み、
    前記表示基板は、
    ガラス基板と、
    前記ガラス基板上に形成されるゲート電極の電極層と、
    前記ガラス基板と前記ゲート電極の電極層上に被覆される絶縁層と、
    前記絶縁層上に被覆される半導体層と、
    前記半導体層上に形成され、第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層を含むｎ型ドープグラフェン層であって、前記第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層が間隔をあけて設置され、且つ前記ゲート電極の電極層の垂直上方の両端に位置し、前記第１ｎ型ドープグラフェン層と第２ｎ型ドープグラフェン層がそれぞれ前記ゲート電極の電極層と部分的に重なるｎ型ドープグラフェン層と、
    前記ｎ型ドープグラフェン層上に形成されるソース電極及びドレイン電極の電極層と、を含むディスプレイパネル。
  14. 前記ｎ型ドープグラフェン層は、リンドープグラフェン層である請求項13に記載のディスプレイパネル。
  15. 前記ｎ型ドープグラフェン層は、窒素ドープグラフェン層である請求項13に記載のディスプレイパネル。
  16. 前記窒素ドープグラフェンは、尿素と酸化グラフェン分散液を反応させて製造されてなる請求項１５に記載のディスプレイパネル。
  17. 前記ｎ型ドープグラフェン層は、ナノスケールパターンを有する請求項１６に記載のディスプレイパネル。
  18. 前記グラフェン電極層の前記ナノスケール電極パターンは、ナノインプリント技術によって形成される請求項１７に記載のディスプレイパネル。
  19. 前記ナノインプリント技術は、サーマルインプリントリソグラフィ技術である請求項１８に記載のディスプレイパネル。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946316A (zh) * 2017-11-17 2018-04-20 深圳市华星光电半导体显示技术有限公司 阵列基板、显示面板及阵列基板的制作方法
US10600816B2 (en) 2017-11-17 2020-03-24 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate comprising graphene conductive layer and manufacturing method of the same
CN110455033A (zh) * 2019-09-16 2019-11-15 长虹美菱股份有限公司 一种纳米压印多通道纹理的装饰型风道组件

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157069A1 (en) * 2006-12-28 2008-07-03 Lg.Philips Lcd Co., Ltd. Thin film transistor for liquid crystal display device
JP2013006732A (ja) * 2011-06-23 2013-01-10 Toyota Central R&D Labs Inc 窒素含有グラフェン構造体及び蛍光体分散液
JP2013084845A (ja) * 2011-10-12 2013-05-09 Sony Corp 有機薄膜トランジスタ、有機薄膜トランジスタの製造方法および表示装置
JP2014207439A (ja) * 2013-04-15 2014-10-30 ツィンファ ユニバーシティ バイポーラ薄膜トランジスタ
CN104409515A (zh) * 2014-11-26 2015-03-11 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板和显示装置
US20150249034A1 (en) * 2014-02-28 2015-09-03 Fujitsu Limited Graphene film manufacturing method and semiconductor device manufacturing method
CN104966722A (zh) * 2015-07-24 2015-10-07 深圳市华星光电技术有限公司 Tft基板结构及其制作方法
CN105304495A (zh) * 2015-09-21 2016-02-03 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板
CN105336861A (zh) * 2014-06-27 2016-02-17 华为技术有限公司 一种有机太阳能电池及其制备方法
US20160197101A1 (en) * 2015-01-06 2016-07-07 Boe Technology Group Co., Ltd. Graphene doped material and manufacturing method thereof, and pixel structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101813181B1 (ko) * 2011-08-26 2017-12-29 삼성전자주식회사 튜너블 배리어를 포함하는 그래핀 전계효과 트랜지스터를 구비한 인버터 논리소자
CN103359711B (zh) * 2012-03-27 2016-01-13 海洋王照明科技股份有限公司 氮掺杂石墨烯的制备方法
CN103880001A (zh) * 2014-03-25 2014-06-25 福州大学 一种图形化石墨烯的制备方法
CN204927297U (zh) * 2015-09-23 2015-12-30 京东方科技集团股份有限公司 一种薄膜晶体管及阵列基板、显示装置

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157069A1 (en) * 2006-12-28 2008-07-03 Lg.Philips Lcd Co., Ltd. Thin film transistor for liquid crystal display device
JP2008166764A (ja) * 2006-12-28 2008-07-17 Lg Display Co Ltd 液晶表示素子用薄膜トランジスタ
JP2013006732A (ja) * 2011-06-23 2013-01-10 Toyota Central R&D Labs Inc 窒素含有グラフェン構造体及び蛍光体分散液
JP2013084845A (ja) * 2011-10-12 2013-05-09 Sony Corp 有機薄膜トランジスタ、有機薄膜トランジスタの製造方法および表示装置
JP2014207439A (ja) * 2013-04-15 2014-10-30 ツィンファ ユニバーシティ バイポーラ薄膜トランジスタ
US20150249034A1 (en) * 2014-02-28 2015-09-03 Fujitsu Limited Graphene film manufacturing method and semiconductor device manufacturing method
JP2015160794A (ja) * 2014-02-28 2015-09-07 富士通株式会社 グラフェン膜の製造方法及び半導体装置の製造方法
CN105336861A (zh) * 2014-06-27 2016-02-17 华为技术有限公司 一种有机太阳能电池及其制备方法
US20170104169A1 (en) * 2014-06-27 2017-04-13 Huawei Technologies Co., Ltd. Organic solar cell and preparation method thereof
CN104409515A (zh) * 2014-11-26 2015-03-11 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板和显示装置
US20160197101A1 (en) * 2015-01-06 2016-07-07 Boe Technology Group Co., Ltd. Graphene doped material and manufacturing method thereof, and pixel structure
CN104966722A (zh) * 2015-07-24 2015-10-07 深圳市华星光电技术有限公司 Tft基板结构及其制作方法
US20170141236A1 (en) * 2015-07-24 2017-05-18 Shenzhen China Star Optoelectronics Technology Co., Ltd. Tft substrate structure and manufacturing method thereof
CN105304495A (zh) * 2015-09-21 2016-02-03 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板
US20170294516A1 (en) * 2015-09-21 2017-10-12 Boe Technology Group Co., Ltd. Thin film transistor and producing method thereof, and array substrate

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