JP2020145529A - 発振器、電子機器及び移動体 - Google Patents

Abstract

【課題】短時間で温度を測定して高精度の温度補償処理を実現できる発振器等の提供。【解決手段】発振器４は、第１振動子１０と、第２振動子１１と、第１振動子１０を発振させることで第１発振信号ＯＳＣ１を生成する第１発振回路２０と、第２振動子１１を発振させることで第１発振信号ＯＳＣ１とは周波数温度特性が異なる第２発振信号ＯＳＣ２を生成する第２発振回路２１と、温度補償データにより温度補償される周波数のクロック信号ＣＫを生成するクロック信号生成回路６０と、第１発振信号ＯＳＣ１及び第２発振信号ＯＳＣ２に基づく時間デジタル変換処理を行い、時間デジタル変換処理の測定データに基づいて温度補償データを求める処理回路３０を含む。【選択図】図１

Description

本発明は、発振器、電子機器及び移動体等に関する。

従来より、温度検出結果に基づき温度補償を行う温度補償型の発振器が知られている。このような温度補償型の発振器としては例えば特許文献１に開示される従来技術が知られている。特許文献１には、２つの振動子の発振の周波数差から温度変化を検出して、温度補償を行う温度補償型の発振器が開示されている。

特開平０４−３６３９１３号公報

特許文献１の発振器は、カウンターに２つの発振信号を入力して周波数差を求める構成であるため、温度を高精度に計測しようとすると計測時間が長くかかってしまうという課題があった。

本発明の一態様は、第１振動子と、第２振動子と、前記第１振動子を発振させることで第１発振信号を生成する第１発振回路と、前記第２振動子を発振させることで前記第１発振信号とは周波数温度特性が異なる第２発振信号を生成する第２発振回路と、温度補償データにより温度補償される周波数のクロック信号を生成するクロック信号生成回路と、前記第１発振信号及び前記第２発振信号に基づく時間デジタル変換処理を行い、前記時間デジタル変換処理の測定データに基づいて前記温度補償データを求める処理回路と、を含む発振器に関係する。

本実施形態の発振器の構成例。 本実施形態の発振器の詳細な構成例。 処理回路の構成例。 発振信号の周波数温度特性の例。 発振信号の周波数差に対応する入力データの周波数温度特性の例。 処理回路、時間デジタル変換回路の第１の構成例。 第１の構成例の動作を説明する信号波形例。 第１の構成例の動作を説明する信号波形例。 処理回路、時間デジタル変換回路の第２の構成例。 時間デジタル変換処理を説明する信号波形例。 時間デジタル変換器の説明図。 処理回路、時間デジタル変換回路の第３の構成例。 第３の構成例の動作を説明する信号波形例。 処理回路、時間デジタル変換回路の第４の構成例。 時間デジタル変換を説明する信号波形例。 クロック信号生成回路の第１の構成例。 クロック信号生成回路の第２の構成例。 クロック信号生成回路の第３の構成例。 学習処理の例を説明するフローチャート。 電子機器の構成例。 移動体の構成例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．発振器
図１に本実施形態の発振器４の構成例を示す。発振器４は、温度補償型発振器であり、振動子１０、１１と発振回路２０、２１と処理回路３０とクロック信号生成回路６０を含む。発振器４は、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）であってもよいし、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）であってもよい。振動子１０は第１振動子であり、振動子１１は第２振動子である。発振回路２０は第１発振回路であり、発振回路２１は第２発振回路である。本実施形態では、発振回路２０、２１、処理回路３０及びクロック信号生成回路６０を、回路装置に設けることができる。回路装置は半導体基板上に回路素子が形成された半導体チップである。或いは発振回路２０、２１を、第１半導体チップである第１回路装置に設け、処理回路３０及びクロック信号生成回路６０を、第２半導体チップである第２回路装置に設けてもよい。振動子１０は発振回路２０に電気的に接続され、振動子１１は発振回路２１に電気的に接続されている。例えばボンディグワイヤー、金属バンプ或いはパッケージの内部配線等を介して、振動子１０、１１と発振回路２０、２１は電気的に接続されている。

振動子１０、１１は、電気的な信号により機械的な振動を発生する素子である。振動子１０、１１は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０、１１は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。なお本実施形態の振動子１０、１１は、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。例えば振動子１０、１１として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

例えば発振器４は、振動子１０、１１及び回路装置が収容されるパッケージを含む。この場合に、半導体チップである回路装置は、発振回路２０、２１と処理回路３０とクロック信号生成回路６０を含む。パッケージは、例えばセラミック等により形成され、その内側に収容空間を有している。例えばパッケージはベースとリッドを含み、ベースとリッドとの間に収容空間を形成するように、ベースの上面にリッドが接合される。このようにベースとリッドにより気密封止された収容空間に、振動子１０、１１及び回路装置が収容される。この場合に振動子１０、１１は、発振器４のパッケージ内において、例えば隣合うように配置され、例えば１つの基板上に振動子１０、１１が隣接して配置される。例えば振動子１０、１１は温度結合されるように配置される。これにより振動子１０、１１の周囲の温度環境を同じ温度環境にできる。或いは発振器４は、振動子１０、１１及び第１回路装置が収容される第１パッケージと、第１パッケージ及び第２回路装置が収容される第２パッケージを含んでもよい。この場合に第１半導体チップである第１回路装置は、発振回路２０、２１を含み、第２半導体チップである第２回路装置は、処理回路３０とクロック信号生成回路６０を含む。そして振動子１０、１１は、発振器４の第１パッケージ内において、隣合うように配置され、例えば温度結合されるように配置される。

発振回路２０は、振動子１０を発振させることで発振信号ＯＳＣ１を生成する。発振回路２１は、振動子１１を発振させることで発振信号ＯＳＣ２を生成する。発振信号ＯＳＣ１は第１発振信号であり、発振信号ＯＳＣ２は第２発振信号である。発振信号ＯＳＣ１、ＯＳＣ２は発振クロック信号と呼ぶこともできる。例えば発振信号ＯＳＣ２は発振信号ＯＳＣ１とは周波数温度特性が異なる発振信号である。例えば本実施形態では、振動子１０、１１は発振の周波数温度特性が互いに異なっている。このように振動子１０、１１の周波数温度特性が異なることで、発振信号ＯＳＣ１、ＯＳＣ２の周波数温度特性も異なるようになる。例えば振動子１０のＡＴカットなどにおけるカットアングルと、振動子１１のカットアングルを異ならせることで、振動子１０、１１の周波数温度特性を異ならせることができる。或いは振動子１０としてＡＴカット及びＹカットのいずれか一方のカットの振動子を用い、振動子１１として他方のカットの振動子を用いてもよい。なお、発振信号ＯＳＣ１、ＯＳＣ２の周波数温度特性を異ならせる手法としては、上記した手法に限定されず、種々の手法を用いることができる。

発振回路２０、２１の各々は、第１振動子用端子と第２振動子用端子の間に設けられた発振用の駆動回路などを含む。例えば発振回路２０、２１の各々は、駆動回路を実現するバイポーラートランジスターなどのトランジスターと、キャパシターや抵抗などの能動素子により実現できる。発振回路２０、２１としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプの発振回路を用いることができる。また発振回路２０、２１の各々に可変容量回路を設けてもよい。このような可変容量回路を設ければ、可変容量回路の容量値の調整により、発振周波数を調整することが可能になる。可変容量回路は、バラクターなどの可変容量素子により実現できる。可変容量回路は、振動子１０、１１の各振動子の一端に電気的に接続することができる。

なお、各振動子の一端に接続される第１可変容量回路と各振動子の他端に電気的に接続される第２可変容量回路を設けてもよい。また発振回路２０、２１が出力する発振信号ＯＳＣ１、ＯＳＣ２は、振動子１０、１１の発振により直接に得られる発振信号には限定されず、当該発振信号を分周した信号などであってもよい。また本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は能動素子等を介した接続であってもよい。

処理回路３０は発振器４における各種の処理を行う回路である。例えば処理回路３０は、発振信号ＯＳＣ１及び発振信号ＯＳＣ２に基づく時間デジタル変換処理を行い、時間デジタル変換処理の測定データに基づいて温度補償データを求める。時間デジタル変換処理は、同一信号の複数のエッジタイミング間の時間差、或いは異なる複数の信号のエッジタイミング間の時間差を測定し、時間差に対応するデジタルの測定データを求める処理である。信号のエッジタイミングは信号の遷移タイミングである。例えば処理回路３０は、複数のエッジタイミング間の時間差を、デジタルの測定データに変換する時間デジタル変換処理を行って、求められた測定データに基づいて温度補償データを求める。この時間デジタル変換処理は時間デジタル変換回路３２が実行する。

具体的には処理回路３０は、発振信号ＯＳＣ１の複数のエッジタイミング間の第１時間差と、発振信号ＯＳＣ２の複数のエッジタイミング間の第２時間差を測定する。そして第１時間差と第２時間差の差分に対応するデータや、或いは第１時間差のデータと第２時間差のデータを、デジタルの測定データとして求める時間デジタル変換処理を行う。時間差が求められる複数のエッジタイミングの複数のエッジは、例えば隣り合う複数の立ち上がりエッジ、隣り合う複数の立ち下がりエッジ、或いは隣り合う立ち上がりエッジと立ち下がりエッジなどである。或いは処理回路３０は、発振信号ＯＳＣ１の第１エッジタイミングと、発振信号ＯＳＣ２の対応する第３エッジタイミングとの間の第３時間差と、発振信号ＯＳＣ１の第２エッジタイミングと、発振信号ＯＳＣ２の対応する第４エッジタイミングとの間の第４時間差を測定してもよい。そして第３時間差と第４時間差の差分に対応するデータや、或いは第３時間差のデータと第４時間差のデータを、デジタルの測定データとして求める時間デジタル変換処理を行ってもよい。発振信号ＯＳＣ１、ＯＳＣ２のエッジは、立ち上がりエッジでもよいし、立ち下がりエッジでもよい。そして処理回路３０は、このような時間デジタル変換処理により求められた時間差の測定データに基づいて、温度補償データを求める。温度補償は、温度変動によるクロック信号ＣＫの周波数変動を抑制して補償する処理である。処理回路３０は、例えばゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。或いは処理回路３０を、ＤＳＰ（Digital Signal Processor）、ＣＰＵ（Central Processing Unit）などのプロセッサーにより実現してもよい。

クロック信号生成回路６０は、温度補償データにより温度補償される周波数のクロック信号ＣＫを生成する。例えば処理回路３０は、クロック信号ＣＫの周波数等を設定するための設定データＳＤをクロック信号生成回路６０に出力する。具体的には処理回路３０は、温度補償データにより補正された設定データＳＤを出力し、クロック信号生成回路６０は、この設定データＳＤに基づいて、クロック信号ＣＫを生成する。例えばクロック信号生成回路６０は、発振信号ＯＳＣ１、ＯＳＣ２の一方の発振信号と、設定データＳＤとに基づいて、クロック信号ＣＫを生成する。そして設定データＳＤは、温度補償データにより補正されたデータであるため、クロック信号生成回路６０が、この設定データＳＤに基づいてクロック信号ＣＫを生成することで、温度補償データにより温度補償される周波数のクロック信号ＣＫを生成できるようになる。

図２に発振器４の詳細な構成例を示す。図２では発振器４が記憶部９０を含む。記憶部９０は、学習済みモデルの情報を記憶する。例えば記憶部９０は、入力データに対して温度補償データに対応するデータを出力するように機械学習させた学習済みモデルの情報を記憶する。例えば処理回路３０がニューラルネットワーク演算を行う場合には、記憶部９０は、学習済みモデルの情報として、ニューラルネットワーク演算の重み付け係数の情報を記憶する。ここで温度補償データに対応するデータは、温度補償データそのものであってもよいし、温度補償データを求めるためのデータであってもよい。記憶部９０は、例えば不揮発性メモリーなどの半導体のメモリーにより実現できる。不揮発性メモリーとしては、例えばデータの電気的な消去が可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）や、ＦＡＭＯＳ（Floating gate Avalanche injection MOS）などを用いたＯＴＰ（One Time Programmable）のメモリーなどを用いることができる。

そして処理回路３０は、記憶部９０に記憶される学習済みモデルの情報に基づく処理を行うことで、温度補償データを求める。具体的には処理回路３０は、時間デジタル変換処理の測定データを入力データとして、学習済みモデルの情報に基づく処理を行うことで、温度補償データを求める。例えば処理回路３０の時間デジタル変換回路３２は、発振信号ＯＳＣ１の複数のエッジタイミング間の時間差、発振信号ＯＳＣ２の複数のエッジタイミング間の時間差、或いは発振信号ＯＳＣ１のエッジタイミングと発振信号ＯＳＣ２の対応するエッジタイミングとの間の時間差を測定し、測定した時間差に基づくデジタルの測定データを求める。そして処理回路３０は、この測定データを入力データとして、ニューラルネットワーク演算などの学習済みモデルの情報に基づく処理を行うことで、温度補償データを求める。そして処理回路３０が、求められた温度補償データにより補正された設定データＳＤをクロック信号生成回路６０に出力し、クロック信号生成回路６０が、設定データＳＤに基づいてクロック信号ＣＫを生成することで、温度補償データにより温度補償される周波数のクロック信号ＣＫが生成されるようになる。

なお前述したように、発振器４のパッケージに、振動子１０、１１と共に回路装置を収容する場合には、発振回路２０、２１、処理回路３０、クロック信号生成回路６０に加えて記憶部９０も、回路装置に設けられることになる。一方、発振器４の第１パッケージに、振動子１０、１１と、発振回路２０、２１を有する第１回路装置を収容し、第２パッケージに、第１パッケージ及び第２回路装置を収容する場合には、処理回路３０、クロック信号生成回路６０に加えて記憶部９０も、第２回路装置に設けられることになる。

また図２では時間デジタル変換回路３２が、時間デジタル変換器３３、３４を含む。例えば時間デジタル変換器３３は第１時間デジタル変換処理を行い、時間デジタル変換器３４は第２時間デジタル変換処理を行う。時間デジタル変換器３３は、例えば発振信号ＯＳＣ１に基づいて第１時間デジタル変換処理を行う。例えば発振信号ＯＳＣ１の複数のエッジタイミング間の第１時間差を測定する第１時間デジタル変換処理を行う。発振信号ＯＳＣ１は、振動子１０の発振より直接に得られる発振信号であってもよいし、振動子１０の発振により得られる発振信号を分周した発振信号などであってもよい。例えば発振回路２０が、内蔵する分周回路により分周した発振信号ＯＳＣ１を出力する。時間デジタル変換器３４は、例えば発振信号ＯＳＣ２に基づいて第２時間デジタル変換処理を行う。例えば発振信号ＯＳＣ２の複数のエッジタイミング間の第２時間差を測定する第２時間デジタル変換処理を行う。発振信号ＯＳＣ２は、振動子１１の発振より直接に得られる発振信号であってもよいし、振動子１１の発振により得られる発振信号を分周した発振信号などであってもよい。例えば発振回路２１が、内蔵する分周回路により分周した発振信号ＯＳＣ２を出力する。

また図２では複数の時間デジタル変換器３３、３４を処理回路３０に設けているが、本実施形態はこれに限定されない。例えば処理回路３０は、第１時間デジタル変換処理と第２時間デジタル変換処理を時分割に実行してもよい。例えば処理回路３０は、発振信号ＯＳＣ１に基づく第１時間デジタル変換処理と発振信号ＯＳＣ２に基づく第２時間デジタル変換処理を時分割に実行してもよい。

図３に処理回路３０の構成例を示す。処理回路３０は、時間デジタル変換回路３２と演算回路５０を含む。また処理回路３０は、レジスター５２、加算器５４を含むことができる。時間デジタル変換回路３２は、発振信号ＯＳＣ１、ＯＳＣ２が入力される。そして時間デジタル変換回路３２は、発振信号ＯＳＣ１、ＯＳＣ２に基づく時間デジタル変換による測定処理を行って、測定データを出力する。測定データは、例えば複数のエッジタイミング間の時間差を表すデジタルデータである。演算回路５０は、時間デジタル変換回路３２からの測定データが入力データＤＩＮとして入力され、記憶部９０の学習済みモデルの情報に基づいて、温度補償データＴＣＰを求める。温度補償データＴＣＰは、温度変化に対してクロック信号ＣＫの周波数が一定になるように補償するためのデータである。処理回路３０は、この温度補償データＴＣＰにより補正された設定データＳＤをクロック信号生成回路６０に出力する。設定データＳＤは例えばクロック信号ＣＫの周波数等を設定するためのデータである。例えばレジスター５２には、基準設定データＳＤＲが記憶されている。レジスター５２は、例えばフリップフロップ回路などにより実現できる。或いはレジスター５２をＲＡＭなどのメモリーにより実現してもよい。処理回路３０は、加算器５４を用いて、基準設定データＳＤＲに対して温度補償データＴＣＰを加算する処理を行い、加算処理により得られた設定データＳＤをクロック信号生成回路６０に出力する。そしてクロック信号生成回路６０は、設定データＳＤに基づいてクロック信号ＣＫを生成する。例えば設定データＳＤにより設定される周波数のクロック信号ＣＫを生成する。

時間デジタル変換回路３２は、例えば発振信号ＯＳＣ１、ＯＳＣ２に基づく時間デジタル変換処理を行って、温度検出のための測定処理を行う。例えば時間デジタル変換回路３２は、発振信号ＯＳＣ１、ＯＳＣ２に基づく時間デジタル変換処理を行って、発振信号ＯＳＣ１、ＯＳＣ２の周波数差を測定することで、環境の温度を測定する。例えば時間デジタル変換回路３２は、発振信号ＯＳＣ１の複数のエッジタイミング間の時間差、発振信号ＯＳＣ２の複数のエッジタイミング間の時間差、或いは発振信号ＯＳＣ１のエッジタイミングと発振信号ＯＳＣ２のエッジタイミングの間の時間差を求める。そして、これらの時間差から、発振信号ＯＳＣ１、ＯＳＣ２の周波数差データを、時間デジタル変換処理の測定データとして求める。そして測定データである周波数差データが、入力データＤＩＮとして演算回路５０に入力される。ここで周波数差データは発振信号ＯＳＣ１、ＯＳＣ２の周期差データと言うこともできる。記憶部９０は、入力データＤＩＮに対して温度補償データＴＣＰに対応するデータを出力するように機械学習させた学習済みモデルの情報を記憶している。演算回路５０は、発振信号ＯＳＣ１、ＯＳＣ２に基づく時間デジタル変換処理により求められた入力データＤＩＮに対して、学習済みモデルの情報に基づく処理を行うことで、温度補償データＴＣＰを求める。例えば演算回路５０は、学習済みモデルに基づく処理として、ニューラルネットワーク演算の処理を行う。例えば演算回路５０は、学習済みモデルの情報として記憶される重み付け係数の情報を用いて、ニューラルネットワーク演算の処理を行って、温度補償データＴＣＰを求める。そして周波数を設定するための基準となる基準設定データＳＤＲに対して、温度補償データＴＣＰが加算されることで、温度補償処理により補正された設定データＳＤがクロック信号生成回路６０に出力される。クロック信号生成回路６０が、この設定データＳＤに基づいてクロック信号ＣＫを生成することで、温度補償データＴＣＰにより温度補償される周波数のクロック信号ＣＫが生成されるようになる。

また図３では、発振器４は、入力データＤＩＮを外部に出力するインターフェース回路８８を含む。例えば発振器４が有する回路装置又は第２回路装置にインターフェース回路８８が設けられる。このインターフェース回路８８は、例えばＩ２Ｃ（Inter Integrated Circuit）、ＳＰＩ（Serial Peripheral Interface）などのインターフェースを実現する回路である。即ちインターフェース回路８８は、発振器４の外部デバイスとの間のインターフェース処理を行う。そして記憶部９０に情報が記憶される学習済みモデルは、後述の図１９で説明するように、インターフェース回路８８から出力された入力データＤＩＮと、クロック信号ＣＫの周波数の測定結果とに基づいて、機械学習されている学習モデルである。このようにインターフェース回路８８を介して、入力データＤＩＮを外部に出力できることで、この入力データＤＩＮを用いた学習処理を実現できる。例えばクロック信号ＣＫの周波数の測定結果により得られるデータを教師データとして、入力データＤＩＮに対して温度補償データＴＣＰに対応するデータを出力するように機械学習させることが可能になり、このように機械学習された学習済みモデルの情報を記憶部９０に格納できるようになる。

図４に発振信号ＯＳＣ１、ＯＳＣ２の周波数温度特性の例を示す。発振信号ＯＳＣ１、ＯＳＣ２の周波数は、例えば−４０℃以上１０５℃以下の温度範囲において、例えば±数十ｐｐｍの周波数偏差で変動する。ここでいう周波数偏差とは、公称周波数と実際の周波数の差を、公称周波数で除算した値である。発振信号ＯＳＣ１を発生する振動子１０と、発振信号ＯＳＣ２を発生する振動子１１は、例えばＡＴカットなどにおけるカットアングルが異なっており、発振の周波数温度特性が異なっている。このような周波数温度特性が異なる振動子１０、１１を用いることで、図４に示すように、周波数温度特性が互いに異なる発振信号ＯＳＣ１、ＯＳＣ２が生成される。そして時間デジタル変換回路３２が、発振信号ＯＳＣ１、ＯＳＣ２に基づく時間デジタル変換処理を行うことで、図５に示すように、発振信号ＯＳＣ１、ＯＳＣ２の周波数差に対応するデータを入力データＤＩＮとして演算回路５０に入力できるようになる。図５に示すように、入力データＤＩＮは、温度変化に対して単調に変化する周波数特性を有している。例えば温度が上昇すると入力データＤＩＮの値は単調に減少している。例えば発振信号ＯＳＣ１、ＯＳＣ２の３次成分等の高次成分が、両者の周波数差をとることでキャンセルされて、１次成分だけが残るようになる。これにより図５に示すように、入力データＤＩＮの値は温度に対して線形（１次）に変化するようになり、この入力データＤＩＮを温度測定データとして用いることが可能になる。そして本実施形態の学習済みモデルは、温度測定データである入力データＤＩＮに対して、温度補償データＴＣＰに対応するデータを出力するように機械学習されている。従って演算回路５０が、入力データＤＩＮに対して、学習済みモデルの情報に基づくニューラルネットワーク演算などの処理を行うことで、温度補償データＴＣＰを求めることが可能になる。これにより、温度補償データＴＣＰにより温度補償される周波数のクロック信号ＣＫが生成されるようになる。

以上のように本実施形態では、振動子１０、１１を発振させることで周波数温度特性が互いに異なる発振信号ＯＳＣ１、ＯＳＣ２が生成される。そして処理回路３０が、これらの発振信号ＯＳＣ１、ＯＳＣ２に基づく時間デジタル変換処理を行い、時間デジタル変換処理の測定データに基づいて温度補償データＴＣＰを求める。そしてクロック信号生成回路６０が、この温度補償データＴＣＰにより温度補償される周波数のクロック信号ＣＫを生成する。このようにすれば、周波数温度特性が異なる発振信号ＯＳＣ１、ＯＳＣ２に基づく時間デジタル変換処理を行うことで、温度測定結果に対応する測定データを求め、測定データに基づいて、各温度に対応する温度補償データＴＣＰを求めて、クロック信号ＣＫの温度補償を実現できる。例えば時間デジタル変換処理により、発振信号ＯＳＣ１、ＯＳＣ２の周波数差データを測定データとして求め、測定データに基づき温度補償データを求めることで、クロック信号ＣＫの温度補償を実現できるようになる。そして時間デジタル変換処理による測定は、発振信号ＯＳＣ１、ＯＳＣ２のカウント処理による測定に比べて、測定時間を短くすることができる。従って、短時間で高精度に温度を測定して、高精度の温度補償処理を実現できるようになる。

即ち前述の特許文献１の発振器では、２つの発振信号のパルス数をカウントするカウンターを設け、このカウンターのカウント処理によるカウント値に基づいて温度を測定している。従って、各温度を測定するのに、カウント処理の期間の長さの時間がかかってしまい、短時間で温度を測定することができない。従って、例えば温度が急激に変化した場合には、カウント処理による温度測定では測定が間に合わず、温度測定の精度が低下するなどの事態が発生する。

この点、本実施形態では、発振信号ＯＳＣ１、ＯＳＣ２に基づく時間デジタル変換処理により、温度測定結果に対応する測定データを求めて、温度補償処理を行っている。従って、短時間で高精度に温度を測定できるようになり、高精度の温度補償処理を実現することが可能になる。

また本実施形態では、図２、図３に示すように、入力データＤＩＮに対して温度補償データＴＣＰに対応するデータを出力するように機械学習させた学習済みモデルの情報が記憶部９０に記憶される。そして処理回路３０が、発振信号ＯＳＣ１、ＯＳＣ２に基づく時間デジタル変換処理により得られた測定データを、入力データＤＩＮとして、学習済みモデルの情報に基づく処理を行うことで、温度補償データＴＣＰを求める。そしてクロック信号生成回路６０が、この温度補償データＴＣＰにより温度補償される周波数のクロック信号ＣＫを生成する。このようにすれば、周波数温度特性が異なる発振信号ＯＳＣ１、ＯＳＣ２に基づく時間デジタル変換処理を行うことで温度を測定し、測定データである入力データＤＩＮと、学習済みモデルの情報を用いて、各温度に対応する温度補償データＴＣＰを求めて、クロック信号ＣＫの温度補償を実現できるようになる。従って、学習済みモデルを利用した高精度の温度補償処理を実現することが可能になる。

例えば前述の特許文献１の発振器では、ＲＯＭに予め書き込まれたデジタル値に基づいて、多項式近似による温度補償を行っているため、ＲＯＭの記憶容量がボトルネックとなって、高精度の温度補償が難しいという問題があった。例えば高精度の温度補償を実現するために温度刻みを細かくすると、ＲＯＭの使用記憶容量が過大になってしまうため、これが原因になって温度補償の高精度化が困難になる。また、このように温度を刻む場合に、刻まれた温度間をバイキュービック補間などにより補間する補間回路が必要になり、この補間回路により高精度の温度補償を実現しようとすると、補間回路が大規模化してしまう。また振動子には発振の周波数の特異点があり、この特異点において正確な温度補償を行うとすると、温度刻みを非常に細かくする必要があり、ＲＯＭの使用記憶容量の増加や補間回路の大規模化などの問題を招く。

この点、図２、図３では、時間デジタル変換処理の測定データである入力データＤＩＮに対して、温度補償データＴＣＰに対応するデータを出力するように機械学習された学習済みモデルを用いて、クロック周波数の温度補償を実現している。例えばニューラルネットワーク演算における重み付け係数などの学習済みモデルの情報は、機械学習により得られるものであるため、この学習済みモデルの情報を記憶する記憶部９０の記憶容量は、それほど大容量としてなくても済む。例えば特許文献１の発振器では、高精度の温度補償を実現しようとすると、ＲＯＭの記憶容量が過大になってしまうという問題があったが、学習済みモデルを用いる本実施形態の手法では、記憶部９０の記憶容量をそれほど大容量にしなくても、高精度の温度補償を実現できる。また複数の振動子１０、１１を用いて温度測定を行っているため、高精度の温度測定を実現できる。従って、特許文献１の発振器に比べて高精度の温度補償を実現できるようになる。

例えば学習済みモデルの情報を用いて、温度補償処理を行うことで、より正確で適切な温度補償処理の実現が可能になる。例えば発振器４の製造時や出荷時において、当該発振器４の周波数温度特性を計測することで得られた学習済みモデルの情報を、不揮発性メモリーなどにより実現される記憶部９０に書き込んで記憶させる。例えば発振器４の製造時や出荷時において、恒温槽などを用いて環境温度を変化させながら、各温度でのクロック信号の周波数特性を計測する。そして計測結果に基づき求められた学習済みモデルの情報を、記憶部９０に書き込んで記憶させる。例えば各温度でのクロック周波数と温度測定結果（ＤＩＮ）をモニターし、各温度における適正な温度補償データＴＣＰが得られるように機械学習させた学習済みモデルの情報を、記憶部９０に書き込んで記憶させる。このようにすることで、発振器４の実動作時において、処理回路３０は、時間デジタル変換回路３２からの入力データＤＩＮに対応する温度補償データＴＣＰを求める温度補償処理を実行できるようになる。これにより、製造のプロセス変動や回路特性の変動などの影響を抑制してキャンセルした温度補償処理を実現することが可能になる。

例えば本実施形態では処理回路３０は、学習済みモデルに基づく処理として、ニューラルネットワーク演算の処理を行う。具体的には演算回路５０がニューラルネットワーク演算の処理を行う。ニューラルネットワークは、脳機能を計算機上でシミュレーションする数学モデルであり、入力層と中間層と出力層を有する。入力層は、入力値を出力するニューロンである。中間層以降の各ニューロンでは、脳の中で電気信号として情報が伝達される様子を模した演算が行われる。脳では、シナプスの結合強度に応じて情報の伝わりやすさが変わるため、ニューラルネットワークでは当該結合強度を重みで表現する。またニューロンでの演算では、非線形関数である活性化関数が用いられる。活性化関数としては例えばＲｅＬＵ関数やシグモイド関数などが用いられる。そして、それぞれのニューロンでは、当該ニューロンに接続される１つ前の層の各ニューロンの出力を、重みを用いて積和する演算を行い、バイアスを加算し、活性化関数を適用する演算を行う。そして出力層での演算結果が、当該ニューラルネットワークの出力になる。

ニューラルネットワークにおいて、入力から所望の出力を得るためには、適切な重みとバイアスを設定する必要がある。なお、ここでは重みを重み付け係数とも表記する。重み付け係数にはバイアスが含まれてもよいものとする。学習では、入力と、当該入力での正しい出力とを対応付けたデータセットを用意しておく。正しい出力は教師データである。ニューラルネットワークの学習処理とは、当該データセットに基づいて、最も確からしい重み付け係数を求める処理と考えることができる。ニューラルネットワークの学習処理としては、例えば誤差逆伝播法などを用いることができる。誤差逆伝播法では、フォワードパスとバックワードパスを繰り返すことで、パラメーターを更新して行く。ここでのパラメーターとは、重み付け係数である。

そして本実施形態において、ニューラルネットワークの入力は、時間デジタル変換回路３２から演算回路５０に入力される入力データＤＩＮであり、図５に示すように入力データＤＩＮは温度測定データとして用いることができる。また記憶部９０には、学習済みモデルの情報として、例えばニューラルネットワークの重み付け係数の情報が記憶されている。或いは、記憶部９０は、学習済みモデルの情報として、ニューラルネットワークの構成に関する情報や、ニューラルネットワーク演算のシーケンス制御に関する情報を記憶してもよい。学習済みモデルは、入力層と中間層と出力層とを有し、入力データＤＩＮと温度補償データＴＣＰとを対応付けたデータセットに基づき、重み付け係数の情報が設定されている。演算回路５０は、入力データＤＩＮを学習済モデルの入力層の入力として、記憶部９０に記憶される重み付け係数の情報に基づく演算を行い、学習済みモデルの出力層の出力として温度補償データＴＣＰが出力されるように、ニューラルネットワーク演算を行う。この場合に例えば製造、出荷時における学習段階においては、各温度におけるクロック周波数を測定し、測定されたクロック周波数に基づいて、温度変化に対してクロック周波数を一定にするための温度補償データＴＣＰを求める。そして温度補償データＴＣＰと、各温度での温度測定データに対応する入力データＤＩＮとを対応づけたデータセットに基づいて、重み付け係数の情報を設定して、学習済みモデルの情報として、記憶部９０に書き込む。こうすることで、学習済みモデルに基づく処理によりクロック周波数の温度補償処理を実現できるようになる。

なお、本実施形態における機械学習はニューラルネットワークを用いる手法に限定されず、例えばＳＶＭ（support vector machine）などの広く知られた種々の方式の機械学習、或いはそれらの方式を発展させた方式の機械学習を適用することが可能である。また学習済みモデルの情報は発振器４の出荷後に更新されてもよい。また学習済みモデルの情報に基づく温度補償処理は、発振器４が実装された状態で動作するものであればよい。温度補償処理を行うための構成は必ずしも他の回路要素と同一のパッケージに収容されているものに限らず、発振器４のパッケージの外部に設けられていてもよい。

２．処理回路、時間デジタル変換回路
次に処理回路３０、時間デジタル変換回路３２の詳細な構成例について説明する。図６に処理回路３０、時間デジタル変換回路３２の第１の構成例を示し、図７に第１の構成例を動作を説明する信号波形例を示す。

処理回路３０は、発振信号ＯＳＣ１に基づく第１時間デジタル変換処理と、発振信号ＯＳＣ２に基づく第２時間デジタル変換処理を行う。具体的には処理回路３０は、図７の発振信号ＯＳＣ１のエッジタイミングＥ１とエッジタイミングＥ２との時間差ＴＤ１を測定する第１時間デジタル変換処理を行う。エッジタイミングＥ２は、エッジタイミングＥ１の後のエッジタイミングであり、例えばＥ１に続くエッジタイミングである。また処理回路３０は、発振信号ＯＳＣ２のエッジタイミングＥ３とエッジタイミングＥ４との時間差ＴＤ２を測定する第２時間デジタル変換処理を行う。エッジタイミングＥ４はエッジタイミングＥ３の後のエッジタイミングであり、例えばＥ３に続くエッジタイミングである。エッジタイミングＥ１、Ｅ２、Ｅ３、Ｅ４は、各々、第１エッジタイミング、第２エッジタイミング、第３エッジタイミング、第４エッジタイミングである。時間差ＴＤ１、ＴＤ２は、各々、第１時間差、第２時間差である。

そして処理回路３０は、時間差ＴＤ１と時間差ＴＤ２の差分に対応するデータを、発振信号ＯＳＣ１、ＯＳＣ２の周波数差データＤＦ１２として求め、周波数差データＤＦ１２を測定データとして、温度補償データＴＣＰを求める。周波数差データＤＦ１２は発振信号ＯＳＣ１、ＯＳＣ２の周期差データと言うこともできる。例えば処理回路３０の時間デジタル変換回路３２には、減算器３６が設けられる。減算器３６を加算器により実現してもよい。そして減算器３６が、第１時間デジタル変換処理により得られた時間差ＴＤ１と第２時間デジタル変換処理により得られた時間差ＴＤ２の減算処理を行い、時間差ＴＤ１、ＴＤ２の差分に対応する周波数差データＤＦ１２を出力する。そして測定データである周波数差データＤＦ１２が、入力データＤＩＮとして演算回路５０に入力され、演算回路５０により温度補償データＴＣＰが求められる。

図６の構成によれば、発振信号ＯＳＣ１に基づく第１時間デジタル変換処理により時間差ＴＤ１を求め、発振信号ＯＳＣ２に基づく第２時間デジタル変換処理により時間差ＴＤ２を求め、時間差ＴＤ１、ＴＤ２から発振信号ＯＳＣ１、ＯＳＣ２の周波数差データＤＦ１２を求めることが可能になる。そして、この周波数差データＤＦ１２を温度測定データとして、温度補償データＴＣＰを求めて、クロック周波数の温度補償処理を実現できるようになる。即ち処理回路３０は、時間差ＴＤ１と時間差ＴＤ２との差分に対応するデータを測定データとして、温度補償データＴＣＰを求めることができる。

なお図７では、周波数差データＤＦ１２は、ＤＦ１２＝ＴＤ２−ＴＤ１となっているが、周波数差データは、ＤＦ１２＝ＴＤ１−ＴＤ２であってもよい。また図７では、説明の簡素化のために、発振信号ＯＳＣ１のＥ１に示すエッジと発振信号ＯＳＣ２のＥ３に示すエッジが揃っている場合を示しているが、本実施形態はこれに限定されるものではない。

また図７では、Ｅ１、Ｅ２、Ｅ３、Ｅ４のエッジは、立ち上がりエッジとなっているが、Ｅ１、Ｅ２、Ｅ３、Ｅ４のエッジは、立ち下がりエッジであってもよい。或いは図８に示すように、発振信号ＯＳＣ１のＥ１のエッジが立ち上がりエッジであり、Ｅ２のエッジが立ち下がりエッジであってもよい。また発振信号ＯＳＣ２のＥ３のエッジが立ち上がりエッジであり、Ｅ４のエッジが立ち下がりエッジであってもよい。

即ち、図７では時間差ＴＤ１、ＴＤ２は、発振信号ＯＳＣ１、ＯＳＣ２の１周期分の長さの時間差になっているが、本実施形態はこれに限定されない。例えば図８に示すように、時間差ＴＤ１、ＴＤ２は、発振信号ＯＳＣ１、ＯＳＣ２の半周期分の長さの時間差であってもよい。或いは時間差ＴＤ１、ＴＤ２は、発振信号ＯＳＣ１、ＯＳＣ２の複数周期分の長さの時間差であってもよい。例えば発振信号ＯＳＣ１の周期をＴＰ１とし、発振信号ＯＳＣ２の周期をＴＰ２とし、Ｊを１以上の整数とする。この場合にエッジタイミングＥ２は、エッジタイミングＥ１から０．５×Ｊ×ＴＰ１だけ遅れたエッジタイミングと言うことができる。またエッジタイミングＥ４は、エッジタイミングＥ３から０．５×Ｊ×ＴＰ２だけ遅れたエッジタイミングと言うことができる。つまり、時間差ＴＤ１、ＴＤ２の差分に対応する周波数差データＤＦ１２＝ＴＤ２−ＴＤ１は、発振信号ＯＳＣ１、ＯＳＣ２の周期差ＴＰ２−ＴＰ１に対応するデータになる。

そして図６では、処理回路３０は、時間デジタル変換処理である第１時間デジタル変換処理及び第２時間デジタル変換処理により、周波数差データＤＦ１２を求め、周波数差データＤＦ１２を入力データＤＩＮとして、学習済みモデルの情報に基づく処理を行う。具体的には時間デジタル変換回路３２が、発振信号ＯＳＣ１に基づく第１時間デジタル変換処理により時間差ＴＤ１を測定し、発振信号ＯＳＣ２に基づく第２時間デジタル変換処理により時間差ＴＤ２を測定する。そして時間デジタル変換回路３２が、時間差ＴＤ１、ＴＤ２から周波数差データＤＦ１２を求め、演算回路５０が、周波数差データＤＦ１２を入力データＤＩＮとして、学習済みモデルの情報に基づく処理を行って、温度補償データＴＣＰを求める。そして基準設定データＳＤＲに対して温度補償データＴＣＰが加算され、加算結果である設定データＳＤがクロック信号生成回路６０に入力され、クロック信号生成回路６０が温度補償されたクロック信号ＣＫを生成する。このように発振信号ＯＳＣ１、ＯＳＣ２の周波数差データＤＦ１２を求めることで、図５に示すように、温度測定データとなる入力データＤＩＮを得ることができる。そして、この入力データＤＩＮに対して、学習済みモデルの情報に基づくニューラルネットワーク演算などの処理を行うことで、温度補償データＴＣＰを求めることが可能になる。

図９に処理回路３０、時間デジタル変換回路３２の第２の構成例を示す。図９では、処理回路３０は、発振信号ＯＳＣ１のエッジタイミングＥ１、Ｅ２の時間差ＴＤ１を測定する第１時間デジタル変換処理と、発振信号ＯＳＣ２のエッジタイミングＥ３、Ｅ４の時間差ＴＤ２を測定する第２時間デジタル変換処理を行う。そして処理回路３０は、時間差ＴＤ１のデータと時間差ＴＤ２のデータを測定データとして、温度補償データＴＣＰを求めている。即ち図６では、時間差ＴＤ１、ＴＤ２から求められた周波数差データＤＦ１２が、入力データＤＩＮとして演算回路５０に入力されているが、図９では、時間差ＴＤ１、ＴＤ２のデータが入力データＤＩＮ１、ＤＩ２として演算回路５０に入力されている。そして演算回路５０は、時間差ＴＤ１、ＴＤ２のデータを入力データＤＩＮ１、ＤＩＮ２として、学習済みモデルの情報に基づく処理を行って、温度補償データＴＣＰを求める。即ち図９では、時間差ＴＤ１、ＴＤ２のデータである入力データＤＩＮ１、ＤＩＮ２に対して温度補償データＴＣＰに対応するデータを出力するように機械学習させた学習済みモデルの情報が、記憶部９０に記憶されている。演算回路５０は、このように機械学習させた学習済みモデルの情報に基づいて、温度補償データＴＣＰを求める。

図９の構成によれば、発振信号ＯＳＣ１に基づく第１時間デジタル変換処理により時間差ＴＤ１を求め、発振信号ＯＳＣ２に基づく第２時間デジタル変換処理により時間差ＴＤ２を求め、これらの時間差ＴＤ１、ＴＤ２のデータを温度測定データとして、温度補償データＴＣＰを求めて、クロック周波数の温度補償処理を実現できるようになる。

また本実施形態の処理回路３０は図６、図９を組み合わせた構成であってもよい。例えば周波数差データＤＦ１２である入力データＤＩＮ、及び、時間差ＴＤ１、ＴＤ２のデータである入力データＤＩＮ１、ＤＩＮ２に対して、温度補償データＴＣＰに対応するデータを出力するように機械学習させた学習済みモデルの情報を、記憶部９０に記憶しておく。そして演算回路５０が、入力データＤＩＮ、ＤＩＮ１、ＤＩＮ２に対して、学習済みモデルの情報に基づく処理を行うことで、温度補償データＴＣＰを求めてもよい。このように入力データの数を増やすことで、温度補償処理の更なる高精度化を実現できるようになる。或いは、入力データＤＩＮ、ＤＩＮ１、ＤＩＮ２に対して、これらの値の２乗、３乗をとるなどの加工処理を行い、加工処理後のデータを、学習済みモデルの入力データとしてもよい。これにより温度補償処理の更なる高精度化を期待できるようになる。

次に時間デジタル変換処理の詳細について説明する。例えば図６〜図９で説明した第１時間デジタル変換処理は図２の時間デジタル変換器３３が行い、第２時間デジタル変換処理は時間デジタル変換器３４が行う。このように時間デジタル変換器３３、３４のそれぞれが、第１時間デジタル変換処理、第２時間デジタル変換処理を行うことで、第１時間デジタル変換処理、第２時間デジタル変換処理を並列に実行できるようになり、時間デジタル変換処理の高速化を実現できる。

なお、処理回路３０が、第１時間デジタル変換処理と第２時間デジタル変換処理を時分割に実行するようにしてもよい。例えば処理回路３０が、図７の時間差ＴＤ１を測定する第１時間デジタル変換処理を行い、第１時間デジタル変換処理の終了後に、処理回路３０が、時間差ＴＤ２を測定する第２時間デジタル変換処理を実行してもよい。このようにすれば、処理回路３０に対して、例えば１つの時間デジタル変換器を設けるだけで済むようになり、処理回路３０の回路規模の小規模化を図れるようになる。

また第１時間デジタル変換処理、第２時間デジタル変換処理は、例えば図１０、図１１で説明する動作、構成により実現できる。なお、ここでは時間デジタル変換器３３が行う第１時間デジタル変換処理を主に例にとり説明し、時間デジタル変換器３４が行う第２時間デジタル変換処理も同様の動作、構成により実現できるため、適宜、説明を省略する。

図１０では、発振信号ＯＳＣ１のエッジタイミングＥ１において、スタート信号である信号ＳＴＡがアクティブになり、スタートパルスが発生する。また発振信号ＯＳＣ１のエッジタイミングＥ２において、ストップ信号である信号ＳＴＰがアクティブになり、ストップパルスが発生する。そして時間デジタル変換器３３が、信号ＳＴＡ、ＳＴＰに基づいて第１時間デジタル変換処理を行って、信号ＳＴＡの立ち上がりエッジから信号ＳＴＰの立ち上がりエッジまでの時間差ＴＤ１を測定し、時間差ＴＤ１のデータをデジタルの測定データとして出力する。また時間デジタル変換器３４が、信号ＳＴＡ、ＳＴＰに基づいて第２時間デジタル変換処理を行って、信号ＳＴＡの立ち上がりエッジから信号ＳＴＰの立ち上がりエッジまでの時間差ＴＤ２を測定し、時間差ＴＤ２のデータをデジタルの測定データとして出力する。なお第１時間デジタル変換処理と第２時間デジタル変換処理を、例えば時間デジタル変換器３３が時分割に実行するようにしてもよい。

例えば図１１に示すように時間デジタル変換器３３は、信号ＳＴＡと信号ＳＴＰの遷移タイミングであるエッジタイミングの時間差を、デジタルデータに変換する時間デジタル変換処理を行って、時間差ＴＤ１のデータを出力する。時間デジタル変換器３４も同様である。これらの時間デジタル変換器３３、３４の回路構成としては、公知の種々の構成を採用できる。一例としては、時間デジタル変換器３３、３４は、複数の遅延素子と、複数の遅延素子が出力する複数の遅延クロック信号を基準信号のエッジタイミングでラッチする複数のラッチ回路と、複数のラッチ回路の出力信号のコーディングを行うことで、除算結果の小数部に相当するデジタルデータを生成する回路などにより実現できる。或いは２つの発振信号の周波数差を計測時間分解能として用いる方式の時間デジタル変換を行ってもよい。例えば、２つの発振信号のエッジタイミングを位相同期タイミング毎に一致させるＰＬＬ回路等の同期化回路を設けたり、２つの発振信号の位相比較を行う位相比較回路を設けて、時間デジタル変換を実現してもよい。

図１２に処理回路３０、時間デジタル変換回路３２の第３の構成例を示し、図１３に第３の構成例を動作を説明する信号波形例を示す。図１２では処理回路３０は、図１３の発振信号ＯＳＣ１のエッジタイミングＥ１と発振信号ＯＳＣ２のエッジタイミングＥ３との時間差ＴＤ３を測定する第３時間デジタル変換処理と、発振信号ＯＳＣ１のエッジタイミングＥ２と発振信号ＯＳＣ２のエッジタイミングＥ４との時間差ＴＤ４を測定する第４時間デジタル変換処理を行う。時間差ＴＤ３は第３時間差であり、時間差ＴＤ４は第４時間差である。そして処理回路３０は、時間差ＴＤ３と時間差ＴＤ４の差分に対応するデータを、発振信号ＯＳＣ１、ＯＳＣ２の周波数差データＤＦ３４として求め、周波数差データＤＦ３４を測定データとして、温度補償データＴＣＰを求める。具体的には減算器３６が、第３時間デジタル変換処理により得られた時間差ＴＤ３と第４時間デジタル変換処理により得られた時間差ＴＤ４の減算処理を行い、時間差ＴＤ３、ＴＤ４の差分に対応する周波数差データＤＦ３４を出力する。そして測定データである周波数差データＤＦ３４が、入力データＤＩＮとして演算回路５０に入力され、演算回路５０により温度補償データＴＣＰが求められる。例えば処理回路３０は、時間デジタル変換処理である第３時間デジタル変換処理及び第４時間デジタル変換処理により、周波数差データＤＦ３４を求め、周波数差データＤＦ３４を入力データＤＩＮとして、学習済みモデルの情報に基づく処理を行う。具体的には演算回路５０が、周波数差データＤＦ３４を入力データＤＩＮとして、学習済みモデルの情報に基づく処理を行って、温度補償データＴＣＰを求める。そして基準設定データＳＤＲに対して温度補償データＴＣＰが加算され、加算結果である設定データＳＤがクロック信号生成回路６０に入力され、クロック信号生成回路６０が温度補償されたクロック信号ＣＫを生成する。

図１２の構成によれば、発振信号ＯＳＣ１、ＯＳＣ２に基づく第３時間デジタル変換処理により時間差ＴＤ３を求め、発振信号ＯＳＣ１、ＯＳＣ２に基づく第４時間デジタル変換処理により時間差ＴＤ４を求め、時間差ＴＤ３、ＴＤ４から発振信号ＯＳＣ１、ＯＳＣ２の周波数差データＤＦ３４を求めることが可能になる。そして、この周波数差データＤＦ３４を温度測定データとして、温度補償データＴＣＰを求めて、クロック周波数の温度補償処理を実現できるようになる。即ち処理回路３０は、時間差ＴＤ３と時間差ＴＤ４との差分に対応するデータを測定データとして、温度補償データＴＣＰを求めることができる。

なお図１３では、周波数差データＤＦ３４は、ＤＦ３４＝ＴＤ４−ＴＤ３となっているが、周波数差データは、ＤＦ３４＝ＴＤ３−ＴＤ４であってもよい。また図１３では、Ｅ１、Ｅ２、Ｅ３、Ｅ４のエッジは、立ち上がりエッジとなっているが、Ｅ１、Ｅ２、Ｅ３、Ｅ４のエッジは、立ち下がりエッジであってもよい。また発振信号ＯＳＣ１、ＯＳＣ２の周期をＴＰ１、ＴＰ２とした場合に、図１３では、エッジタイミングＥ２はエッジタイミングＥ１から周期ＴＰ１だけ遅れたタイミングとなっており、エッジタイミングＥ４はエッジタイミングＥ３から周期ＴＰ２だけ遅れたタイミングとなっているが、本実施形態はこれに限定されない。例えばＫを１以上の整数とした場合に、エッジタイミングＥ２は、エッジタイミングＥ１から０．５×Ｋ×ＴＰ１だけ遅れたタイミングであってもよい。エッジタイミングＥ４は、エッジタイミングＥ３から０．５×Ｋ×ＴＰ２だけ遅れたタイミングであってもよい。また発振信号ＯＳＣ２のエッジタイミングＥ３は、発振信号ＯＳＣ１のエッジタイミングＥ１に対応するエッジタイミングであり、例えばエッジタイミングＥ１の後において例えばエッジタイミングＥ１に最も近いエッジタイミングである。また発振信号ＯＳＣ２のエッジタイミングＥ４は、発振信号ＯＳＣ１のエッジタイミングＥ２に対応するエッジタイミングであり、例えばエッジタイミングＥ２の後において例えばエッジタイミングＥ２に最も近いエッジタイミングである。

図１４に処理回路３０、時間デジタル変換回路３２の第４の構成例を示す。図１４では、発振信号ＯＳＣ１のエッジタイミングＥ１と発振信号ＯＳＣ２のエッジタイミングＥ３との時間差ＴＤ３を測定する第３時間デジタル変換処理と、発振信号ＯＳＣ１のエッジタイミングＥ２と発振信号ＯＳＣ２のエッジタイミングＥ４との時間差ＴＤ４を測定する第４時間デジタル変換処理を行う。そして処理回路３０は、時間差ＴＤ３のデータと時間差ＴＤ４のデータを測定データとして、温度補償データＴＣＰを求める。具体的には演算回路５０が、時間差ＴＤ３、ＴＤ４のデータを入力データＤＩＮ１、ＤＩＮ２として、学習済みモデルの情報に基づく処理を行って、温度補償データＴＣＰを求める。即ち図１４では、時間差ＴＤ３、ＴＤ４のデータである入力データＤＩＮ１、ＤＩＮ２に対して温度補償データＴＣＰに対応するデータを出力するように機械学習させた学習済みモデルの情報が、記憶部９０に記憶されている。演算回路５０は、このように機械学習させた学習済みモデルの情報に基づいて、温度補償データＴＣＰを求める。

図１４の構成によれば、発振信号ＯＳＣ１、ＯＳＣ２に基づく第３時間デジタル変換処理により時間差ＴＤ３を求め、発振信号ＯＳＣ１、ＯＳＣ２に基づく第４時間デジタル変換処理により時間差ＴＤ４を求め、これらの時間差ＴＤ３、ＴＤ４のデータを温度測定データとして、温度補償データＴＣＰを求めて、クロック周波数の温度補償処理を実現できるようになる。

また本実施形態の処理回路３０は図１２、図１４を組み合わせた構成であってもよい。例えば周波数差データＤＦ３４である入力データＤＩＮ、及び、時間差ＴＤ３、ＴＤ４のデータである入力データＤＩＮ１、ＤＩＮ２に対して、温度補償データＴＣＰに対応するデータを出力するように機械学習させた学習済みモデルの情報を、記憶部９０に記憶しておく。そして演算回路５０が、入力データＤＩＮ、ＤＩＮ１、ＤＩＮ２に対して、学習済みモデルの情報に基づく処理を行うことで、温度補償データＴＣＰを求めてもよい。このように入力データの数を増やすことで、温度補償処理の更なる高精度化を実現できるようになる。

また図１２、図１４の第３、第４の構成例の場合には、例えば１つの時間デジタル変換器３３を用いて時間デジタル変換処理を実現できる。例えば図１５において、発振信号ＯＳＣ１のエッジタイミングＥ１において、スタート信号である信号ＳＴＡがアクティブになり、スタートパルスが発生する。また発振信号ＯＳＣ２のエッジタイミングＥ３において、ストップ信号である信号ＳＴＰがアクティブになり、ストップパルスが発生する。そして時間デジタル変換器３３が、信号ＳＴＡ、ＳＴＰに基づいて時間差ＴＤ３を測定する第３時間デジタル変換処理を行って、時間差ＴＤ３のデータをデジタルの測定データとして出力する。次に発振信号ＯＳＣ１のエッジタイミングＥ２において、スタート信号である信号ＳＴＡがアクティブになり、スタートパルスが発生する。また発振信号ＯＳＣ２のエッジタイミングＥ４において、ストップ信号である信号ＳＴＰがアクティブになり、ストップパルスが発生する。そして時間デジタル変換器３３が、信号ＳＴＡ、ＳＴＰに基づいて時間差ＴＤ４を測定する第４時間デジタル変換処理を行って、時間差ＴＤ４のデータをデジタルの測定データとして出力する。このようにすることで１つの時間デジタル変換器３３を用いて第３時間デジタル変換処理及び第４時間デジタル変換処理を実現できるようになる。

３．クロック信号生成回路
次にクロック信号生成回路６０の構成例について説明する。図１６にクロック信号生成回路６０の第１の構成例を示す。図１６では、クロック信号生成回路６０は、フラクショナル−Ｎ型のＰＬＬ回路６１を含む。例えばＰＬＬ回路６１は、発振信号ＯＳＣ１が入力クロック信号として入力される。入力クロック信号はＰＬＬ回路６１の基準クロック信号である。なお入力クロック信号として発振信号ＯＳＣ２をＰＬＬ回路６１に入力してもよい。そして処理回路３０は、ＰＬＬ回路６１が有する分周回路６８に対して、温度補償データＴＣＰにより補正された分周比設定データＳＤＩＶを出力する。この場合には図３の設定データＳＤは分周比設定データＳＤＩＶになる。

このように図１６では、クロック信号生成回路６０は、発振信号ＯＳＣ１が入力クロック信号として入力されるフラクショナル−Ｎ型のＰＬＬ回路６１を含み、分周比設定データＳＤＩＶが、ＰＬＬ回路６１の分周回路６８に入力される。このようにすれば温度補償データＴＣＰにより補正された分周比設定データＳＤＩＶをＰＬＬ回路６１の分周回路６８に入力して、発振信号ＯＳＣ１の周波数を逓倍するＰＬＬ動作を実現し、発振信号ＯＳＣ１の周波数を逓倍した信号に基づくクロック信号ＣＫを生成できるようになる。これにより発振信号ＯＳＣ１に基づいて、温度補償処理が行われたクロック信号ＣＫを生成できるようになる。またフラクショナル−Ｎ型のＰＬＬ回路６１を用いることで、ＰＬＬ回路６１の分周比として整数のみならず分数の設定も可能になり、任意の周波数のクロック信号ＣＫを生成することが可能になる。

次に図１６のクロック信号生成回路６０、処理回路３０の構成について更に詳細に説明する。図１６では、クロック信号生成回路６０は、ＰＬＬ回路６１と出力回路６９を含む。

出力回路６９は、ＰＬＬ回路６１の出力クロック信号ＣＫＱに基づいてクロック信号ＣＫを出力する。例えば出力回路６９は、不図示の分周回路を含み、この分周回路により出力クロック信号ＣＫＱの分周を行うことで、クロック信号ＣＫの周波数を可変に設定できるようになっている。これにより、クロック信号ＣＫの周波数をユーザーが所望する周波数に設定できる。また出力回路６９は、例えばＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）などの信号形式で、クロック信号ＣＫを外部に出力する。例えば出力回路６９は、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ及び差動のＣＭＯＳのうちの少なくとも２つの信号形式でクロック信号ＣＫを出力可能な回路であってもよい。この場合には出力回路６９は、処理回路３０により設定された信号形式でクロック信号ＣＫを出力することになる。

ＰＬＬ回路６１は、発振信号ＯＳＣ１が入力クロック信号として入力され、ＰＬＬ（Phase Locked Loop）の動作を行う。例えばＰＬＬ回路６１は、発振信号ＯＳＣ１の周波数を逓倍した周波数の出力クロック信号ＣＫＱを生成する。即ち発振信号ＯＳＣ１に位相同期した高精度の出力クロック信号ＣＫＱを生成する。ＰＬＬ回路６１は、位相比較回路６２と制御電圧生成回路６４と電圧制御発振回路６６と分周回路６８を含む。

位相比較回路６２は、入力クロック信号である発振信号ＯＳＣ１とフィードバッククロック信号ＦＢＣＫとの間の位相比較を行う。例えば位相比較回路６２は、発振信号ＯＳＣ１とフィードバッククロック信号ＦＢＣＫの位相を比較し、発振信号ＯＳＣ１とフィードバッククロック信号ＦＢＣＫの位相差に応じた信号ＣＱを位相比較結果の信号として出力する。位相差に応じた信号ＣＱは、例えば位相差に比例したパルス幅のパルス信号である。

制御電圧生成回路６４は、位相比較回路６２での位相比較の結果に基づいて、制御電圧ＶＣを生成する。例えば制御電圧生成回路６４は、位相比較回路６２からの位相比較結果の信号ＣＱに基づいて、チャージポンプ動作やフィルター処理を行って、電圧制御発振回路６６の発振を制御する制御電圧ＶＣを生成する。

ＶＣＯ（Voltage controlled oscillator）である電圧制御発振回路６６は、制御電圧ＶＣに対応する周波数の出力クロック信号ＣＫＱを生成する。例えば制御電圧生成回路６４からの制御電圧ＶＣに基づいて発振動作を行って、出力クロック信号ＣＫＱを生成する。例えば電圧制御発振回路６６は、制御電圧ＶＣに応じて変化する周波数の出力クロック信号ＣＫＱを発振動作により生成する。一例としては、電圧制御発振回路６６は、バラクターなどの可変容量素子を有し、この可変容量素子の容量が制御電圧ＶＣに基づいて変化することで、電圧制御発振回路６６の発振動作により生成される発振信号である出力クロック信号ＣＫＱの周波数が変化する。なお電圧制御発振回路６６としては、例えばインダクターを用いたＬＣ発振回路などを用いることができる。

分周回路６８は、出力クロック信号ＣＫＱを分周してフィードバッククロック信号ＦＢＣＫを出力する。例えば分周回路６８は、出力クロック信号ＣＫＱの周波数を、分周比設定データＳＤＩＶにより設定される分周比で分周した周波数の信号を、フィードバッククロック信号ＦＢＣＫとして出力する。例えば電圧制御発振回路６６の発振の周波数をｆｖｃｏとし、分周回路６８の分周動作の分周比をＤＩＶとした場合に、フィードバッククロック信号ＦＢＣＫの周波数は、ｆｖｃｏ／ＤＩＶになる。そして位相比較回路６２は、前述のように、発振信号ＯＳＣ１と、分周回路６８からのフィードバッククロック信号ＦＢＣＫの位相比較を行う。

このような位相比較回路６２、制御電圧生成回路６４、電圧制御発振回路６６、分周回路６８を有する構成のＰＬＬ回路６１を用いることで、発振信号ＯＳＣ１に位相同期した出力クロック信号ＣＫＱを生成し、出力クロック信号ＣＫＱに基づく高精度のクロック信号ＣＫを生成して出力できるようになる。

また処理回路３０は、時間デジタル変換回路３２と演算回路５０とレジスター５２と加算器５４とデルタシグマ変調回路５６とを含む。演算回路５０は、時間デジタル変換回路３２からの入力データＤＩＮに対して、学習済みモデルの情報に基づく処理を行うことで、温度補償データＴＣＰを出力する。そして加算器５４が、レジスター５２に設定される基準分周比データＤＩＶＲに対して、温度補償データＴＣＰを加算し、加算結果データＤＩＶＡをデルタシグマ変調回路５６に出力する。デルタシグマ変調回路５６は、加算結果データＤＩＶＡに対して、デルタシグマ変調を行い、分周回路６８の分周比を設定する分周比設定データＳＤＩＶを出力する。デルタシグマ変調回路５６によりデルタシグマ変調を行うことで、ＰＬＬ回路６１がフラクショナル−Ｎ型のＰＬＬ回路として動作するようになる。

例えば図１６では、分周回路６８とデルタシグマ変調回路５６とによりフラクショナル分周器が構成される。フラクショナル分周器は、ＰＬＬ回路６１の逓倍率の逆数を分周比として出力クロック信号ＣＫＱを分周し、分周後のクロック信号をフィードバッククロック信号ＦＢＣＫとして位相比較回路６２に出力する。デルタシグマ変調回路５６は、分周比の小数部の値をデルタシグマ変調して、整数である変調値を生成する。例えばデルタシグマ変調回路５６は３次や４次のデルタシグマ変調処理を行う。そして分周比の整数部の値と変調値の加算値が、分周比設定データＳＤＩＶとして分周回路６８に設定される。これによりフラクショナル−Ｎ型のＰＬＬ回路６１が実現される。

具体的には、デルタシグマ変調回路５６は、分数分周比Ｌ／Ｍを積分して量子化するデルタシグマ変調を行い、デルタシグマ変調信号を生成する。そしてデルタシグマ変調回路５６は、デルタシグマ変調信号と整数分周比Ｎとを加減算する処理を行い、加減算後の出力信号が分周回路６８に入力される。この加減算後の出力信号は、整数分周比Ｎの付近の範囲の複数の整数分周比が時系列に変化し、その時間平均値はＮ＋Ｌ／Ｍに一致する。このＮ＋Ｌ／Ｍが、処理回路３０からの分周比設定データＳＤＩＶにより設定される。例えば前述したように、出力クロック信号ＣＫＱの周波数をｆｖｃｏとし、発振信号ＯＳＣ１及びフィードバッククロック信号ＦＢＣＫの周波数である位相比較周波数をｆｐｆｄとする。この場合に、基準クロック信号である発振信号ＯＳＣ１の位相とフィードバッククロック信号ＦＢＣＫの位相が同期した定常状態では、ｆｖｃｏ＝（Ｎ＋Ｌ／Ｍ）×ｆｐｆｄの関係式が成り立つ。このような構成のフラクショナル−Ｎ型のＰＬＬ回路６１を用いることで、Ｎ＋Ｌ／Ｍで表される分周比で発振信号ＯＳＣ１を逓倍した出力クロック信号ＣＫＱを生成できるようになる。

図１６の構成によれば、フラクショナル分周器を実現できると共に、温度変化によるクロック信号ＣＫの周波数の変動を抑制する温度補償処理を実現できるようになる。しかも本実施形態によれば、フラクショナル分周器を実現するフラクショナル分周処理と、温度補償処理とを、処理回路３０におけるデジタル演算処理により一括して実行できる。従って、回路規模の増加等の抑制を図りながら、フラクショナル分周処理と温度補償処理を実現できるようになる。

図１７にクロック信号生成回路６０の第２の構成例を示す。図１７では、クロック信号生成回路６０はダイレクトデジタルシンセサイザー７０を含む。処理回路３０は、温度補償データＴＣＰにより補正された周波数設定データＳＦＱを、ダイレクトデジタルシンセサイザー７０に出力する。この場合には図３の設定データＳＤは周波数設定データＳＦＱになる。ダイレクトデジタルシンセサイザー７０は、発振信号ＯＳＣ１を基準クロック信号として、周波数設定データＳＦＱにより設定される周波数のクロック信号ＣＫを生成する。出力回路６９は、生成されたクロック信号ＣＫを、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ又は差動のＣＭＯＳなどの信号形式で外部に出力する。

具体的には処理回路３０は、時間デジタル変換回路３２と演算回路５０とレジスター５２と加算器５４を含む。演算回路５０は、時間デジタル変換回路３２からの入力データＤＩＮに対して、学習済みモデルの情報に基づく処理を行うことで、温度補償データＴＣＰを求める。そして加算器５４が、レジスター５２に設定される基準周波数データＦＱＲに対して、温度補償データＴＣＰを加算して、周波数設定データＳＦＱをダイレクトデジタルシンセサイザー７０に出力する。ダイレクトデジタルシンセサイザー７０は、周波数設定データＳＦＱにより設定される周波数のクロック信号ＣＫを生成する。

ダイレクトデジタルシンセサイザー７０は、基準クロック信号に基づいて、任意の周波数のクロック信号をデジタル的に生成する回路である。ここでは基準クロック信号は発振信号ＯＳＣ１である。ダイレクトデジタルシンセサイザー７０は、例えば積算ブロックである位相アキュムレーターと波形信号生成回路を含むことができる。位相アキュムレーターは、１サイクル分の動作として、基準クロック信号に同期して積算設定値を積算して行く。この積算設定値によりクロック周波数が設定される。波形信号生成回路は、例えば波形メモリーとＤ／Ａ変換回路を含むことができる。位相アキュムレーターでの積算結果が、波形メモリーのアドレスとなり、これにより周波数設定データＳＦＱに対応するクロック周波数のクロック波形が生成されるようになる。

図１７のようなダイレクトデジタルシンセサイザー７０を用いることで、周波数設定データＳＦＱで設定される任意の周波数のクロック信号ＣＫを生成できるようになる。そして処理回路３０が、温度補償データＴＣＰを求める温度補償処理を行うことで、温度補償された高精度のクロック信号ＣＫを生成することが可能になる。

図１８にクロック信号生成回路６０の第３の構成例を示す。図１８では、クロック信号生成回路６０は、電圧制御発振回路７２とＤ／Ａ変換回路７６を含む。処理回路３０は、温度補償データＴＣＰにより補正された周波数設定データＳＦＱを出力する。処理回路３０の構成及び動作は図１７と同様であるため詳細な説明は省略する。Ｄ／Ａ変換回路７６は、処理回路３０からの周波数設定データＳＦＱをＤ／Ａ変換して、周波数の制御電圧ＶＣＦを出力する。ＶＣＯである電圧制御発振回路７２は、Ｄ／Ａ変換回路７６からの制御電圧ＶＣＦに対応する周波数で振動子１２を発振させる。振動子１２は第３振動子である。振動子１２としては振動子１０、１１と同様の構造、方式のものを用いることができる。一例としては振動子１２は水晶振動子である。電圧制御発振回路７２は、例えば振動子１２の一端に電気的に接続される可変容量回路７４を含む。可変容量回路７４はバラクター等の可変容量素子により実現される。この可変容量回路７４の容量値が、制御電圧ＶＣＦに基づいて制御される。これにより温度補償データＴＣＰによる温度補償が行われたクロック信号ＣＫが生成されるようになる。なお振動子１２の他端に接続される可変容量回路を設けてもよい。図１８の構成によっても、電圧制御発振回路７２が、温度補償データＴＣＰにより補正された周波数設定データＳＦＱに対応する制御電圧ＶＣＦに基づいて発振動作を行うことで、温度補償が行われたクロック信号ＣＫを生成できるようになる。

なお図１８では、振動子１０、１１とは別の振動子１２が必要になる。また可変容量回路７４の可変容量素子も周波数温度特性を有しており、この可変容量素子の周波数温度特性が原因で、クロック信号ＣＫの周波数精度が低下する。この意味においては図１６、図１７の構成の方が図１８の構成よりも有利である。例えばフラクショナル−Ｎ型のＰＬＬ回路６１を用いることで、位相ノイズが少なく高精度のクロック信号ＣＫの生成が可能になる。

４．学習処理
次に学習処理について説明する。図１９は学習処理の一例を説明するフローチャートである。ここでは図１６の構成を例にとり、学習処理の詳細を説明する。

まずＰＬＬ回路６１の分周設定が、固定小数値になるように設定する（ステップＳ１）。例えば温度補償データＴＣＰを固定値に設定して、狙いの周波数になるようにＤＩＶＡを設定し、固定の小数分周で分周を行うようにフラクショナルのＰＬＬ回路６１を動作させる。そして温度スイープをしながら、クロック信号ＣＫの周波数を外部計測装置で測定すると共に、時間デジタル変換回路３２の測定データをインターフェース回路８８を介して外部に出力する（ステップＳ２）。図１６では、時間デジタル変換回路３２の測定データである入力データＤＩＮが、インターフェース回路８８を介して外部に出力される。

次に時間デジタル変換回路３２の測定データと、クロック信号ＣＫの周波数測定結果から、温度補償データを算出する（ステップＳ３）。そして、測定データを入力データとし、算出された温度補償データを教師データとして、ニューラルネットワークの学習処理を行う（ステップＳ４）。そして学習結果を、学習済みモデルの情報として記憶部９０に格納する（ステップＳ５）。例えばニューラルネットワークの重み付け係数の情報が、学習済みモデルの情報として記憶部９０に格納される。このような図１９に示す学習処理を、発振器４の製造時や出荷時において行う。そして発振器４の実動作時には、処理回路３０が、記憶部９０に格納された学習済みモデルの情報に基づいて、入力データＤＩＮに対応する温度補償データＴＣＰを求める温度補償処理を実行する。

５．電子機器、移動体
図２０に、本実施形態の発振器４を含む電子機器５００の構成例を示す。電子機器５００は、発振器４と、発振器４からのクロック信号ＣＫに基づいて動作する処理装置５２０を含む。また電子機器５００は、アンテナＡＮＴ、通信インターフェース５１０、操作インターフェース５３０、表示部５４０、メモリー５５０を含むことができる。なお電子機器５００は図２０の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００は、例えば基地局又はルーター等のネットワーク関連機器、距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、生体情報を測定する生体情報測定機器、或いは車載機器などである。生体情報測定機器は例えば超音波測定装置、脈波計又は血圧測定装置等である。車載機器は自動運転用の機器等である。また電子機器５００は、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、スマートフォン等の携帯情報端末、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などであってもよい。

また電子機器５００としては、５Ｇなどの次世代移動通信システムに用いられる機器がある。例えば次世代移動通信システムの基地局、リモートレディオヘッド（ＲＲＨ）又は携帯通信端末などの種々の機器に本実施形態の発振器４を用いることができる。次世代移動通信システムでは、時刻同期等のために高精度のクロック周波数が要望されており、高精度のクロック信号を生成できる本実施形態の発振器４の適用例として好適である。

通信インターフェース５１０は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

図２１に、本実施形態の発振器４を含む移動体の例を示す。移動体は、発振器４と、発振器４からのクロック信号ＣＫに基づき動作する処理装置２２０を含む。本実施形態の発振器４は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図２１は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の発振器４が組み込まれる。制御装置２０８は、発振器４と、発振器４により生成されたクロック信号ＣＫに基づき動作する処理装置２２０を含む。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の発振器４が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられるメーターパネル機器やナビゲーション機器などの種々の車載機器に組み込むことが可能である。

以上に説明したように本実施形態の発振器は、第１振動子と、第２振動子と、第１振動子を発振させることで第１発振信号を生成する第１発振回路と、第２振動子を発振させることで第１発振信号とは周波数温度特性が異なる第２発振信号を生成する第２発振回路を含む。また発振器は、温度補償データにより温度補償される周波数のクロック信号を生成するクロック信号生成回路と、第１発振信号及び第２発振信号に基づく時間デジタル変換処理を行い、時間デジタル変換処理の測定データに基づいて温度補償データを求める処理回路を含む。

本実施形態によれば、第１振動子、第２振動子を発振させることで周波数温度特性が互いに異なる第１発振信号、第２発振信号が生成される。そして処理回路が、第１発振信号及び第２発振信号に基づく時間デジタル変換処理を行い、時間デジタル変換処理の測定データに基づいて温度補償データを求める。そしてクロック信号生成回路が、この温度補償データにより温度補償される周波数のクロック信号を生成する。このようにすれば、周波数温度特性が異なる第１発振信号及び第２発振信号に基づく時間デジタル変換処理を行うことで、温度測定結果に対応する測定データを求め、測定データに基づいて、各温度に対応する温度補償データを求めて、クロック信号の温度補償を実現できるようになる。そして時間デジタル変換処理による測定は、カウント処理等による測定に比べて、測定時間を短くすることができるため、短時間で高精度に温度を測定して、高精度の温度補償処理を実現することが可能になる。

また本実施形態では、入力データに対して温度補償データに対応するデータを出力するように機械学習させた学習済みモデルの情報を記憶する記憶部を含み、処理回路は、測定データを入力データとして、学習済みモデルの情報に基づく処理を行うことで、温度補償データを求めてもよい。

このように学習済みモデルの情報を用いることで、より正確で適切な温度補償データを求めることが可能になり、学習済みモデルを利用した高精度の温度補償処理を実現できるようになる。

また本実施形態では、処理回路は、第１発振信号及び第２発振信号が入力され、時間デジタル変換処理を行う時間デジタル変換回路と、時間デジタル変換回路からの測定データが入力データとして入力され、学習済みモデルの情報に基づいて、温度補償データを求める演算回路を含んでもよい。そして処理回路は、温度補償データにより補正された設定データをクロック信号生成回路に出力し、クロック信号生成回路は、設定データに基づいてクロック信号を生成してもよい。

このようにすれば、時間デジタル変換回路の測定データを入力データとして、学習済みモデルの情報に基づく処理を行うことで、温度補償データが求められ、求められた温度補償データにより補正された設定データに基づいて、温度補償されたクロック信号を生成できるようになる。

また本実施形態では、処理回路は、第１発振信号の第１エッジタイミングと第２エッジタイミングとの第１時間差を測定する第１時間デジタル変換処理と、第２発振信号の第３エッジタイミングと第４エッジタイミングとの第２時間差を測定する第２時間デジタル変換処理とを行い、第１時間差と第２時間差の差分に対応するデータを測定データとして、温度補償データを求めてもよい。

このようにすれば、第１時間デジタル変換処理、第２時間デジタル変換処理により求められた第１時間差と第２時間差との差分に対応するデータを温度測定データとして、温度補償データを求めて、クロック周波数の温度補償処理を実現できるようになる。

また本実施形態では、処理回路は、第１発振信号の第１エッジタイミングと第２エッジタイミングとの第１時間差を測定する第１時間デジタル変換処理と、第２発振信号の第３エッジタイミングと第４エッジタイミングとの第２時間差を測定する第２時間デジタル変換処理とを行い、第１時間差のデータと第２時間差のデータを測定データとして、温度補償データを求めてもよい。

このようにすれば、第１時間デジタル変換処理、第２時間デジタル変換処理により求められた第１時間差、第２時間差のデータを、温度測定データとして、温度補償データを求めて、クロック周波数の温度補償処理を実現できるようになる。

また本実施形態では、処理回路は、第１時間デジタル変換処理を行う第１時間デジタル変換器と、第２時間デジタル変換処理を行う第２時間デジタル変換器と、を含んでもよい。

このようにすれば第１時間デジタル変換処理、第２時間デジタル変換処理を並列に実行できるようになり、時間デジタル変換処理の高速化を実現できる。

また本実施形態では、処理回路は、第１時間デジタル変換処理と第２時間デジタル変換処理を時分割に実行してもよい。

このようにすれば、第１時間デジタル変換処理と第２時間デジタル変換処理を例えば１つの時間デジタル変換器で実行できるようになり、処理回路の回路規模の小規模化を図れるようになる。

また本実施形態では、処理回路は、第１発振信号の第１エッジタイミングと第２発振信号の第３エッジタイミングとの第３時間差を測定する第３時間デジタル変換処理と、第１発振信号の第２エッジタイミングと第２発振信号の第４エッジタイミングとの第４時間差を測定する第４時間デジタル変換処理とを行い、第３時間差と第４時間差との差分に対応するデータを測定データとして、温度補償データを求めてもよい。

このようにすれば、第３時間デジタル変換処理、第４時間デジタル変換処理により求められた第３時間差と第４時間差との差分に対応するデータを温度測定データとして、温度補償データを求めて、クロック周波数の温度補償処理を実現できるようになる。

また本実施形態では、処理回路は、第１発振信号の第１エッジタイミングと第２発振信号の第３エッジタイミングとの第３時間差を測定する第３時間デジタル変換処理と、第１発振信号の第２エッジタイミングと第２発振信号の第４エッジタイミングとの第４時間差を測定する第４時間デジタル変換処理とを行い、第３時間差のデータと第４時間差のデータを測定データとして、温度補償データを求めてもよい。

このようにすれば、第３時間デジタル変換処理、第４時間デジタル変換処理により求められた第３時間差、第４時間差のデータを、温度測定データとして、温度補償データを求めて、クロック周波数の温度補償処理を実現できるようになる。

また本実施形態では、クロック信号生成回路は、フラクショナル−Ｎ型のＰＬＬ回路を含み、処理回路は、ＰＬＬ回路が有する分周回路に対して、温度補償データにより補正された分周比設定データを出力してもよい。

このような構成のＰＬＬ回路を用いることで、第１発振信号に位相同期したＰＬＬ回路の出力クロック信号を生成し、この出力クロック信号に基づく高精度のクロック信号を生成できるようになる。

また本実施形態では、クロック信号生成回路は、ダイレクトデジタルシンセサイザーを含み、処理回路は、温度補償データにより補正された周波数設定データを、ダイレクトデジタルシンセサイザーに出力してもよい。

このようなダイレクトデジタルシンセサイザーを用いることで、周波数設定データにより設定される任意の周波数のクロック信号を生成できるようになる。そして温度補償データにより補正された周波数設定データを用いることで、温度補償された高精度のクロック信号を生成できるようになる。

また本実施形態では、クロック信号生成回路は、周波数設定データをＤ／Ａ変換して、周波数の制御電圧を出力するＤ／Ａ変換回路と、Ｄ／Ａ変換回路からの制御電圧に基づいて発振する電圧制御発振回路と、を含み、処理回路は、温度補償データにより補正された周波数設定データを、Ｄ／Ａ変換回路に出力してもよい。

このようにすれば、温度補償データにより補正された周波数設定データをＤ／Ａ変換し、Ｄ／Ａ変換により得られた制御電圧に対応する周波数で第３振動子を発振させることで、温度補償されたクロック信号を生成できるようになる。

また本実施形態は、上記に記載の発振器と、発振器からのクロック信号に基づいて動作する処理装置とを含む電子機器に関係する。

また本実施形態は、上記に記載の発振器と、発振器からのクロック信号に基づいて動作する処理装置とを含む移動体に関係する。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また発振器、振動子、第１発振回路、第２発振回路、処理回路、クロック信号生成回路、時間デジタル変換回路、電子機器、移動体の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＯＳＣ１、ＯＳＣ２…発振信号、ＣＫ…クロック信号、ＳＤ…設定データ、
ＤＩＮ、ＤＩＮ１、ＤＩＮ２…入力データ、ＳＤＲ…基準設定データ、
Ｅ１、Ｅ２、Ｅ３、Ｅ４…エッジタイミング、
ＴＤ１、ＴＤ２、ＴＤ３、ＴＤ４…時間差、ＤＦ１２、ＤＦ３４…周波数差データ、
ＴＣＰ…温度補償データ、ＤＩＶＲ…基準分周比データ、ＤＩＶＡ…加算結果データ、
ＳＤＩＶ…分周比設定データ、ＦＢＣＫ…フィードバッククロック信号、
ＶＣ、ＶＣＦ…制御電圧、ＣＫＱ…出力クロック信号、ＦＱＲ…基準周波数データ、
ＳＦＱ…周波数設定データ、ＳＴＡ、ＳＴＰ…信号、
４…発振器、１０、１１、１２…振動子、２０、２１…発振回路、３０…処理回路、
３２…時間デジタル変換回路、３３、３４…時間デジタル変換器、３６…減算器、
５０…演算回路、５２…レジスター、５４…加算器、５６…デルタシグマ変調回路、
６０…クロック信号生成回路、６１…ＰＬＬ回路、６２…位相比較回路、
６４…制御電圧生成回路、６６…電圧制御発振回路、６８…分周回路、
６９…出力回路、７０…ダイレクトデジタルシンセサイザー、
７２…電圧制御発振回路、７４…可変容量回路、７６…Ｄ／Ａ変換回路、
８８…インターフェース回路、９０…記憶部、
２０６…自動車、２０７…車体、２０８…制御装置、
２０９…車輪、２２０…処理装置、
５００…電子機器、５１０…通信インターフェース、５２０…処理装置、
５３０…操作インターフェース、５４０…表示部、５５０…メモリー

Claims (14)

1. 第１振動子と、
   第２振動子と、
   前記第１振動子を発振させることで第１発振信号を生成する第１発振回路と、
   前記第２振動子を発振させることで前記第１発振信号とは周波数温度特性が異なる第２発振信号を生成する第２発振回路と、
   温度補償データにより温度補償される周波数のクロック信号を生成するクロック信号生成回路と、
   前記第１発振信号及び前記第２発振信号に基づく時間デジタル変換処理を行い、前記時間デジタル変換処理の測定データに基づいて前記温度補償データを求める処理回路と、
   を含むことを特徴とする発振器。
2. 請求項１に記載の発振器において、
   入力データに対して前記温度補償データに対応するデータを出力するように機械学習させた学習済みモデルの情報を記憶する記憶部を含み、
   前記処理回路は、前記測定データを前記入力データとして、前記学習済みモデルの情報に基づく処理を行うことで、前記温度補償データを求めることを特徴とする発振器。
3. 請求項２に記載の発振器において、
   前記処理回路は、
   前記第１発振信号及び前記第２発振信号が入力され、前記時間デジタル変換処理を行う時間デジタル変換回路と、
   前記時間デジタル変換回路からの前記測定データが前記入力データとして入力され、前記学習済みモデルの情報に基づいて、前記温度補償データを求める演算回路と、
   を含み、
   前記処理回路は、前記温度補償データにより補正された設定データを前記クロック信号生成回路に出力し、
   前記クロック信号生成回路は、前記設定データに基づいて前記クロック信号を生成することを特徴とする発振器。
4. 請求項１乃至３のいずれか一項に記載の発振器において、
   前記処理回路は、
   前記第１発振信号の第１エッジタイミングと第２エッジタイミングとの第１時間差を測定する第１時間デジタル変換処理と、
   前記第２発振信号の第３エッジタイミングと第４エッジタイミングとの第２時間差を測定する第２時間デジタル変換処理と、を行い、
   前記第１時間差と前記第２時間差との差分に対応するデータを前記測定データとして、前記温度補償データを求めることを特徴とする発振器。
5. 請求項１乃至３のいずれか一項に記載の発振器において、
   前記処理回路は、
   前記第１発振信号の第１エッジタイミングと第２エッジタイミングとの第１時間差を測定する第１時間デジタル変換処理と、
   前記第２発振信号の第３エッジタイミングと第４エッジタイミングとの第２時間差を測定する第２時間デジタル変換処理と、を行い、
   前記第１時間差のデータと前記第２時間差のデータを前記測定データとして、前記温度補償データを求めることを特徴とする発振器。
6. 請求項４又は５に記載の発振器において、
   前記処理回路は、
   前記第１時間デジタル変換処理を行う第１時間デジタル変換器と、
   前記第２時間デジタル変換処理を行う第２時間デジタル変換器と、
   を含むことを特徴とする発振器。
7. 請求項４又は５に記載の発振器において、
   前記処理回路は、前記第１時間デジタル変換処理と前記第２時間デジタル変換処理を時分割に実行することを特徴とする発振器。
8. 請求項１乃至３のいずれか一項に記載の発振器において、
   前記処理回路は、
   前記第１発振信号の第１エッジタイミングと前記第２発振信号の第３エッジタイミングとの第３時間差を測定する第３時間デジタル変換処理と、
   前記第１発振信号の第２エッジタイミングと前記第２発振信号の第４エッジタイミングとの第４時間差を測定する第４時間デジタル変換処理と、を行い、
   前記第３時間差と前記第４時間差との差分に対応するデータを前記測定データとして、前記温度補償データを求めることを特徴とする発振器。
9. 請求項１乃至３のいずれか一項に記載の発振器において、
   前記処理回路は、
   前記第１発振信号の第１エッジタイミングと前記第２発振信号の第３エッジタイミングとの第３時間差を測定する第３時間デジタル変換処理と、
   前記第１発振信号の第２エッジタイミングと前記第２発振信号の第４エッジタイミングとの第４時間差を測定する第４時間デジタル変換処理と、を行い、
   前記第３時間差のデータと前記第４時間差のデータを前記測定データとして、前記温度補償データを求めることを特徴とする発振器。
10. 請求項１乃至９のいずれか一項に記載の発振器において、
    前記クロック信号生成回路は、フラクショナル−Ｎ型のＰＬＬ回路を含み、
    前記処理回路は、前記ＰＬＬ回路が有する分周回路に対して、前記温度補償データにより補正された分周比設定データを出力することを特徴とする発振器。
11. 請求項１乃至９のいずれか一項に記載の発振器において、
    前記クロック信号生成回路は、ダイレクトデジタルシンセサイザーを含み、
    前記処理回路は、前記温度補償データにより補正された周波数設定データを、前記ダイレクトデジタルシンセサイザーに出力することを特徴とする発振器。
12. 請求項１乃至９のいずれか一項に記載の発振器において、
    前記クロック信号生成回路は、
    周波数設定データをＤ／Ａ変換して、周波数の制御電圧を出力するＤ／Ａ変換回路と、
    前記Ｄ／Ａ変換回路からの前記制御電圧に基づいて発振する電圧制御発振回路と、
    を含み、
    前記処理回路は、前記温度補償データにより補正された前記周波数設定データを、前記Ｄ／Ａ変換回路に出力することを特徴とする発振器。
13. 請求項１乃至１２のいずれか一項に記載の発振器と、
    前記発振器からの前記クロック信号に基づいて動作する処理装置と、
    を含むことを特徴とする電子機器。
14. 請求項１乃至１２のいずれか一項に記載の発振器と、
    前記発振器からの前記クロック信号に基づいて動作する処理装置と、
    を含むことを特徴とする移動体。

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