JP2021032761A - 周波数計測回路及び周波数計測装置 - Google Patents

Abstract

【課題】計測対象クロック信号の周期にかかわらず一定の精度で計測対象クロック信号の周波数を計測することが可能な周波数計測回路を提供すること。【解決手段】基準クロック信号のパルス数をカウントし、第１のカウントデータを生成する第１のカウンターと、計測対象クロック信号のパルス数をカウントし、第２のカウントデータを生成する第２のカウンターと、前記第１のカウンターがカウントを開始する第１のタイミングと前記第２のカウンターがカウントを開始する第２のタイミングとの時間差を示す第１の時間差データ及び前記第１のカウンターがカウントを終了する第３のタイミングと前記第２のカウンターがカウントを終了する第４のタイミングとの時間差を示す第２の時間差データを生成する時間デジタル変換回路と、前記第２のカウントデータ、前記第１の時間差データ及び前記第２の時間差データに基づく演算を行い、前記計測対象クロック信号の周波数を示す周波数データを生成する演算回路と、を備える、周波数計測回路。【選択図】図３

Description

本発明は、周波数計測回路及び周波数計測装置に関する。

特許文献１には、ベースクロックを用いて入力される矩形波信号の周期を計測して計数値を出力する周波数カウンターと、複数のディレイ素子を用いて矩形波信号を遅延させ、各ディレイ素子から出力される矩形波信号のエッジでカウンターの値を各レジスターに取得し、各レジスターの値を比較することで、ベースクロックに対する矩形波信号のずれに相当する時間情報を出力する時間幅計測部と、周期カウンターが出力する計数値と時間幅計測部が出力する時間情報を演算して矩形波信号の周波数を算出する演算部と、を備える周波数計測装置が記載されている。特許文献１に記載の周波数計測装置によれば、矩形波信号の周波数計測の分解能を向上させることができる。

特開２０１２−１５４８５６号公報

しかしながら、特許文献１に記載の周波数計測装置では、周波数カウンターが矩形波信号の周期をベースクロックでカウントするので、周波数計測のゲートタイムは矩形波信号の周期に依存する。一方、周波数計測の分解能はディレイ素子の遅延時間に依存するため、矩形波信号の周期が短いほど計測精度が低下してしまう。

本発明に係る周波数計測回路の一態様は、
基準クロック信号を生成する発振回路と、
前記基準クロック信号のパルス数をカウントし、第１のカウントデータを生成する第１のカウンターと、
計測対象クロック信号のパルス数をカウントし、第２のカウントデータを生成する第２のカウンターと、
前記第１のカウンターが前記基準クロック信号のパルス数のカウントを開始する第１のタイミングと、前記第２のカウンターが前記計測対象クロック信号のパルス数のカウントを開始する第２のタイミングと、の時間差を示す第１の時間差データ、及び、前記第１のカウンターが前記基準クロック信号のパルス数のカウントを終了する第３のタイミングと、前記第２のカウンターが前記計測対象クロック信号のパルス数のカウントを終了する第４のタイミングと、の時間差を示す第２の時間差データを生成する時間デジタル変換回路と、
前記第２のカウントデータ、前記第１の時間差データ及び前記第２の時間差データに基づく演算を行い、前記計測対象クロック信号の周波数を示す周波数データを生成する演算回路と、を備える。

前記周波数計測回路の一態様は、
前記基準クロック信号に基づいて、前記第１のタイミング及び前記第３のタイミングを規定する計測開始信号を生成する計測開始信号生成回路と、
前記計測対象クロック信号に基づいて、前記第２のタイミング及び前記第４のタイミングを規定する計測終了信号を生成する計測終了信号生成回路と、を備え、
前記時間デジタル変換回路は、
前記計測開始信号及び前記計測終了信号に基づいて、前記第１の時間差データ及び前記第２の時間差データを生成してもよい。

前記周波数計測回路の一態様において、
前記第１のカウンターは、ゲートタイム信号によって規定されるカウント数となるように、前記第１のカウントデータを生成してもよい。

前記周波数計測回路の一態様において、
前記演算回路は、
前記周波数をＦｍとし、
前記カウント数をＮｔ、
前記第２のカウントデータの値をＮｍ、
前記第１の時間差データが示す前記時間差をｔ_ｐ１、
前記第２の時間差データが示す前記時間差をｔ_ｐ２、
前記基準クロック信号の１周期をＴ_０としたとき、
Ｆｍ＝Ｎｍ／（Ｔ_０×Ｎｔ＋ｔ_ｐ２−ｔ_ｐ１）として前記Ｆｍを求めてもよい。

前記周波数計測回路の一態様において、
前記第１のカウンターは、前記第１のカウントデータを複数回生成し、
前記第２のカウンターは、前記第２のカウントデータを複数回生成し、
前記時間デジタル変換回路は、前記第１の時間差データ及び前記第２の時間差データを複数回生成し、
前記演算回路は、前記周波数データを複数回生成し、前記複数回生成した前記周波数データをフィルター処理してもよい。

前記周波数計測回路の一態様は、
前記周波数計測回路の平面視において、前記発振回路と前記時間デジタル変換回路との間に前記演算回路が配置されていてもよい。

本発明に係る周波数計測装置の一態様は、
前記周波数計測回路の一態様と、
振動子と、
前記周波数計測回路及び前記振動子を収容するパッケージと、を備え、
前記発振回路は、前記振動子を発振させて前記基準クロック信号を生成する。

前記周波数計測装置の一態様は、
前記周波数計測装置の平面視において、前記振動子は、前記周波数計測回路が備える前記時間デジタル変換回路と重ならなくてもよい。

前記周波数計測装置の一態様は、
前記周波数計測装置の平面視において、前記振動子と前記発振回路との距離は、前記振動子と前記時間デジタル変換回路との距離より小さくてもよい。

前記周波数計測装置の一態様において、
前記周波数計測回路は半導体基板に集積されており、
前記半導体基板には、前記振動子に電気的にされた第１の電極パッド及び第２の電極パッドが設けられ、
前記周波数計測装置の平面視において、
前記半導体基板は、第１の辺と、前記第１の辺に対向し、前記第１の辺よりも前記振動子に近い第２の辺と、を有し、
前記第１の電極パッド及び前記第２の電極パッドは、前記第２の辺に沿って配置されてもよい。

本実施形態の周波数計測装置の断面図。 本実施形態の周波数計測装置の平面図。 周波数計測回路の構成例を示す図。 周波数計測回路の動作タイミングの一例を示すタイミングチャート図。 フィルターの構成例を示す図。 フィルターの他の構成例を示す図。 周波数カウンターの構成例を示す図。 計測終了信号生成回路の構成例を示す図。 時間デジタル変換回路の構成例を示す図。 時間デジタル変換回路の他の構成例を示す図。 周波数計測回路のレイアウトを示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．周波数計測装置
１−１．周波数計測装置の構成
図１及び図２は、本実施形態の周波数計測装置１の構造の一例を示す図である。図１は周波数計測装置１の断面図であり、図２は周波数計測装置１の平面図である。なお、図２において、周波数計測装置１の内部の構成を説明する便宜上、蓋体１２０を取り外した状態を図示している。

図１及び図２に示すように、周波数計測装置１は、周波数計測回路２、振動子３、回路素子４、パッケージ１００、封止部材１１０及び蓋体１２０を備える。

本実施形態では、振動子３は、基板材料として水晶を用いた水晶振動子であり、例えば、ＡＴカット水晶振動子や音叉型水晶振動子等である。

パッケージ１００は、周波数計測回路２、振動子３及び回路素子４を内部に収容する。なお、パッケージ１００の内部は真空等の減圧雰囲気、又は窒素、アルゴン、ヘリウム等の不活性気体雰囲気に気密封止されている。

パッケージ１００は、第１の基板１０１、第２の基板１０２、第３の基板１０３、第４の基板１０４、第５の基板１０５及び第６の基板１０６を積層して形成されている。第３の基板１０３は一部に開口を有し、回路素子４は、第３の基板１０３の開口によって形成される空間において第２の基板１０２の上面に配置されている。

回路素子４は、不図示の接合部材を介して、第２の基板１０２の上面の所定の位置に形成された電極１４２と接合されており、電極１４２及びパッケージ１００の内面や内部に設けられた不図示の配線によって、周波数計測回路２と電気的に接続されている。回路素子４は、例えば、コンデンサーや抵抗等である。

第４の基板１０４、第５の基板１０５及び第６の基板１０６は中央部が除去された環状体であり、第６の基板１０６の上面の周縁にシームリングや低融点ガラス等の封止部材１１０が形成されている。封止部材１１０は、パッケージ１００と蓋体１２０とを接合する。

第３の基板１０３と第４の基板１０４とにより、周波数計測回路２を収容する凹部が形成されている。第３の基板１０３の上面の所定の位置には不図示の接合部材により周波数計測回路２が接合され、周波数計測回路２は、複数のボンディングワイヤー１５０により、第４の基板１０４の上面に配置された複数の電極１４０と電気的に接続されている。

振動子３の上面に形成された電極１６１は、ボンディングワイヤー１５１により、第５の基板１０５の上面に形成された複数の電極１４１のうちの電極１４１ａと接合されている。また、振動子３の下面に形成された電極１６２は、金属性バンプや導電性接着剤等の不図示の接合部材を介して、複数の電極１４１のうちの電極１４１ｂと接合されている。これにより、振動子３は、第５の基板１０５によって支持されている。なお、振動子３の上面に形成された不図示の励振電極と電極１６１とは電気的に接続されており、振動子３の下面に形成された不図示の励振電極と電極１６２とは電気的に接続されている。

周波数計測回路２の周縁部に設けられた複数の電極パッド１３０の一部は、電極１４０及びパッケージ１００の内面や内部に設けられた不図示の配線を介して、パッケージ１００の外面に設けられた不図示の外部電極と電気的に接続されている。また、複数の電極パッド１３０のうちの電極パッド１３０ａは、ボンディングワイヤー１５０、複数の電極１４０のうちの電極１４０ａ、パッケージ１００の内面や内部に設けられた不図示の配線、電極１４１ａ及びボンディングワイヤー１５１を介して、電極１６１と電気的に接続されている。また、複数の電極パッド１３０のうちの電極パッド１３０ｂは、ボンディングワイヤー１５０、複数の電極１４０のうちの電極１４０ｂ、パッケージ１００の内面や内部に設けられた不図示の配線及び電極１４１ｂを介して、電極１６２と電気的に接続されている。そして、振動子３は、周波数計測回路２の内部において電極１６１，１６２と電気的に接続される不図示の発振回路によって、励振電極を含む振動子３の形状や質量に応じた所望の周波数で発振する。

なお、図２では、振動子３は、平面視において矩形状であるが、振動子３の形状は矩形状に限定されず、例えば円形状であっても良い。また、パッケージ１００は、周波数計測回路２と振動子３とを同一空間内に収容する構成には限られない。例えば、周波数計測回路２がパッケージの基板の一方の面に搭載され、振動子３が他方の面に搭載される、いわゆるＨ型のパッケージであってもよい。

１−２．周波数計測回路の構成
図３は、周波数計測回路２の構成例を示す図である。また、図４は、周波数計測回路２の動作タイミングの一例を示すタイミングチャート図である。

図３に示すように、周波数計測回路２は、発振回路１０、周波数カウンター２０、時間デジタル変換回路３０、演算回路４０、インターフェース回路５０及びレギュレーター６０を備える。なお、周波数計測回路２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。本実施形態では、周波数計測回路２は、１チップの集積回路（ＩＣ：Integrated Circuit）で実現されているが、少なくとも一部がディスクリート部品で構成されていてもよい。

レギュレーター６０は、周波数計測装置１の外部から供給される電源電圧ＶＤＤ及びグラウンド電圧ＧＮＤに基づいて、一定の電圧値の安定化された電源電圧ＶＯＳＣ及び電源電圧ＶＬＯＧＩＣを生成する。電源電圧ＶＯＳＣは、発振回路１０に供給され、発振回路１０の電源電圧となる。また、電源電圧ＶＬＯＧＩＣは、周波数カウンター２０、時間デジタル変換回路３０、演算回路４０及びインターフェース回路５０に供給され、これらの各回路の電源電圧となる。なお、グラウンド電圧ＧＮＤは、発振回路１０、周波数カウンター２０、時間デジタル変換回路３０、演算回路４０及びインターフェース回路５０に対して、共通のグラウンド電圧となる。

発振回路１０は、振動子３と電気的に接続されており、振動子３を発振させて基準クロック信号ＣＬＫＲを生成する。

周波数カウンター２０は、図４に示すように、イネーブル信号ＥＮがローレベルからハイレベルに変化すると、所定期間ハイレベルとなるトリガー信号ＴＲＧを生成するとともに、所定期間ハイレベルとなる計測開始信号ＳＴＡＲＴを生成する。そして、周波数カウンター２０は、計測開始信号ＳＴＡＲＴがローレベルからハイレベルに変化する立ち上がりエッジで、基準クロック信号ＣＬＫＲのパルス数のカウントを開始する。周波数カウンター２０は、基準クロック信号ＣＬＫＲのパルスを、ゲートタイム信号ＧＴによって指示されるＮ_ｔ回カウントすると、再び、トリガー信号ＴＲＧを所定期間ハイレベルにし、計測開始信号ＳＴＡＲＴを所定期間ハイレベルにする。周波数カウンター２０は、カウントにより得られる第１のカウントデータＣＮＴ１を初期化し、再び基準クロック信号ＣＬＫＲのパルス数をカウントする。図４では、第１のカウントデータＣＮＴ１は、０からＮ_ｔまで増加し、１に初期化されている。このように、周波数カウンター２０は、イネーブル信号ＥＮがハイレベルであるとき、基準クロック信号ＣＬＫＲのパルス数のカウントを繰り返し行う。

また、周波数カウンター２０は、計測開始信号ＳＴＡＲＴを、周波数計測装置１の外部から入力される計測対象クロック信号ＥＸＣＬＫに同期化させた計測終了信号ＳＴＯＰを生成し、計測終了信号ＳＴＯＰがローレベルからハイレベルに変化する立ち上がりエッジで計測対象クロック信号ＥＸＣＬＫのパルス数のカウントを開始する。そして、周波数カウンター２０は、計測終了信号ＳＴＯＰの次の立ち上がりエッジまで計測対象クロック信号ＥＸＣＬＫのパルス数をカウントし、第２のカウントデータＣＮＴ２を出力する。周波数カウンター２０は、第２のカウントデータＣＮＴ２を初期化し、再び計測対象クロック信号ＥＸＣＬＫのパルス数をカウントする。図４では、第２のカウントデータＣＮＴ２は、０からＮ_ｍまで増加し、１に初期化されている。このように、周波数カウンター２０は、イネーブル信号ＥＮがハイレベルであるとき、計測対象クロック信号ＥＸＣＬＫのパルス数のカウントを繰り返し行う。

時間デジタル変換回路３０は、基準クロック信号ＣＬＫＲに基づいて、計測開始信号ＳＴＡＲＴの立ち上がりエッジと計測終了信号ＳＴＯＰの立ち上がりエッジとの時間差に応じた時間デジタル値ＴＤを生成する。

計測開始信号ＳＴＡＲＴの立ち上がりエッジは、周波数カウンター２０が基準クロック信号ＣＬＫＲのパルス数のカウントを開始する第１のタイミングであり、計測終了信号ＳＴＯＰの立ち上がりエッジは、周波数カウンター２０が計測対象クロック信号ＥＸＣＬＫのパルス数のカウントを開始する第２のタイミングである。したがって、時間デジタル変換回路３０は、第１のタイミングと第２のタイミングとの時間差に対応する第１の時間差データとしての時間デジタル値ＴＤを生成する。図４では、第１のタイミングと第２のタイミングとの時間差はｔ_ｐ１であり、時間デジタル変換回路３０は、時間差ｔ_ｐ１に対応する第１の時間差データとしての時間デジタル値ＴＤを生成する。

また、計測開始信号ＳＴＡＲＴの次の立ち上がりエッジは、周波数カウンター２０が基準クロック信号ＣＬＫＲのパルス数のカウントを終了する第３のタイミングであり、計測終了信号ＳＴＯＰの次の立ち上がりエッジは、周波数カウンター２０が計測対象クロック信号ＥＸＣＬＫのパルス数のカウントを終了する第４のタイミングである。したがって、時間デジタル変換回路３０は、第３のタイミングと第４のタイミングとの時間差に対応する第２の時間差データとしての時間デジタル値ＴＤを生成する。図４では、第３のタイミングと第４のタイミングとの時間差はｔ_ｐ２であり、時間デジタル変換回路３０は、時間差ｔ_ｐ２に対応する第２の時間差データとしての時間デジタル値ＴＤを生成する。

このように、時間デジタル変換回路３０は、計測開始信号ＳＴＡＲＴ及び計測終了信号ＳＴＯＰに基づいて、第１の時間差データ及び第２の時間差データを生成する。

なお、第３のタイミングは、周波数カウンター２０が次に基準クロック信号ＣＬＫＲのパルス数のカウントを開始する第１のタイミングでもある。同様に、第４のタイミングは、周波数カウンター２０が次に計測対象クロック信号ＥＸＣＬＫのパルス数のカウントを開始する第２のタイミングでもある。

演算回路４０は、トリガー信号ＴＲＧに同期して、第２のカウントデータＣＮＴ２、第１の時間差データとしての時間デジタル値ＴＤ及び第２の時間差データとしての時間デジタル値ＴＤに基づく演算を行い、計測対象クロック信号ＥＸＣＬＫの周波数を示す周波数データを生成する。本実施形態では、演算回路４０は、周波数データ生成回路４１と、フィルター４２とを含む。

周波数データ生成回路４１は、トリガー信号ＴＲＧがローレベルからハイレベルに変化する立ち上がりエッジで、第２のカウントデータＣＮＴ２、時間差ｔ_ｐ１に対応する第１の時間差データとしての時間デジタル値ＴＤ、及び時間差ｔ_ｐ２に対応する第２の時間差データとしての時間デジタル値ＴＤに基づいて、計測対象クロック信号ＥＸＣＬＫの周波数Ｆ_ｍを示す周波数データＦＤ１を生成する。具体的には、基準クロック信号ＣＬＫＲの１周期をＴ_０、計測対象クロック信号ＥＸＣＬＫの１周期をＴ_ｍ、第２のカウントデータＣＮＴ２の値をＮ_ｍ、ゲートタイム信号ＧＴによって規定されるカウント数をＮ_ｔとすると、周波数データ生成回路４１は、下記の式（１）により、計測対象クロック信号ＥＸＣＬＫの周波数Ｆ_ｍを計算する。

フィルター４２は、周波数データ生成回路４１が順次生成する複数の周波数データＦＤ１に対してデジタルフィルター処理を行い、各周波数データＦＤ１に重畳されるノイズが低減された周波数データＦＤ２を生成する。例えば、フィルター４２は、図５に示すようなＩＩＲ（Infinite Impulse Response）フィルターであってもよいし、図６に示すようなＦＩＲ（Finite Impulse Response）フィルターであってもよい。

インターフェース回路５０は、周波数計測装置１と接続される不図示の外部装置との間でデータ通信を行うための回路である。本実施形態では、インターフェース回路５０は、チップセレクト信号ＣＳ、シリアルクロック信号ＳＣＫ及びシリアル入出力データ信号ＳＤＩＯを用いた３線式のＳＰＩ（Serial Peripheral Interface）バスに対応したインターフェース回路である。

インターフェース回路５０は、外部装置から計測対象クロック信号ＥＸＣＬＫの周波数の計測を指示するコマンドを受け取ると、イネーブル信号ＥＮをハイレベルにして周波数カウンター２０を動作させる。また、インターフェース回路５０は、外部装置から計測対象クロック信号ＥＸＣＬＫの周波数計測のゲートタイムを指定するコマンドを受け取って、ゲートタイム信号ＧＴの値を、指定されたゲートタイムに設定する。すなわち、本実施形態では、周波数計測のゲートタイムは可変であり、任意に設定される。

また、インターフェース回路５０は、外部装置から計測対象クロック信号ＥＸＣＬＫの周波数計測結果の送信を指示するコマンドを受け取ると、コマンドの指示に応じて周波数データＦＤ１あるいは周波数データＦＤ２を外部装置に送信する。

なお、周波数カウンター２０、演算回路４０及びインターフェース回路５０は、ロジック回路７０を構成する。

１−３．周波数カウンターの構成
図７は、周波数カウンター２０の構成例を示す図である。図７に示すように、周波数カウンター２０は、第１のカウンター２１、第２のカウンター２２、トリガー信号生成回路２３、計測開始信号生成回路２４及び計測終了信号生成回路２５を備える。

第１のカウンター２１は、基準クロック信号ＣＬＫＲのパルス数をカウントし、第１のカウントデータＣＮＴ１を生成する。具体的には、第１のカウンター２１は、計測開始信号ＳＴＡＲＴの立ち上がりエッジ毎に、前回の基準クロック信号ＣＬＫＲのパルス数のカウントを終了して第１のカウントデータＣＮＴ１を初期化し、基準クロック信号ＣＬＫＲのパルス数のカウントを開始する。そして、第１のカウンター２１は、基準クロック信号ＣＬＫＲのパルス数のカウント値を示す第１のカウントデータＣＮＴ１を生成する。

トリガー信号生成回路２３は、第１のカウントデータＣＮＴ１に基づいて、トリガー信号ＴＲＧを生成する。具体的には、トリガー信号生成回路２３は、第１のカウントデータＣＮＴ１がゲートタイム信号ＧＴと一致するタイミングで、基準クロック信号ＣＬＫＲの１周期の期間ハイレベルとなるトリガー信号ＴＲＧを生成する。

計測開始信号生成回路２４は、基準クロック信号ＣＬＫＲに基づいて、第１のカウンター２１が基準クロック信号ＣＬＫＲのカウントを開始する第１のタイミング、及び、第１のカウンター２１が基準クロック信号ＣＬＫＲのカウントを終了する第３のタイミングを規定する計測開始信号ＳＴＡＲＴを生成する。具体的には、計測開始信号生成回路２４は、イネーブル信号ＥＮがローレベルからハイレベルに変化すると、計測開始信号ＳＴＡＲＴをローレベルからハイレベルに変化させる。また、計測開始信号生成回路２４は、イネーブル信号ＥＮがローレベルからハイレベルに変化すると、基準クロック信号ＣＬＫＲに同期して計測開始信号ＳＴＡＲＴをローレベルからハイレベルに変化させる。また、計測開始信号生成回路２４は、トリガー信号ＴＲＧがローレベルからハイレベルに変化するタイミングで計測開始信号ＳＴＡＲＴをローレベルからハイレベルに変化させ、基準クロック信号ＣＬＫＲのパルスを所定回カウントすると計測開始信号ＳＴＡＲＴをハイレベルからローレベルに変化させる。計測開始信号ＳＴＡＲＴがローレベルからハイレベルに変化する任意のタイミングが第１のタイミングであり、第１のタイミングの次に計測開始信号ＳＴＡＲＴがローレベルからハイレベルに変化するタイミングが第３のタイミングである。

計測終了信号生成回路２５は、計測対象クロック信号ＥＸＣＬＫに基づいて、第２のカウンター２２が計測対象クロック信号ＥＸＣＬＫのパルス数のカウントを開始する第２のタイミング、及び、第２のカウンター２２が計測対象クロック信号ＥＸＣＬＫのパルス数のカウントを終了する第４のタイミングを規定する計測終了信号ＳＴＯＰを生成する。具体的には、計測終了信号生成回路２５は、基準クロック信号ＣＬＫＲに同期する計測開始信号ＳＴＡＲＴを、計測対象クロック信号ＥＸＣＬＫに同期化させた計測終了信号ＳＴＯＰを生成する。したがって、基準クロック信号ＣＬＫＲに同期して計測開始信号ＳＴＡＲＴがローレベルからハイレベルに変化すると、計測対象クロック信号ＥＸＣＬＫに同期して計測終了信号ＳＴＯＰがローレベルからハイレベルに変化する。また、基準クロック信号ＣＬＫＲに同期して計測開始信号ＳＴＡＲＴがハイレベルからローレベルに変化すると、計測対象クロック信号ＥＸＣＬＫに同期して計測終了信号ＳＴＯＰがハイレベルからローレベルに変化する。計測終了信号ＳＴＯＰがローレベルからハイレベルに変化する任意のタイミングが第２のタイミングであり、第２のタイミングの次に計測終了信号ＳＴＯＰがローレベルからハイレベルに変化するタイミングが第４のタイミングである。

例えば、図８に示すように、計測終了信号生成回路２５は、Ｄ型フリップフロップ２６及びＤ型フリップフロップ２７が直列に接続された構成であってもよい。Ｄ型フリップフロップ２６は、データ入力端子Ｄに計測開始信号ＳＴＡＲＴが入力され、クロック端子に計測対象クロック信号ＥＸＣＬＫが入力される。Ｄ型フリップフロップ２７は、データ入力端子ＤにＤ型フリップフロップ２６のデータ出力端子Ｑから出力される信号が入力され、クロック端子に計測対象クロック信号ＥＸＣＬＫが入力される。Ｄ型フリップフロップ２７のデータ出力端子Ｑから出力される信号が計測終了信号ＳＴＯＰとなる。このように、計測終了信号生成回路２５を、Ｄ型フリップフロップ２６及びＤ型フリップフロップ２７が直列に接続された構成とすることにより、Ｄ型フリップフロップ２６のデータ出力端子Ｑから出力される信号のメタステーブル状態が計測終了信号ＳＴＯＰに伝搬しないため、周波数カウンター２０の誤動作を防止することができる。

第２のカウンター２２は、計測対象クロック信号ＥＸＣＬＫのパルス数をカウントし、第２のカウントデータＣＮＴ２を生成する。具体的には、第２のカウンター２２は、計測終了信号ＳＴＯＰの立ち上がりエッジ毎に、前回の計測対象クロック信号ＥＸＣＬＫのパルス数のカウントを終了して第２のカウントデータＣＮＴ２を初期化し、計測対象クロック信号ＥＸＣＬＫのパルス数のカウントを開始する。そして、第２のカウンター２２は、計測対象クロック信号ＥＸＣＬＫのパルス数のカウント値を示す第２のカウントデータＣＮＴ２を生成する。

このような構成の周波数カウンター２０では、第１のカウンター２１は、計測開始信号ＳＴＡＲＴの立ち上がりエッジ毎に、ゲートタイム信号ＧＴによって規定されるカウント数Ｎ_ｔとなるように、第１のカウントデータＣＮＴ１を生成する。また、第２のカウンター２２は、計測終了信号ＳＴＯＰの立ち上がりエッジ毎に、第２のカウントデータＣＮＴ２を生成する。すなわち、第１のカウンター２１は、第１のカウントデータＣＮＴ１を複数回生成し、第２のカウンター２２は、第２のカウントデータＣＮＴ２を複数回生成する。

また、図１に示した時間デジタル変換回路３０は、第１の時間差データ及び第２の時間差データを複数回生成する。そして、演算回路４０は、複数回生成された第２のカウントデータＣＮＴ２と、複数回生成された第１の時間差データ及び第２の時間差データとに基づいて、周波数データＦＤ１を複数回生成し、複数回生成した周波数データＦＤ１をフィルター処理して周波数データＦＤ２を生成する。

１−４．時間デジタル変換回路の構成
図９は、時間デジタル変換回路３０の構成例を示す図である。図９に示す時間デジタル変換回路３０は、発振回路５１、発振回路５２、調整回路５３、調整回路５４、処理回路５５及び基準クロックカウンター５６を備える。

発振回路５１は、計測開始信号ＳＴＡＲＴの立ち上がりエッジで発振を開始して、クロック周波数ｆ_１のクロック信号ＣＬＫＳを生成する。発振回路５２は、計測終了信号ＳＴＯＰの立ち上がりエッジで発振を開始して、クロック周波数ｆ_１と異なるクロック周波数ｆ_２のクロック信号ＣＬＫＦを生成する。

クロック信号ＣＬＫＳは、発振回路５１の発振信号又は当該発振信号を分周したクロック信号である。したがって、クロック周波数ｆ_１は、発振回路５１の発振周波数又は分周されたクロック信号の周波数である。同様に、クロック信号ＣＬＫＦは、発振回路５２の発振信号又は当該発振信号を分周したクロック信号である。したがって、クロック周波数ｆ_２は、発振回路５２の発振周波数又は分周されたクロック信号の周波数である。例えば、クロック周波数ｆ_２はクロック周波数ｆ_１よりも高い周波数である。

発振回路５１は、例えば、計測開始信号ＳＴＡＲＴをトリガーとして発振するリングオシレーターである。すなわち、計測開始信号ＳＴＡＲＴの立ち上がりエッジでリングオシレーターの発振ループがイネーブルとなり、リングオシレーターの発振が開始される構成となっている。同様に、発振回路５２は、例えば、計測終了信号ＳＴＯＰをトリガーとして発振するリングオシレーターである。すなわち、計測終了信号ＳＴＯＰの立ち上がりエッジでリングオシレーターの発振ループがイネーブルとなり、リングオシレーターの発振が開始される構成となっている。なお、発振回路５１，５２はリングオシレーターに限定されない。

調整回路５３は、基準クロック信号ＣＬＫＲに基づいてクロック周波数ｆ_１を測定し、クロック周波数ｆ_１がターゲット周波数ｔｇｆ_１となるように発振回路５１の発振周波数を調整する。調整回路５４は、基準クロック信号ＣＬＫＲに基づいてクロック周波数ｆ_２を測定し、クロック周波数ｆ_２がターゲット周波数ｔｇｆ_２となるように発振回路５２の発振周波数を調整する。

クロック周波数ｆ_１，ｆ_２の測定では、クロック周波数ｆ_１，ｆ_２そのものを測定してもよいし、クロック周波数ｆ_１，ｆ_２に相当するパラメーターを測定してもよい。あるいは、クロック周波数ｆ_１，ｆ_２の逆数である周期や、その周期に相当するパラメーターを測定してもよい。例えば、図９では、基準クロックカウンター５６が基準クロック信号ＣＬＫＲのクロック数をカウントし、所与のクロック数をカウントする期間においてアクティブになるイネーブル信号ＥＮＡを出力する。調整回路５３，５４は、イネーブル信号ＥＮＡがアクティブである期間においてクロック信号ＣＬＫＳ，ＣＬＫＦをカウントすることで、クロック周波数ｆ_１，ｆ_２を測定する。この場合、所与の期間におけるクロック信号ＣＬＫＳ，ＣＬＫＦのクロック数が、クロック周波数ｆ_１，ｆ_２に相当するパラメーターとなる。

なお、基準クロック信号ＣＬＫＲに基づいてクロック周波数ｆ_１，ｆ_２を測定する構成は、図９に限定されない。例えば、基準クロック信号ＣＬＫＲが調整回路５３，５４に入力されてもよい。この場合、例えば、基準クロックカウンター５６に相当するカウンターが、調整回路５３，５４の各々に設けられてもよい。

調整回路５３は、測定されたクロック周波数ｆ_１に基づいて制御データＦＣＳを生成し、制御データＦＣＳにより発振回路５１の発振周波数をフィードバック制御し、クロック周波数ｆ_１がターゲット周波数ｔｇｆ_１となるように制御する。例えば、差分（ｆ_１−ｔｇｆ_１）に基づくＰＩ（Proportional-Integral）制御あるいはＰＩＤ（Proportional-Integral-Differential）制御を行う。調整回路５４は、測定されたクロック周波数ｆ_２に基づいて制御データＦＣＦを生成し、制御データＦＣＦにより発振回路５２の発振周波数をフィードバック制御し、クロック周波数ｆ_２がターゲット周波数ｔｇｆ_２となるように制御する。例えば、差分（ｆ_２−ｔｇｆ_２）に基づくＰＩ制御あるいはＰＩＤ制御を行う。ターゲット周波数ｔｇｆ_１，ｔｇｆ_２は、例えば、不図示のレジスターに設定される。

発振回路５１，５２は、各々、制御データＦＣＳ、ＦＣＦの信号値に対応した発振周波数で発振する。例えば、発振回路５１，５２がリングオシレーターである場合、発振ループの負荷や駆動回路の駆動能力を制御データＦＣＳ，ＦＣＦにより制御することで、発振周波数を制御する。

処理回路５５は、クロック信号ＣＬＫＳ及びクロック信号ＣＬＫＦに基づいて、計測開始信号ＳＴＡＲＴの立ち上がりエッジと計測終了信号ＳＴＯＰの立ち上がりエッジとの時間差をデジタル値に変換し時間デジタル値ＴＤとして出力する。具体的には、計測開始信号ＳＴＡＲＴの立ち上がりエッジでクロック信号ＣＬＫＳの最初のエッジが生成され、計測終了信号ＳＴＯＰの立ち上がりエッジでクロック信号ＣＬＫＦの最初のエッジが生成される。クロック信号ＣＬＫＳ，ＣＬＫＦの最初のエッジ間の位相差は、計測開始信号ＳＴＡＲＴの立ち上がりエッジと計測終了信号ＳＴＯＰの立ち上がりエッジとの時間差と同じである。クロック信号ＣＬＫＳ，ＣＬＫＦのエッジ間の時間差はΔｔずつ小さくなっていくので、クロック信号ＣＬＫＳ，ＣＬＫＦのエッジの前後が入れ替わるまでのクロック数をカウントすることで、そのカウント値×Δｔによって時間差を求めることができる。

Δｔは、時間測定の分解能であり、次式（２）のように表すことができる。

すなわち、時間デジタル変換回路３０は、クロック周波数ｆ_１，ｆ_２の周波数差に対応する分解能で時間をデジタル値に変換する。クロック周波数ｆ_１，ｆ_２は、所望の分解能Δｔが得られるように選択される。すなわち、所望の分解能Δｔが得られるクロック周波数ｆ_１，ｆ_２となるように、ターゲット周波数ｔｇｆ_１，ｔｇｆ_２が設定される。例えば、Ｎ，Ｍを２以上の互いに異なる整数として、Ｎ／ｔｇｆ_１＝Ｍ／ｔｇｆ_２となるように、ターゲット周波数ｔｇｆ_１，ｔｇｆ_２が設定される。

図１０は、時間デジタル変換回路３０の他の構成例を示す図である。図１０に示す時間デジタル変換回路３０は、パルス信号生成部８１、パルス信号生成部８２、積分処理部８３、積分処理部８４、カウンター８５及び測定部８６を備える。

パルス信号生成部８１は、基準クロック信号ＣＬＫＲ及び計測開始信号ＳＴＡＲＴに基づいて、パルス信号ＰＳＧ１を生成する。また、パルス信号生成部８２は、基準クロック信号ＣＬＫＲ及び計測終了信号ＳＴＯＰに基づいて、パルス信号ＰＳＧ２を生成する。

積分処理部８３は、パルス信号ＰＳＧ１に基づいて、基準クロック信号ＣＬＫＲの立ち上がりエッジと計測開始信号ＳＴＡＲＴの立ち上がりエッジの間の位相差に対応する位相差信号ＰＨ１を生成する。また、積分処理部８４は、パルス信号ＰＳＧ２に基づいて、基準クロック信号ＣＬＫＲの立ち上がりエッジと計測終了信号ＳＴＯＰの立ち上がりエッジの間の位相差に対応する位相差信号ＰＨ２を生成する。

カウンター８５は、計測開始信号ＳＴＡＲＴの立ち上がりエッジと計測終了信号ＳＴＯＰの立ち上がりエッジとの間の基準クロック信号ＣＬＫＲのクロック数をカウントする。

測定部８６は、カウンター８５のカウント値ＣＮＱと位相差信号ＰＨ１と位相差信号ＰＨ２に基づいて、計測開始信号ＳＴＡＲＴの立ち上がりエッジと計測終了信号ＳＴＯＰの立ち上がりエッジの時間差を測定し、測定結果のデジタル値を時間デジタル値ＴＤとして出力する。

１−５．周波数計測回路のレイアウト
図１１は、本実施形態における周波数計測回路２のレイアウトを示す図である。図１１に示すように、本実施形態では、周波数計測回路２は半導体基板２００に集積されている。すなわち、前述の発振回路１０、時間デジタル変換回路３０、レギュレーター６０、ロジック回路７０及び複数の電極パッド１３０は、半導体基板２００に設けられている。複数の電極パッド１３０は、発振回路１０、時間デジタル変換回路３０、レギュレーター６０及びロジック回路７０を概ね取り囲むように、半導体基板２００の周縁部に設けられている。

図１１に示すように、本実施形態では、周波数計測回路２の平面視において、すなわち、半導体基板２００の平面視において、発振回路１０と時間デジタル変換回路３０との間に、周波数カウンター２０、演算回路４０及びインターフェース回路５０を含むロジック回路７０が配置されている。そのため、発振回路１０と時間デジタル変換回路３０とが離れており、発振回路１０が発生する高周波ノイズによって時間デジタル変換回路３０の変換精度が低下するおそれが低減される。

さらに、図１及び図２に示したように、本実施形態では、周波数計測装置１の平面視において、振動子３は、周波数計測回路２と重なっていない。すなわち、周波数計測装置１の平面視において、振動子３は、時間デジタル変換回路３０と重ならない。また、図１１に示すように、時間デジタル変換回路３０は、振動子３と電気的に接続される電極パッド１３０ａ，１３０ｂから離れて位置するので、振動子３のサイズが図１及び図２よりも大きくなっても、周波数計測装置１の平面視において、振動子３は、時間デジタル変換回路３０と重ならない。したがって、振動子３が発生する高周波ノイズによって時間デジタル変換回路３０の変換精度が低下するおそれが低減される。

さらに、図１、図２及び図１１に示すように、本実施形態では、周波数計測装置１の平面視において、振動子３と発振回路１０との距離は、振動子３と時間デジタル変換回路３０との距離より小さい。したがって、振動子３と発振回路１０とを接続する配線に生じる寄生容量や寄生抵抗が低減され、発振回路１０から出力される基準クロック信号ＣＬＫＲを安定化させることができるとともに、発振回路１０が発生する高周波ノイズによって時間デジタル変換回路３０の変換精度が低下するおそれが低減される。

さらに、図１、図２及び図１１に示すように、本実施形態では、周波数計測装置１の平面視において、半導体基板２００は、第１の辺２０１と、第１の辺２０１に対向し、第１の辺２０１よりも振動子３に近い第２の辺２０２と、を有し、電極パッド１３０ａ及び電極パッド１３０ｂは、第２の辺２０２に沿って配置される。したがって、振動子３と発振回路１０とを接続する配線に生じる寄生容量や寄生抵抗が低減され、発振回路１０から出力される基準クロック信号ＣＬＫＲを安定化させることができる。なお、電極パッド１３０ａは「第１の電極パッド」の一例であり、電極パッド１３０ｂは「第２の電極パッド」の一例である。

１−６．作用効果
以上に説明したように、本実施形態の周波数計測装置１において、周波数計測回路２は、基準クロック信号ＣＬＫＲを生成する発振回路１０と、基準クロック信号ＣＬＫＲのパルス数をカウントし、第１のカウントデータＣＮＴ１を生成する第１のカウンター２１と、計測対象クロック信号ＥＸＣＬＫのパルス数をカウントし、第２のカウントデータＣＮＴ２を生成する第２のカウンター２２と、を備える。また、周波数計測回路２は、第１のカウンター２１が基準クロック信号ＣＬＫＲのパルス数のカウントを開始する第１のタイミングと、第２のカウンター２２が計測対象クロック信号ＥＸＣＬＫのパルス数のカウントを開始する第２のタイミングと、の時間差を示す第１の時間差データ、及び、第１のカウンター２１が基準クロック信号ＣＬＫＲのパルス数のカウントを終了する第３のタイミングと、第２のカウンター２２が計測対象クロック信号ＥＸＣＬＫのパルス数のカウントを終了する第４のタイミングと、の時間差を示す第２の時間差データを生成する時間デジタル変換回路３０を備える。さらに、周波数計測回路２は、第２のカウントデータＣＮＴ２、第１の時間差データ及び第２の時間差データに基づく演算を行い、計測対象クロック信号ＥＸＣＬＫの周波数を示す周波数データＦＤ１を生成する演算回路４０を備える。

基準クロック信号ＣＬＫＲの周期Ｔ_０とゲートタイム信号ＧＴの値Ｎ_ｔは既知なので、演算回路４０は、式（１）に、第２のカウントデータＣＮＴ２の値Ｎ_ｍ、第１の時間差データの値ｔ_ｐ１及び第２の時間差データの値ｔ_ｐ２を代入することで、計測対象クロック信号ＥＸＣＬＫの周波数Ｆ_ｍを比較的容易に計算し、周波数データＦＤ１を生成することができる。そして、式（１）より、計測対象クロック信号ＥＸＣＬＫの周波数の計算精度は、ゲートタイム信号ＧＴの値Ｎ_ｔが固定されると、第１の時間差データの値ｔ_ｐ１及び第２の時間差データの値ｔ_ｐ２の精度、すなわち、時間デジタル変換回路３０の変換精度に依存し、計測対象クロック信号ＥＸＣＬＫの周期Ｔ_ｍには依存しない。したがって、本実施形態の周波数計測装置１又は周波数計測回路２によれば、計測対象クロック信号ＥＸＣＬＫの周期にかかわらず一定の精度で計測対象クロック信号ＥＸＣＬＫの周波数を計測することができる。さらに、本実施形態の周波数計測装置１又は周波数計測回路２によれば、ゲートタイム信号ＧＴの値を任意に設定可能であるので、要求される周波数計測精度を比較的容易に達成することができる。

また、本実施形態の周波数計測装置１において、周波数計測回路２は、基準クロック信号ＣＬＫＲに基づいて、第１のタイミング及び第３のタイミングを規定する計測開始信号ＳＴＡＲＴを生成する計測開始信号生成回路２４と、計測対象クロック信号ＥＸＣＬＫに基づいて、第２のタイミング及び第４のタイミングを規定する計測終了信号ＳＴＯＰを生成する計測終了信号生成回路２５と、を備え、時間デジタル変換回路３０は、計測開始信号ＳＴＡＲＴ及び計測終了信号ＳＴＯＰに基づいて、第１の時間差データ及び第２の時間差データを生成する。したがって、本実施形態の周波数計測装置１又は周波数計測回路２によれば、第１のカウンター２１は、計測開始信号ＳＴＡＲＴに基づいて、第１のタイミングと第３のタイミングとの間の基準クロック信号ＣＬＫＲのパルス数をカウントして第１のカウントデータＣＮＴ１を生成することができる。また、第２のカウンター２２は、計測終了信号ＳＴＯＰに基づいて、第２のタイミングと第４のタイミングとの間の計測対象クロック信号ＥＸＣＬＫのパルス数をカウントして第２のカウントデータＣＮＴ２を生成することができる。さらに、時間デジタル変換回路３０は、計測開始信号ＳＴＡＲＴ及び計測終了信号ＳＴＯＰに基づいて、第１のタイミングと第２のタイミングとの時間差を示す第１の時間差データを生成するとともに、計測開始信号ＳＴＡＲＴ及び計測終了信号ＳＴＯＰに基づいて、第３のタイミングと第４のタイミングとの時間差を示す第２の時間差データを生成することができる。

また、本実施形態の周波数計測装置１では、周波数計測回路２において、第１のカウンター２１は、ゲートタイム信号ＧＴによって規定されるカウント数Ｎ_ｔとなるように、第１のカウントデータＣＮＴ１を生成する。したがって、本実施形態の周波数計測装置１又は周波数計測回路２によれば、ゲートタイム信号ＧＴの設定により、要求される周波数計測精度を比較的容易に達成することができる。

また、本実施形態の周波数計測装置１では、周波数計測回路２において、第１のカウンター２１は、第１のカウントデータＣＮＴ１を複数回生成し、第２のカウンター２２は、第２のカウントデータＣＮＴ２を複数回生成する。また、時間デジタル変換回路３０は、第１の時間差データ及び第２の時間差データを複数回生成する。そして、演算回路４０は、周波数データＦＤ１を複数回生成し、複数回生成した周波数データＦＤ１をフィルター処理して周波数データＦＤ２を生成する。したがって、本実施形態の周波数計測装置１又は周波数計測回路２によれば、各周波数データＦＤ１に重畳されるノイズが低減された周波数データＦＤ２が得られるので、計測対象クロック信号ＥＸＣＬＫの周波数計測精度を向上することができる。

また、本実施形態の周波数計測装置１では、周波数計測回路２の平面視において、発振回路１０と時間デジタル変換回路３０との間に演算回路４０等を含むロジック回路７０が配置されている。したがって、本実施形態の周波数計測装置１又は周波数計測回路２によれば、ロジック回路７０によって発振回路１０と時間デジタル変換回路３０とが離れるので、発振回路１０が発生する高周波ノイズによって時間デジタル変換回路３０の変換精度が低下して計測対象クロック信号ＥＸＣＬＫの周波数計測精度が低下するおそれが低減される。

また、本実施形態の周波数計測装置１では、周波数計測装置１の平面視において、振動子３は、周波数計測回路２が備える時間デジタル変換回路３０と重ならない。したがって、本実施形態の周波数計測装置１によれば、振動子３が発生する高周波ノイズによって時間デジタル変換回路３０の変換精度が低下して計測対象クロック信号ＥＸＣＬＫの周波数計測精度が低下するおそれが低減される。

また、本実施形態の周波数計測装置１では、振動子３と発振回路１０との距離は、振動子３と時間デジタル変換回路３０との距離より小さい。したがって、本実施形態の周波数計測装置１によれば、振動子３と発振回路１０とを接続する配線に生じる寄生容量や寄生抵抗が低減されて基準クロック信号ＣＬＫＲが安定化し、かつ、発振回路１０が発生する高周波ノイズによって時間デジタル変換回路３０の変換精度が低下し、計測対象クロック信号ＥＸＣＬＫの周波数計測精度が低下するおそれが低減される。

また、本実施形態の周波数計測装置１では、電極パッド１３０ａ及び電極パッド１３０ｂは、半導体基板２００の第１の辺２０１よりも振動子３に近い第２の辺２０２に沿って配置される。したがって、本実施形態の周波数計測装置１によれば、振動子３と発振回路１０とを接続する配線に生じる寄生容量や寄生抵抗が低減されて基準クロック信号ＣＬＫＲが安定化し、計測対象クロック信号ＥＸＣＬＫの周波数計測精度が低下するおそれが低減される。

２．変形例
上記の実施形態では、第１のカウンター２１は、計測開始信号ＳＴＡＲＴの立ち上がりエッジから次の立ち上がりエッジまでの間の基準クロック信号ＣＬＫＲのパルス数をカウントしているが、計測開始信号ＳＴＡＲＴの立ち下がりエッジから次の立ち下がりエッジまでの間の基準クロック信号ＣＬＫＲのパルス数をカウントしてもよい。

また、上記の実施形態では、第２のカウンター２２は、計測終了信号ＳＴＯＰの立ち上がりエッジから次の立ち上がりエッジまでの間の計測対象クロック信号ＥＸＣＬＫのパルス数をカウントしているが、計測終了信号ＳＴＯＰの立ち下がりエッジから次の立ち下がりエッジまでの間の計測対象クロック信号ＥＸＣＬＫのパルス数をカウントしてもよい。

また、上記の実施形態では、イネーブル信号ＥＮ、トリガー信号ＴＲＧ、計測開始信号ＳＴＡＲＴ及び計測終了信号ＳＴＯＰは、すべてハイレベルがアクティブ状態であるが、ローレベルがアクティブ状態であってもよい。

また、上記の実施形態では、インターフェース回路５０は、チップセレクト信号ＣＳ、シリアルクロック信号ＳＣＫ及びシリアル入出力データ信号ＳＤＩＯを用いた３線式のＳＰＩバスに対応したインターフェース回路であるが、インターフェース回路５０が対応する通信バスは３線式のＳＰＩバスに限られない。例えば、インターフェース回路５０は、チップセレクト信号ＣＳ、シリアルクロック信号ＳＣＫ、シリアル入力データ信号ＳＤＩ及びシリアル出力データ信号ＳＤＯを用いた４線式のＳＰＩバスや、シリアルクロック信号ＳＣＬ及びシリアル入力データ信号ＳＤＡを用いた２線式のＩ^２Ｃ（Inter-Integrated Circuit）バス等の各種の通信バスに対応したインターフェース回路であってもよい。

また、上記の実施形態では、振動子３は、水晶振動子であるが、これに限らず、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子、ＢＡＷ（Bulk Acoustic Wave）共振子、ＳＡＷ（Surface Acoustic Wave）共振子等であってもよい。また、振動子３の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

上述した実施形態及び変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態及び各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１…周波数計測装置、２…周波数計測回路、３…振動子、４…回路素子、１０…発振回路、２０…周波数カウンター、２１…第１のカウンター、２２…第２のカウンター、２３…トリガー信号生成回路、２４…計測開始信号生成回路、２５…計測終了信号生成回路、２６…Ｄ型フリップフロップ、２７…Ｄ型フリップフロップ、３０…時間デジタル変換回路、４０…演算回路、４１…周波数データ生成回路、４２…フィルター、５０…インターフェース回路、５１…発振回路、５２…発振回路、５３…調整回路、５４…調整回路、５５…処理回路、５６…基準クロックカウンター、６０…レギュレーター、７０…ロジック回路、８１…パルス信号生成部、８２…パルス信号生成部、８３…積分処理部、８４…積分処理部、８５…カウンター、８６…測定部、１００…パッケージ、１０１…第１の基板、１０２…第２の基板、１０３…第３の基板、１０４…第４の基板、１０５…第５の基板、１０６…第６の基板、１１０…封止部材、１２０…蓋体、１３０，１３０ａ，１３０ｂ…電極パッド、１４０，１４０ａ，１４０ｂ…電極、１４１，１４１ａ，１４１ｂ…電極、１４２…電極、１５０…ボンディングワイヤー、１５１…ボンディングワイヤー、１６１…電極、１６２…電極、２００…半導体基板、２０１…第１の辺、２０２…第２の辺

Claims (10)

1. 基準クロック信号を生成する発振回路と、
   前記基準クロック信号のパルス数をカウントし、第１のカウントデータを生成する第１のカウンターと、
   計測対象クロック信号のパルス数をカウントし、第２のカウントデータを生成する第２のカウンターと、
   前記第１のカウンターが前記基準クロック信号のパルス数のカウントを開始する第１のタイミングと、前記第２のカウンターが前記計測対象クロック信号のパルス数のカウントを開始する第２のタイミングと、の時間差を示す第１の時間差データ、及び、前記第１のカウンターが前記基準クロック信号のパルス数のカウントを終了する第３のタイミングと、前記第２のカウンターが前記計測対象クロック信号のパルス数のカウントを終了する第４のタイミングと、の時間差を示す第２の時間差データを生成する時間デジタル変換回路と、
   前記第２のカウントデータ、前記第１の時間差データ及び前記第２の時間差データに基づく演算を行い、前記計測対象クロック信号の周波数を示す周波数データを生成する演算回路と、を備える、周波数計測回路。
2. 前記基準クロック信号に基づいて、前記第１のタイミング及び前記第３のタイミングを規定する計測開始信号を生成する計測開始信号生成回路と、
   前記計測対象クロック信号に基づいて、前記第２のタイミング及び前記第４のタイミングを規定する計測終了信号を生成する計測終了信号生成回路と、を備え、
   前記時間デジタル変換回路は、
   前記計測開始信号及び前記計測終了信号に基づいて、前記第１の時間差データ及び前記第２の時間差データを生成する、請求項１に記載の周波数計測回路。
3. 前記第１のカウンターは、ゲートタイム信号によって規定されるカウント数となるように、前記第１のカウントデータを生成する、請求項１又は２に記載の周波数計測回路。
4. 前記演算回路は、
   前記周波数をＦｍとし、
   前記カウント数をＮｔ、
   前記第２のカウントデータの値をＮｍ、
   前記第１の時間差データが示す前記時間差をｔ_ｐ１、
   前記第２の時間差データが示す前記時間差をｔ_ｐ２、
   前記基準クロック信号の１周期をＴ_０としたとき、
   Ｆｍ＝Ｎｍ／（Ｔ_０×Ｎｔ＋ｔ_ｐ２−ｔ_ｐ１）として前記Ｆｍを求める、請求項３に記載の周波数計測回路。
5. 前記第１のカウンターは、前記第１のカウントデータを複数回生成し、
   前記第２のカウンターは、前記第２のカウントデータを複数回生成し、
   前記時間デジタル変換回路は、前記第１の時間差データ及び前記第２の時間差データを複数回生成し、
   前記演算回路は、前記周波数データを複数回生成し、前記複数回生成した前記周波数データをフィルター処理する、請求項１乃至４のいずれか一項に記載の周波数計測回路。
6. 前記周波数計測回路の平面視において、前記発振回路と前記時間デジタル変換回路との間に前記演算回路が配置されている、請求項１乃至５のいずれか一項に記載の周波数計測回路。
7. 請求項１乃至６のいずれか一項に記載の周波数計測回路と、
   振動子と、
   前記周波数計測回路及び前記振動子を収容するパッケージと、を備え、
   前記発振回路は、前記振動子を発振させて前記基準クロック信号を生成する、周波数計測装置。
8. 前記周波数計測装置の平面視において、前記振動子は、前記周波数計測回路が備える前記時間デジタル変換回路と重ならない、請求項７に記載の周波数計測装置。
9. 前記周波数計測装置の平面視において、前記振動子と前記発振回路との距離は、前記振動子と前記時間デジタル変換回路との距離より小さい、請求項７又は８に記載の周波数計測装置。
10. 前記周波数計測回路は半導体基板に集積されており、
    前記半導体基板には、前記振動子に電気的にされた第１の電極パッド及び第２の電極パッドが設けられ、
    前記周波数計測装置の平面視において、
    前記半導体基板は、第１の辺と、前記第１の辺に対向し、前記第１の辺よりも前記振動子に近い第２の辺と、を有し、
    前記第１の電極パッド及び前記第２の電極パッドは、前記第２の辺に沿って配置される、請求項７乃至９のいずれか一項に記載の周波数計測装置。

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