JP2020136613A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】絶縁破壊が起こりにくい半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、基板と、基板に対して第１方向に交互に積層された導電層および絶縁層を含む積層体と、積層体を第１方向に延び、電荷蓄積層を含むメモリ膜と、第１方向に直交する第２方向に延び、積層体を分断する絶縁膜を含む分離部と、第１方向および第２方向に直交する第３方向に延び、上端の面積が、メモリ膜の上端の面積よりも広い絶縁部材と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

半導体装置の一例である３次元型半導体メモリの製造時には、導電層および絶縁層に、ドライエッチングにてホールを形成する工程がある。このようなドライエッチング工程では、ホールのアスペクト比が高くなると、電流が絶縁層に流れて絶縁破壊が起こり得る。

特開２０１３−８０９０９公報

本発明の実施形態は、絶縁破壊が起こりにくい半導体装置およびその製造方法を提供することである。

一実施形態に係る半導体装置は、基板と、基板に対して第１方向に交互に積層された導電層および絶縁層を含む積層体と、積層体を第１方向に延び、電荷蓄積層を含むメモリ膜と、第１方向に直交する第２方向に延び、積層体を分断する絶縁膜を含む分離部と、第１方向および第２方向に直交する第３方向に延び、上端の面積が、メモリ膜の上端の面積よりも広い絶縁部材と、を備える。

第１実施形態に係る半導体装置の概略的な平面図である。 図１に示す切断線Ａ−Ａに沿った断面図である。 メモリ膜の構造の一例を示す断面図である。 積層体の形成工程を説明する断面図である。 絶縁膜の形成工程を説明する断面図である。 マスクの形成工程を説明する断面図である。 ＲＩＥの工程を説明する断面図である。 ホール形成の途中経過を説明する断面図である。 ホールの完成を示す断面図である。 絶縁膜およびマスクの除去した状態を示す断面図である。 第２実施形態に係る半導体装置の概略的な平面図である。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略的な平面図である。図２は、図１に示す切断線Ａ−Ａに沿った断面図である。図１および図２に示す半導体装置１は、メモリセルが積層された３次元型半導体メモリの一例である。この半導体装置１は、半導体基板１０と、積層体２０と、メモリ膜３０と、絶縁部材４０と、分離部５０と、を備える。なお、図２では、積層体２０の階段状の端部上に形成される、コンタクト、層間絶縁膜、および上層配線などの記載を省略している。

半導体基板１０は、例えばシリコン基板である。半導体基板１０上には、積層体２０が設けられている。なお、半導体基板１０と積層体２０との間には、メモリ膜３０の駆動回路等を有する配線層が形成されていてもよい。

図２に示すように、積層体２０は、複数の導電層２１および複数の絶縁層２２を有する。複数の導電層２１および複数の絶縁層２２は、Ｚ方向(第１方向)に交互に積層されている。各導電層２１は、例えばタングステン（Ｗ）等の金属を含み、ワードラインとして機能する。一方、各絶縁層２２は、例えば酸化シリコン（ＳｉＯ_２）を含んでいる。また、積層体２０の端部は、各導電層２１を外部配線と電気的に接続するために階段状に形成されている。

メモリ膜３０は、積層体２０をＺ方向に貫通するメモリ膜の一例である。本実施形態では、メモリ膜３０の上端面は円形である。すなわち、メモリ膜３０は円柱体である。ここで、図３を参照して、メモリ膜３０の構造を説明する。

図３は、メモリ膜３０の構造の一例を示す断面図である。図３に示すメモリ膜３０では、電荷ブロック膜３１と、電荷蓄積膜３２と、トンネル絶縁層３３と、チャネル膜３４と、コア膜３５と、がこの順に積層されている。このような構成により、それぞれの導電層２１の高さ位置には、電荷蓄積膜３２を含むメモリセルがコア膜３５の高さ方向に沿って配列される。メモリセルは、電荷蓄積膜３２が保持する電荷の有無によってデータを不揮発に記憶する。

電荷ブロック膜３１、トンネル絶縁層３３およびコア膜３５は、例えばシリコン酸化膜として形成される。電荷蓄積膜３２は、例えばシリコン窒化膜（ＳｉＮ）として形成される。チャネル膜３４は、例えばポリシリコン膜として形成される。なお、メモリ膜３０の構造は、図３に示す構造に限定されない。

図１および図２に示すように、絶縁部材４０は、Ｚ方向に直交するＸ方向（第２方向）でメモリ膜３０と対向するとともに、積層体２０を貫通する。絶縁部材４０は、例えば酸化シリコンを含んでいる。

図１に示すように、絶縁部材４０の上端面は、Ｘ方向に延びる短辺部と、Ｘ方向およびＺ方向に直交するＹ方向（第３方向）に延びる長辺部と、を有する矩形である。上記短辺部の長さＬは、円形であるメモリ膜３０の上端面の直径ｄよりも長い。換言すると、絶縁部材４０の上端面の面積は、メモリ膜３０の上端面の面積よりも広い。なお、第１実施形態においてメモリ膜の外周は円形であるように示されているが、形状は特に限定されない。後述するように楕円形でもよい。

また、図２に示すように、本実施形態では、絶縁部材４０は、メモリ膜３０と、積層体２０の階段状の端部との間に形成されている。絶縁部材４０は、共通の導電層２１を介してメモリ膜３０と接続される位置であれば特に制限されない。

分離部５０は、Ｙ方向でメモリ膜３０と対向する。分離部５０は、例えば酸化シリコンを含んでいる。図１では、複数の分離部５０が配列されたメモリ領域を挟んで２つの分離部５０がＸ方向に延びている。これにより、このメモリ領域が他のメモリ領域から分離される。なお、分離部５０は、酸化シリコン等の絶縁体で構成されていてもよいし、絶縁膜内に導電体を形成した構成であってもよい。この導電体は、例えばメモリ膜３０を駆動するソース線に接続される。

以下、上述した半導体装置１の製造工程について説明する。

まず、図４に示すように、半導体基板１０上に、階段状の端部を有する積層体２０を形成する。積層体２０は、例えばＣＶＤ（Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）により導電層２１および絶縁層２２を交互に成膜することによって、形成される。

次に、図５に示すように、絶縁膜６０を積層体２０上に形成する。絶縁膜６０は、例えば、テトラエトキシシラン（ＴＥＯＳ）にプラズマや熱を加えることによって、酸化シリコン膜として形成される。

次に、図６に示すように、マスク７０を絶縁膜６０上に形成する。マスク７０は、例えばプラズマＣＶＤを用いてカーボン膜として形成される。マスク７０には、図６に示すように、ホール７１および溝７２を有するパターンが形成される。ホール７１は、メモリ膜３０の形成箇所の上に形成される。一方、溝７２は、絶縁部材４０の形成箇所の上に形成される。また、溝７２の開口径Ｄ２は、ホール７１の開口径Ｄ１よりも広い。換言すると、溝７２のアスペクト（開口径／深さ）は、ホール７１のアスペクトよりも低い。

次に、図７に示すように、イオン８０をマスク７０に向けて照射するＲＩＥ（Reactive Ion Etching）を行う。これにより、絶縁膜６０がマスク７０のパターンに基づいてエッチングされる。このとき、溝７２の開口径Ｄ２は、ホール７１の開口径Ｄ１よりも広いので、溝７２直下の絶縁膜６０のエッチング速度は、ホール７１直下の絶縁膜６０のエッチング速度よりも大きい。その結果、図７に示すように、溝７２の底部がホール７１よりも先に積層体２０に到達する。

その後、イオン８０を照射し続けると、図８に示すように、ホール７１の底部も積層体２０に到達する。このとき、溝７２の底部は、積層体２０の内部に到達している。その後、図９に示すように、ホール７１および溝７２が積層体２０を貫通して、半導体基板１０まで到達すると、イオン８０の照射は終了する。その後、図１０に示すように、マスク７０および絶縁膜６０は除去される。溝７２はホール７１より先に半導体基板１０に到達するため、溝７２底部が半導体基板１０内部にまで侵入していてもよい。

次に、積層体２０を貫通するホール７１にはメモリ膜３０を形成する。また、積層体２０を貫通する溝７２には絶縁部材４０を埋め込む。このとき、メモリ膜３０および絶縁部材４０を形成する順番は、特に制限されない。また、分離部５０を埋め込むためのスリット（不図示）の形成は、積層体２０にホール７１および溝７２を形成する前に行ってもよいし、これらのホールの形成後であってもよい。

以上説明した本実施形態に係る半導体装置１では、積層体２０の積層数が多いと、イオン８０のエネルギーも大きくなる。そのため、ホール７１の加工において正電荷がホール７１の底部の導電層２１に溜まりやすくなる。この正電荷が、多量に溜まると、電流が導電層２１から絶縁層２２に流れて絶縁層２２の破壊が起こり得る。

そこで、本実施形態では、メモリ膜３０を形成するためのホール７１と、ホール７１よりもアスペクト比の低い溝７２との加工を同時に開始する。この場合、図８に示すように、溝７２はホール７１と比較してアスペクト比が低いことにから、より多くの電子が溝７２内に侵入できる。これにより、ホール７１に正電荷が蓄積されたとしても、溝７２内の電子が導電層２１を介して正電荷に引き付けられ、電荷の偏りが緩和される。その結果、異常放電は発生しにくくなる。したがって、絶縁層２２の破壊を回避することが可能となる。

（第２実施形態）
図１１は、第２実施形態に係る半導体装置の概略的な平面図である。上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

図１１に示すように、本実施形態に係る半導体装置２では、メモリ膜３０の上端面が、Ｘ方向に延びる長軸と、Ｙ方向に延びる短軸とで規定される楕円形である。すなわち、メモリ膜３０は楕円柱体である。メモリ膜３０は、第１実施形態と同様に、ホール７１内に形成される。楕円柱体のメモリ膜３０を形成するため、本実施形態では、ホール７１の開口面は楕円形に成形されている。

これに対し、絶縁部材４０の上端面は、第１実施形態と同様に矩形である。本実施形態では、絶縁部材４０の短辺部の長さＬは、楕円であるメモリ膜３０の上端面の短径ｂよりも長い。換言すると、本実施形態でも、絶縁部材４０の上端面の面積は、メモリ膜３０の上端面の面積よりも広い。

絶縁部材４０は、第１実施形態と同様に、溝７２内に形成される。そのため、本実施形態においても、溝７２が、ホール７１よりも先に積層体２０に到達し、電子が溝７２内に侵入する。これにより、ホール７１に蓄積された正電荷が、その電子によって緩和されるので、異常放電の発生を防ぎ、絶縁層２２の破壊を回避することが可能となる。

なお、上述した第１実施形態および第２実施形態は、溝７２は、複数の導電層２１および複数の絶縁層２２から成る積層体２０を貫通するホール７１と同時に形成されるが、溝７２の用途は、メモリ膜３０の形成工程に限定されない。例えば、単層の絶縁層にホールを加工して導電層でエッチングをストップする工程にも適用できる。このような用途であっても、溝７２を形成することによって、同様の効果を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１、２：半導体装置、２０：積層体、２１：導電層、２２：絶縁層、３０：メモリ膜、４０：絶縁部材、５０：分離部、６０：絶縁膜、７０：マスク、７１：ホール、７２：溝

Claims (9)

1. 基板と、
   前記基板に対して第１方向に交互に積層された導電層および絶縁層を含む積層体と、
   前記積層体を前記第１方向に延び、電荷蓄積層を含むメモリ膜と、
   前記第１方向に直交する第２方向に延び、前記積層体を分断する絶縁膜を含む分離部と、
   前記第１方向および前記第２方向に直交する第３方向に延び、上端の面積が、前記メモリ膜の上端の面積よりも広い絶縁部材と、
   を備える、半導体装置。
2. 前記第３方向において、前記分離部と前記絶縁部材との間には前記積層体を有する、請求項１に記載の半導体装置。
3. 前記積層体が、階段状の端部を有し、
   前記絶縁部材が、前記メモリ膜と前記端部との間に設けられている、請求項１に記載の半導体装置。
4. 前記メモリ膜の前記上端が円形である、請求項１から３のいずれか一項に記載の半導体装置。
5. 前記絶縁部材の前記上端が、矩形であり、
   前記矩形の短辺部の長さが、前記円形の直径よりも長い、請求項４に記載の半導体装置。
6. 前記メモリ膜の前記上端が、楕円形である、請求項１から３のいずれか一項に記載の半導体装置。
7. 前記絶縁部材の前記上端が、矩形であり、
   前記矩形の短辺部の長さが、前記楕円形の短径よりも長い、請求項６に記載の半導体装置。
8. 導電層および絶縁層を第１方向に積層し、
   前記導電層および前記絶縁層を貫通するホールと、前記第１方向に直交する第２方向で前記ホールに対向し、前記導電層および前記絶縁層を貫通し、前記ホールの開口径よりも広い開口径を有する溝と、の形成を同時に開始し、
   前記ホール内に電荷蓄積膜を含むメモリ膜を形成し、
   前記溝内に絶縁体を形成する、
   半導体装置の製造方法。
9. 前記導電層を覆う絶縁膜を形成し、
   前記絶縁膜上に、前記および前記溝を形成するパターンを有するマスクを形成する、
   請求項８に記載の半導体装置の製造方法。

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