JP2020109844A - パッケージ内コンパートメントシールドを備える半導体パッケージ及びその製造方法 - Google Patents

パッケージ内コンパートメントシールドを備える半導体パッケージ及びその製造方法 Download PDF

Info

Publication number
JP2020109844A
JP2020109844A JP2019236555A JP2019236555A JP2020109844A JP 2020109844 A JP2020109844 A JP 2020109844A JP 2019236555 A JP2019236555 A JP 2019236555A JP 2019236555 A JP2019236555 A JP 2019236555A JP 2020109844 A JP2020109844 A JP 2020109844A
Authority
JP
Japan
Prior art keywords
metal
semiconductor package
post
adhesive
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019236555A
Other languages
English (en)
Other versions
JP6931694B2 (ja
Inventor
宗哲 蔡
Chung-Che Tsai
宗哲 蔡
憲洲 蔡
Hsien-Chou Tsai
憲洲 蔡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsai Hsien Chou
Tsai Hsien Wei
Tsai Huang Yen Mei
Tsai Shiann Tsong
Original Assignee
Tsai Hsien Chou
Tsai Hsien Wei
Tsai Huang Yen Mei
Tsai Shiann Tsong
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/237,725 external-priority patent/US10847480B2/en
Priority claimed from US16/718,146 external-priority patent/US10896880B2/en
Application filed by Tsai Hsien Chou, Tsai Hsien Wei, Tsai Huang Yen Mei, Tsai Shiann Tsong filed Critical Tsai Hsien Chou
Publication of JP2020109844A publication Critical patent/JP2020109844A/ja
Application granted granted Critical
Publication of JP6931694B2 publication Critical patent/JP6931694B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

【課題】パッケージ内コンパートメントシールドを有する半導体パッケージ及びその製造方法を提供する。【解決手段】半導体パッケージ１は、基板１００を含む。高周波干渉を受けやすい高周波チップ１１及び回路コンポーネント１２は、基板の頂面１００ａに配置される。第１の接地リング２１１が高周波チップの周囲で基板上に配置される。第１の金属−ポスト強化された接着剤壁が、第１の接地リング上に配置される。第２の接地リング２１２が、回路コンポーネントの周囲で基板の頂部に配置される。第２の金属−ポスト強化された接着剤壁が、第２の接地リング上に配置される。鋳型流路が、第１及び第２の金属−ポスト強化された接着剤壁内に配置される。成形化合物が、少なくとも高周波チップ及び回路コンポーネントを覆う。導電層が、成形化合物上に配置され、第１の金属−ポスト強化された接着剤壁及び／又は第２の金属−ポスト強化された接着剤壁に連結される。【選択図】図１

Description

本発明は、半導体技術の技術分野に関する。特に、本発明は、パッケージ内コンパートメントシールド(in-package compartmental shielding)を備える半導体パッケージ(semiconductor package)及びその製造方法に関する。
携帯電話のようなポータブル電子デバイスは、典型的には、単一の成形パッケージ内に高度な回路集積を提供するために、マルチコンポーネント半導体モジュールを利用する。マルチコンポーネント半導体モジュールは、例えば、回路基板上に実装される半導体チップ及び複数の電子部品を含むことがある。半導体チップ及び電子部品を実装する回路基板は、オーバーモールドされた半導体パッケージ構造(over-molded semiconductor package structure)を形成するよう、成形プロセスにおいてパッケージ化される。
携帯電話のようなデバイスが、所要レベルの性能を達成するよう異なる環境で適切に作動することを保証するために、オーバーモールドされた半導体パッケージは、典型的には、電磁干渉（ＥＭＩ）からシールドされる。上記電磁干渉は、電磁気的、例えば、高周波（ＲＦ）放射及び電磁伝導に起因して、電気システム内で生成されるコンポーネントの性能に悪影響を及ぼす。
システム・イン・パッケージ（ＳｉＰ）のようなチップモジュールがますます小さくなると、コンポーネント間の距離も減少され、モジュール内の回路をＥＭＩにより感応的にさせるので、モジュール内のコンポーネント間にＥＭＩシールド(EMI shielding)を配置することが必要である。しかしながら、モジュール内にＥＭＩシールドを形成する従来技術の方法は、複雑であり、コストがかかる。従って、この技術分野における現在の挑戦は、パッケージの大きさ及びプロセスの複雑さを増大させることなく並びにパッケージングコストを有意に増大させることなく、オーバーモールドされた半導体パッケージのための効果的なＥＭＩシールドを提供することである。
上述した従来技術の欠陥及び欠点に対処するために、パッケージ内コンパートメントシールドを有する半導体パッケージ及びその製造方法を提供することが、本発明の１つの目的である。
本発明の実施形態は、基板と、少なくとも１つの高周波チップと、基板の頂面上の高周波信号干渉を受けやすい回路コンポーネントと、高周波チップを取り囲む、基板の頂面上の第１の接地リングと、高周波チップを取り囲む、第１の接地リング上に配置される、第１の金属−ポスト強化された接着剤壁と、基板の頂面上の回路コンポーネントを取り囲む、第２の接地リングと、回路コンポーネントを取り囲む、第２の接地リング上に配置される第２の金属−ポスト強化された接着剤壁と、少なくとも高周波チップと回路コンポーネントとを覆う成形化合物と、成形化合物上に配置され、第１の金属−ポスト強化された接着剤壁及び／又は第２の金属−ポスト強化された接着剤壁と接触する、導電層とを含む、パッケージ内コンパートメントシールドを有する、半導体パッケージを開示する。
本発明のある実施形態によれば、第１の金属−ポスト強化された接着剤壁は、複数の第１の金属ポストを含み、複数の第１の金属ポストの各々の第１の金属ポストの一端は、第１の接地リングに固定され、他端は、懸架され、複数の第１の金属ポストは、高周波チップを取り囲む。
本発明のある実施形態によれば、第２の金属−ポスト強化された接着剤壁は、複数の第２の金属ポストを含み、複数の第２の金属ポストの各々の第２の金属ポストの一端は、第２の接地リングに固定され、他端は、懸架され、複数の第２の金属ポストは、回路コンポーネントを取り囲む。
本発明のある実施形態によれば、第１の金属−ポスト強化された接着剤壁又は第２の金属−ポスト強化された接着剤壁は、第１又は第２の金属ポストの表面に付着される接着剤を更に含む。本発明のある実施形態によれば、成形化合物の組成は、接着剤の組成と異なる。
別の態様において、本発明の実施形態は、パッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を開示する。先ず、基板が提供される。少なくとも１つの高周波チップ及び高周波干渉を受けやすい回路コンポーネントが基板の頂面に配置される。基板の頂面は、高周波チップを取り囲む第１の接地リングと、回路コンポーネントを取り囲む第２の接地リングとを更に備える。第１の金属−ポスト強化された接着剤壁が第１の接地リング上に形成されて、高周波チップを取り囲む。第２の金属−ポスト強化された接着剤壁が第２の接地リング上に形成されて、回路コンポーネントを取り囲む。成形化合物が、少なくとも高周波チップ及び回路コンポーネントを覆うように形成される。次に、導電層が成形化合物上に形成されて、第１の金属−ポスト強化された接着剤壁及び／又は第２の金属−ポスト強化された接着剤壁と接触する。
本発明のある実施形態によれば、本方法は、複数の第１の金属ポストを形成するステップを更に含み、複数の第１の金属ポストの各々の第１の金属ポストの一端は第１の接地リングに固定され、他端は吊り下げられ、複数の第１の金属ポストは、高周波チップを取り囲む。
本発明のある実施形態によれば、本方法は、複数の第２の金属ポストを形成するステップを更に含み、複数の第２の金属ポストの各々の第２の金属ポストの一端は第２の接地ループに固定され、他端は吊り下げられ、複数の第２の金属ポストは、回路コンポーネントを取り囲む。
本発明のある実施形態によれば、本方法は、第１又は第２の金属ポストの表面に付着される接着剤を形成するステップを更に含む。
本発明の別の態様は、基板であって、基板の頂面に配置される少なくとも１つの半導体チップを有する基板と、基板の頂面にある半導体チップを取り囲む接地リングと、半導体チップを取り囲むために接地リング上に配置される金属−ポスト強化された接着剤壁と、金属−ポスト強化された接着剤壁の内側にのみ配置され、半導体チップを覆う、成形化合物とを含む、半導体パッケージを提供する。
本発明の更に別の態様は、基板を含む半導体パッケージを提供する。少なくとも、高周波干渉を受けやすい高周波チップ及び回路部品が、基板の頂面に配置される。第１の接地リングが、高周波チップを取り囲む基板上に配置される。第１の金属−ポスト強化された接着剤壁が、高周波チップを取り囲む第１の接地リング上に配置される。第２の接地リングが、回路コンポーネントを取り囲む基板の頂部に配置される。第２の金属−ポスト強化された接着剤壁が、回路コンポーネントを取り囲む第２の接地リング上に配置される。複数の鋳型流路が、第１の金属−ポスト強化された接着剤壁内に並びに第２の金属−ポスト強化された接着剤壁内に配置される。成形化合物が、少なくとも高周波チップ及び回路コンポーネントを覆う。導電層が成形化合物上に配置され、第１の金属−ポスト強化された接着剤壁及び／又は第２の金属−ポスト強化された接着剤壁に連結される。
本発明の更に別の態様は、基板を含む半導体パッケージを提供する。少なくとも１つの半導体チップが、基板の頂面に配置される。接地リングが、基板の頂面上の半導体チップを取り囲む。金属−ポスト強化された接着剤壁が、半導体チップを取り囲むために接地リング上に配置される。複数の鋳型流路が、金属−ポスト強化された接着剤壁内に配置される。成形化合物が、金属−ポスト強化された接着剤壁及び半導体チップをカプセル化(封入)する。
本発明のこれらの目的及び他の目的は、様々な図及び図面に例示される好ましい実施形態の以下の詳細な記述を読んだ後に当業者には疑義なく明らかになるであろう。
添付の図面は、本発明の更なる理解を提供するために含められており、この明細書に組み込まれ、この明細書の一部を構成する。図面は、本発明の実施形態を例示しており、本記述と共に、本発明の原理を説明するのに役立つ。
本発明のある実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図である。 本発明のある実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図である。 本発明のある実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図である。 本発明のある実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図である。 本発明のある実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図である。
半導体チップの間の重なり合う領域に配置された金属ポストの配置を示す部分頂面図である。 半導体チップの間の重なり合う領域に配置された金属ポストの配置を示す部分頂面図である。
本発明の別の実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図である。 本発明の別の実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図である。
本発明の別の実施形態に従った単一チップパッケージの概略的な斜視図である。 本発明の別の実施形態に従った単一チップパッケージの概略的な斜視図である。
本発明の更に別の実施形態に従った半導体チップパッケージを製造する方法を示す概略的な斜視図である。 本発明の更に別の実施形態に従った半導体チップパッケージを製造する方法を示す概略的な斜視図である。 本発明の更に別の実施形態に従った半導体チップパッケージを製造する方法を示す概略的な斜視図である。
本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。 本発明の幾つかの実施形態に従った金属−ポスト強化された接着剤壁の局所化された液滴の構成の様々な例を示す概略的な断面図である。
本発明の更に別の実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図である。 本発明の更に別の実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図である。 本発明の更に別の実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図である。 本発明の更に別の実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図である。
本発明の実施形態における技術的解決策は、添付の図面を参照して、以下の記述中に明確かつ完全に記載される。記載する実施形態は、本発明の実施形態の全ての実施形態でなく、本発明の実施形態の一部に過ぎないことは明らかである。創造的努力なしに本発明の実施形態に基づいて当業者によって得られる全ての他の実施形態は、本発明の範囲内にある。
本開示は、システム・イン・パッケージ(System-in-Package)（ＳｉＰ）のようなパッケージ内シールド(in-package shielding)を有する半導体パッケージ(semiconductor package)及びそれを製造する方法を開示する。ＳｉＰは、完全な機能を達成するためにプロセッサ及びメモリのような機能チップを含む複数の機能チップ並びに受動部品のような他のコンポーネントを単一のパッケージに統合することを指す。前述のように、電子システムがより小さくなり、ＳｉＰパッケージ内の電子部品の密度がより高くなると、システム内の電磁干渉（ＥＭＩ）は、特に、パッケージ内の電子部品間で電磁干渉を生成する、高周波チップパッケージ構造、例えば、集積構造を形成するようＳｉＰパッケージ内に統合される、ＲＦチップ、ＧＰＳチップ、及びＢｌｕｅｔｏｏｔｈ（登録商標）チップのような高周波チップについて、問題となる。よって、本発明は、プロセスが単純化され、低コストであり、有効であり、且つ先行技術が直面する問題を特に解決することができる、半導体パッケージを製造する方法を提案する。
図１〜図５は、本発明のある実施形態に従ったパッケージ内コンパートメントシールド(in-package compartmental shielding)を有する半導体パッケージ１を製造する方法を示す概略図である。図１に示すように、回路基板又はパッケージ基板のような基板１００が最初に提供される。本発明のある実施形態によれば、例えば、基板１００は、二層基板、例えば、コア層及び２つの金属層を有する基板であってよいが、これに限定されない。基板１００は、セラミック材料、積層絶縁材料、又は他の適切な種類の材料を含んでよい。図１に示していないが、基板１００は、その頂面１００ａ及び底面１００ｂ及びビア上にパターン化された金属層又はトレースを含んでもよい。加えて、（緑色塗料とも呼ばれる）ソルダレジスト層１２０が、基板１００の頂面１００ａ及び底面１００ｂ上に追加的に配置されてよい。
本発明のある実施形態によれば、互いに隣接し合う複数の半導体チップ１０〜１２が、基板１００の頂面１００ａに配置されてよい。例えば、半導体チップ１０は、電力管理ＩＣ（ＰＭＩＣ）であってよく、半導体チップ１１は、無線周波数チップ（ＲＦＩＣ）であってよく、半導体チップ１２は、電力増幅器ＩＣ（ＰＡＩＣ）であってよいが、これらに限定されない。
当業者は、上述の半導体チップ１０〜１２の種類が例示的であるに過ぎないことを理解するであろう。異なる回路機能を達成するために、プロセッサ、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、コントローラ又は同等物のような、異なる半導体チップ又はコンポーネントが、基板１００に配置されてよい。本発明のある実施形態によれば、半導体チップ１１のような少なくとも１つの高周波チップ又はダイ、及び半導体チップ１２のような高周波信号干渉を受けやすい少なくとも１つの回路部品又はダイが、基板１００の頂面１００ａに配置される。
本発明のある実施形態によれば、例えば、半導体チップ１０及び１２は、ワイヤボンディング方式で基板１００の頂面１００ａに配置されてよく、半導体チップ１１は、フリップチップボンディング方式で基板１００の頂面１００ａに配置されてもよいが、これらに限定されない。本発明のある実施形態によれば、半導体チップ１０〜１２は、露出したダイ(bare die)又はチップパッケージの形態にあってよい。
例えば、複数の入力／出力パッド（Ｉ／Ｏパッド）１０１が、半導体チップ１０のアクティブ表面に配置されてよく、ボンディングワイヤ１０２を通じて基板１００の頂面１００ａ上の対応する（「黄金フィンガ(golden fingers)」としても知られる）ボンディングパッド２０２に電気的に接続されてよい。本発明のある実施形態によれば、ボンディングワイヤ１０２は、金ワイヤ又は銅ワイヤ又は同等のワイヤであってよく、各ボンディングパッド２０２の表面は、通常、ニッケル−金層又は銅−金層のようなはんだ付け可能なコーティングを備える。例えば、半導体チップ１２は、ボンディングワイヤ１２２を通じて基板１００の頂面１００ａに電気的に接続されることができる。
本発明のある実施形態によれば、複数の受動コンポーネント１３が、基板１００の頂面１００ａに配置されてよい。例えば、受動コンポーネント１３は、キャパシタコンポーネント、インダクタコンポーネント、抵抗コンポーネント、又は同等のコンポーネントを含んでよいが、これらに限定されない。本発明のある実施形態によれば、受動コンポーネント１３は、表面実装技術（ＳＭＴ）を用いて基板１００の頂面１００ａに配置されてよいが、これに限定されない。本発明のある実施形態によれば、受動コンポーネント１３は、半導体チップ１０〜１２の間で基板１００の頂面１００ａに配置されてよい。
本発明のある実施形態によれば、例えば、接地リング２１１及び２１２が、それぞれ、半導体チップ１１及び１２の周囲で基板１００の頂面１００ａに配置される。接地リング２１１は、半導体チップ１１を取り囲み、接地リング２１２は、半導体チップ１２を取り囲む。本発明のある実施形態によれば、接地リング２１１及び２１２は、連続的な環状パターンを有してよいが、これに限定されない。幾つかの実施形態において、接地リング２１１及び２１２は、連続的な環状パターンを有してよく、或いは接地リング２１１及び２１２は、リング形状に配置されたパッドパターンで構成されてよい。
例えば、接地リング２１１及び２１２は、パターン化された金属層の表面に、はんだ付け可能なめっき層、例えば、ニッケル−金層又は銅−金層を有する、基板１００内のパターン化された金属層で形成されてよい。接地リング２１１及び２１２は、ビアを通じて接地層（図示せず）に更に電気的に接続されることができる。本発明のある実施形態によれば、接地リング２１１及び２１２は、部分的に重なり合う部分又は共有される部分、例えば、半導体チップ１１及び１２の間で重なり合う部分２１３を有してもよいが、これらに限定されない。幾つかの実施形態において、接地リング２１１及び２１２は、互いに独立した環状パターンであってよい。
本発明のある実施形態によれば、複数の金属ポスト３１１が、接地リング２１１上に配置され、複数の金属ポスト３１２が、接地リング２１２上に配置される。本発明のある実施形態によれば、金属ポスト３１１、３１２は、銅、銀、金、アルミニウム、ニッケル、パラジウム、それらの任意の組み合わせ若しくは合金、又は任意の適切な導電性材料を含んでよい。例えば、金属ポスト３１１、３１２は、銅ポスト又は銅−ニッケル合金ポストであってよいが、これらに限定されない。本発明のある実施形態によれば、金属ポスト３１１は、少なくとも１つの列(row)に配置され、金属ポスト３１２は、少なくとも１つの列に配置されるが、これらに限定されない。本発明のある実施形態によれば、より良好な電磁干渉シールド効果を達成するために、図１の右側の拡大側面図に示すように、半導体チップ１１及び１２の間の重なり合う部分２１３で、金属ポスト３１１及び金属ポスト３１２は、互い違いに配置される。
本発明のある実施形態によれば、金属ポスト３１１、３１２は、ワイヤボンディングによって形成されてよく、図１に示すように、金属ポスト３１１、３１２のそれぞれの金属ポストの一端は、接地リング２１１、２１２に固定され、他端は、懸架される（自由端）。金属ポスト３１１、３１２は、直立して向けられ、フェンスのように、半導体チップ１１及び１２をそれぞれ取り囲む、本発明のある実施形態によれば、金属ポスト３１１、３１２は、ほぼ同じ高さｈを有し、高さｈは、（研削(grinding)後に）引き続き形成される成形化合物(molding compound)の標的厚さよりも高い。図１は、半導体チップ１１及び１２を完全に取り囲む、金属ポスト３１１、３１２をそれぞれ示しているが、当業者は、金属ポスト３１１、３１２が、それぞれ、半導体チップ１１及び１２の部分のみを取り囲んでよいことを理解するであろう。例えば、金属ポストは、完全に取り囲むよりもむしろ、半導体チップ１１及び１２の各々の半導体チップの２つ又は３つの側面のみに沿って配置されてよい。例えば、別の実施形態において、金属ポスト３１１、３１２は、半導体チップ１１及び１２の間の重なり合う部分２１３にのみ配置される。
半導体チップ１１及び１２の間の重なり合う部分２１３に配置された金属ポスト３１１、３１２を示す部分頂面図である図６及び図７を参照する。図６に示すように、金属ポスト３１１のワイヤ直径ｄ１は、金属ポスト３１２のワイヤ直径ｄ２と等しくてよく或いは等しくなくてよい。金属ポスト３１１の間のピッチＰ１、金属ポスト３１２の間のピッチＰ２、及び金属ポスト３１１、３１２の間のピッチＰ３は、互いに等しくてよく或いは等しくなくてよい。金属ポスト３１１、３１２の間の横方向距離Ｓは、ゼロ以上であってよい。本発明のある実施形態によれば、例えば、金属ポスト３１１、３１２の間の横方向距離Ｓは、遮蔽されるべき電磁波の波長の約１０分の１から約１パーセントの範囲内にあってよいが、これに限定されない。金属ポスト３１１、３１２の横方向距離Ｓの値は、特定の周波数又は周波数範囲についてＥＭＩシールドを提供するように選択されることができる。
例えば、図７に示すように、金属ポスト３１１のワイヤ直径ｄ１は、金属ポスト３１２のワイヤ直径ｄ２と等しくてよく、例えば、１５マイクロメートル以上であってよく、金属ポスト３１１の間のピッチＰ１は、金属ポスト３１１、３１２の間のピッチＰ３と等しくてよく、例えば、ほぼ３０ミクロンに等しくてよい。金属ポスト３１１のワイヤ直径ｄ１、金属ポスト３１２のワイヤ直径ｄ２、金属ポスト３１１の間のピッチＰ１、金属ポスト３１２の間のピッチＰ２、並びに金属ポスト３１１及び３１２間のピッチＰ３を含む、上記パラメータは、様々な設計要件に従って調整され得ることが理解されるべきである。
本発明のある実施形態によれば、金属ポスト３１１、３１２を縫合するステップ、及び半導体チップ１０、１２をワイヤボンディングするステップは、同時に実行されてよく、同じワイヤボンダ(wire bonder)内で完了されてよい。加えて、本発明のある実施形態によれば、金属ポスト３１１、３１２のワイヤ直径は、半導体チップ１０、１２上のボンディングワイヤ１０２及びボンディングワイヤ１２２のワイヤ直径と同じであってよく或いは異なってよい。例えば、金属ポスト３１１、３１２のワイヤ直径は、半導体チップ１０、１２上のボンディングワイヤ１０２及びボンディングワイヤ１２２のワイヤ直径よりも大きくあることができる。加えて、金属ポスト３１１及び３１２の材料は、半導体チップ１０、１２上のボンディングワイヤ１０２及びボンディングワイヤ１２２の材料と同じであってよく或いは異なってよい。
図２に示すように、金属ポスト３１１、３１２の形成が完了した後に、接着剤噴霧プロセスが引き続き行われ、接着剤４０１が、ノズル４０によって接地リング２１１、２１２に沿って金属ポスト３１１、３１２上に噴霧される。接着剤４０１は、金属ポスト３１１、３１２の表面に付着され、金属ポスト３１１、３１２の間の間隙に充填される。本発明のある実施形態によれば、接着剤４０１は、熱硬化性樹脂、熱可塑性樹脂、紫外線（ＵＶ）硬化性樹脂、又は同等物であってよいが、これらに限定されない。本発明のある実施形態によれば、接着剤４０１は、銀又はアルミニウム接着剤のような、導電性ペーストであってよい。本発明のある実施形態によれば、接着剤４０１は、銅、銀、金、アルミニウム、ニッケル、パラジウム、それらの任意の組み合わせ若しくは合金、グラフェン、又は任意の適切な導電性材料のような、導電性粒子を含んでよい。本発明のある実施形態によれば、接着剤４０１は、石英粒子、ダイヤモンド粒子、又は同等の粒子のような、充填剤を更に含んでよい。本発明のある実施形態によれば、接着剤４０１は、溶媒又は添加剤（例えば、架橋剤、触媒又は修飾剤）、及び同等物を更に含んでよい。
引き続き、金属ポスト３１１、３１２の表面に接着された接着剤４０１が硬化され或いは半硬化されるように、加熱又はＵＶ照射のような、硬化プロセスが行われてよい。接着剤４０１は、金属ポスト３１１、３１２が製造プロセス中に崩壊しないように、金属ポスト３１１、３１２を強化することができ、電磁干渉のシールド効果及び熱放散性能を向上させることもできる。硬化プロセスが完了した後に、金属ポスト強化された接着剤壁４１１及び４１２が、基板１００の頂面１００ａに形成される。金属ポスト強化された接着剤壁４１１は、半導体チップ１１を取り囲む金属ポスト３１１と、硬化された或いは半硬化された接着剤４０１とを含む。金属ポスト補強された接着剤壁４１２は、半導体チップ１２を取り囲む金属ポスト３１２と、硬化された或いは半硬化された接着剤４０１とを含む。
本発明の幾つかの実施形態によれば、金属ポスト３１１のワイヤ直径ｄ１及び金属ポスト３１２のワイヤ直径ｄ２がより大きい、例えば、２５マイクロメートル以上又は３５マイクロメートル以上であるならば、接着剤噴霧プロセスは省略されてよい。更に、幾つかの実施形態では、図１に示すように、基板の頂面に、チップボンディング、ワイヤボンディング、フリップチップボンディング、又は同等のことを非限定的に含む、半導体チップを実装するステップは、金属ポストが、図２に示すように、接地リング上に配置された後に行われてよいことが理解されよう。
図３に示すように、次に、基板１００の頂面１００ａ上に成形化合物５００を形成するために、成形プロセスが行われる。本発明のある実施形態によれば、成形化合物５００は、熱硬化性樹脂、熱可塑性樹脂、ＵＶ硬化性樹脂、又は同等物のような、樹脂材料を含んでよいが、これらに限定されない。本発明のある実施形態によれば、成形化合物５００の組成は、接着剤４０１の組成と異なる。例えば、接着剤４０１の組成は、導電性粒子を含んでよく、成形化合物５００の組成は、基本的に、導電性粒子を含まない。しかしながら、本発明はこれに限定されるものでなく、幾つかの実施形態において、成形化合物５００の組成は、接着剤４０１の組成と同じであってよく、或いは、熱膨張係数、応力、又は成形化合物５００及び接着剤４０１の弾性係数のような、物理的特性は、相互に適合することができる。
本発明のある実施形態によれば、成形化合物５００は、金属ポスト強化された接着剤壁４１１及び４１２を越流(オーバーフロー)し、成形化合物５００によってカプセル化(封入)される、半導体チップ１０、ボンディングワイヤ１０２、１２２、及び受動コンポーネント１３を含む、金属ポスト強化された接着剤壁４１１及び４１２以外の領域を覆う。本発明のある実施形態によれば、成形化合物５００は、様々な適切な方法、例えば、圧縮成形によって形成されてよいが、これに限定されない。本発明のある実施形態によれば、成形プロセスは、熱硬化プロセスのような、硬化プロセスを更に含んでよい。この時点で、図３に示すように、成形化合物５００は、熱硬化された後の第１の厚さｔ１を有してよく、第１の厚さｔ１は、金属ポスト３１１、３１２の高さｈ及び金属ポスト強化された接着剤壁４１１、４１２の高さよりも大きい。
()
図４に示すように、成形プロセスが完了した後に、金属ポスト強化された接着剤壁４１１、４１２の頂面が露出され、金属ポスト３１１、３１２の頂端面も露出されるように、成形化合物５００の厚さを第１の厚さｔ１から第２の厚さｔ２まで減少させるために、研磨プロセス(polishing process)が行われてよい。この時点で、成形化合物５００の頂面は、金属ポスト強化された接着剤壁４１１及び４１２の頂面とほぼ面一である。
最後に、図５に示すように、導電層５２０が、成形化合物５００上の所定の領域に形成される。本発明のある実施形態によれば、導電層５２０は、半導体チップ１１及び１２並びに金属ポスト強化された接着剤壁４１１及び４１２の上に直接的に配置されてよい。導電層５２０は、銅、銀、又は他の導電性金属を含み得る、導電性インクのような、導電性コーティングを含んでよい。別の実施形態において、導電層５２０は、銅、アルミニウム、又は他の適切な金属の層を含むことができる。導電層５２０は、金属ポスト３１１、３１２の露出した頂端面に直接的に接触し、金属ポスト３１１、３１２を通じて接地された構成(configuration)を形成する。
図５における導電層５２０の被覆率(coverage)及びパターンは例示であるに過ぎず、本発明はそれに限定されるべきではないことが理解されるべきである。幾つかの実施態様において、頂面及び側面を含む成形化合物５００の全面は、導電層５２０で覆われてよい。幾つかの実施形態において、導電層５２０は、半導体チップ１１又は１２のみを覆ってよい。この時点で、導電層５２０は、第１の金属ポスト強化された接着剤壁４１１又は４１２及び成形化合物５００の頂面の一部と接触する。
構造的には、図４及び図５に示すように、本発明の実施形態は、パッケージ内コンパートメントシールドを有する半導体パッケージ１を開示しており、半導体パッケージ１は、基板を含み、基板は、少なくとも１つの高周波チップ、例えば、基板１００の頂面１００ａに配置された半導体チップ１１と、半導体チップ１２のような、高周波信号干渉を受けやすい回路コンポーネントとを有する。接地リング２１１が、基板１００の頂面１００ａ上で、半導体チップ１１のような高周波チップを取り囲む。金属ポスト強化された接着剤壁４１１が、高周波チップを取り囲む接地リング２１１の上に配置される。接地リング２１２が、基板１００の頂面１００ａ上の回路コンポーネントを取り囲む。金属ポスト強化された接着剤壁４１２が、回路コンポーネントを取り囲む接地リング２１２の上に配置される。成形化合物５００が、少なくとも高周波チップ及び回路コンポーネントを覆う。導電層５２０が、成形化合物５００の上に配置され、金属ポスト強化された接着剤壁４１１及び／又は金属ポスト強化された接着剤壁４１２と接触する。
本発明のある実施形態によれば、金属ポスト強化された接着剤壁４１１は、複数の金属ポスト３１１を含み、複数の金属ポスト３１１の各々の金属ポストの一端は、接地リング２１１上に固定され、他端は、懸架され、複数の金属ポスト３１１は、高周波チップ（例えば、半導体チップ１１）を取り囲む。
本発明のある実施形態によれば、金属ポスト強化された接着剤壁４１２は、複数の金属ポスト３１２を含み、複数の金属ポスト３１２の各々の金属ポストの一端は、接地リング２１２上に固定され、他端は、懸架され、複数の金属ポスト３１２は、回路コンポーネント（例えば、半導体チップ１２）を取り囲む。
本発明のある実施形態によれば、金属ポスト強化された接着剤壁４１１又は金属ポスト強化された接着剤壁４１２は、金属ポスト３１１又は金属ポスト３１２の表面に付着された接着剤４０１を更に含む。本発明のある実施形態によれば、成形化合物５００の組成は、接着剤４０１の組成と異なる。
本発明の別の実施形態に従ったパッケージ内コンパートメントシールドを備えた半導体パッケージを製造する方法を示す概略図であり、同等の数字は同等の層、コンポーネント又は材料を指し示す、図８及び図９を参照のこと。図８に示すように、同様に、半導体パッケージ２は、基板１００の頂面１００ａに互いに隣接し合う複数の半導体チップ１０〜１２を備えてよい。例えば、半導体チップ１０は、電力管理チップ（ＰＭＩＣ）であってよく、半導体チップ１１は、無線周波数チップ（ＲＦＩＣ）であってよく、半導体チップ１２は、電力増幅器チップ（ＰＡＩＣ）であってよいが、これらに限定されない。本発明のある実施形態によれば、半導体チップ１１のような少なくとも１つの高周波チップ、及び半導体チップ１２のような高周波信号干渉を受けやすい回路コンポーネント又はチップが、基板１００の頂面１００ａに配置される。
本発明のある実施形態によれば、例えば、半導体チップ１０及び１２は、ワイヤボンディング方式で基板１００の頂面１００ａに配置されてよく、半導体チップ１１は、フリップチップボンディング方式で基板１００の頂面１００ａに配置されてよいが、これらに限定されない。本発明のある実施形態によれば、半導体チップ１０〜１２は、露出したチップ又はチップパッケージの形態にあってよい。
本発明のある実施形態によれば、複数の受動コンポーネント１３が、基板１００の頂面１００ａに配置されてよい。例えば、受動コンポーネント１３は、キャパシタコンポーネント、インダクタコンポーネント、抵抗コンポーネント、又は同等物であってよいが、これらに限定されない。本発明のある実施形態によれば、受動コンポーネント１３は、表面実装技術（ＳＭＴ）を用いて基板１００の頂面１００ａに配置されてよいが、これに限定されない。本発明のある実施形態によれば、受動コンポーネント１３は、半導体チップ１０〜１２の間で基板１００の頂面１００ａに配置されてよい。
本発明のある実施形態によれば、例えば、接地リング２１０、２１１、２１２は、それぞれ、半導体チップ１０〜１２の周囲で基板１００の頂面１００ａに配置され、接地リング２１０は、半導体チップ１０を取り囲み、接地リング２１１は、半導体チップ１１を取り囲み、接地リング２１２は、半導体チップ１２を取り囲む。本発明のある実施形態によれば、接地リング２１０〜２１２は、連続的な環状パターンであってよいが、これに限定されない。他の実施形態において、接地リング２１０〜２１２は、連続的な環状パターンであってよく、或いはリング形状に配置されたパッドパターンで構成されてよい。
本発明のある実施形態によれば、複数の金属ポスト３１０が、接地リング２１０上に配置され、複数の金属ポスト３１１が、接地リング２１１上に配置され、複数の金属ポスト３１２が、接地リング２１２上に配置される。本発明のある実施形態によれば、金属ポスト３１０〜３１２は、銅、銀、金、アルミニウム、ニッケル、パラジウム、それらの任意の組み合わせ若しくは合金、又は任意の適切な導電性材料を含んでよい。例えば、金属ポスト３１０〜３１２は、銅ポスト又は銅−ニッケル合金ポストであってよいが、これらに限定されない。本発明のある実施形態によれば、金属ポスト３１０〜３１２は、少なくとも１つの列に配置されるが、これに限定されない。
本発明のある実施形態によれば、金属ポスト３１０〜３１２は、ワイヤボンディングによって形成されてよく、図１に示すように、金属ポスト３１０〜３１２の一端は、接地リング２１０〜２１２にそれぞれ固定され、他端は、懸架される。金属ポスト３１０〜３１２は、直立して向けられ、フェンスのように、半導体チップ１０〜１２を取り囲む。図８は、金属ポスト３１０〜３１２が半導体チップ１０〜１２をそれぞれ完全に取り囲むことを例示している。
引き続き、接着剤噴霧プロセスが行われ、接着剤４０１が、ノズル４０を用いることによって接着剤リング２１０〜２１２に沿って金属ポスト３１０〜３１２に噴霧され、接着剤は、金属ポスト３１０〜３１２の表面に付着され、金属ポストの間の間隙は、接着剤４０１で充填される。本発明のある実施形態によれば、接着剤４０１は、熱硬化性樹脂、熱可塑性樹脂、ＵＶ硬化性樹脂、又は同等物であってよいが、これらに限定されない。本発明のある実施形態によれば、接着剤４０１は、銀又はアルミニウム接着剤のような、導電性ペーストであってよい。本発明のある実施形態によれば、接着剤４０１は、銅、銀、金、アルミニウム、ニッケル、パラジウム、それらの任意の組み合わせ若しくは合金、グラフェン、又は任意の適切な導電性材料のような、導電性粒子を含んでよい。本発明のある実施形態によれば、接着剤４０１は、石英粒子、ダイヤモンド粒子、又は同等物のような、充填剤を更に含んでよい。本発明のある実施形態によれば、接着剤４０１は、溶媒又は添加剤（例えば、架橋剤、触媒又は修飾剤）を更に含んでよい。
引き続き、金属ポスト３１０〜３１２の表面に接着された接着剤４０１が硬化され或いは半硬化されるように、加熱又はＵＶ照射のような、硬化プロセスが行われてよい。接着剤４０１は、金属ポスト３１０〜３１２が製造プロセス中に崩壊しないように、金属ポスト３１０〜３１２を強化することができ、ＥＭＩ遮蔽効果及び熱放散性能を向上させることもできる。硬化プロセスが完了した後に、金属ポスト強化された接着剤壁４１０〜４１２が、基板１００の頂面１００ａに形成され、金属ポスト強化された接着剤壁４１０は、半導体チップ１０を取り囲む金属ポスト３１０と、硬化された或いは半硬化された接着剤４０１とを含み、金属ポスト強化された接着剤壁４１１は、半導体チップ１１を取り囲む金属ポスト３１１と、硬化された或いは半硬化された接着剤４０１とを含み、金属ポスト強化された接着剤壁４１２は、半導体チップ１２を取り囲む金属ポスト３１２と、硬化された或いは半硬化された接着剤４０１とを含む。
本発明の別の実施形態によれば、金属ポスト３１０〜３１２のワイヤ直径が比較的大きい、例えば、２５マイクロメートル以上又は３５マイクロメートル以上であるならば、接着剤噴霧プロセスは省略されてよい。代替的に、接着剤４０１は、金属ポスト３１０〜３１２の一部にのみ噴霧される。
図９に示すように、基板１００の頂面１００ａ上で、金属ポスト強化された接着剤壁４１０〜４１２内に成形化合物５０１〜５０３をそれぞれ形成するために、成形プロセスが次に行われる。本発明のある実施形態によれば、成形化合物５０１〜５０３は、熱硬化性樹脂、熱可塑性樹脂、ＵＶ硬化性樹脂、又は同等物のような、樹脂材料を含んでよいが、これらに限定されない。本発明のある実施形態によれば、成形化合物５０１〜５０３の組成は、接着剤４０１の組成と異なる。例えば、接着剤４０１の組成は、導電性粒子を含んでよく、成形化合物５０１〜５０３の組成は、基本的に導電性材料を含まない。しかしながら、本発明はこれに限定されるものでなく、他の実施形態において、成形化合物５０１〜５０３の組成は、接着剤４０１の組成と同じであってよく、或いは、成形化合物５０１〜５０３及び接着剤４０１の熱膨張係数、応力又は弾性係数のような物理的特性は、相互に適合することができる。
本発明のある実施形態によれば、成形化合物５０１〜５０３は、金属−ポスト強化された接着剤壁４１０〜４１２(metal-post reinforced glue walls)を越流せず、よって、金属−ポスト強化された接着剤壁４１０〜４１２の外側の領域を覆わない。換言すれば、成形化合物５０１は、半導体チップ１０及びボンディングワイヤ１０２を覆い、成形化合物５０２は、半導体チップ１１を覆い、成形化合物５０３は、半導体チップ１２及びボンディングワイヤ１２２を覆う。受動コンポーネント１３を含む、金属ポスト強化された接着剤壁４１０〜４１２の外側の領域は、成形化合物５０１〜５０３によってカプセル化されず、顕わにされてよい。本発明のある実施形態によれば、成形化合物５０１〜５０３は、様々な適切な方法、例えば、圧縮成形又は分配プロセスによって形成されてよいが、これらに限定されない。本発明のある実施形態によれば、成形プロセスは、熱硬化プロセスのような、硬化プロセスを更に含んでよい。重要なコンポーネントの一部のみが成形化合物５０１〜５０３によってカプセル化されて保護されるので、基板１００に対する成形化合物５０１〜５０３の応力の影響を減少させることができ、それにより、半導体パッケージ２の反りの問題を改善することができる。引き続き、図４及び図５に示すような研磨プロセス及び導電層コーティングプロセスを行うことができるが、更なる詳細は記載しない。
本発明の別の実施形態によれば、本開示は、単一のチップパッケージを更に開示する。図１０及び図１１に示すように、プロセッサ又は同等物のような、単一の半導体チップ１０が、基板１００の頂面１００ａに設けられる。ボールグリッドアレイ（ＢＧＡ）ソルダボールのようなコネクタ１０８が、基板１００の底面１００ｂに設けられる。半導体チップ１０は、（図１０に示すボンディングワイヤ１０２のような）ワイヤボンディングによって基板１００の頂面１００ａに配置されてよく、或いは（図１１に示すような）フリップチップボンディングによって基板１００の頂面１００ａに配置されることができる。基板１００の頂面１００ａにも、同様に、半導体チップ１０を取り囲むために、接地リング２１０が設けられる。金属ポスト強化された接着剤壁４１０が、接地リング２１０の上に配置されて、半導体チップ１０を取り囲む。金属−ポスト強化された接着剤壁４１０は、複数の金属ポスト３１０を含み、複数の金属ポスト３１０の各々の金属ポストの一端は、接地リング２１０上に固定され、他端は、懸架され、複数の金属ポスト３１０は、半導体チップ１０を取り囲む。金属−ポスト強化された接着剤壁４１０は、金属ポスト３１０の表面に付着される接着剤４０１を更に含む。成形化合物５０１が、金属−ポスト強化された接着剤壁４１０内に配置される。本発明のある実施形態によれば、成形化合物５０１の組成は、接着剤４０１の組成と異なる。例えば、接着剤４０１の組成は、銅、銀、金、アルミニウム、ニッケル、パラジウム、それらの任意の組み合わせ若しくは合金、又はグラフェンのような、導電性粒子を含んでよい。成形化合物５０１の組成は、基本的に導電性粒子を含まない。しかしながら、本発明はそれに限定されるものでなく、他の実施形態において、成形化合物５０１の組成は、接着剤４０１の組成と同じであってよく、或いは、成形化合物５０１及び接着剤４０１の熱膨張係数、応力、又は弾性係数のような、物理的特性は、相互に適合することができる。成形化合物５０１は、金属−ポスト強化された接着剤壁４１０を越流せず、よって、金属−ポスト強化された接着剤壁４１０の外側の領域を覆わない。成形化合物５０１は、様々な適切な方法、例えば、圧縮成形又は分配プロセスによって形成されることができるが、これらに限定されない。半導体チップ１０のみが成形化合物５０１によってカプセル化されて保護されるので、基板１００に対する成形化合物５０１の応力の影響を減少させることができ、それにより、反りの問題を改善することができる。引き続き、図４及び図５に示すような研磨プロセス及び導電層コーティングプロセスを行うことができるが、更に詳細に記載しない。
従来技術と比べて、本発明は少なくとも以下の利点を有する。即ち、（１）開示の方法は、既存の製造プロセスと互換性があり、プロセスステップは単純化されるので、コストは比較的低い。（２）開示の半導体パッケージ又はモジュールのサイズを最小限に抑えることができる。（３）基板上の金属−ポスト強化された接着剤壁又はコンパートメントシールド構造の配置は、高い柔軟性を有する。（４）開示の方法は、高ＵＰＨ（時間当たり生産数(unit per hour)）の大量生産を達成することができる。（５）列(rows)（階層(tiers)）の数及び金属ポスト直径及び／又は間隔等を調整することによって、本発明を電磁放射が遮蔽されるべき様々な周波数範囲に柔軟に適用することができる。
図１２〜図１４を参照のこと。図１２〜図１４は、本発明の更に別の実施形態に従った半導体チップパッケージを製造する方法を示す概略的な斜視図であり、同等の要素、領域又は層は、同等の数字で指し示されている。図１２に示すように、同様に、半導体チップパッケージ３は、接地リング２１０上に配置された金属−ポスト強化された接着剤壁４１０を含む。金属−ポスト強化された接着剤壁４１０は、基板１００の頂面１００ａ上の半導体チップ１０を取り囲む。金属−ポスト強化された接着剤壁４１０は、複数の金属ポスト３１０を含み、複数の金属ポスト３１０の各々の金属ポストの一端は、接地リング２１０上に固定される一方で、他端は、懸架される。金属ポスト３１０は、半導体チップ１０を取り囲む。接地リング２１０上の金属ポスト３１０は、複数の階層、例えば、２つ又は３つの階層に互い違いに配置されてよいが、これらに限定されない。
金属−ポスト強化された接着剤壁４１０は、金属ポスト３１０の間に複数の鋳型流路４０３(mold-flow channels)を更に含む。鋳型流路４０３は、成形プロセス中に、成形化合物が金属−ポスト強化された接着剤壁４１０の外側から金属−ポスト強化された接着剤壁４１０によって取り囲まれた領域に流入することを可能にする。複数の鋳型流路４０３を形成するために、接着剤４０１は、鋳型流路４０３が接着剤４０１の局所化された液滴４０１ａ〜４０１ｃの間に形成されるよう、金属ポスト３１０の表面に間欠的に噴霧されてよい。
本発明のある実施形態によれば、接着剤４０１は、熱硬化性樹脂、熱可塑性樹脂、ＵＶ硬化性樹脂、又は同等物であってよいが、これらに限定されない。本発明のある実施形態によれば、接着剤４０１は、銀又はアルミニウム接着剤のような、導電性ペーストであってよい。本発明のある実施形態によれば、接着剤４０１は、銅、銀、金、アルミニウム、ニッケル、パラジウム、それらの任意の組み合わせ若しくは合金、グラフェン、又は任意の適切な導電性材料のような、導電性粒子を含んでよい。本発明のある実施形態によれば、接着剤４０１は、石英粒子、ダイヤモンド粒子、又は同等物のような、充填剤を更に含んでよい。本発明のある実施形態によれば、接着剤４０１は、溶媒又は添加剤（例えば、架橋剤、触媒又は修飾剤）及び同等物を更に含んでよい。
図１２において、局所化された液滴４０１ａは、下方の水平レベルで懸架され、局所化された液滴４０１ｂは、中間の水平レベルで懸架され、局所化された液滴４０１ｃは、より高い水平レベルで懸架される。局所化された液滴４０１ａは、互いに離間させられ、２つの隣接する局所化された液滴４０１ａの間の空間は、鋳型流路４０３ａを生成する。局所化された液滴４０１ｂは、下に位置する局所化された液滴４０１ａと整列させられない。局所化された液滴４０１ｂは、互いに離間させられ、２つの隣接する局所化された液滴４０１ｂの間の空間は、鋳型流路４０３ｂを生成する。局所化された液滴４０１ｃは、下に位置する局所化された液滴４０１ｂと整列させられない。局所化された液滴４０１ｃは、互いに離間させられ、２つの隣接する局所化された液滴４０１ｃの間の空間は、鋳型流路４０３ｃを生成する。そのような局所化された液滴４０１ａ〜４０１ｃを形成するために、接着剤噴霧中の接着剤４０１の粘度及びプロセス温度の適切な範囲が選択されてよい。
図１５〜図２７は、本発明の幾つかの実施形態に従った、金属−ポスト強化された接着剤壁４１０の局所化された液滴の構成の様々な例を示す概略的な断面図である。図１５に示すように、第１の階層の金属ポスト３１０ａ及び第２の層の金属ポスト３１０ｂを含む金属ポスト３１０の２つの階層が、接地リング２１０に接合される。第１の階層の金属ポスト３１０ａ及び第２の階層の金属ポスト３１０ｂは、図６に描写するパターンのように、互い違いとされてよい。図１５において、局所化された液滴４０１ａは、接地リング２１０及び金属ポスト３１０ａ及び３１０ｂの底部分ＰＢと直接的に接触しないことがある。従って、局所化された液滴４０１ａは、接地リング２１０の頂面より上方の距離ｈで懸架されることがある。金属ポスト３１０ａ及び３１０ｂの底部分ＰＢは、逆ワイヤボンディングプロセス中に形成される突出部のような、ワイヤボンダによって形成される突出部であってよい。金属ポスト３１０の底部分ＰＢの各々は、各金属ポスト３１０の残部分の直径よりも大きい直径を有してよい。中間の水平レベルにおける局所化された液滴４０１ｂは、局所化された液滴４０１ａと部分的に重なり合ってよい。上方の水平レベルにおける局所化された液滴４０１ｃは、局所化された液滴４０１ｂと部分的に重なり合ってよい。鋳型流路４０３ａ〜４０３ｃは、それぞれ、局所化された液滴４０１ａ〜４０１ｃの間に形成される。
図１６において、下方の水平レベルにおける局所化された液滴４０１ａは、金属ポスト３１０ａ及び３１０ｂの下方の部分のみを覆い、それらと重なり合い、中間の水平レベルにおける局所化された液滴４０１ｂは、金属ポスト３１０ａ及び３１０ｂの中間部分のみを覆い、それらと重なり合い、より高い水平レベルにおける局所化された液滴４０１ｃは、金属ポスト３１０ａ及び３１０ｂのより高い部分のみを覆い、それらと重なり合う。局所化された液滴４０１ａは、下方の水平レベルで連続的な接着剤ストリップを形成するように、互いに重なり合ってよい。局所化された液滴４０１ｂは、中間の水平レベルで連続的な接着剤ストリップを形成するように、互いに重なり合ってよい。局所化された液滴４０１ｃは、より高い水平レベルで連続的な接着剤ストリップを形成するように、互いに重なり合ってよい。連続的な接着剤ストリップと接地リング２１０との間の空間は、鋳型流路チャネル４０３ａ〜４０３ｃをそれぞれ生成する。
図１６に描写するような局所化された液滴４０１ｂは省略されてよい。図１７において、下方の水平レベルにおける局所化された液滴４０１ａは、金属ポスト３１０ａ及び３１０ｂの下方の部分のみを覆い、それらと重なり合う。局所化された液滴４０１ｂは、下方の水平レベルで連続的な接着剤ストリップを形成するように、互いに重なり合ってよい。より高い水平レベルにおける局所化された液滴４０１ｃは、金属ポスト３１０ａ及び３１０ｂのより高い部分のみを覆い、それらと重なり合う。同様に、局所化された液滴４０１ｃは、より高い水平レベルで連続的な接着剤ストリップを形成するように、互いに重なり合ってよい。下方の水平レベルにおける連続的な接着剤ストリップと接地リング２１０との間の空間、下方の水平レベルにおける連続的な接着剤ストリップとより高い水平レベルにおける連続的な接着剤ストリップとの間の空間、より高い水平レベルにおける連続的な接着剤ストリップより上方の空間は、それぞれ、鋳型流路４０３ａ〜４０３ｃを生成する。
図１８において、下方の水平レベルにおける局所化された液滴４０１ａは、金属ポスト３１０ａ及び３１０ｂの下方の部分のみを覆い、これらと重なり合い、中間の水平レベルにおける局所化された液滴４０１ｂは、金属ポスト３１０ａ及び３１０ｂの中間部分のみを覆い、これらと重なり合い、より高い水平レベルにおける局所化された液滴４０１ｃは、金属ポスト３１０ａ及び３１０ｂのより高い部分のみを覆い、これらと重なり合う。局所化された液滴４０１ａは、下方の水平レベルで互いに重なり合わない。局所化された液滴４０１ｂは、中間の水平レベルで互いに重なり合わない。局所化された液滴４０１ｃは、より高い水平レベルで互いに重なり合わない。局所化された液滴４０１ａ〜４０１ｃと接地リング２１０との間の空間は、それぞれ、鋳型流路４０３ａ〜４０３ｃを生成する。加えて、局所化された液滴４０１ＰＢは、金属ポスト３１０の底部分ＰＢを覆うように配置される。局所化された液滴４０１ＰＢは、接地リング２１０と直接的に接触してよい。局所化された液滴４０１ＰＢは、局所化された液滴４０１ａと直接的に接触しない。
図１９において、下方の水平レベルにおける局所化された液滴４０１ａは、金属ポスト３１０ａ及び３１０ｂの下方の部分のみを覆い、それらと重なり合う。局所化された液滴４０１ｂは、下方の水平レベルで連続的な接着剤ストリップを形成するように、互いに重なり合ってよい。より高い水平レベルにおける局所化された液滴４０１ｃは、金属ポスト３１０ａ及び３１０ｂのより高い部分のみを覆い、それらと重なり合う。同様に、局所化された液滴４０１ｃは、より高い水平レベルで連続的な接着剤ストリップを形成するように、互いに重なり合ってよい。下方の水平レベルにおける連続的な接着剤ストリップと接地リング２１０との間の空間、下方の水平レベルにおける連続的な接着剤ストリップとより高い水平レベルにおける連続的な接着剤ストリップとの間の空間、及びより高い水平レベルにおける連続的な接着剤ストリップより上方の空間は、それぞれ、鋳型流路４０３ａ〜４０３ｃを生成する。加えて、局所化された液滴４０１ＰＢは、金属ポスト３１０の底部分ＰＢを覆うように配置される。局所化された液滴４０１ＰＢは、接地リング２１０と直接的に接触してよい。局所化された液滴４０１ＰＢは、接地リング２１０上に直接的に連続的な接着剤ストリップを形成するように、互いに重なり合ってよい。局所化された液滴４０１ＰＢは、局所化された液滴４０１ａと直接的に接触しない。
図２０及び図２１は、局所化された液滴４０１ｄが、金属ポスト３１０ａ及び３１０ｂの長手方向と平行である垂直方向に延びてよいことを示している。局所化された液滴４０１ｄの間の間隙又はスリットは、鋳型流路４０３ｄを生成する。図２０では、２つの隣接する金属ポスト３１０ａ及び３１０ｂのみが、局所化された液滴４０１ｄによって覆われている。図２１では、３つの隣接する金属ポスト３１０ａ及び３１０ｂが、局所化された液滴４０１ｄによって覆われている。従って、図２１の各々の局所化された液滴４０１ｄは、図２０の各々の局所化された液滴４０１ｄの容積よりも大きい容積を有することがある。
図２２において、下方の水平レベルにおける局所化された液滴４０１ａ及び図１９の局所化された液滴４０１ＰＢは、互いに併合されて、金属ポスト３１０ａ及び３１０ｂの低い部分を覆い且つ底部分ＰＢも覆う連続的な接着剤ストリップ４０１ｅを形成してよい。金属ポスト３１０ａ及び３１０ｂの先端を含む、金属ポスト３１ａ及び３１０ｂの上方部分は、連続的な接着剤ストリップ４０１ｅによって覆われない。金属ポスト３１０ａ及び３１０ｂの上方部分は、連続的な接着剤ストリップ４０１ｅから突出する。従って、連続的な接着剤ストリップ４０１ｅの上方の金属ポスト３１０ａ及び３１０ｂの間の間隙又はスリットは、鋳型流路４０３ｅを生成する。
図２３において、中間の水平レベルにおける局所化された液滴４０１ｂ及び図１９のより高い水平レベルにおける局所化された液滴４０１ｃは、互いに併合されて、金属ポスト３１０ａ及び３１０ｂのより高い部分を覆う連続的な接着剤ストリップ４０１ｆを形成してよい。金属ポスト３１０ａ、３１０ｂの下方部分及び底部分ＰＢは、連続的な接着剤ストリップ４０１ｆによって覆われない。従って、連続的な接着剤ストリップ４０１ｅの下の金属ポスト３１０ａ及び３１０ｂの間の間隙又はスリットは、鋳型流路４０３ｆを生成する。
図２４及び図２５は、金属ポスト３１０ａ及び３１０ｂ上に接着剤ネットワークを形成するために、垂直な局所化された液滴及び垂直な局所化液滴が使用されてよいことを示している。図２４において、垂直な局所化された液滴４０１ｄ及び水平な局所化された液滴４０１ｃは、金属ポスト３１０ａ及び３１０ｂ上に逆Ｕ形状の接着剤パターンを形成する。逆Ｕ形状の接着剤パターンは、金属ポスト３１０ａ及び３１０ｂの間に鋳型流路４０３ｇを形成する。図２５において、図２２に示すような水平な局所化された液滴４０１ｅ及び垂直な局所化された液滴４０１ｄは、金属ポスト３１０ａ及び３１０ｂ上にＵ形状の接着剤パターンを形成する。Ｕ形状の接着剤パターンは、金属ポスト３１０ａ及び３１０ｂの間に鋳型流路４０３ｈを形成する。
図２６において、連続的な接着剤ストリップ４０１ｈは、金属ポスト３１０ａ，３１０ｂの下方部分及びと底部分ＰＢのみを覆い、連続的な接着剤ストリップ４０１ｉは、金属ポスト３１０ａ、３１０ｂの上方部分のみを覆い、それにより、それらの間に鋳型流路４０３ｉを形成する。
図２７において、接着剤４０１は、金属ポスト３１０ａ及び３１０ｂの各々の金属ポストの全表面を覆う。金属ポスト３１０ａ及び３１０ｂは、成形プロセスの間に上方型５１０の底面と接着剤４０１の頂面との間に鋳型流路４０３ｊが形成されるように、接地リング２１０の頂面の上方により小さい高さを有する。
図１３に示すように、基板１００の頂面１００ａ上にカプセル化材料(capsulant)又は成形化合物５００を形成するよう、成形プロセスが行われる。本発明のある実施形態によれば、成形化合物５００は、熱硬化性樹脂、熱可塑性樹脂、ＵＶ硬化性樹脂、又は同等物のような、樹脂材料を含んでよいが、これらに限定されない。本発明のある実施形態によれば、成形化合物５００の組成は、接着剤４０１の組成と異なる。例えば、接着剤４０１の組成は、導電性粒子を含んでよく、成形化合物５００の組成は、基本的に導電性粒子を含まない。しかしながら、本発明はこれに限定されるものでなく、幾つかの実施形態において、成形化合物５００の組成は、接着剤４０１の組成と同じであってよく、或いは、成形化合物５００及び接着剤４０１の熱膨張係数、応力、又は弾性係数のような、物理的特性は、相互に適合することができる。
本発明のある実施形態によれば、成形化合物５００は、外側から金属−ポスト強化された接着剤壁４１０内の鋳型流路を通じて流れてよく、成形化合物５００によってカプセル化される半導体チップ１０とボンディングワイヤ１０２とを含む金属−ポスト強化された接着剤壁４１０並びに金属−ポスト強化された接着剤壁４１０自体によって取り囲まれる領域を覆う。本発明のある実施形態によれば、成形化合物５００は、様々な適切な方法、例えば、圧縮成形によって形成されてよいが、これに限定されない。本発明のある実施形態によれば、成形プロセスは、熱硬化プロセスのような、硬化プロセスを更に含んでよい。成形プロセスが完了した後に、金属−ポスト強化された接着剤壁４１０の頂面が露出させられ、金属ポスト３１０の先端も露出させられるよう、成形化合物５００の厚さを減少させるために、研磨プロセスが行われてよい。成形化合物５００の上面は、金属−ポスト強化された接着剤壁４１０の頂面とほぼ面一である。
図１４に示すように、成形プロセスが完了した後に、熱伝導性材料層６０２が、成形化合物５００の頂面及び金属−ポスト強化された接着剤壁４１０の露出させられた頂面に塗布される。１つの実施形態によれば、熱伝導性材料層６０２は、銀、銅、金又は任意の適切な熱伝導性材料を含んでよい。１つの実施形態によれば、熱伝導性材料層６０２は、金属ポスト３１０の先端と直接的に接触する。従って、熱伝導性材料層６０２も接地される。引き続き、ヒートシンク６０４が熱伝導性材料層６０２上に取り付けられる。
図２８〜図３１は、本発明の更に別の実施形態に従ったパッケージ内コンパートメントシールドを有する半導体パッケージを製造する方法を示す概略図であり、同等の要素、領域又は層は、同等の数字で指し示されている。図２８に示すように、回路基板又はパッケージ基板のような基板１００が、最初に提供される。本発明のある実施形態によれば、例えば、基板１００は、多層基板、例えば、コア層と２つの金属層とを有する基板であってよいが、これに限定されない。基板１００は、セラミック材料、積層絶縁材料、又は他の適切な種類の材料を含んでよい。図２８に示していないが、基板１００は、その頂面１００ａ及び底面１００ｂにあるパターン化された金属層又はトレースと、パターン化された金属層又はトレースを電気的に接続するビアとを含んでもよい。加えて、（緑色塗料とも呼ばれる）ソルダレジスト層１２０が、基板１００の頂面１００ａ及び底面１００ｂに追加的に配置されてよい。
ある実施形態によれば、互いに隣接する複数の半導体チップ１０〜１２が、基板１００の頂面１００ａに配置されてよい。例えば、半導体チップ１０は、電力管理ＩＣ（ＰＭＩＣ）であってよく、半導体チップ１１は、無線周波数チップ（ＲＦＩＣ）であってよく、半導体チップ１２は、電力増幅器ＩＣ（ＡＩＣ）であってよいが、これらに限定されない。当業者は、上述の種類の半導体チップ１０〜１２が例示的なものであるに過ぎないことを理解するであろう。異なる回路機能を実現するために、プロセッサ、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、コントローラ又は同等物のような、異なる半導体チップ又はコンポーネントが、基板１００上に配置されてよい。ある実施形態によれば、半導体チップ１１のような少なくとも１つの高周波チップ又はダイ、及び半導体チップ１２のような高周波信号干渉を受けやすい少なくとも１つの回路コンポーネント又はダイが、基板１００の頂面１００ａに配置される。
ある実施形態によれば、例えば、半導体チップ１０及び１２は、ワイヤボンディング方式で基板１００の頂面１００ａに配置されてよく、半導体チップ１１は、フリップチップボンディング方式で基板１００の頂面１００ａに配置されてよいが、これに限定されない。ある実施形態によれば、半導体チップ１０〜１２は、露出されたダイ又はチップパッケージの形態にあってよい。
例えば、複数の入力／出力パッド（Ｉ／Ｏパッド）１０１が、半導体チップ１０のアクティブ表面に配置されてよく、ボンディングワイヤ１０２を通じて基板１００の頂面１００ａ上の対応するボンディングパッド２０２に電気的に接続されてよい。ある実施形態によれば、ボンディングワイヤ１０２は、金ワイヤ又は銅ワイヤ又は同等物であってよく、各ボンディングパッド２０２の表面は、通常、ニッケル−金層又は銅−金層のようなはんだ付け可能なコーティングを備える。例えば、半導体チップ１２は、ボンディングワイヤ１２２を通じて基板１００の頂面１００ａに電気的に接続されることができる。
ある実施形態によれば、複数の受動コンポーネント１３が、基板１００の頂面１００ａに配置されてよい。例えば、受動コンポーネント１３は、キャパシタコンポーネント、インダクタコンポーネント、抵抗コンポーネント、又は同等のコンポーネントを含んでよいが、これらに限定されない。ある実施形態によれば、受動コンポーネント１３は、表面実装技術（ＳＭＴ）を用いて基板１００の頂面１００ａに配置されてよいが、これに限定されない。ある実施形態によれば、受動コンポーネント１３は、半導体チップ１０〜１２の間で基板１００の頂面１００ａに配置されてよい。
ある実施形態によれば、例えば、接地リング２１１及び２１２は、それぞれ、半導体チップ１１及び１２の周囲で基板１００の頂面１００ａに配置される。接地リング２１１は、半導体チップ１１を取り囲み、接地リング２１２は、半導体チップ１２を取り囲む。ある実施形態によれば、接地リング２１１及び２１２は、不連続的な環状パターンを有してよい。例えば、接地リング２１１及び２１２は、半導体チップ１１の動作周波数の波長の半分よりも小さい幅を有することがある間隙２１１１を有してよい。接地リング２１１は、基板１００内のビア８１１を通じて接地平面８１０に電気的に接続されてよい。接地リングの不連続的な環状パターンは、図１２〜図１４に示すような実施形態に適用されてよいことが理解されよう。
例えば、接地リング２１１及び２１２は、パターン化された金属層の表面に、はんだ付け可能なめっき層、例えば、ニッケル−金層又は銅−金層を有する、基板１００内のパターン化された金属層で形成されてよい。ある実施形態によれば、接地リング２１１及び２１２は、部分的に重なり合う部分又は共有される部分、例えば、半導体チップ１１及び１２の間の重なり合う部分２１３を有してよいが、これらに限定されない。幾つかの実施形態において、接地リング２１１及び２１２は、互いに独立した環状パターンであってよい。
ある実施形態によれば、複数の金属ポスト３１１が、接地リング２１１上に配置されてよく、複数の金属ポスト３１２が、接地リング２１２上に配置されてよい。本発明のある実施形態によれば、金属ポスト３１１、３１２は、銅、銀、金、アルミニウム、ニッケル、パラジウム、それらの任意の組み合わせ若しくは合金、又は任意の適切な導電性材料を含んでよい。例えば、金属ポスト３１１、３１２は、銅ポスト又は銅−ニッケル合金ポストであってよいが、これらに限定されない。本発明のある実施形態によれば、金属ポスト３１１は、少なくとも１つの列に配置され、金属ポスト３１２は、少なくとも１つの列に配置されるが、これらに限定されない。本発明のある実施形態によれば、より良好な電磁干渉シールド効果を達成するために、半導体チップ１１及び１２の間の重なり合う部分２１３で、金属ポスト３１１及び金属ポスト３１２は、図１の右側の拡大側面図に示すように、互い違いに配置される。
本発明のある実施形態によれば、金属ポスト３１１、３１２は、ワイヤボンディングによって形成されてよく、図２８に示すように、金属ポスト３１１，３１２の各々の金属ポストの一端は、接地リング２１１、２１２に固定され、他端は、懸架される（自由端）。金属ポスト３１１、３１２は、直立して向けられ、フェンスのように、半導体チップ１１、１２をそれぞれ取り囲む。本発明のある実施形態によれば、金属ポスト３１１，３１２は、（研削後に）引き続き形成される成形化合物の標的厚さよりも高いほぼ同じ高さを有する。図２８は、半導体チップ１１及び１２をそれぞれ完全に取り囲む金属ポスト３１１、３１２を例示しているが、当業者は、金属ポスト３１１，３１２が、それぞれ、半導体チップ１１及び１２の部分のみを取り囲んでよいことを理解するであろう。例えば、金属ポストは、完全に取り囲むよりもむしろ、半導体チップ１１及び１２の各々の半導体チップの２つ又は３つの側面のみに沿って配置されてよい。例えば、別の実施形態において、金属ポスト３１１，３１２は、半導体チップ１１，１２の間の重なり合う部分２１３にのみ配置される。
金属ポスト３１１，３１２の形成が完了した後に、接着剤噴霧プロセスが引き続き行われ、接着剤４０１が接地リング２１１及び２１２に沿って金属ポスト３１１，３１２上に噴霧される。接着剤４０１は、金属ポスト３１１，３１２の表面に付着され、金属ポスト３１１，３１２の間の間隙内に充填されてよい。接着剤４０１は、鋳型流路４０３を形成するように、図１５〜図２７に示すような任意の適切なネットワークであってよい。ある実施形態によれば、接着剤４０１は、熱硬化性樹脂、熱可塑性樹脂、紫外線（ＵＶ）硬化性樹脂、又は同等物であってよいが、これらに限定されない。ある実施形態によれば、接着剤４０１は、銀又はアルミニウム接着剤のような、導電性ペーストであってよい。ある実施形態によれば、接着剤４０１は、銅、銀、金、アルミニウム、ニッケル、パラジウム、それらの任意の組み合わせ若しくは合金、グラフェン、又は任意の適切な導電性材料のような、導電性粒子を含んでよい。ある実施形態によれば、接着剤４０１は、石英粒子、ダイヤモンド粒子、又は類似物のような、充填剤を更に含んでよい。ある実施形態によれば、接着剤４０１は、溶媒又は添加剤（例えば、架橋剤、触媒又は改質剤）及び同等物を更に含んでよい。
引き続き、金属ポスト３１１，３１２の表面に接着された接着剤４０１が硬化され或いは半硬化されるように、加熱又はＵＶ照射のような、硬化プロセスが行われてよい。接着剤４０１は、金属ポスト３１１、３１２が製造プロセスの間に崩壊しないように金属ポスト３１１、３１２を強化することができ、電磁干渉のシールド効果及び熱放散性能を向上させることができる。硬化プロセスが完了した後に、金属−ポスト強化された接着剤壁４１１及び４１２が、基板１００の頂面１００ａに形成される。金属−ポスト強化された接着剤壁４１１は、半導体チップ１１と、硬化された或いは半硬化された接着剤４０１とを取り囲む、金属ポスト３１１を含む。金属−ポスト強化された接着剤壁４１２は、半導体チップ１２と、硬化された或いは半硬化された接着剤４０１を取り囲む、金属ポスト３１２を含む。
図２９に示すように、基板１００の頂面１００ａ上に成形化合物５００を形成するために、成形プロセスが次に行われる。本発明のある実施形態によれば、成形化合物５００は、熱硬化性樹脂、熱可塑性樹脂、ＵＶ硬化性樹脂、又は同等物のような、樹脂材料を含んでよいが、これらに限定されない。本発明のある実施形態によれば、成形化合物５００の組成は、接着剤４０１の組成と異なる。例えば、接着剤４０１の組成は、導電性粒子を含んでよく、成形化合物５００の組成は、基本的に導電性粒子を含まない。しかしながら、本発明はこれらに限定されるものでなく、幾つかの実施形態において、成形化合物５００の組成は、接着剤４０１の組成と同じであってよく、或いは、成形化合物５００及び接着剤４０１の熱膨張係数、応力、又は弾性係数のような、物理的特性は、相互に適合することができる。
成形プロセスの間に、成形化合物５００は、金属−ポスト強化された接着剤壁４１１，４１２内の鋳型流路４０３を通じて流れ、成形化合物５００によってカプセル化される、半導体チップ１０、ボンディングワイヤ１０２、１２２、及び受動コンポーネント１３を含む、金属−ポスト強化された接着剤壁４１１、４１２以外の領域を覆う。ある実施形態によれば、成形化合物５００は、様々な適切な方法、例えば、圧縮成形によって形成されてよいが、これに限定されない。ある実施形態によれば、成形プロセスは、熱硬化プロセスのような、硬化プロセスを更に含んでよい。成形プロセスが完了した後に、金属−ポスト強化された接着剤壁４１１、４１２の頂面が露出され、金属ポスト３１１、３１２の上端面も露出されるよう、成形化合物５００の厚さを減少させるために、研磨プロセスが行われてよい。この時点で、成形化合物５００の上面は、金属−ポスト強化された接着剤壁４１１及び４１２の頂面とほぼ面一である。
図３０に示すように、熱伝導性層９０２が、成形化合物５００上の所定の領域に形成される。ある実施形態によれば、熱伝導性層９０２は、半導体チップ１１及び１２並びに金属−ポスト強化された接着剤壁４１１及び４１２の上に直接的に配置されてよい。熱伝導性層９０２は、銅、銀、又は他の導電性金属を含み得る、導電性インクのような、導電性コーティングを含んでよい。別の実施形態において、熱伝導性層９０２は、銅、アルミニウム、又は他の適切な金属の層を含んでよい。更に別の実施形態において、熱伝導性層９０２は、ソルダペーストを含んでよく、ソルダペーストは、成形化合物５００上に被覆された金属上に塗布されてよく、ソルダペーストは、ヒートシンクの底面に直接的に接触してよい。熱伝導性層９０２は、金属ポスト３１１、３１２の露出された上端面に直接的に接触し、金属ポスト３１１、３１２を通じる接地構成を形成する。図３０における熱伝導性層９０２の被覆率及びパターンは例示的であるに過ぎず、本発明はそれに限定されるべきでないことが理解されるべきである。幾つかの実施形態において、上面及び側面を含む、成形化合物５００の全表面は、熱伝導性層９０２によって覆われてよい。幾つかの実施形態において、熱伝導性層９０２は、半導体チップ１１又は１２のみを覆ってよい。この時点で、熱伝導性層９０２は、第１の金属−ポスト強化された接着剤壁４１１又は４１２及び成形化合物５００の上面の一部と接触する。
図３１に示すように、引き続き、ヒートシンク９０４が、熱伝導性材料層９０２上に取り付けられる。図３１におけるヒートシンク９０４の寸法、被覆率、及び形状は例示的であるに過ぎず、本発明はこれらに限定されるべきでないことが理解されるべきである。幾つかの実施形態において、ヒートシンク９０４は、熱放散面を増加させるための複数のフィンを有してよい。幾つかの実施形態において、ヒートシンク９０４は、半導体チップ１０の真上の領域まで延びてよい。
当業者は、本発明の教示を保持しながら、デバイス及び方法の数多くの修正及び変更が行われてよいことを容易に理解するであろう。従って、上記開示は、添付の特許請求の範囲の境界によってのみ限定されると解釈されるべきである。

Claims (26)

  1. パッケージ内コンパートメントシールドを備える半導体パッケージであって、
    基板であって、基板の頂面にある高周波信号干渉を受けやすい、少なくとも１つの高周波チップと、回路コンポーネントとを有する、基板と、
    前記高周波チップを取り囲む、前記基板の前記頂面にある第１の接地リングと、
    前記高周波チップを取り囲む、前記第１の接地リングの上に配置される第１の金属−ポスト強化された接着剤壁と、
    前記基板の前記頂面にある前記回路コンポーネントを取り囲む第２の接地リングと、
    前記回路コンポーネントを取り囲む前記第２の接地リングの上に配置される第２の金属−ポスト強化された接着剤壁と、
    前記第１の金属−ポスト強化された接着剤壁内の並びに前記第２の金属−ポスト強化された接着剤壁内の複数の鋳型流路と、
    前記高周波チップ、前記回路コンポーネント、前記第１の金属−ポスト強化された接着剤壁及び前記第２の金属−ポスト強化された接着剤壁を覆う、成形化合物とを含む、
    パッケージ内コンパートメントシールドを備える半導体パッケージ。
  2. 前記成形化合物の上に配置され、前記第１の金属−ポスト強化された接着剤壁及び／又は前記第２の金属−ポスト強化された接着剤壁と接触する、熱伝導性層を更に含む、請求項１に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  3. 前記熱伝導性層の上に取り付けられるヒートシンクを更に含む、請求項２に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  4. 前記熱伝導性層は、ソルダペーストを含む、請求項２に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  5. 前記第１の金属−ポスト強化された接着剤壁は、複数の第１の金属ポストを含み、該複数の第１の金属ポストの各第１の金属ポストの一端は、前記第１の接地リングに固定され、他端は、懸架され、前記複数の第１の金属ポストは、前記高周波チップを取り囲む、請求項１に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  6. 前記第２の金属−ポスト強化された接着剤壁は、複数の第２の金属ポストを含み、該複数の第２の金属ポストの各第２の金属ポストの一端は、前記第２の接地リングに固定され、他端は、懸架され、前記複数の第２の金属ポストは、前記回路コンポーネントを取り囲む、請求項５に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  7. 前記第１の金属−ポスト強化された接着剤壁又は前記第２の金属−ポスト強化された接着剤壁は、前記第１又は第２の金属ポストの表面に付着される接着剤を更に含む、請求項６に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  8. 前記接着剤は、前記第１又は第２の金属ポストに懸架される局所化された液滴の形態にある、請求項７に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  9. 前記接着剤は、熱硬化性樹脂、熱可塑性樹脂、又は紫外線（ＵＶ）硬化性樹脂を含む、請求項７に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  10. 前記接着剤は、導電性ペーストを含む、請求項７に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  11. 前記接着剤は、導電性粒子を含む、請求項７に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  12. 前記成形化合物の組成は、前記接着剤の組成と異なる、請求項１１に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  13. 前記成形化合物の頂面は、前記第１の金属−ポスト強化された接着剤壁の頂面及び前記第２の金属−ポスト強化された接着剤壁の頂面と面一である、請求項６に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  14. 前記接地リングは、不連続的な感情リングであり、前記基板内の接地平面に電気的に接続される、請求項１に記載のパッケージ内コンパートメントシールドを備える半導体パッケージ。
  15. 半導体パッケージであって、
    基板であって、基板の頂面に配置される少なくとも１つの半導体チップを有する、基板と、
    該基板の前記頂面にある前記半導体チップを取り囲む接地リングと、
    前記半導体チップを取り囲むよう前記接地リングの上に配置される金属−ポスト強化された接着剤壁と、
    該金属−ポスト強化された接着剤壁内の複数の鋳型流路と、
    前記金属−ポスト強化された接着剤壁と前記半導体チップとをカプセル化する成形化合物とを含む、
    半導体パッケージ。
  16. 前記成形化合物の上に配置され、前記金属−ポスト強化された接着剤壁と接触する、熱伝導性層を更に含む、請求項１５に記載の半導体パッケージ。
  17. 前記熱伝導性層の上に取り付けられるヒートシンクを更に含む、請求項１６に記載の半導体パッケージ。
  18. 前記熱伝導性層は、ソルダペーストを含む、請求項１７に記載の半導体パッケージ。
  19. 前記金属−ポスト強化された接着剤壁は、複数の金属ポストを含み、該複数の金属ポストの各金属ポストの一端は、前記接地リングに固定され、他端は、懸架され、前記複数の金属ポストは、前記半導体チップを取り囲む、請求項１５に記載の半導体パッケージ。
  20. 前記金属−ポスト強化された接着剤壁は、前記金属ポストの表面に付着される接着剤を更に含む、請求項１９に記載の半導体パッケージ。
  21. 前記接着剤は、前記複数の金属ポストに懸架される局所化された液滴の形態にある、請求項２０に記載の半導体パッケージ。
  22. 前記接着剤は、熱硬化性樹脂、熱可塑性樹脂又は紫外線（ＵＶ）硬化性樹脂を含む、請求項２０に記載の半導体パッケージ。
  23. 前記接着剤は、導電性ペーストを含む、請求項２０に記載の半導体パッケージ。
  24. 前記接着剤は、導電性粒子を含む、請求項２３に記載の半導体パッケージ。
  25. 前記成形化合物の組成は、前記接着剤の組成と異なる、請求項２０に記載の半導体パッケージ。
  26. 前記成形化合物の頂面は、前記金属−ポスト強化された接着剤壁の頂面と面一である、請求項１５に記載の半導体パッケージ。
JP2019236555A 2019-01-01 2019-12-26 パッケージ内コンパートメントシールドを備える半導体パッケージ及びその製造方法 Active JP6931694B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US16/237,725 2019-01-01
US16/237,725 US10847480B2 (en) 2018-11-28 2019-01-01 Semiconductor package with in-package compartmental shielding and fabrication method thereof
US16/718,146 US10896880B2 (en) 2018-11-28 2019-12-17 Semiconductor package with in-package compartmental shielding and fabrication method thereof
US16/718,146 2019-12-17

Publications (2)

Publication Number Publication Date
JP2020109844A true JP2020109844A (ja) 2020-07-16
JP6931694B2 JP6931694B2 (ja) 2021-09-08

Family

ID=69005230

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019236555A Active JP6931694B2 (ja) 2019-01-01 2019-12-26 パッケージ内コンパートメントシールドを備える半導体パッケージ及びその製造方法

Country Status (4)

Country Link
EP (1) EP3678175B1 (ja)
JP (1) JP6931694B2 (ja)
CN (1) CN111696964A (ja)
TW (1) TWI720749B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114068493A (zh) * 2020-07-31 2022-02-18 华为技术有限公司 一种封装模组及其封装方法、电子设备
TWI798647B (zh) * 2021-02-23 2023-04-11 華泰電子股份有限公司 電子封裝件及其製法
WO2022192034A1 (en) * 2021-03-08 2022-09-15 Tesla, Inc. Cooled system-on-wafer with means for reducing the effects of electrostatic discharge and/or electromagnetic interference

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157891A (ja) * 2005-12-02 2007-06-21 Murata Mfg Co Ltd 回路モジュールおよびその製造方法
WO2008010261A1 (fr) * 2006-07-18 2008-01-24 Panasonic Corporation Structure de substrat et terminal mobile
WO2008093414A1 (ja) * 2007-01-31 2008-08-07 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP2008251929A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 積層型半導体装置
JP2010283053A (ja) * 2009-06-03 2010-12-16 Renesas Electronics Corp 半導体装置及びその製造方法
JP2013058606A (ja) * 2011-09-08 2013-03-28 Renesas Electronics Corp 半導体装置の製造方法
JP2014154635A (ja) * 2013-02-06 2014-08-25 Fujitsu Semiconductor Ltd 半導体装置および半導体装置の製造方法
WO2016181954A1 (ja) * 2015-05-11 2016-11-17 株式会社村田製作所 高周波モジュール
US20180197834A1 (en) * 2016-07-29 2018-07-12 Invensas Corporation Wire Bonding Method and Apparatus for Electromagnetic Interference Shielding

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5256590A (en) * 1989-11-24 1993-10-26 Mitsubishi Denki Kabushiki Kaisha Method of making a shielded semiconductor device
US7271479B2 (en) * 2004-11-03 2007-09-18 Broadcom Corporation Flip chip package including a non-planar heat spreader and method of making the same
JP5003260B2 (ja) * 2007-04-13 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
TWI540698B (zh) * 2010-08-02 2016-07-01 日月光半導體製造股份有限公司 半導體封裝件與其製造方法
US10163871B2 (en) * 2015-10-02 2018-12-25 Qualcomm Incorporated Integrated device comprising embedded package on package (PoP) device
US20170117229A1 (en) * 2015-10-22 2017-04-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Circuit package with trench features to provide internal shielding between electronic components
US20170179041A1 (en) * 2015-12-22 2017-06-22 Intel Corporation Semiconductor package with trenched molding-based electromagnetic interference shielding
JP6753514B2 (ja) * 2017-03-08 2020-09-09 株式会社村田製作所 高周波モジュール

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157891A (ja) * 2005-12-02 2007-06-21 Murata Mfg Co Ltd 回路モジュールおよびその製造方法
WO2008010261A1 (fr) * 2006-07-18 2008-01-24 Panasonic Corporation Structure de substrat et terminal mobile
WO2008093414A1 (ja) * 2007-01-31 2008-08-07 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP2008251929A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 積層型半導体装置
JP2010283053A (ja) * 2009-06-03 2010-12-16 Renesas Electronics Corp 半導体装置及びその製造方法
JP2013058606A (ja) * 2011-09-08 2013-03-28 Renesas Electronics Corp 半導体装置の製造方法
JP2014154635A (ja) * 2013-02-06 2014-08-25 Fujitsu Semiconductor Ltd 半導体装置および半導体装置の製造方法
WO2016181954A1 (ja) * 2015-05-11 2016-11-17 株式会社村田製作所 高周波モジュール
US20180197834A1 (en) * 2016-07-29 2018-07-12 Invensas Corporation Wire Bonding Method and Apparatus for Electromagnetic Interference Shielding

Also Published As

Publication number Publication date
CN111696964A (zh) 2020-09-22
EP3678175B1 (en) 2022-05-04
JP6931694B2 (ja) 2021-09-08
TW202044502A (zh) 2020-12-01
TWI720749B (zh) 2021-03-01
EP3678175A1 (en) 2020-07-08

Similar Documents

Publication Publication Date Title
JP6737914B2 (ja) インパッケージ区画遮蔽を備えた半導体パッケージ及びその製造方法
TWI587759B (zh) 三維空間封裝結構及其製造方法
US8012868B1 (en) Semiconductor device having EMI shielding and method therefor
US8866280B2 (en) Chip package
US8129824B1 (en) Shielding for a semiconductor package
US11239179B2 (en) Semiconductor package and fabrication method thereof
JP6931694B2 (ja) パッケージ内コンパートメントシールドを備える半導体パッケージ及びその製造方法
JP2007318076A (ja) Ｓｉｐモジュール
US9907186B1 (en) Electronic package structure and method for fabricating the same
US10923435B2 (en) Semiconductor package with in-package compartmental shielding and improved heat-dissipation performance
US10896880B2 (en) Semiconductor package with in-package compartmental shielding and fabrication method thereof
US20200168557A1 (en) Semiconductor package and fabrication method thereof
KR102237783B1 (ko) 반도체 패키지 및 그것의 제조 방법
US11211340B2 (en) Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding
KR102378155B1 (ko) 패키지 내 구획 차폐물 및 능동 전자기 적합성 차폐물을 갖는 반도체 패키지
TW202034471A (zh) 半導體封裝及其製作方法
KR20240049511A (ko) 반도체 디바이스 상에 차폐 층을 형성하는 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210803

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210816

R150 Certificate of patent or registration of utility model

Ref document number: 6931694

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150