JP2020098829A - パワーデバイスの製造方法およびそれにより製造されるパワーデバイス - Google Patents

パワーデバイスの製造方法およびそれにより製造されるパワーデバイス Download PDF

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Abstract

【課題】パワーデバイスの製造過程において、バッファ膜形成によって生じるウェハの反が原因のエピタキシャル層の結晶欠陥を低減し、良好なパワートランジスタ特性を提供する。【解決手段】本発明は、パワーデバイスをＳｉ基板１上に形成する場合に、Ｓｉ基板１の両面にＳｉＣ層２および／または、ＧａＮバッファ層３および／またはＧａＮエピタキシャル層４、ＡｌＧａＮエピタキシャル層５を形成し、Ｓｉ基板１のそりを最小限に抑え、ＧａＮパワーデバイス１０を形成し、パワートランジスタ特性の向上を図る。【選択図】図４

Description

本発明は、半導体基板を使用したパワーデバイスの製造方法に関し、そしてより具体的にはＳｉ基板を使用したＩＩＩ族半導体のパワーデバイス製造方法およびその製造方法により製造されるパワーデバイスに関する。
現在、特開２０１４‐３３０１号公報で示すようにＳｉＣ基板またはサファイヤ基板、その他Ｓｉ基板等を使用したＩＩＩ窒化物パワートランジスタが使用されている。
また、非特許文献１および２に示すように近年安価で、Ｓｉプロセスを利用できるＳｉ基板を使用したＧａＮパワートランジスタが研究され、利用され始めている。Ｓｉ基板を使用する場合には、ＧａＮの結晶性を良くするために、ＧａＮバッファ膜が使用されている。
特開2014-3301号公報
Panasonic Technical Journal Vol/55 No.2 Jul. 2009 J. Vac. Soc. Japan Vol.54, No.6, 2011
従来のＳｉ上のパワーデバイスにおいては、ＧａＮの結晶性を改善する目的で、Ｓｉ基板の表面のみに、まずＧａＮバッファ層を８〜１７μと非常に厚く形成し、その上にＧａＮエピタキシャル層を形成し、さらにその上に二次元ガスを発生させるノンドープＧａＮ（ｉ‐ＧａＮ）およびノンドープＧａＡｌＮ（ｉ‐ＡｌＧａＮ）を形成し、さらにゲートおよび電極を形成し、パワートランジスタを完成させる方法を採用していた。基板表面に形成したＧａＮエピタキシャル膜の結晶性を改善するためには、その下にあるＧａＮバッファ層を上述のように厚く形成しなければならず、またＧａＮバッファ膜のストレスにより、ウェハが大きく反り、その結果、パワーデバイスのエピタキシャル層に結晶欠陥が発生するという欠点があった。
従って、本発明が解決しようとする課題は、Ｓｉ基板上にパワーデバイスを製造する方法において、Ｓｉ基板の反りを最小限に抑え、Ｓｉ基板の反りによるＧａＮエピタキシャル層の結晶欠陥を低減することである。
本願請求項１に記載のパワーデバイスの製造方法は、半導体基板の両面に
ＳｉＣ層およびＧａＮバッファ層をこの順序で形成することにより、前記半導体基板の反りを少なくする工程、
前記半導体基板の表面にＧａＮエピタキシャル層とＡｌＧａＮエピタキシャル層を形成する工程、
前記半導体基板表面の前記ＳｉＣ層および前記ＧａＮバッファ層上にパワーデバイスを形成する工程、
前記半導体基板の表面のパワーデバイスを分離する工程、
パワーデバイスチップを切り出すために裏面を研削する工程、
を備えた、パワーデバイスの製造方法を提供することにより、上記課題を解決している。
本願請求項１に記載のパワーデバイスの製造方法は、半導体基板表面にパワートランジスタを形成するものである。図１に示すように半導体基板を準備し、図２に示すように、前記半導体基板の両面にＳｉとＧａＮの中間の格子定数を有し、ＧａＮバッファ層の結晶性を向上させるためのＳｉＣ層（または半導体層）と、ＧａＮエピタキシャル層の結晶性を向上させるためのＧａＮバッファ層を形成する。前記半導体基板の両面に前記ＳｉＣ層と前記ＧａＮバッファ層を形成する理由は、前記半導体基板のそりを少なくするためである。図３に示すように前記半導体基板の表面に、二次元ガスを形成するためのＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成し、図４に示すようにパワートランジスタを製造する場合に、裏面にも前記ＳｉＣ層および厚い前記ＧａＮバッファ層が存在するため、前記半導体基板のそりを少なくできる。このことにより、従来のように厚いＧａＮバッファ層の形成による半導体基板の大きなそりが原因でＧａＮエピタキシャル膜に結晶欠陥を発生するという問題を解決できる。従来は、半導体基板の表面のみにＧａＮバッファ層およびＧａＮエピタキシャル層を形成するために、ウェハが大きく反り、このため、ＧａＮエピタキサル層に結晶欠陥が生じやすくなっていた。本発明では、図４に示すように、パワーデバイスを形成した後は、さらに図５に示すようにパワーデバイスを分離し、裏面を研削する際に、表面のＧａＮバファ層とＳｉＣ層のストレスの影響を低減する。その後、図７に示すように裏面を研削する。そして図２４（ａ）に示すように裏面を研削したチップを切断する。
ここでは、最低限ＧａＮ層までをエッチングにより分離する。
このようにして、そりの少ない基板を使用し、結晶欠陥の少ないパワーデバイスを形成できる利点がある。
本願請求項２に記載のパワーデバイスの製造方法は、半導体基板の両面にＳｉＣ層とＧａＮバッファ層およびＧａＮエピタキシャル層とＡｌＧａＮ層をこの順序で形成することにより、前記半導体基板の反りを少なくする工程、
前記半導体基板表面の前記ＳｉＣ層および前記ＧａＮバッファ層上にパワーデバイスを形成する工程、
前記半導体基板の表面のパワーデバイスを分離する工程、
パワーデバイスチップを切り出すために裏面を研削する工程、
を備えた、パワーデバイスの製造方法を提供することにより、上記課題を解決している。
本願請求項２に記載のパワーデバイスの製造方法は、半導体基板表面にパワートランジスタを形成するものである。図１に示すように半導体基板を準備し、図８に示すように、前記半導体基板の両面にＳｉとＧａＮの中間の格子定数を有し、ＧａＮバッファ層の結晶性を向上させるためのＳｉＣ層（または半導体層）と、ＧａＮエピタキシャル層の結晶性を向上させるためのＧａＮバッファ層、およびＧａＮエピタキシャル層を形成する。前記半導体基板の両面に前記ＳｉＣ層と、前記ＧａＮバッファ層、およびＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成する理由は、前記半導体基板のそりを少なくするためである。図８に示すように二次元ガスを形成するためのＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成し、図９に示すようにパワートランジスタを製造する場合に、裏面にも前記ＳｉＣ層と、厚い前記ＧａＮバッファ層、およびＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）が存在するため、前記半導体基板のそりを少なくできる。このことにより、従来のように厚いＧａＮバッファ層の形成による半導体基板の大きなそりが原因でＧａＮエピタキシャル膜に結晶欠陥を発生するという問題を解決できる。従来は、半導体基板の表面のみにＧａＮバッファ層およびＧａＮエピタキシャル層を形成するために、ウェハが大きく反り、このため、ＧａＮエピタキサル層に結晶欠陥が生じやすくなっていた。本発明では、図９に示すように、パワーデバイスを形成した後は、さらに図１０に示すようにパワーデバイスを分離し、裏面を研削する際に、表面のＧａＮバファ層とＳｉＣ層のストレスの影響を低減する。その後、図１２に示すように裏面を研削する。そして図２４（ａ）に示すように裏面を研削したチップを切断する。
ここでは、最低限ＧａＮ層までをエッチングにより分離する。
このようにして、そりの少ない基板を使用し、結晶欠陥の少ないパワーデバイスを形成できる利点がある。
本願請求項３に記載のパワーデバイスの製造方法は、
半導体基板の両面にＧａＮ層バッファを形成することにより、前記半導体基板の反りを少なくする工程、
半導体基板の表面にＧａＮエピタキシャル層を形成する工程、
前記半導体基板表面の前記ＧａＮバッファ層上にパワーデバイスを形成する工程、
前記半導体基板の表面のパワーデバイスを分離する工程、
パワーデバイスチップを切り出すために裏面を研削する工程、
を備えた、パワーデバイスの製造方法を提供することにより、上記課題を解決している。
本願請求項３に記載のパワーデバイスの製造方法は、半導体基板表面にパワートランジスタを形成するものである。図１に示すように半導体基板を準備し、図１３に示すように、前記半導体基板の両面にＧａＮエピタキシャル層の結晶性を向上させるためのＧａＮバッファ層を形成する。前記半導体基板の両面に前記ＧａＮバッファ層を形成する理由は、前記半導体基板のそりを少なくするためである。図１４に示すように前記半導体基板の表面に、二次元ガスを形成するためのＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成し、図１５に示すようにパワートランジスタを製造する場合に、裏面にも厚い前記ＧａＮバッファ層が存在するため、前記半導体基板のそりを少なくできる。このことにより、従来のように厚いＧａＮバッファ層の形成による半導体基板の大きなそりが原因でＧａＮエピタキシャル膜に結晶欠陥を発生するという問題を解決できる。従来は、半導体基板の表面のみにＧａＮバッファ層およびＧａＮエピタキシャル層を形成するために、ウェハが大きく反り、このため、ＧａＮエピタキシャル層に結晶欠陥が生じやすくなっていた。本発明では、図１５に示すように、パワーデバイスを形成した後は、さらに図１６に示すようにパワーデバイスを分離し、裏面を研削する際に、表面のＧａＮバファ層のストレスの影響を低減する。その後、図７に示すように裏面を研削する。そして図２４（ｂ）に示すように裏面を研削したチップを切断する。
このようにして、そりの少ない基板を使用し、結晶欠陥の少ないパワーデバイスを形成できる利点がある。
本願請求項４に記載のパワーデバイスの製造方法は、半導体基板の両面にＧａＮ層バッファおよびＧａＮエピタキシャル層をこの順序で形成することにより、前記半導体基板の反りを少なくする工程、
前記半導体基板表面の前記ＧａＮバッファ層上にパワーデバイスを形成する工程、
前記半導体基板の表面のパワーデバイスを分離する工程、
パワーデバイスチップを切り出すために裏面を研削する工程、
を備えたパワーデバイスの製造方法を提供することにより、上記課題を解決している。
本願請求項４に記載のパワーデバイスの製造方法は、半導体基板表面にパワートランジスタを形成するものである。図１に示すように半導体基板を準備し、図１９に示すように、前記半導体基板の両面にＧａＮエピタキシャル層の結晶性を向上させるためのＧａＮバッファ層、およびＧａＮエピタキシャル層を形成する。前記半導体基板の両面に前記ＧａＮバッファ層、およびＧａＮエピタキシャル層（ｉ‐ＧａＮ層）とＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成する理由は、前記半導体基板のそりを少なくするためである。図１９に示すように二次元ガスを形成するためのＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成し、図２０に示すようにパワートランジスタを製造する場合に、裏面にも厚い前記ＧａＮバッファ層、およびＧａＮエピタキシャル層（ｉ‐ＧａＮ層）とＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）が存在するため、前記半導体基板のそりを少なくできる。このことにより、従来のように厚いＧａＮバッファ層の形成による半導体基板の大きなそりが原因でＧａＮエピタキシャル層に結晶欠陥を発生するという問題を解決できる。従来は、半導体基板の表面のみにＧａＮバッファ層およびＧａＮエピタキシャル層を形成するために、ウェハが大きく反り、このため、ＧａＮエピタキサル層に結晶欠陥が生じやすくなっていた。本発明では、図２０に示すように、パワーデバイスを形成した後は、さらに図２１に示すようにパワーデバイスを分離し、裏面を研削する際に、表面のＧａＮバファ層とＳｉＣ層のストレスの影響を低減する。その後、図２３に示すように裏面を研削する。そして図２４（ａ）に示すように裏面を研削したチップを切断する。
このようにして、そりの少ない基板を使用し、結晶欠陥の少ないパワーデバイスを形成できる利点がある。
本願請求項５に記載のパワーデバイスの製造方法は、前記半導体基板が、
Ｓｉ基板である、請求項１から４の何れか１項に記載のパワーデバイスの製造方を提供することにより、上記課題を解決している。
Ｓｉ基板は、半導体プロセスで広く使用されているため、発光素子のプロセスで用いる、フォトリソグラフィー工程、研削工程、エッチング工程を容易に行うことができ、パワーデバイスを容易に形成できる。
本願請求項６に記載のパワーデバイスは、請求項1から４の何れか１項に記載のパワーデバイスの製造方法により製造されるパワーデバイスを提供することにより、上記課題を解決している。
本願請求項６記載のパワーデバイスは、請求項1から４の何れか１項に記載のパワーデバイスの製造方法により製造されるパワーデバイスであり、結晶欠陥の少ないパワーデバイスであり、望ましい、耐圧特性およびＦＥＴ特性を得ることができる。
本発明によると、半導体基板の両面にそれぞれＳｉＣ層とＧａＮバッファ層、ＳｉＣ層とＧａＮバッファ層およびＧａＮエピタキシャル層、ＧａＮバッファ層、ＧａＮバッファ層とＧａＮエピタキシャル層を形成し、堆積工程での半導体基板の反りを少なくできるために、パワーデバイスを形成するＧａＮエピタキシャル層のストレスによる結晶欠陥を低減でき、結晶欠陥に起因するパワーデバイスの特性劣化を低減することができる。
さらに、ストレスによる結晶欠陥を低減できるために、バッファＧａＮ層の膜厚を従来方法より低減できる。
Ｓｉ基板を準備する工程を示す。 パワーデバイスを形成するため、Ｓｉ基板の両面にＳｉＣ層と、ＧａＮバッファ層を形成する工程後の状態を示す。 パワーデバイスを形成するため、Ｓｉ基板の両面にＳｉＣ層と、ＧａＮバッファ層を形成した後、表面にのみＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成する工程後の状態を示す。 パワーデバイスを形成するため、Ｓｉ基板表面のＡｌＧａＮ層（ｉ‐ＧａＮ層）上にゲートと、ソース，ドレインを形成し、パワーデバイスを製造する工程後の状態を示す。 Ｓｉ基板表面のパワーデバイスを分離する工程後の状態を示す。 Ｓｉ基板表面のパワーデバイスを分離した工程後に、裏面のＧａＮバッファ層と、ＳｉＣ層、およびＳｉ基板を研削する工程を示す。点線で囲んだ領域が研削する領域である。 Ｓｉ基板表面のパワーデバイスを分離した工程後に、裏面のＧａＮバッファ層、ＳｉＣ層、およびＳｉ基板を研削する工程後の状態を示す。 パワーデバイスを形成するため、Ｓｉ基板の両面にＳｉＣ層と、ＧａＮバッファ層と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）、およびＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成する工程後の状態を示す。 パワーデバイスを形成するため、Ｓｉ基板表面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）上にゲートと、ソース，ドレインを形成し、パワーデバイスを製造する工程後の状態を示す。 Ｓｉ基板表面のパワーデバイスを分離する工程後の状態を示す。 Ｓｉ基板表面のパワーデバイスを分離した工程後に、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＧａＮバッファ層と、ＳｉＣ層、およびＳｉ基板を研削する工程を示す。点線で囲んだ領域が研削する領域である。 Ｓｉ基板表面のパワーデバイスを分離した工程後に、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＧａＮバッファ層と、ＳｉＣ層、およびＳｉ基板を研削する工程後の状態を示す。 パワーデバイスを形成するため、Ｓｉ基板の両面にＧａＮバッファ層を形成する工程後の状態を示す。 パワーデバイスを形成するため、Ｓｉ基板の両面にＧａＮバッファ層を形成した後、表面にのみＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成する工程後の状態を示す。 パワーデバイスを形成するため、Ｓｉ基板表面のＡｌＧａＮエピタキシャル層（ｉ‐ＧａＮ層）上にゲートと、ソース，ドレインを形成し、パワーデバイスを製造する工程後の状態を示す。 Ｓｉ基板表面のパワーデバイスを分離する工程後の状態を示す。 Ｓｉ基板表面のパワーデバイスを分離した工程後に、裏面のＧａＮバッファ層と、Ｓｉ基板を研削する工程を示す。点線で囲んだ領域が研削する領域である。 Ｓｉ基板表面のパワーデバイスを分離した工程後に、裏面のＧａＮバッファ層と、Ｓｉ基板を研削する工程後の状態を示す。 パワーデバイスを形成するため、Ｓｉ基板の両面にＧａＮバッファ層と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）、およびＡｌＧａＮ層（ｉ‐ＡｌＧａＮ層）を形成する工程後の状態を示す。 パワーデバイスを形成するため、Ｓｉ基板表面のＡｌＧａＮエピタキシャル層（ｉ‐ＧａＮ層）上にゲートとソース，ドレインを形成し、パワーデバイスを製造する工程後の状態を示す。 Ｓｉ基板表面のパワーデバイスを分離する工程後の状態を示す。 Ｓｉ基板表面のパワーデバイスを分離した工程後に、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＧａＮバッファ層、およびＳｉ基板を研削する工程を示す。点線で囲んだ領域が研削する領域である。 Ｓｉ基板表面のパワーデバイスを分離した工程後に、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）と、ＧａＮバッファ層、およびＳｉ基板を研削する工程後の状態を示す。 パワートランジス多を切り出した構造を示す。 （ａ）は、ＳｉＣ膜のある場合の構造であり、（ｂ）は、ＳｉＣ膜の無い場合である。
以下、本発明の実施形態について、図面を参照して説明する。なお、各図において同一部分には、同一の符号を付している。
（実施形態１）
この実施形態は、半導体基板１の両面にＳｉＣ層とＧａＮバッファ層を形成し、厚いバッファ層によるウェハのそりを低減し、その上で半導体基板１上に形成したＧａＮエピタキシャル層（ｉ‐ＧａＮ層）とＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成し、これらのエピタキシャル層にパワートランジスタを形成するものであり、裏面にＳｉＣ膜とＧａＮバッファ膜を形成しない場合に比べ、ウェハのそりによるこれらエピタキシャル層の結晶欠陥を大幅に低減するものである。
図１に示すように半導体基板１を準備し、図２に示すように、低圧ＣＶＤ法（図示せず）により半導体基板１の両面に５０〜２００ｎｍのＳｉＣ層２を形成し、その上に５〜２０μｍのＧａＮバファ層３を形成し、そして図３に示すように、半導体基板１の表面に０．３〜２μｍのＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、１〜１００ｎｍのＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５を形成し、パワートランジスタの形成前に半導体基板１の反りを低減した構造を形成する工程を示す。なお、半導体基板１の表面にエピタキシャル層を形成するのは、市販のエピタキシャル装置を利用することを考慮したものである。
図４は、さらにフォトリソグラフィー装置と、ＣＶＤ装置と、蒸着装置、およびエッチング装置（図示せず）により、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５上にゲート６、ソース電極７、ドレイン電極８を形成し、パワートランジスタ１０を形成する。
図５は、裏面のＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削する前に、フォトリソグラフィー装置とエッチング装置（図示せず）により、ＳｉＣ層までをエッチングし、パワートランジスタ１０を分離する工程後の状態を示す。この工程は、裏面を研削する際に、パワートランジスタ１０への表面のＧａＮバファ層とＳｉＣ層のストレスの影響を低減するためのものである。
図６は、裏面のＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを５０〜３００μｍとする工程を示す。点線部分は研削する部分である。図６は、裏面のＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを５０〜３００μｍの厚さになるまで研削する工程後の状態を示す。
図２０（ａ）は、半導体基板１表面上のＳｉＣ層２と、ＧａＮバッファ層３と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５からなる構造に形成したパワートランジスタ１０を切り出した構造を示す。パワートランジスタは，単体としてもそれらを組み合わせても使用できる。
（実施形態２）
この実施形態は、半導体基板１の両面にＳｉＣ層とＧａＮバッファ層だけを形成する実施形態１と異なり、半導体基板１の両面にＳｉＣ層とＧａＮバッファ層、さらにＧａＮエピタキシャル層（ｉ‐ＧａＮ層）とＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成する点が異なる。
半導体基板１の両面にＳｉＣ層とＧａＮバッファ層、さらにＧａＮエピタキシャル層（ｉ‐ＧａＮ層）とＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成し、厚いバッファ層によるウェハのそりを低減し、その上で半導体基板１上に形成したこれらのエピタキシャル層にパワートランジスタを形成するものであり、裏面にＳｉＣ膜とＧａＮバッファ膜を形成しない場合に比べ、ウェハのそりによるこれらエピタキシャル層の結晶欠陥を大幅に低減するものである。
図１に示すように半導体基板１を準備し、図８に示すように、低圧ＣＶＤ法（図示せず）により半導体基板１の両面に５０〜２００ｎｍのＳｉＣ層２を形成し、その上に５〜２０μｍのＧａＮバファ層３を形成し、その上に０．３〜２μｍのＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、１〜１００ｎｍのＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５を形成し、パワートランジスタの形成前に半導体基板１の反りを低減した構造を形成する工程を示す。
図９は、さらにフォトリソグラフィー装置と、ＣＶＤ装置と、蒸着装置、およびエッチング装置（図示せず）により、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５上にゲート６、ソース電極７、ドレイン電極８を形成し、パワートランジスタ１０を形成する。
図１０は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削する前に、フォトリソグラフィー装置とエッチング装置（図示せず）により、ＳｉＣ層までをエッチングし、パワートランジスタ１０を分離する工程後の状態を示す。この工程は、裏面を研削する際に、パワートランジスタ１０への表面のＧａＮバファ層とＳｉＣ層のストレスの影響を低減するためのものである。
図１１は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを５０〜３００μｍとする工程を示す。点線部分は研削する部分である。図１２は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを５０〜３００μｍの厚さになるまで研削する工程後の状態を示す。
図２４（ａ）は、半導体基板１表面上のＳｉＣ層２と、ＧａＮバッファ層３と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５からなる構造に形成したパワートランジスタ１０を切り出した構造を示す。パワートランジスタは，単体としてもそれらを組み合わせても使用できる。
（実施形態３）
この実施形態は、半導体基板１の両面にＳｉＣ層とＧａＮバッファ層を形成する実施形態１と異なり、半導体基板１の両面にＧａＮバッファ層だけを形成する点が異なる。
半導体基板１の両面にＧａＮバッファ層を形成し、厚いバッファ層によるウェハのそりを低減し、その上で半導体基板１上に形成したＧａＮエピタキシャル層（ｉ‐ＧａＮ層）とＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成し、これらのエピタキシャル層にパワートランジスタを形成するものであり、裏面にＧａＮバッファ膜を形成しない場合に比べ、ウェハのそりによるこれらエピタキシャル層の結晶欠陥を大幅に低減するものである。
図１に示すように半導体基板１を準備し、図１３に示すように、低圧ＣＶＤ法（図示せず）により半導体基板１の両面に５〜２０μｍのＧａＮバファ層３を形成し、そして図１４に示すように、半導体基板１の表面に０．３〜２μｍのＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、１〜１００ｎｍのＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５を形成し、パワートランジスタの形成前に半導体基板１の反りを低減した構造を形成する工程を示す。なお、半導体基板１の表面にエピタキシャル層を形成するのは、市販のエピタキシャル装置を利用することを考慮したものである。
図１５は、さらにフォトリソグラフィー装置と、ＣＶＤ装置と、蒸着装置、およびエッチング装置（図示せず）により、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５上にゲート６、ソース電極７、ドレイン電極８を形成し、パワートランジスタ１０を形成する。
図１６は、裏面のＧａＮバッファ層３と、導体基板１の裏面をグラインダーによって研削する前に、フォトリソグラフィー装置とエッチング装置（図示せず）により、ＧａＮバファ層までをエッチングし、パワートランジスタ１１を分離する工程後の状態を示す。この工程は、裏面を研削する際に、パワートランジスタ１１への表面のＧａＮバファ層とＳｉＣ層のストレスの影響を低減するためのものである。
図１７は、裏面のＧａＮバッファ層３と、導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを５０〜３００μｍとする工程を示す。点線部分は研削する部分である。図１８は、裏面のＧａＮバッファ層３と、導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを５０〜３００μｍの厚さになるまで研削する工程後の状態を示す。
図２４（ｂ）は、半導体基板１表面上のＧａＮバッファ層３と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５からなる構造に形成したパワートランジスタ１０を切り出した構造を示す。パワートランジスタは，単体としてもそれらを組み合わせても使用できる。
（実施形態４）
この実施形態は、半導体基板１の両面にＳｉＣ層とＧａＮバッファ層だけを形成する実施形態１と異なり、半導体基板１の両面にＧａＮバッファ層とＧａＮエピタキシャル層（ｉ‐ＧａＮ層）、およびＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成する点が異なる。
半導体基板１の両面にＧａＮバッファ層とＧａＮエピタキシャル層（ｉ‐ＧａＮ層）、およびＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成し、厚いバッファ層によるウェハのそりを低減し、その上で半導体基板１表面のこれらのエピタキシャル層にパワートランジスタを形成するものであり、裏面にＧａＮバッファ層と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）、およびＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成しない場合に比べ、ウェハのそりによるこれらエピタキシャル層の結晶欠陥を大幅に低減するものである。
図１に示すように半導体基板１を準備し、図１９に示すように、低圧ＣＶＤ法（図示せず）により半導体基板１の両面に５〜２０μｍのＧａＮバファ層３を形成し、その上に０．３〜２μｍのＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、１〜１００ｎｍのＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５を形成し、パワートランジスタの形成前に半導体基板１の反りを低減した構造を形成する工程を示す。
図２０は、さらにフォトリソグラフィー装置と、ＣＶＤ装置と、蒸着装置、およびエッチング装置（図示せず）により、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５上にゲート６、ソース電極７、ドレイン電極８を形成し、パワートランジスタ１０を形成する。
図２１は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３、および導体基板１の裏面をグラインダーによって研削する前に、フォトリソグラフィー装置とエッチング装置（図示せず）により、ＧａＮバファ層までをエッチングし、パワートランジスタ１１を分離する工程後の状態を示す。この工程は、裏面を研削する際に、パワートランジスタ１１への表面のＧａＮバファ層とＳｉＣ層のストレスの影響を低減するためのものである。
図２２は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを５０〜３００μｍとする工程を示す。点線部分は研削する部分である。図２３は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを５０〜３００μｍの厚さになるまで研削する工程後の状態を示す。
図２４（ｂ）は、半導体基板１表面上のＧａＮバッファ層３と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５からなる構造に形成したパワートランジスタ１１を切り出した構造を示す。パワートランジスタは，単体としてもそれらを組み合わせても使用できる。
（実施例１）
図１に示すように８インチの半導体基板１を準備し、図２に示すように、低圧ＣＶＤ法（図示せず）により、反応ガスとしてメチルシラン（ＳｉＨ３（ＣＨ３）とヘリウム（Ｈｅ）を使用し、８５０℃、０．３Ｔｏｒｒで半導体基板１の両面に１００ｎｍのＳｉＣ層２を形成し、その上に減圧ＣＶＤを使用し、反応ガスとしてトリメチルガリウム（ＴＭＧ）とアンモニア（ＮＨ３）を用いて、８５０℃、１Ｔｏｒｒで１２μｍのＧａＮバファ層３を形成し、そして図３に示すように、ＭＯＣＶＤ装置を使用し、反応ガスとしてＴＭＧとＮＨ３を用いて、１０５０℃で、７６０Ｔｏｒｒで半導体基板１の表面に１μｍのＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、反応ガスとしてトリメチルアルミニウム（ＴＭＡ）とＮＨ３を用いて３０ｎｍのＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５を形成し、パワートランジスタの形成前に半導体基板１の反りを低減した構造を形成した工程を示す。なお、半導体基板１の表面にエピタキシャル層を形成するのは、市販のエピタキシャル装置を利用することを考慮したものである。
図４は、さらにフォトリソグラフィー装置と、ＣＶＤ装置と、蒸着装置、およびエッチング装置（図示せず）により、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５上にゲート６、ソース電極７、ドレイン電極８を形成し、パワートランジスタ１０を形成した。
図５は、裏面のＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削する前に、フォトリソグラフィー装置とエッチング装置（図示せず）により、ＳｉＣ層までをエッチングし、パワートランジスタ１０を分離した工程後の状態を示す。この工程は、裏面を研削する際に、パワートランジスタ１０への表面のＧａＮバファ層とＳｉＣ層のストレスの影響を低減するためのものである。
図６は、裏面のＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを２５０μｍとする工程を示す。点線部分は研削する部分である。図７は、裏面のＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを２５０μｍの厚さになるまで研削した工程後の状態を示す。
図２４（ａ）は、半導体基板１表面上のＳｉＣ層２と、ＧａＮバッファ層３と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５からなる構造に形成したパワートランジスタ１０を切り出した構造を示す。パワートランジスタは，単体としてもそれらを組み合わせても使用できる。
（実施例２）
この実施例は、半導体基板１の両面にＳｉＣ層とＧａＮバッファ層だけを形成した実施例１と異なり、半導体基板１の両面にＳｉＣ層とＧａＮバッファ層、さらにＧａＮエピタキシャル層（ｉ‐ＧａＮ層）とＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成した点が異なる。
図１に示すように半導体基板１を準備し、図８に示すように、低圧ＣＶＤ法（図示せず）により半導体基板１の両面に反応ガスとしてメチルシラン（ＳｉＨ３（ＣＨ３）とヘリウム（Ｈｅ）を使用し、８５０℃、０．３Ｔｏｒｒで半導体基板１の両面に１００ｎｍのＳｉＣ層２を形成し、その上に減圧ＣＶＤを使用し、反応ガスとしてＴＭＧとＮＨ３を用いて、８５０℃、１Ｔｏｒｒで１２μｍのＧａＮバファ層３を形成し、その上に減圧ＣＶＤを使用し、反応ガスとしてＴＭＧとＮＨ３を用いて、１０５０℃で、１Ｔｏｒｒで半導体基板１の表面に１μｍのｉ型ＧａＮエピタキシャル層４と、反応ガスとしてＴＭＡとＮＨ３を用いて３０ｎｍのＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５を形成し、パワートランジスタの形成前に半導体基板１の反りを低減した構造を形成した工程を示す。
図９は、さらにフォトリソグラフィー装置と、ＣＶＤ装置と、蒸着装置、およびエッチング装置（図示せず）により、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５上にゲート６、ソース電極７、ドレイン電極８を形成し、パワートランジスタ１０を形成した。
図１０は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削する前に、フォトリソグラフィー装置とエッチング装置（図示せず）により、ＳｉＣ層までをエッチングし、パワートランジスタ１０を分離した工程後の状態を示す。この工程は、裏面を研削する際に、パワートランジスタ１０への表面のＧａＮバファ層とＳｉＣ層のストレスの影響を低減するためのものである。
図１１は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを２５０μｍとする工程を示す。点線部分は研削する部分である。図１２は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３と、ＳｉＣ層２、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを２５０μｍの厚さになるまで研削した工程後の状態を示す。
図２４（ａ）は、半導体基板１表面上のＳｉＣ層２と、ＧａＮバッファ層３と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５からなる構造に形成したパワートランジスタ１０を切り出した構造を示す。パワートランジスタは，単体としてもそれらを組み合わせても使用できる。
（実施例３）
この実施例は、半導体基板１の両面にＳｉＣ層とＧａＮバッファ層を形成した実施例１と異なり、半導体基板１の両面にＧａＮバッファ層だけを形成した点が異なる。
図１に示すように半導体基板１を準備し、図１３に示すように、減圧ＣＶＤを使用し、反応ガスとしてＴＭＧとＮＨ３を用いて、８５０℃、１Ｔｏｒｒで１２μｍのＧａＮバファ層３を形成し、図１４に示すように、ＭＯＣＶＤ装置を使用し、反応ガスとしてＴＭＧとＮＨ３を用いて、１０５０℃、７６０Ｔｏｒｒで半導体基板１の表面に１μｍのＧａＮエピタキシャル層（ｉ−ＧａＮ層）４と、反応ガスとしてＴＭＡとＮＨ３を用いて３０ｎｍのＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５を形成し、パワートランジスタの形成前に半導体基板１の反りを低減した構造を形成した工程を示す。なお、半導体基板１の表面にエピタキシャル層を形成するのは、市販のエピタキシャル装置を利用することを考慮したものである。
図１５は、さらにフォトリソグラフィー装置と、ＣＶＤ装置と、蒸着装置、およびエッチング装置（図示せず）により、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５上にゲート６、ソース電極７、ドレイン電極８を形成し、パワートランジスタ１０を形成した。
図１６は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３、および導体基板１の裏面をグラインダーによって研削する前に、フォトリソグラフィー装置とエッチング装置（図示せず）により、パワートランジスタ１１を分離した工程後の状態を示す。この工程は、裏面を研削する際に、ＧａＮバッファ層までをエッチングし、パワートランジスタ１０への表面のＧａＮバファ層とＳｉＣ層のストレスの影響を低減するためのものである。
図１７は、裏面のＧａＮバッファ層３と、導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを２５０μｍとする工程を示す。点線部分は研削する部分である。図１８は、裏面のＧａＮバッファ層３と、導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを２５０μｍの厚さになるまで研削した工程後の状態を示す。
図２４（ｂ）は、半導体基板１表面上のＧａＮバッファ層３と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５からなる構造に形成したパワートランジスタ１１を切り出した構造を示す。パワートランジスタは，単体としてもそれらを組み合わせても使用できる。
（実施例４）
この実施例は、半導体基板１の両面にＳｉＣ層とＧａＮバッファ層だけを形成した実施例１と異なり、半導体基板１の両面にＧａＮバッファ層とＧａＮエピタキシャル層（ｉ‐ＧａＮ層）、およびＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）を形成した点が異なる。
図１に示すように半導体基板１を準備し、図１９に示すように、減圧ＣＶＤを使用し、反応ガスとしてＴＭＧとＮＨ３を用いて、８５０℃、１Ｔｏｒｒで１２μｍのＧａＮバファ層３を形成し、その上に、減圧ＣＶＤ装置を使用し、反応ガスとしてＴＭＧとＮＨ３を用いて、１０５０℃、１Ｔｏｒｒで半導体基板１の両面に１μｍのＧａＮエピタキシャル層（ｉ−ＧａＮ層）４と、反応ガスとしてＴＭＡとＮＨ３を用いて３０ｎｍのＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５を形成し、パワートランジスタの形成前に半導体基板１の反りを低減した構造を形成した工程を示す。
図２０は、さらにフォトリソグラフィー装置と、ＣＶＤ装置と、蒸着装置、およびエッチング装置（図示せず）により、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５上にゲート６、ソース電極７、ドレイン電極８を形成し、パワートランジスタ１０を形成した。
図２１は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３、および導体基板１の裏面をグラインダーによって研削する前に、フォトリソグラフィー装置とエッチング装置（図示せず）により、ＧａＮバッファ層までをエッチングし、パワートランジスタ１１を分離した工程後の状態を示す。この工程は、裏面を研削する際に、パワートランジスタ１０への表面のＧａＮバファ層とＳｉＣ層のストレスの影響を低減するためのものである。
図２２は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを２５０μｍとする工程を示す。点線部分は研削する部分である。図２３は、裏面のＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４と、ＧａＮバッファ層３、および導体基板１の裏面をグラインダーによって研削し、半導体基板１の残りの厚さを２５０μｍの厚さになるまで研削した工程後の状態を示す。
図２４（ｂ）は、半導体基板１表面上のＧａＮバッファ層３と、ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）４、ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）５からなる構造に形成したパワートランジスタ１０を切り出した構造を示す。パワートランジスタは，単体としてもそれらを組み合わせても使用できる。
１ 半導体基板
２ ＳｉＣ層
３ ＧａＮバッファ層
４ ＧａＮエピタキシャル層（ｉ‐ＧａＮ層）
５ ＡｌＧａＮエピタキシャル層（ｉ‐ＡｌＧａＮ層）
６ パワートランジスタのゲート
７ パワートランジスタのソース
８ パワートランジスタのドレイン
１０ パワートランジスタ
１１ パワートランジスタ

Claims (6)

  1. 半導体基板の両面にＳｉＣ層およびＧａＮバッファ層をこの順序で形成することにより、前記半導体基板の反りを少なくする工程、
    前記半導体基板の表面にＧａＮエピタキシャル層とＡｌＧａＮ層を形成する工程、
    前記半導体基板表面の前記ＳｉＣ層および前記ＧａＮバッファ層上にパワーデバイスを形成する工程、
    前記半導体基板の表面のパワーデバイスを分離する工程、
    パワーデバイスチップを切り出すために裏面を研削する工程、
    を備えた、パワーデバイスの製造方法。
  2. 半導体基板の両面にＳｉＣ層とＧａＮバッファ層およびＧａＮエピタキシャル層とＡｌＧａＮ層をこの順序で形成することにより、前記半導体基板の反りを少なくする工程、
    前記半導体基板表面の前記ＳｉＣ層および前記ＧａＮバッファ層上にパワーデバイスを形成する工程、
    前記半導体基板の表面のパワーデバイスを分離する工程、
    パワーデバイスチップを切り出すために裏面を研削する工程、
    を備えた、パワーデバイスの製造方法。
  3. 半導体基板の両面にＧａＮ層バッファを形成することにより、前記半導体基板の反りを少なくする工程、
    半導体基板の表面にＧａＮエピタキシャル層とＡｌＧａＮ層を形成する工程、
    前記半導体基板表面の前記ＧａＮバッファ層上にパワーデバイスを形成する工程、
    前記半導体基板の表面のパワーデバイスを分離する工程、
    パワーデバイスチップを切り出すために裏面を研削する工程、
    を備えた、パワーデバイスの製造方法。
  4. 半導体基板の両面にＧａＮ層バッファおよびＧａＮエピタキシャル層とＡｌＧａＮ層をこの順序で形成することにより、前記半導体基板の反りを少なくする工程、
    前記半導体基板表面の前記ＧａＮバッファ層上にパワーデバイスを形成する工程、
    前記半導体基板の表面のパワーデバイスを分離する工程、
    パワーデバイスチップを切り出すために裏面を研削する工程、
    を備えたパワーデバイスの製造方法。
  5. 前記半導体基板が、Ｓｉ基板である、請求項１から４の何れか１項に記載のパワーデバイスの製造方法。
  6. 請求項1から４の何れか１項に記載のパワーデバイスの製造方法により製造されるパワーデバイス。
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