KR102668632B1 - 파워 트랜지스터의 제조 방법 및 그 제조 방법에 따라 제조되는 파워 트랜지스터 - Google Patents
파워 트랜지스터의 제조 방법 및 그 제조 방법에 따라 제조되는 파워 트랜지스터 Download PDFInfo
- Publication number
- KR102668632B1 KR102668632B1 KR1020190168241A KR20190168241A KR102668632B1 KR 102668632 B1 KR102668632 B1 KR 102668632B1 KR 1020190168241 A KR1020190168241 A KR 1020190168241A KR 20190168241 A KR20190168241 A KR 20190168241A KR 102668632 B1 KR102668632 B1 KR 102668632B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gan
- semiconductor substrate
- power transistor
- algan
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 227
- 239000004065 semiconductor Substances 0.000 claims abstract description 176
- 229910002704 AlGaN Inorganic materials 0.000 claims abstract description 139
- 238000000034 method Methods 0.000 claims abstract description 114
- 238000005498 polishing Methods 0.000 claims abstract description 28
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 28
- 230000007547 defect Effects 0.000 description 24
- 239000013078 crystal Substances 0.000 description 23
- 238000005530 etching Methods 0.000 description 17
- 238000000206 photolithography Methods 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 239000007789 gas Substances 0.000 description 15
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 14
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 12
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000005452 bending Methods 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 4
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- 229910003828 SiH3 Inorganic materials 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- OLRJXMHANKMLTD-UHFFFAOYSA-N silyl Chemical compound [SiH3] OLRJXMHANKMLTD-UHFFFAOYSA-N 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
파워 트랜지스터의 제조 방법이 개시된다. 본 발명에 따른 파워 트랜지스터 제조 방법은 반도체 기판의 양면에 SiC 층 및 GaN 버퍼층을 순차적으로 형성하여 상기 반도체 기판의 휨을 적게 하는 공정에 있어서, 상기 반도체 기판의 표면에 GaN 에피택셜층과 AlGaN 에피택셜층을 형성하는 공정, 상기 반도체 기판 표면의 상기 SiC 층 및 상기 GaN 버퍼층 상에 파워 트랜지스터를 형성하는 공정, 상기 반도체 기판의 표면의 파워 트랜지스터를 분리하는 공정 및 상기 파워 트랜지스터 칩을 만들기 위해 배면을 연마하는 공정을 포함할 수 있다.
Description
본 발명은 반도체 기판을 사용한 파워 트랜지스터의 제조 방법에 관한 것이다. 구체적으로는 Si 기판을 사용하여 III 족 반도체를 제조하는 방법 및 그 제조 방법에 따라 제조되는 트랜지스터 장치에 관한 것이다.
현재, 일본 특허 공개 2014-3301호 공보에서와 같이 SiC 기판 또는 사파이어(Sapphire) 기판, 기타 Si 기판 등을 사용하여 III족 질화물 파워 트랜지스터가 사용되고 있다. 또는, 비특허문헌 1 및 2에 나타난 바와 같이 제조원가 절감 및 Si 공정을 이용할 수 있는, Si 기판을 이용한 GaN 파워 트랜지스터가 연구 및 이용되기 시작했다. Si 기판을 사용하는 경우에는, GaN의 결정성을 양호하게 하기 위해 GaN 버퍼층이 사용되고 있다.
Panasonic Technical Journal Vol/55 No.2 Jul. 2009
J. Vac. Soc. Japan Vol.54, No.6, 2011
종래의 Si 기판을 가지는 파워 트랜지스터에서는 GaN의 결정성을 개선하기 위해서, Si 기판의 표면에만 먼저 GaN 버퍼층을 8 ~ 17㎛로 매우 두껍게 형성하고, 그 위에 GaN 에피택셜층을 형성시킨다. 그리고 그 위에 2차원 전자가스를 발생시켜 i-GaN(intrinsic-GaN, 혹은 non-doped-GaN) 및 i-AlGaN을 형성하고, 그 위에 게이트 전극을 형성하여 파워 트랜지스터를 완성하는 방법을 사용하였다. 기판 표면에 형성한 GaN 에피택셜층의 결정성을 향상시키기 위해, 그 아래에 있는 GaN 버퍼층은 두께가 두껍게 형성되어, GaN 버퍼층의 스트레스에 의해, 웨이퍼가 크게 휘어지는 문제가 발생하고, 그 결과 파워 트랜지스터의 에피택셜층에 결정 결함이 발생하는 문제가 있다.
따라서, 본 발명의 해결 방법 및 그 과제는 Si 기판상에 트랜지스터를 제조하는 방법에서, Si 기판의 변형을 최소화하고, Si 기판의 휘어짐에 의한 GaN 에피택셜층의 결정 결함을 줄이기 위한 것이다.
본 출원의 청구항 1에 기재되어 있는 제조 방법은, 반도체 기판의 양면에 SiC 층 및 GaN 버퍼층을 순서대로 형성하여 상기 반도체 기판의 휨을 적게 하는 공정, 상기 반도체 기판의 표면에 GaN 에피택셜층과 AlGaN 에피택셜층을 형성하는 공정, 상기에 반도체 기판 표면의 SiC 층 및 상기 GaN 버퍼층에 파워 트랜지스터를 형성하는 공정, 상기 반도체 기판의 표면의 파워 트랜지스터를 분리하는 공정, 파워 트랜지스터 칩을 분리해서 배면을 연마하는 공정을 통해 파워 트랜지스터의 제조 방법을 제공하여 상기 과제를 해결할 수 있다.
본 출원 청구항 1에 기재된 파워 트랜지스터의 제조 방법은, 반도체 기판의 표면에 파워 트랜지스터를 형성하는 것을 가능하게 한다. 도 1과 같이 반도체 기판을 준비하고 도 2와 같이 상기 반도체 기판의 양면에 Si와 GaN의 중간 영역의 격자 상수를 가지고 GaN 버퍼층의 결정성을 개선하기 위한 SiC 층(또는 반도체 층)과, GaN 에피택셜층의 결정성을 개선하기 위한 GaN 버퍼층을 형성한다. 상기 반도체 기판의 양면에 상기 SiC 층 및 상기 GaN 버퍼층을 형성하는 이유는, 반도체 기판의 휘어짐을 줄이기 위함이다. 또한, 상기 반도체 기판은 여러 가지 에피택셜층을 이용하여 소자를 형성하는 것도 가능하다. 즉 값이 싼 소재를 선택할 수 있다.
도 3과 같이 반도체 기판의 표면에 2차원 가스를 형성하기 위한 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i-AlGaN 층)을 형성하고, 도 4와 같이 파워 트랜지스터를 제조하는 경우에, 배면에 상기 SiC 층 및 두꺼운 GaN 버퍼층이 존재하기 때문에, 상기 설명한 바와 같이 반도체 기판의 휘어짐을 매우 작게 할 수 있기 때문이다. 이로써 종래에 두껍게 GaN 버퍼층을 형성하는 것에 의해 반도체 기판이 크게 휘게 되어 GaN 에피택셜층에 결정 결함을 발생시키는 문제를 해결할 수 있다. 기존에는 반도체 기판의 표면에만 GaN 버퍼층과 GaN 에피택셜층을 형성하여, 웨이퍼가 크게 휘기 때문에 GaN 에피택셜층에 결정 결함이 생기기 쉽다.
본 발명은 도 4와 같이 파워 트랜지스터를 형성하고, 그 위에 도 5와 같이 파워 트랜지스터를 분리하고, 표면을 연삭하여 표면 GaN 버퍼층 및 SiC 층의 스트레스 영향을 줄인 후, 도 7에 따라 배면을 연마한다. 도 24(a)에 따라 배면을 연마하고 칩을 절단한다.
이와 같이, 스트레스가 작은 기판을 사용하여 결정 결함이 적은 파워 트랜지스터를 만들 수 있는 장점이 있다.
본 출원 청구항 2에 기재된 제품의 제조 방법은 기판의 양면에 SiC 층과 GaN 버퍼층 및 GaN 에피택셜층과 AlGaN 층을 순서대로 형성하여, 상기 반도체 기판의 휨이 거의 없게 하는 공정, 상기 반도체 기판 표면의 상기 SiC 층 및 상기 GaN 버퍼층에 파워 트랜지스터를 형성하는 공정, 상기 반도체 기판의 표면의 파워 트랜지스터를 분리하는 공정, 파워 트랜지스터 칩을 절단해서 배면을 연마하는 공정을 이용하여 파워 트랜지스터의 제조 방법을 제공하여, 상기에서 언급한 문제를 해결할 수 있다.
본원 청구항 2에 기재되어있는 파워 트랜지스터의 제조 방법은, 반도체 기판의 표면에 파워 트랜지스터를 형성하는 것이 가능하다. 도 1과 같이 반도체 기판을 준비하고 도 8과 같이, 양면에 Si와 GaN 사이에 중간의 격자상수 크기를 가지고 GaN 버퍼층의 결정성을 향상시키는 SiC 층과, GaN 에피택셜층의 결정성을 향상시킬 수 있다. 상기 반도체 기판의 양면에 상기 SiC 층과 GaN 버퍼층, 그리고 GaN 에피택셜층(i-GaN 층), AlGaN 에피택셜층(i-AlGaN 층)을 형성하여 상기 반도체 기판의 휨을 거의 없게 할 수 있다. 도 8과 같이 2차원 가스를 형성하는 데 필요한 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i-AlGaN 층)을 형성하고, 도 9와 같이 파워 트랜지스터를 제조할 경우에, SiC 층과 GaN 버퍼층, 그리고 GaN 에피택셜층 (i-GaN 층), AlGaN 에피택셜층 (i-AlGaN 층)이 존재한다. 이로써 반도체 기판의 휨을 적게 할 수 있다. 이렇게 하여 종래의 두껍게 GaN 버퍼층을 형성하는 것에 의해 반도체 기판이 크게 휘는 원인이 되고, GaN 에피택셜층에 결정 결함을 발생시키는 문제를 해결할 수 있다. 종래에는 반도체 기판의 표면에만 GaN 버퍼층과 GaN 에피택셜층을 형성하여, GaN 에피택셜층에 결정 결함이 발생하였다. 본 발명은 도 9와 같이 기판을 형성하고, 그 위에 도 10과 같이, 파워 트랜지스터를 분리하고, 표면을 연삭하여 SiC 층의 스트레스의 영향을 줄인다. 그 후 도 12와 같이 배면을 연마할 수 있다. 따라서, 도 24(a)와 같이 배면을 연마하여 칩을 절단할 수가 있다.
이러한 방식을 통해, 휨이 적게 된 공정을 사용하여 결정 결함이 적은 파워 트랜지스터를 제작할 수 있는 잇점이 있다.
본 출원 청구항 3에 기재되어있는 파워 트랜지스터 제조 방법은, 반도체 기판의 양면에 GaN 버퍼층을 형성하여 상기 반도체 기판의 휨이 적게 하는 공정, 반도체 기판의 표면에 GaN 에피택셜층을 형성하는 공정, 상기 반도체 기판 표면에 상기 GaN 버퍼층 위에 파워 트랜지스터를 형성하는 공정, 상기 반도체 기판의 표면의 파워 트랜지스터를 분리하는 공정, 파워 트랜지스터 칩을 절단하여 배면을 연마하는 공정을 이용하여 파워 트랜지스터를 제조하는 방법을 이용하여, 상기에 언급한 문제를 해결할 수 있다.
본 출원 청구항 3에 기재된 파워 트랜지스터의 제조방법은 반도체 기판의 표면에 파워 트랜지스터 형성을 가능하게 한다. 도 1과 같이 반도체 기판을 준비하고 도 13과 같이 기판의 양면에 GaN 에피택셜층의 결정성을 개량하기 위한 GaN 버퍼층을 형성할 수 있다. 상기 반도체 기판의 양면에 GaN 버퍼층을 형성하는 이유는, 상기 반도체 기판의 휨을 줄이기 위함이다. 도 14와 같이 반도체 기판의 표면에 2차원 가스를 형성하여 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i-AlGaN 층)을 형성하고, 도 15과 같이 파워 트랜지스터를 제조하는 경우에는, 배면에 두꺼운 상기 GaN 버퍼층이 존재하여, 상기 반도체 기판의 휘어짐을 적게 할 수 있고, 반도체 기판의 결함이 매우 적다. 따라서, 종래의 두꺼운 GaN 버퍼층의 형성에 의한 반도체 기판의 크게 휘는 원인으로 GaN 에피택셜층의 결정 결함을 발생시키는 것의 문제를 해결할 수 있다. 종래에는 반도체 기판의 표면에만 GaN 버퍼층과 GaN 에피택셜층을 형성하여, 웨이퍼가 크게 휘어서 GaN 에피택셜층에 결정 결함이 발생하는 문제가 있었다. 본 발명은 도 15와 같이 파워 트랜지스터를 형성한 후, 그 위에 도 16과 같이 파워 트랜지스터를 분리하여 표면을 연삭할 때 GaN 버퍼층의 스트레스 영향을 줄일 수 있고, 다음에 도 7과 같이 배면을 연마 가능하고 도 24(b)와 같이 배면을 연마한 칩을 절단해서 완성한다.
이런 방법으로, 휨이 적은 기판을 사용하고, 결정 결함이 적은 파워 트랜지스터를 제작할 수 있는 잇점이 있다.
본 출원의 청구항 4에 기재된 파워 트랜지스터의 제조 방법은 반도체 기판의 양면에 GaN 버퍼층과 GaN 에피택셜층을 순차적으로 형성시켜 상기 반도체 기판의 휨을 적게 하는 공정, 상기 반도체 기판 표면의 상기 GaN 버퍼층 위에 파워 트랜지스터를 형성하는 공정, 상기 반도체 기판의 표면의 파워 트랜지스터를 분리하는 공정, 파워 트랜지스터 칩을 분리하고 배면을 연마하는 공정을 이용하여 파워 트랜지스터의 제조방법을 제공하여 상기 과제를 해결할 수 있다.
본출원 청구항 4 에 기재된 파워 트랜지스터 제조방법은 반도체 기판의 표면에 파워 트랜지스터를 형성할 수 있다. 도 1과 같이 반도체 기판을 준비하고, 도 19와 같이 상기 반도체 기판 양면에 GaN 에피택셜층의 결정성을 향상시키기 위한 GaN 버퍼층과 GaN 에피택셜층을 형성할 수 있다. 상기 반도체 기판의 양면에 상기 설명한 GaN 버퍼층과 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i-AlGaN층)을 형성하는 이유는, 상기 반도체 기판의 휘어짐을 적게 하기 위함이다.
도 19와 같이 2차원 가스를 형성하기 위한 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i-AlGaN 층)을 형성하여 도 20과 같이 파워 트랜지스터를 제조하는 경우, 배면에 두꺼운 상기 (i-GaN 층)과 AlGaN 에피택셜층 (i-AlGaN 층)이 존재하며, 상기와 같이 반도체 기판의 휘어짐 영향을 적게 할 수 있다.
종래의 두꺼운 GaN 버퍼층의 형성으로 반도체 기판에 크게 영향을 끼치는 원인이 되는 GaN 에피택셜층의 결정 결함을 유발시키는 문제를 해결할 수 있다. 종래는 반도체 기판의 표면에만 GaN 버퍼층과 GaN 에피택셜층을 형성하여, 웨이퍼가 커다란 휘어짐을 일으켜 GaN 에피택셜층에 결정 결함이 생기기 쉽다. 본 발명은 도 20와 같이 파워 트랜지스터를 형성한 후 그 위에 도 21과 같이 파워 트랜지스터를 분리하고, 표면을 연삭하여, 배면의 GaN 버퍼층과 SiC 층의 스트레스 영향을 줄일 수 있다. 그 후, 도 23과 같이 배면을 연마하고, 도 24(a)와 같이 배면을 연마한 칩을 절단할 수 있다.
이렇게 하여 영향과 휨이 적게 하는 기판을 사용하여, 결정 결함이 적은 파워 트랜지스터를 형성할 수 있는 유리한 점이 있다.
본출원 청구항 5에 기재된 파워 트랜지스터의 제조 방법은, 상기 반도체 기판으로 Si 기판을 채택할 수 있고, 청구항 1에서 4까지 중 어느 하나에 기재된 파워 트랜지스터의 제조 방법을 각각 제공하여 상기에 언급된 문제를 해결할 수 있다.
Si 기판은 반도체 공정에서 광범위하게 사용되는 것으로서, 발광 소자의 공정에서 사용하는 포토리소그래피(Photolithography) 공정, 연마 공정, 에칭(Etching) 공정을 쉽게 수행할 수 있으며, 파워 트랜지스터를 쉽게 형성할 수 있다.
본 출원 청구항 6에 기재되어있는 내용은 청구항 1에서 4까지 중 어느 하나에 기재되어 있는 파워 트랜지스터의 제조 방법에 의해 제조될 수 있는 파워 트랜지스터를 제공하기 때문에 상기 과제를 해결할 수 있다.
본 출원 청구항 6에 기재된 파워 트랜지스터는 청구항 1에서 4까지 중 어느 하나에 기재되어있는 파워 트랜지스터의 제조 방법에 의해 제조된 파워 트랜지스터는 결정 결함이 적은 파워 트랜지스터로써 충족되는 내전압 특성 FET(Field Effective Transister)의 특성을 얻을 수 있다.
본 발명은 반도체 기판의 양면에 대하여 각각의 SiC 층과 GaN 버퍼층, SiC 층과 GaN 버퍼층 및 GaN 에피택셜층, GaN 버퍼층, GaN 버퍼층과 GaN 에피택셜층을 형성하는 공정들에서 누적된 휨 작용을 감소하기 위해 파워 트랜지스터를 형성하는 GaN 에피택셜층의 스트레스에 의한 결정 결함을 낮추고, 결정 결함이 있는 파워 트랜지스터의 특성의 열화(Break Down: 소자가 노화되어 작동이 되지 않는 것)를 줄이는 것이 가능하다.
이렇게 스트레스에 의한 결정 결함을 줄일 수 있기 때문에, GaN 버퍼층의 두께가 그보다 더 얇게 할 수 있다.
도 1은 Si 기판을 준비하는 공정을 나타낸다.
도 2는 파워 트랜지스터를 형성하기 위해, Si 기판의 양면에 SiC 층과 GaN 버퍼층을 형성하는 공정 후의 상태를 나타낸다.
도 3은 파워 트랜지스터를 형성하기 위해 Si 기판의 양면에 SiC 층과 GaN 버퍼층을 형성한 후, 표면에만 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i-AlGaN 층)을 형성하는 공정 후의 상태를 나타낸다.
도 4는 파워 트랜지스터를 형성하기 위해, Si 기판 표면의 AlGaN 층 (i-GaN 층) 위에, 게이트(Gate), 소스(Source), 드레인(Drain)를 형성하여 파워 트랜지스터를 제조한 공정 후의 상태를 나타낸다.
도 5는 Si 기판 표면에서 파워 트랜지스터를 분리하는 공정 후의 상태를 나타낸다.
도 6은 Si 기판의 표면에서 파워 트랜지스터를 분리한 공정 후, 배면의 GaN 층과 SiC 층, Si 기판을 연마하는 공정을 나타낸다. 점선으로 둘러싼 영역이 연마 영역이다.
도 7은 Si 기판의 표면에서 파워 트랜지스터를 분리한 공정 후, 배면의 GaN 층, SiC 층, Si 기판을 연마하는 공정 후의 상태를 나타낸다.
도 8은 파워 트랜지스터를 형성하기 위해, Si 기판 양면에 SiC 층과 GaN 버퍼층, GaN 에피택셜층 (i-GaN 층), AlGaN 에피택셜층(i-AlGaN 층)을 형성하는 공정 후 상태를 나타낸다.
도 9는 파워 트랜지스터를 형성하기 위해, Si 기판의 표면에 AlGaN 에피택셜층 (i-AlGaN 층) 위에, 게이트, 소스, 드레인을 형성하여 파워 트랜지스터를 제조한 공정 후 상태를 나타낸다.
도 10은 Si 기판 표면에서 파워 트랜지스터를 분리하는 공정의 상태를 나타낸다.
도 11은 Si 기판 표면에서 파워 트랜지스터를 분리한 공정 후, 배면의 AlGaN 에피택셜층(i- AlGaN 층), GaN 에피택셜층(i-GaN 층)과 GaN 층 및 SiC 층과 Si 기판을 연마하는 공정을 나타내고 있고, 점선으로 둘러싸인 영역이 연마할 수 있는 영역이다.
도 12는 Si 기판 표면에 파워 트랜지스터를 분리하는 공정 후에, 배면에 AlGaN 에피택셜층(i-AlGaN 층), GaN 에피택셜층 (i-GaN 층), GaN 버퍼층과 SiC 층, Si 기판을 연마하는 공정 후 상태를 나타낸다.
도 13은 파워 트랜지스터를 형성하기 위해, Si 기판의 양면에 GaN 버퍼층을 형성하는 공정 후 상태를 나타낸다.
도 14는 파워 트랜지스터를 형성하기 위해, Si 기판 양면에 GaN 버퍼층을 형성한 후, 표면에 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i-AlGaN 층)을 형성시킨 후 상태를 나타낸다.
도 15는 파워 트랜지스터를 형성하기 위해, Si 기판 양면에 AlGaN 에피택셜층 (i-GaN 층) 위에, 게이트, 소스, 드레인을 형성하여 파워 트랜지스터를 제조한 공정 후 상태를 나타낸다.
도 16은 Si 기판 표면에서 파워 트랜지스터를 분리하는 공정의 상태를 나타낸다.
도 17은 Si 기판의 표면에서 파워 트랜지스터를 분리한 후, 배면의 GaN 버퍼층, Si 기판을 연마하는 공정을 나타낸다.
도 18은 Si 기판의 표면에서 파워 트랜지스터를 분리한 후, 배면의 GaN 버퍼층, Si 기판을 연마한 공정 후 상태를 나타낸다.
도 19는 파워 트랜지스터를 형성하기 위해, Si 기판의 양면에 GaN 버퍼층과 GaN 에피택셜층(i-GaN 층), 그리고 AlGaN 층(i-AlGaN 층)을 형성하는 공정의 상태를 나타낸다.
도 20은 파워 트랜지스터를 형성하기 위해, Si 기판의 표면에 AlGaN 에피택셜층(i-GaN 층) 위에 게이트와 소스 및 드레인을 형성하여 파워 트랜지스터를 제조한 공정 후 상태를 나타낸다.
도 21은 Si 기판 표면에서 파워 트랜지스터를 분리한 공정 후 상태를 나타낸다.
도 22는 Si 기판 표면에서 파워 트랜지스터를 분리한 공정 후 배면에 AlGaN 에피택셜층(i-AlGaN 층)과 GaN 에피택셜층 (i-GaN 층), GaN 버퍼층, Si 기판을 연마한 후 공정을 나타내며, 점선의 범위가 연마된 영역이다.
도 23은 Si 기판 표면에서 파워 트랜지스터를 분리한 공정 후, 배면의 AlGaN 에피택셜층(i-AlGaN 층)과 GaN 에피택셜층(i-GaN 층)과 GaN 버퍼층 및 Si 기판을 연마 공정 후 상태를 나타낸다.
도 24는 파워 트랜지스터를 단면으로 절단한 구조를 나타낸다. 도 24(a)는 SiC 막이 있는 경우의 구조이고, 도 24(b)는 SiC 막이 없는 구조이다.
도 2는 파워 트랜지스터를 형성하기 위해, Si 기판의 양면에 SiC 층과 GaN 버퍼층을 형성하는 공정 후의 상태를 나타낸다.
도 3은 파워 트랜지스터를 형성하기 위해 Si 기판의 양면에 SiC 층과 GaN 버퍼층을 형성한 후, 표면에만 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i-AlGaN 층)을 형성하는 공정 후의 상태를 나타낸다.
도 4는 파워 트랜지스터를 형성하기 위해, Si 기판 표면의 AlGaN 층 (i-GaN 층) 위에, 게이트(Gate), 소스(Source), 드레인(Drain)를 형성하여 파워 트랜지스터를 제조한 공정 후의 상태를 나타낸다.
도 5는 Si 기판 표면에서 파워 트랜지스터를 분리하는 공정 후의 상태를 나타낸다.
도 6은 Si 기판의 표면에서 파워 트랜지스터를 분리한 공정 후, 배면의 GaN 층과 SiC 층, Si 기판을 연마하는 공정을 나타낸다. 점선으로 둘러싼 영역이 연마 영역이다.
도 7은 Si 기판의 표면에서 파워 트랜지스터를 분리한 공정 후, 배면의 GaN 층, SiC 층, Si 기판을 연마하는 공정 후의 상태를 나타낸다.
도 8은 파워 트랜지스터를 형성하기 위해, Si 기판 양면에 SiC 층과 GaN 버퍼층, GaN 에피택셜층 (i-GaN 층), AlGaN 에피택셜층(i-AlGaN 층)을 형성하는 공정 후 상태를 나타낸다.
도 9는 파워 트랜지스터를 형성하기 위해, Si 기판의 표면에 AlGaN 에피택셜층 (i-AlGaN 층) 위에, 게이트, 소스, 드레인을 형성하여 파워 트랜지스터를 제조한 공정 후 상태를 나타낸다.
도 10은 Si 기판 표면에서 파워 트랜지스터를 분리하는 공정의 상태를 나타낸다.
도 11은 Si 기판 표면에서 파워 트랜지스터를 분리한 공정 후, 배면의 AlGaN 에피택셜층(i- AlGaN 층), GaN 에피택셜층(i-GaN 층)과 GaN 층 및 SiC 층과 Si 기판을 연마하는 공정을 나타내고 있고, 점선으로 둘러싸인 영역이 연마할 수 있는 영역이다.
도 12는 Si 기판 표면에 파워 트랜지스터를 분리하는 공정 후에, 배면에 AlGaN 에피택셜층(i-AlGaN 층), GaN 에피택셜층 (i-GaN 층), GaN 버퍼층과 SiC 층, Si 기판을 연마하는 공정 후 상태를 나타낸다.
도 13은 파워 트랜지스터를 형성하기 위해, Si 기판의 양면에 GaN 버퍼층을 형성하는 공정 후 상태를 나타낸다.
도 14는 파워 트랜지스터를 형성하기 위해, Si 기판 양면에 GaN 버퍼층을 형성한 후, 표면에 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i-AlGaN 층)을 형성시킨 후 상태를 나타낸다.
도 15는 파워 트랜지스터를 형성하기 위해, Si 기판 양면에 AlGaN 에피택셜층 (i-GaN 층) 위에, 게이트, 소스, 드레인을 형성하여 파워 트랜지스터를 제조한 공정 후 상태를 나타낸다.
도 16은 Si 기판 표면에서 파워 트랜지스터를 분리하는 공정의 상태를 나타낸다.
도 17은 Si 기판의 표면에서 파워 트랜지스터를 분리한 후, 배면의 GaN 버퍼층, Si 기판을 연마하는 공정을 나타낸다.
도 18은 Si 기판의 표면에서 파워 트랜지스터를 분리한 후, 배면의 GaN 버퍼층, Si 기판을 연마한 공정 후 상태를 나타낸다.
도 19는 파워 트랜지스터를 형성하기 위해, Si 기판의 양면에 GaN 버퍼층과 GaN 에피택셜층(i-GaN 층), 그리고 AlGaN 층(i-AlGaN 층)을 형성하는 공정의 상태를 나타낸다.
도 20은 파워 트랜지스터를 형성하기 위해, Si 기판의 표면에 AlGaN 에피택셜층(i-GaN 층) 위에 게이트와 소스 및 드레인을 형성하여 파워 트랜지스터를 제조한 공정 후 상태를 나타낸다.
도 21은 Si 기판 표면에서 파워 트랜지스터를 분리한 공정 후 상태를 나타낸다.
도 22는 Si 기판 표면에서 파워 트랜지스터를 분리한 공정 후 배면에 AlGaN 에피택셜층(i-AlGaN 층)과 GaN 에피택셜층 (i-GaN 층), GaN 버퍼층, Si 기판을 연마한 후 공정을 나타내며, 점선의 범위가 연마된 영역이다.
도 23은 Si 기판 표면에서 파워 트랜지스터를 분리한 공정 후, 배면의 AlGaN 에피택셜층(i-AlGaN 층)과 GaN 에피택셜층(i-GaN 층)과 GaN 버퍼층 및 Si 기판을 연마 공정 후 상태를 나타낸다.
도 24는 파워 트랜지스터를 단면으로 절단한 구조를 나타낸다. 도 24(a)는 SiC 막이 있는 경우의 구조이고, 도 24(b)는 SiC 막이 없는 구조이다.
이하, 본 발명의 실시형태에 관해 도면을 참조하여 설명한다. 각 도면에서 동일 부분은 동일 부호를 사용하고있다.
(실시 형태 1)
이 실시 형태는, 반도체 기판 1의 양면에 SiC 층과 GaN 버퍼층을 형성하여, 두꺼운 버퍼층을 사용한 것에 비해 웨이퍼 공정비용이 저렴하고, 여기에 반도체 기판 1 위에 형성된 GaN 에피택셜층 (i-GaN 층)와 AlGaN 에피택셜층(i-AlGaN 층)을 형성하여 이 에피택셜층으로 파워 트랜지스터를 형성할 수 있는 것으로, 배면에 SiC 막과 GaN 버퍼층을 형성하지 않는 경우에 비해 웨이퍼로부터 유발되는 결정 결함을 저감시킬 수 있다.
도 1과 같이 반도체 기판 1을 준비하고, 도 2와 같이 저압 CVD(Chemical Vapor Deposition, 미도시) 법에 의해 반도체 기판 1의 양면에 50 ~ 200nm의 SiC 층 2를 형성하고, 그 위에 5 ~ 20μm의 GaN 버퍼층 3을 형성하고, 그림 3과 같이 반도체 기판의 표면에 0.3 ~ 2μm의 GaN 에피택셜층 4, 1 ~ 100nm의 AlGaN 에피택셜층 5를 형성하여, 파워 트랜지스터를 형성하기 전에 반도체 기판 1의 휨을 줄인 구조를 형성하는 공정을 나타내고, 반도체 기판 1의 표면에 에피택셜층을 형성하는 것은 현재 존재하는 장비의 에피택시 장치(현재 판매되고 있는 MOCVD, 즉 Metal Organic Chemical Vapor Deposition 장치)를 이용하는 것을 고려하였다.
도 4는 포토리소그래피 장치, CVD 장치, 증착 장치, 에칭 장치 등(미도시)에 의해 AlGaN 에피택셜층 (i-AlGaN 층) 5 위에 게이트 6, 소스 전극 7, 드레인 전극 8을 형성하고, 파워 트랜지스터 10을 형성한다.
도 5는 배면의 GaN 버퍼층 3과 SiC 층 2와 반도체 기판 1의 배면을 그라인더(Grinder, 연마기)에 의해 연마하기 전에, 포토리소그래피 장치와 에칭 장치(미도시)로 SiC 층까지 에칭하고 파워 트랜지스터 10을 분리하는 공정 후 상태를 나타낸다. 이 공정은 배면을 연마하여 제거함으로써 트랜지스터 10의 GaN 버퍼층과 SiC 층의 스트레스의 영향을 저감하기 위한 것이다.
도 6은 배면의 GaN 버퍼층 3, SiC 층 2, 그리고 반도체 기판 1의 배면을 그라인더로 연마하고, 반도체 기판 1의 잔류 두께를 50~300㎛로 한 공정을 나타낸다. 도 6에서는 배면의 GaN 버퍼층 3, SiC 층 2, 반도체 기판 1의 배면을 그라인더로 연마하여, 반도체 기판 1의 나머지 부분은 50 ~ 300μm의 두께가 되게 하는 연마 공정 후 상태를 나타낸다.
도 20(a)는 반도체 기판 1의 표면 SiC 층 2와 GaN 버퍼층 3과 GaN 에피택셜층 (i-GaN 층) 4, AlGaN 에피택셜층 (i-AlGaN 층) 5로부터 오는 구조에서 형성한 파워 트랜지스터 10의 단면을 절단한 구조를 나타낸다. 파워 트랜지스터는 단독으로 또는 타 소자와의 조합으로도 사용할 수 있다.
(실시 형태 2)
이 실시 형태는 반도체 기판 1의 양면에 SiC 층과 GaN 버퍼층을 형성하는 실시 형태 1과 상이하고, 반도체 기판 1의 양면에 SiC 층과 GaN 버퍼층, 그 위에 GaN 에피택셜층 (i-GaN 층) AlGaN 에피택셜층(i-AlGaN 층)을 형성하는 점이 다른 것이다.
반도체 기판 1의 양면에 SiC 층 및 GaN 버퍼층과, 그 위에 GaN 에피택셜층(i-GaN 층)과, AlGaN 에피택셜층(i-AlGaN 층)을 형성하고, 두꺼운 버퍼층은 웨이퍼의 휨을 낮출 수 있고, 그 위에 반도체 기판 1의 위로 형성한 에피택셜층에 파워 트랜지스터를 형성할 수 있고, 배면에 SiC 층과 GaN 버퍼층을 형성하지 않는 경우에 비해 기판의 휨에 의한 에피택셜층의 결정 결함을 극도로 저감시킬 수 있다.
도 1과 같이 반도체 기판 1을 준비하여 도 8과 같이 저압 CVD 법에 의해 반도체 기판 1의 양면에 50 ~ 200nm의 SiC 층 2를 형성하고, 그 위에 5 ~ 20μm의 GaN 층 3을 형성하고, 그 위에 0.3 ~ 2μm의 GaN 에피택셜층 (i-GaN 층) 4, 1 ~ 100nm의 AlGaN 에피택셜층 (i-AlGaN 층) 5를 형성하여 파워 트랜지스터를 형성하기 전에 반도체 기판 1의 휨을 저감한 구조를 형성하는 과정을 나타낸다.
도 9는 포토리소그래피 장치, CVD 장치, 증착 장치, 에칭 장치 등(미도시)을 이용하여, AlGaN 에피택셜층 (i-AlGaN 층) 5 위에 게이트 6, 소스전극 7, 드레인 전극 8을 형성하여 파워 트랜지스터 10을 형성한다.
도 10은 배면의 AlGaN 에피택셜층 (i-AlGaN 층) 5와, GaN 에피택셜층 (i-GaN 층) 4과, GaN 층 3과, SiC 층 2과, 반도체 기판 1의 배면을 그라인더에 의해 연마하기 전에, 포토리소그래피 장치와 에칭 장치(미도시)를 이용하여 파워 트랜지스터 10을 분리하는 공정 후의 상태를 나타낸 것이다. 이 공정은 배면을 연마하여 제거할 때 파워 트랜지스터 10의 배면의 GaN 버퍼층과 SiC 층의 스트레스의 영향을 저감하기 위한 것이다.
도 11은 배면의 AlGaN 에피택셜층 (i-AlGaN 층) 5와, GaN 에피택셜층 (i-GaN 층) 4와, GaN 층 3과, SiC 층 2와, 반도체 기판 1의 배면을 그라인더에 의해 연마한 후에 도 12는 반도체 기판 1의 나머지 부분은 50 ~ 300μm의 두께로 되는 상태를 나타낸다.
도 24 (a)는 반도체 기판 1의 표면 SiC 층 2와 GaN 버퍼층 3과 GaN 에피택셜층(i-GaN 층) 4, AlGaN 에피택셜층(i-AlGaN 층) 5의 구조를 갖는 파워 트랜지스터를 나타내고, 이러한 트랜지스터는 단일품 자체로 혹은 타 소자와 조합으로도 사용할 수 있다.
(실시 형태 3)
이 실시 형태는, 반도체 기판 1의 양면에 SiC 층과 GaN 버퍼층을 형성하는 실시 형태 1과 다르게 반도체 기판 1의 양면에 GaN 버퍼층만을 형성하는 점이 다르다.
반도체 기판 1의 양면에 GaN 버퍼층을 형성하고, 두꺼운 버퍼층은 웨이퍼의 휨을 저감시키며, 반도체 기판 1 위에 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i- AlGaN 층)을 형성하고, 이 에피택셜층에 파워 트랜지스터를 형성하며, 배면에 GaN 버퍼층을 형성하지 않는 경우에 비해, 웨이퍼의 휨으로 인한 에피택셜층의 결정 결함을 대폭으로 감소시킬 수 있다.
도 1과 같이 반도체 기판 1을 준비하고 도 13과 같이 저압 CVD 법(미도시)에 의해 반도체 기판의 양면에 5 ~ 20μm의 GaN 버퍼층 3을 형성하고, 도 14와 같이 반도체 기판 1의 표면에 0.3~2μm의 GaN 에피택셜층 4와 1 ~ 100nm의 AlGaN 에피택셜층 5를 형성하고, 파워 트랜지스터의 형성 이전에 반도체 기판 1의 휨이 저감되는 구조를 형성하는 공정을 나타내고 있다. 반도체 기판 1의 표면에 에피택셜층을 형성하는 것은 시판되는 에피택시 장치를 이용하는 것을 고려한 사항이다.
도 15는 포토리소그래피 장치, CVD 장치, 증착 장치, 에칭 장치 등(미도시)을 이용하여, AlGaN 에피택셜층 (i-AlGaN 층) 5 위에 게이트 6, 소스 전극 7, 드레인 전극 8을 형성하여 파워 트랜지스터 11을 형성하는 것을 나타낸다.
도 16은 배면의 GaN 버퍼층 3과, SiC 층 2과, 반도체 기판 1의 배면을 그라인더에 의해 연마하기 전에, 포토리소그래피 장치와 에칭 장치(미도시)를 이용하여 파워 트랜지스터 11을 분리하는 공정 후의 상태를 나타낸 것이다. 이 공정은 배면을 연마하여 제거할 때 파워 트랜지스터 11의 배면의 GaN 버퍼층과 SiC 층의 스트레스의 영향을 저감하기 위한 것이다.
도 17은, 배면의 GaN 버퍼층 3과 반도체 기판 1의 배면을 그라인더로 연마하여, 반도체 기판 1의 나머지 두께는 50 ~ 300㎛이 되는 공정을 나타낸다. 도 18은, 반도체 기판 1의 배면의 GaN 버퍼층 3과, 반도체 기판 1을 그라인더에 의해 연마하여, 반도체 기판 1의 잔여 두께를 50 ~ 300㎛로 하는 것으로 연마하는 공정을 나타낸다.
도 24 (b)는 반도체 기판 1의 표면 위에 GaN 버퍼층 3과 GaN 에피택셜층 (i-GaN 층) 4, AlGaN 에피택셜층 (i-AlGaN 층) 5로 구성된 구조로 형성된 파워 트랜지스터 11을 단면으로 절단한 구조를 나타낸다. 파워 트랜지스터는 단일품 자체로도 혹은 타 소자와 조합으로도 사용할 수 있다.
(실시 형태 4)
이 실시 형태는 반도체 기판 1과 양면에 SiC 층과 GaN 버퍼층을 형성하는 실시 형태 1과 달리, 반도체 기판 1의 양면에 GaN 버퍼층과 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i-AlGaN 층)을 형성하는 점이 다르다.
반도체 기판 1의 양면에 GaN 버퍼층과 GaN 에피택셜층(i-GaN 층), 그리고 AlGaN 에피택셜층(i-AlGaN 층)을 형성시키면 두꺼운 버퍼층이 웨이퍼에 휨을 줄이고, 반도체 기판 1의 표면에 에피택셜층으로 파워 트랜지스터를 형성할 수 있고, ㅂ반도체 기판의 배면에 GaN 버퍼층과, GaN 에피택셜층 (i-GaN 층), 그리고 AlGaN 에피택셜층 (i-AlGaN 층)를 형성하지 않는 경우와 비교하면, 웨이퍼에 휨으로 인한 에피택셜층의 결정 결함이 매우 저감될 수 있다.
반도체 기판 1의 양면에 GaN 버퍼층과 GaN 에피택셜층(i-GaN 층), 그리고 AlGaN 에피택셜층(i-AlGaN 층)을 형성시키면 두꺼운 버퍼층만큼 웨이퍼의 휨이 낮아지고, 반도체 기판 1의 표면에 이 에피택셜층으로 파워 트랜지스터를 형성할 수 있다. GaN 에피택셜층(i-GaN 층), 그리고 AlGaN 에피택셜층(i-AlGaN 층)를 형성하지 않는 경우와 비교하면, 웨이퍼에 휨으로 인한 에피택셜층의 결정 결함이 매우 저감될 수 있다.
도 1과 같이 반도체 기판 1을 준비하고 도 19와 같이 저압 CVD 법에 의해 반도체 기판 1의 양면에 5 ~ 20μm의 GaN 버퍼층 3을 형성하고, 그 위에 0.3 ~ 2μm의 GaN 에피택셜층 (i-GaN 층) 4, 1 ~ 100nm의 AlGaN 에피택셜층 (i-AlGaN 층) 5를 형성하여, 파워 트랜지스터를 형성하기 전에, 반도체 기판 1의 휨이 줄어드는 구조를 형성하는 공정을 나타낸다.
도 20은 포토리소그래피 장치와 CVD 장치, 증착 장치, 에칭 장치 (미도시)에 의해 AlGaN 에피택셜층 (i-AlGaN 층) 5 위에 게이트 6, 소스 전극 7, 드레인 전극 8을 형성하여 파워 트랜지스터 11을 형성할 수 있다.
도 21은 배면의 AlGaN 에피택셜층 (i-AlGaN 층) 5, GaN 에피택셜층 (i-GaN 층) 4, GaN 버퍼층 3, 그리고 반도체 기판 1의 배면을 그라인더에 의해 연마하기 전, 포토리소그래피 장치와 에칭 장치(미도시)를 사용하여 파워 트랜지스터 11을 분리하는 공정 후의 상태를 나타낸다. 이 공정은 배면을 연마하여 제거하여, 파워 트랜지스터 11에서의 GaN 버퍼층과 SiC 층의 스트레스의 영향을 저감할 수 있다.
도 22는 AlGaN 에피택셜층 (i-AlGaN 층) 5와 GaN 에피택셜층 (i-GaN 층) 4와 GaN 버퍼층 3, 반도체 기판 1의 배면을 그라인더에 의해 연마하고, 반도체 기판 1의 잔류 두께가 50 ~ 300μm가 되는 공정을 나타낸다. 점선 부분이 연마된 부분이다. 도 23은 배면의 AlGaN 에피택셜층 (i-AlGaN 층)과 GaN 에피택셜층 (i-GaN 층) 4와 GaN 버퍼층 3, 그리고 반도체 기판 1의 배면을 그라인더에 의해 연마하여, 반도체 기판 1의 잔류 두께가 50 ~ 300μm 되도록 하는 공정의 상태를 나타낸다.
도 24 (b)는 반도체 기판 1의 표면상에 GaN 버퍼층 3과 GaN 에피택셜층 (i-GaN 층) 4, AlGaN 에피택셜층 (i-AlGaN 층) 5의 구조를 형성한 파워 트랜지스터 11을 단면 절단한 구조를 나타낸다. 파워 트랜지스터는 단일품 자체로도 혹은 타 소자와 조합으로도 사용할 수 있다.
(실시 예 1)
도 1에 보이는 것처럼 8인치의 반도체 기판 1을 준비하고, 도 2와 같이 저압 CVD 법(미도시)으로 반응 가스로 메틸 사이렌(SiH3(CH3))과 헬륨(He)을 사용하여, 850℃, 0.3Torr에서 반도체 기판 1의 양면에 100nm의 SiC 층 2를 형성하고, 그 위에 감압 CVD를 사용하여, 반응 가스로써 트리메틸 갈륨(TMG)과 암모니아(NH3)를 이용하여, 850℃, 1Torr에서 12μm의 GaN 버퍼층 3을 형성하고, 도 3과 같이 MOCVD 장치를 사용해서, 반응 가스로서 TMG와 NH3를 사용하여 1050℃, 760Torr에서 반도체 기판 1의 표면에 1μm의 GaN 에피택셜층 (i-GaN 층) 4와 반응 가스로서 트리메틸 알루미늄(TMA)과 암모니아(NH3)를 사용하여 30nm의 AlGaN 에피택셜층(i-AlGaN 층) 5를 형성하고, 파워 트랜지스터의 형성 전에 반도체 기판 1의 휨을 저감한 구조를 형성한 공정을 나타낸다. 반도체 기판 1의 표면에 에피택셜층을 형성하는 장치는 시판되는 에피택시 장치를 이용하는 것을 고려한 것이다.
도 4는 포토리소그래피 장치와 CVD 장치, 증착 장치, 에칭 장치 (미도시) 를 이용하여 AlGaN 에피택셜층 (i-AlGaN 층) 5 위에 게이트 6, 소스 전극 7, 드레인 전극 8을 형성하여 파워 트랜지스터 10을 형성했다.
도 5는 GaN 버퍼층 3과, SiC 층 2와, 반도체 기판 1의 배면을 그라인더에 의해 연마하기 전에 포토리소그래피 장치와 에칭 장치(미도시)에 의해 파워 트랜지스터 10을 분리한 상태를 나타낸다. 이 공정은 배면을 연마함으로써 파워 트랜지스터 10의 표면에 GaN 버퍼층과 SiC 층의 스트레스의 영향을 줄이기 위한 것이다.
도 6은 배면의 GaN 버퍼층 3과, SiC 층 2와, 반도체 기판 1의 배면을 그라인더로 연마하여 반도체 기판 1의 잔류 두께가 250㎛가 되게 하는 공정을 나타낸다. 점선 부분이 연마될 영역이다. 도 7은, 배면의 GaN 버퍼층 3, SiC 층 2, 반도체 기판 1의 배면을 그라인더로 연마하고, 반도체 기판 1의 잔류 두께가 250㎛가 되게 하는 공정 후의 상태를 나타낸다.
도 24 (a)는 반도체 기판 1의 표면 SiC 층 2와 GaN 버퍼층 3과 GaN 에피택셜층(i-GaN 층) 4, AlGaN 에피택셜층(i-AlGaN 층) 5로 구성된 구조로 형성된 파워 트랜지스터 10을 단면으로 절단한 구조를 나타낸다. 패키지 구조는 단일품으로도, 조합으로도 사용할 수 있다. 파워 트랜지스터는 단일품 단체로도 혹은 타 소자와 조합으로도 사용할 수 있다.
(실시 예 2)
이 실시 예는 반도체 기판 1의 양면에 SiC 층과 GaN 버퍼층을 형성한 실시 예 1과 상이하며, 반도체 기판 1의 양면에 SiC 층과 GaN 버퍼층, 그 위에 GaN 에피택셜층 (i-GaN 층) 과 AlGaN 에피택셜층(i-AlGaN 층)을 형성하고 있는 점이 다르다.
도 1과 같이 반도체 기판 1을 준비하고 도 8과 같이 저압 CVD 법(미도시)으로 반도체 기판 양면에 반응가스 메틸 사이렌(SiH3(CH3))과 헬륨(He)을 850℃, 0.3Torr에서 반도체 기판 1의 양면에 100nm의 SiC 층 2를 형성하고, 그 위에 감압 CVD를 사용하여 반응 가스로 TMG와 NH3를 사용하여 850℃, 1Torr에서 12μm GaN 버퍼층 3을 형성하고, 그 위에 감압 CVD를 사용하여, 반응 가스로 트리메틸 갈륨(TMG)과 암모늄을(NH3) 사용하여 1050℃, 1Torr에서 반도체 기판 1의 표면에 1μm의 GaN 에피택셜층 4와, 반응 가스로 트리메틸 알루미늄(TMA)과 암모늄을(NH3) 사용하여 30nm의 AlGaN 에피택셜층 (i-AlGaN 층) 5를 형성하여, 파워 트랜지스터의 형성 전에 반도체 기판 1의 휨을 저감하는 구조를 형성하는 공정을 나타낸다.
도 9는 포토리소그래피 장치와 CVD 장치, 증착 장치, 에칭 장치 (미도시) 를 이용하여 AlGaN 에피택셜층 (i-AlGaN 층) 5 위에 게이트 6, 소스 전극 7, 드레인 전극 8을 형성하여 파워 트랜지스터 10을 형성한다.
도 10은 배면의 AlGaN 에피택셜층 (i-AlGaN 층) 5와, GaN 에피택셜층 (i-GaN 층) 4와, GaN 버퍼층 3과 SiC 층 2과, 반도체 기판 1의 배면을 그라인더로 연마하기 전에, 포토리소그래피 장치와 에칭 장치(미도시)를 이용하여, 파워 트랜지스터 10을 분리한 공정의 상태를 나타낸다. 이 과정은 태양 전지판에 있는 GaN 버퍼층과 SiC 층의 스트레스의 영향을 줄이기 위한 것이다. 이는 트랜지스터 형성 전에 반도체 기판 1의 휨을 저감하는 구조를 형성하는 공정을 나타낸다.
도 11은 배면의 AlGaN 에피택셜층 (i-AlGaN 층) 5과 GaN 에피택셜층 (i-GaN 층) 4와 GaN 버퍼 층 3과 SiC 층 2와 반도체 기판 1의 배면을 그라인더로 연마하여 반도체 기판 1의 나머지 부분은 250μm의 두께로 하는 공정을 나타낸다. 점선 부분이 연마될 영역이다. 도 12는 배면의 AlGaN 에피택셜층 (i-AlGaN 층) 5, GaN 에피택셜층 (i-GaN 층) 4, GaN 버퍼층 3, SiC 층 2, 반도체 기판 1의 배면을 그라인더로 연마하여, 반도체 기판 1의 나머지 부분은 250μm의 두께로 연마한 공정 후 상태를 나타낸다.
도 24 (a)는 반도체 기판 1의 표면 SiC 층 2와 GaN 버퍼층 3과 GaN 에피택셜층 (i-GaN 층) 4, AlGaN 에피택셜층 (i-AlGaN 층) 5로 구성된 구조의 파워 트랜지스터 단면을 절단한 구조를 나타낸다. 파워 트랜지스터는 단일품 자체로도 혹은 타 소자와 조합으로도 사용할 수 있다.
(실시 예 3)
이 실시 예는, 반도체 기판 1의 양면에 SiC 층과 GaN 버퍼층을 형성한 실시 예 1과 상이하며, 반도체 기판 1의 양면에 GaN 버퍼층을 형성한다.
도 1과 같이 반도체 기판 1을 준비하고, 도 13과 같이 감압 CVD를 사용하여 반응 가스로서 트리메틸 갈륨(TMG)와 암모니움(NH3)로 850℃, 1Torr에서 12μm의 GaN 버퍼층 3을 형성한다. 도 14에서와 같이 MOCVD 장치로 트리메틸 갈륨(TMG)와 암모니움(NH3)를 사용하여 1050℃, 760Torr에서 반도체 기판 1의 표면에 1μm의 GaN 에피택셜층 (i-GaN 층) 4와 반응 가스로 트리메틸 알루미늄(TMA)과 암모늄을(NH3) 사용하여 30nm의 AlGaN 에피택셜층 (i-AlGaN 층) 5을 형성하고, 파워 트랜지스터 형성 이전에 반도체 기판 1의 휨을 저감한 구조를 형성한 공정을 나타낸다. 반도체 기판 1의 표면에 에피택셜층을 형성하는 장치는 시판되는 에피택시 장치를 이용하는 것으로 고려했다.
도 15는 포토리소그래피 장치와 CVD 장치, 증착 장치, 에칭 장치 (미도시) 를 이용하여 AlGaN 에피택셜층 (i-AlGaN 층) 5 위에 게이트 6, 소스 전극 7, 드레인 전극 8을 형성하여 파워 트랜지스터 11을 형성했다.
도 16은 배면에 GaN 에피택셜층 (i-AlGaN 층) 5, GaN 에피택셜층 (i-GaN 층) 4, GaN 버퍼층 3, 반도체 기판 1의 배면을 그라인더로 연마하기 전, 포토리소그래피 장치와 에칭 장치(미도시)로 파워 트랜지스터 11을 분리하는 공정 후 상태를 나타낸다. 이 공정은 배면을 연마하여 제거하여 파워 트랜지스터 표면의 GaN 버퍼층과 SiC 층의 스트레스의 영향을 저감할 수 있다.
도 17은 배면의 GaN 버퍼층 3과, 반도체 기판 1의 배면을 그라인더로 연마하여 반도체 기판 1의 나머지 두께가 250㎛로 되도록 하는 공정을 나타낸다. 점선 부분이 연마될 영역이다. 도 18 배면의 GaN 버퍼층 3, 반도체 기판의 배면을 그라인더로 연마하여 반도체 기판 1의 나머지 두께를 250μm로 연마한 공정 후 상태를 나타낸다.
도 24 (b)는 반도체 기판 1의 표면 위에 GaN 버퍼층 3과 GaN 에피택셜층 (i-GaN 층) 4, AlGaN 에피택셜층 (i-AlGaN 층) 5로 구성된 구조의 파워 트랜지스터 11을 단면으로 절단한 구조를 나타낸다. 파워 트랜지스터는 단일품 자체로도 혹은 타 소자와 조합으로도 사용할 수 있다.
(실시 예 4)
이 실시 예는, 반도체 기판 1의 양면에 SiC 층과 GaN 버퍼층을 형성한 실시 예 1과 상이한데, 반도체 기판 1의 양면에 GaN 버퍼층과 GaN 에피택셜층(i-GaN 층)과 AlGaN 에피택셜층(i-AlGaN 층)을 형성했다는 점이 다르다.
도 1과 같이 반도체 기판 1을 준비하고, 도 19와 같이 감압 CVD를 사용하고, 반응 가스로서 트리메틸 갈륨(TMG)와 암모니움(NH3)로 850℃, 1Torr에서 12μm의 GaN 버퍼층 3을 형성한다. 그 위에 감압 CVD 장치를 사용하여, 트리메틸 갈륨(TMG)와 암모니움(NH3)을 사용하여 1050℃, 1Torr에서 반도체 기판 1의 양면에 1μm의 GaN 에피택셜층(i-GaN 층) 4를 형성하고, 연이어 반응 가스로서 트리메틸 알루미움(TMA)와 암모니움(NH3)으로 30nm의 AlGaN 에피택셜층(i-AlGaN 층) 5를 형성하고, 파워 트랜지스터를 형성하기 전에 반도체 기판 1의 휨을 저감시킨 구조를 형성한 상태의 공정을 나타낸다.
도 20은 포토리소그래피 장치와 CVD 장치, 증착 장치, 에칭 장치(미도시) 를 이용하여 AlGaN 에피택셜층 (i-AlGaN 층) 5 위에 게이트 6, 소스 전극 7, 드레인 전극 8을 형성하여 파워 트랜지스터 11을 형성했다.
도 21은 배면에 AlGaN 에피택셜층 (i-AlGaN 층) 5, GaN 에피택셜층 (i-GaN 층) 4, GaN 버퍼층 3, 반도체 기판 1의 배면을 그라인더로 연마하기 전, 포토리소그래피 장치와 에칭 장치 (미도시)을 사용하여 파워 트랜지스터 11을 분리한 공정 후 상태를 나타내고 있다. 이 공정은 배면을 연마로 제거하여 트랜지스터 11의 표면의 GaN 버퍼층과 SiC 층의 스트레스의 영향을 저감할 수 있다.
도 22는 배면의 AlGaN 에피택셜층(i-AlGaN 층) 5와 GaN 에피택셜층(i-GaN 층) 4와 GaN 버퍼층 3, 반도체 기판 1의 배면을 그라인더로 연마하여, 반도체 기판 1의 나머지 두께가 250μm로 되는 공정을 나타낸다. 점선 부분이 연마될 영역이다. 도 23은 배면의 AlGaN 에피택셜층 (i-AlGaN 층) 5와, GaN 에피택셜층 (i-GaN 층) 4와, GaN 버퍼층 3, 반도체 기판 1의 배면을 그라인더로 연마하여, 반도체 기판 1의 나머지 두께가 250μm로 연마한 공정의 상태를 나타낸다.
도 24(b)는 반도체 기판 1의 표면 위에 GaN 버퍼층 3과 GaN 에피택셜층 (i-GaN 층) 4, AlGaN 에피택셜층 (i-AlGaN 층) 5로 구성된 구조의 파워 트랜지스터 11을 단면으로 절단한 구조를 나타낸다. 파워 트랜지스터는 단일품 자체로 혹은 타 소자와 조합으로도 사용할 수 있다.
1 반도체 기판
2 SiC 층
3 GaN 버퍼층
4 GaN 에피택셜층 (i-GaN 층)
5 AlGaN 에피택셜층 (i-AlGaN 층)
6 파워 트랜지스터의 게이트
7 파워 트랜지스터의 소스
8 파워 트랜지스터의 드레인
10, 11 파워 트랜지스터
2 SiC 층
3 GaN 버퍼층
4 GaN 에피택셜층 (i-GaN 층)
5 AlGaN 에피택셜층 (i-AlGaN 층)
6 파워 트랜지스터의 게이트
7 파워 트랜지스터의 소스
8 파워 트랜지스터의 드레인
10, 11 파워 트랜지스터
Claims (6)
- 반도체 기판의 양면에 SiC 층 및 GaN 버퍼층을 순차적으로 형성하여 상기 반도체 기판의 휨을 적게 하는 공정,
상기 반도체 기판의 표면에 GaN 에피택셜층과 AlGaN 에피택셜층을 형성하는 공정,
상기 반도체 기판의 표면의 상기 AlGaN 에피택셜층에 파워 트랜지스터를 형성하는 공정,
상기 반도체 기판의 표면의 파워 트랜지스터를 분리하는 공정; 및
상기 파워 트랜지스터의 칩을 만들기 위해 배면을 연마하는 공정을 포함하는 파워 트랜지스터의 제조 방법.
- 반도체 기판의 양면에 SiC 층과 GaN 버퍼층 및 GaN 에피택셜층과 AlGaN 에피택셜층을 순차적으로 형성하여 상기 반도체 기판의 휨을 적게 하는 공정,
상기 반도체 기판의 표면의 상기 AlGaN 에피택셜층에 파워 트랜지스터를 형성하는 공정;
상기 반도체 기판의 표면의 파워 트랜지스터를 분리하는 공정; 및
상기 파워 트랜지스터의 칩을 만들기 위해 배면을 연마하는 공정을 포함하는 파워 트랜지스터의 제조 방법.
- 삭제
- 반도체 기판의 양면에 GaN 버퍼층, GaN 에피택셜층과 AlGaN 에피택셜층을 순차적으로 형성하여, 상기 반도체 기판의 휨을 작게 하는 공정,
상기 반도체 기판의 표면의 상기 AlGaN 에피택셜층에 파워 트랜지스터를 형성하는 공정;
상기 반도체 기판의 표면의 파워 트랜지스터를 분리하는 공정; 및
상기 파워 트랜지스터의 칩을 만들기 위해 배면을 연마하는 공정을 포함하는 파워 트랜지스터의 제조 방법.
- 청구항 1항 내지 2항, 4항 중 어느 한 항에 있어서,
상기 반도체 기판은 Si 기판인 파워 트랜지스터의 제조 방법.
- 청구항 1항 내지 2항, 4항 중 어느 한 항의 파워 트랜지스터의 제조 방법에 의해 제조되는 파워 트랜지스터.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2018-235509 | 2018-12-17 | ||
JP2018235509A JP2020098829A (ja) | 2018-12-17 | 2018-12-17 | パワーデバイスの製造方法およびそれにより製造されるパワーデバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20200074895A KR20200074895A (ko) | 2020-06-25 |
KR102668632B1 true KR102668632B1 (ko) | 2024-05-24 |
Family
ID=71106645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020190168241A KR102668632B1 (ko) | 2018-12-17 | 2019-12-16 | 파워 트랜지스터의 제조 방법 및 그 제조 방법에 따라 제조되는 파워 트랜지스터 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2020098829A (ko) |
KR (1) | KR102668632B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2023162831A (ja) | 2022-04-27 | 2023-11-09 | 株式会社ナノマテリアル研究所 | パワーデバイス |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110262773A1 (en) | 2008-09-11 | 2011-10-27 | Soraa, Inc | Ammonothermal Method for Growth of Bulk Gallium Nitride |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100335111B1 (ko) * | 2000-04-28 | 2002-05-04 | 구자홍 | 질화물 반도체 및 그 제조 방법 |
KR100458163B1 (ko) * | 2002-03-20 | 2004-11-26 | 학교법인 포항공과대학교 | 이리듐 함유 게이트 전극을 갖춘 hfet 소자 및 반도체소자와 이들의 제조방법 |
US20070018199A1 (en) | 2005-07-20 | 2007-01-25 | Cree, Inc. | Nitride-based transistors and fabrication methods with an etch stop layer |
JP2009111217A (ja) * | 2007-10-31 | 2009-05-21 | Toshiba Corp | 半導体装置 |
KR101688591B1 (ko) * | 2010-11-05 | 2016-12-22 | 삼성전자주식회사 | 반도체 칩의 제조 방법 |
JP6473017B2 (ja) * | 2015-03-09 | 2019-02-20 | エア・ウォーター株式会社 | 化合物半導体基板 |
-
2018
- 2018-12-17 JP JP2018235509A patent/JP2020098829A/ja active Pending
-
2019
- 2019-12-16 KR KR1020190168241A patent/KR102668632B1/ko active IP Right Grant
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110262773A1 (en) | 2008-09-11 | 2011-10-27 | Soraa, Inc | Ammonothermal Method for Growth of Bulk Gallium Nitride |
Also Published As
Publication number | Publication date |
---|---|
KR20200074895A (ko) | 2020-06-25 |
JP2020098829A (ja) | 2020-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20090085065A1 (en) | Method to fabricate iii-n semiconductor devices on the n-face of layers which are grown in the iii-face direction using wafer bonding and substrate removal | |
JP5946771B2 (ja) | 半導体基板上のラージエリアガリウム窒化物又は他の窒化物ベース構造のための応力補償 | |
JP5799604B2 (ja) | 半導体装置 | |
JP5163045B2 (ja) | エピタキシャル成長基板の製造方法及び窒化物系化合物半導体素子の製造方法 | |
JPWO2011161975A1 (ja) | エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法 | |
US9966311B2 (en) | Semiconductor device manufacturing method | |
KR101672213B1 (ko) | 반도체장치의 제조방법 | |
US20180315591A1 (en) | Hetero-integration of iii-n material on silicon | |
JP2016171196A (ja) | 半導体装置の製造方法 | |
US8994032B2 (en) | III-N material grown on ErAIN buffer on Si substrate | |
US11049943B2 (en) | Method for forming III-nitride semiconductor device and the III-nitride semiconductor device | |
KR102668632B1 (ko) | 파워 트랜지스터의 제조 방법 및 그 제조 방법에 따라 제조되는 파워 트랜지스터 | |
JP2011171639A (ja) | 半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法 | |
TWI636165B (zh) | 磊晶晶圓 | |
US9947530B2 (en) | Method of manufacturing nitride semiconductor substrate | |
TWI713221B (zh) | 高電子遷移率電晶體裝置及其製造方法 | |
US20140284660A1 (en) | Method for manufacturing semiconductor wafer, and semiconductor wafer | |
JP2015103665A (ja) | 窒化物半導体エピタキシャルウエハおよび窒化物半導体 | |
US9355841B2 (en) | Manufacturing method of high electron mobility transistor | |
US11380786B2 (en) | Insulating structure of high electron mobility transistor and manufacturing method thereof | |
TWI855589B (zh) | 半導體晶圓及其製造方法 | |
TW201740567A (zh) | 半導體結構及其製造方法 | |
KR101256465B1 (ko) | 질화물계 반도체 소자 및 그 제조 방법 | |
KR101046144B1 (ko) | 질화갈륨막 제조방법 및 질화계 이종접합 전계효과 트랜지스터 제조방법 | |
WO2024040515A1 (en) | Nitride-based semiconductor device and method for manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |