JP2020079717A - 遅延時間検出回路、打刻情報生成装置および遅延時間検出方法 - Google Patents

遅延時間検出回路、打刻情報生成装置および遅延時間検出方法 Download PDF

Info

Publication number
JP2020079717A
JP2020079717A JP2018212047A JP2018212047A JP2020079717A JP 2020079717 A JP2020079717 A JP 2020079717A JP 2018212047 A JP2018212047 A JP 2018212047A JP 2018212047 A JP2018212047 A JP 2018212047A JP 2020079717 A JP2020079717 A JP 2020079717A
Authority
JP
Japan
Prior art keywords
signal
clock signal
delay time
vernier
period
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018212047A
Other languages
English (en)
Other versions
JP6659057B1 (ja
Inventor
高橋　正行
Masayuki Takahashi
正行 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Platforms Ltd
Original Assignee
NEC Platforms Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Platforms Ltd filed Critical NEC Platforms Ltd
Priority to JP2018212047A priority Critical patent/JP6659057B1/ja
Priority to PCT/JP2019/033300 priority patent/WO2020100374A1/ja
Priority to EP19884785.7A priority patent/EP3865956A4/en
Priority to CA3119809A priority patent/CA3119809C/en
Priority to US17/289,509 priority patent/US20210397211A1/en
Application granted granted Critical
Publication of JP6659057B1 publication Critical patent/JP6659057B1/ja
Publication of JP2020079717A publication Critical patent/JP2020079717A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G04—HOROLOGY
    • G04C—ELECTROMECHANICAL CLOCKS OR WATCHES
    • G04C13/00—Driving mechanisms for clocks by master-clocks
    • G04C13/02—Circuit arrangements; Electric clock installations
    • G04C13/021—Circuit arrangements; Electric clock installations master-slave systems using transmission of singular pulses for driving directly slave-clocks step by step
    • G04C13/023—Circuit arrangements; Electric clock installations master-slave systems using transmission of singular pulses for driving directly slave-clocks step by step via existing transmission lines
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/06—Apparatus for measuring unknown time intervals by electric means by measuring phase
    • G—PHYSICS
    • G04—HOROLOGY
    • G04G—ELECTRONIC TIME-PIECES
    • G04G5/00—Setting, i.e. correcting or changing, the time-indication
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0697—Synchronisation in a packet node
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Measurement Of Unknown Time Intervals (AREA)
  • Electric Clocks (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

【課題】シンプルなロジック回路により高い精度の時刻情報を生成する装置を提供する。【解決手段】遅延時間検出回路は、クロック生成部１１とカウント部１２と副尺信号生成部１３と遅延時間算出部１４とを有する。クロック生成部１１は、システムクロック信号に基づいて副尺クロック信号を生成する。カウント部１２は、副尺クロック信号に基づいて予め設定されたカウント数を順次繰り返しインクリメントしながらカウント信号を生成する。副尺信号生成部１３は、カウント信号を受け取り、カウント数に１回の割合で第２周期に対応する期間分の矩形波を有し第２周期に従ってタイミングがずれている副尺信号をカウント数と同じ数生成する。遅延時間算出部１４は、入力クロック信号を受け取り、入力クロック信号と一致するタイミングを有する一の副尺信号に基づいて、システムクロック信号に対する入力クロック信号の第１周期の範囲内における遅延時間を算出する。【選択図】図１

Description

本発明は遅延時間検出回路、打刻情報生成装置および遅延時間検出方法に関する。
時刻同期プロトコルを実行する時刻同期装置には、ＰＴＰ（Precision Time Protocol）と呼ばれる技術が広く採用されている。ＰＴＰは、米国電気電子技術者協会（ＩＥＥＥ：The Institute of Electrical and Electronics Engineers）によって勧告されている標準規格（ＩＥＥＥ１５８８ｖ２）である。イーサネット（登録商標）などのネットワーク環境に置かれた複数の装置は、ＰＴＰを採用することにより、高精度で時刻同期ができる。
また、上述のネットワーク環境において、上り回線の伝送遅延と下り回線の伝送遅延時間に差が生じてしまうことがある。このような事象による精度の悪化を抑制するための手法として、ＩＥＥＥ１５８８ｖ２ではＴＣ（Transparent Clock）機能が勧告されている。
一方、ＴＣ機能を用いた場合においても、各装置に生じる打刻精度の更なる向上を図ることが期待されている。打刻精度を向上させるための技術として、主尺に相当する第１の周期に加えて、副尺に相当する第２の周期を利用する回路が知られている。
例えば特許文献１に記載の回路装置は、第１のクロック周期を有する第１のクロック信号と、第１のクロック周期とは異なる第２のクロック周期を有する第２のクロック信号とが入力される時間デジタル変換回路を有する。また、回路装置は、第１、第２のクロック信号の位相同期を行うＰＬＬ（Phase-Locked Loop）回路を含む。
また、特許文献２のタイムトゥデジタルコンバータは、低解像度タイムトゥデジタルコンバータと高解像度タイムトゥデジタルコンバータとを含む。低解像度タイムトゥデジタルコンバータは、第１信号と第２信号との時間差を第１量子化間隔で測定する。高解像度タイムトゥデジタルコンバータは、第１信号と第２信号との時間差を第１量子化間隔より更に小さい第２量子化間隔で測定する。
特開２０１８−０５４３５２号公報 特開２００８−１３１６５９号公報
しかしながら、特許文献１に記載の回路装置は、位相同期を行う必要があり打刻情報を伝送する回路としては好ましくない。また、特許文献２に記載の技術は、高解像度のタイムスタンプ機能を有する必要があり、回路規模やコストの増大に繋がる。
本開示の目的は、上述した課題を鑑み、シンプルなロジック回路により高い精度の時刻情報を生成する回路等を提供することにある。
一実施形態にかかる遅延時間検出回路は、クロック生成部と、カウント部と、副尺信号生成部と、遅延時間算出部とを有する。クロック生成部は、上記システムクロック信号に基づいて副尺クロック信号を生成する。カウント部と、上記副尺クロック信号に基づいて予め設定されたカウント数を順次繰り返しインクリメントしながらカウント信号を生成する。副尺信号生成部は、上記カウント信号を受け取り、上記カウント数に１回の割合で上記第２周期に対応する期間分の矩形波を有し上記第２周期に従ってタイミングがずれている副尺信号を上記カウント数と同じ数生成する。遅延時間算出部は、上記入力クロック信号を受け取り、複数の上記副尺信号の内、上記入力クロック信号と一致するタイミングを有する一の上記副尺信号に基づいて、上記システムクロック信号に対する上記入力クロック信号の上記第１周期の範囲内における遅延時間を算出する。また、遅延時間算出部は、矩形波の第２周期に対応する期間内に入力クロック信号の立上りエッジが２回以上含まれる場合、または、矩形波の第２周期に対応する期間内に入力クロック信号の立下りエッジが２回以上含まれる場合、のいずれか一の場合を入力クロック信号と一致するタイミングであると処理する。
また、一実施形態にかかる副尺時間算出方法は、クロック生成ステップと、カウントステップと、副尺信号生成ステップと、遅延時間算出ステップとを有する。クロック生成ステップは、上記システムクロック信号に基づいて副尺クロック信号を生成する。カウントステップは、上記副尺クロック信号に基づいて予め設定されたカウント数を順次繰り返しインクリメントしながらカウント信号を生成する。副尺信号生成ステップは、上記カウント信号を受け取り、上記カウント数に１回の割合で上記第２周期に対応する期間分の矩形波を有し上記第２周期に従ってタイミングがずれている副尺信号を上記カウント数と同じ数生成する。遅延時間算出ステップは、入力クロック信号を受け取り、複数の上記副尺信号の内、上記入力クロック信号と一致するタイミングを有する一の上記副尺信号に基づいて、上記システムクロック信号に対する上記入力クロック信号の上記第１周期の範囲内における遅延時間を算出する。また、遅延時間算出ステップは、矩形波の第２周期に対応する期間内に入力クロック信号の立上りエッジが２回以上含まれる場合、または、矩形波の第２周期に対応する期間内に入力クロック信号の立下りエッジが２回以上含まれる場合、のいずれか一の場合を入力クロック信号と一致するタイミングであると処理する。
本開示によれば、シンプルなロジック回路により高い精度の時刻情報を生成する装置を提供することができる。
実施の形態１にかかる遅延時間検出回路の概略構成図である。 実施の形態２にかかる遅延時間検出回路の概略構成図である。 実施の形態２にかかるカウント信号と副尺信号の例を示す図である。 実施の形態２にかかる差分信号生成部における信号の例を示す図である。 主尺と副尺の関係を説明するための図である。 実施の形態３にかかるＰＴＰシステムの概略構成図である。 実施の形態３にかかるＰＴＰシステムの信号の流れを示した図である。 実施の形態３にかかるＰＴＰシステムの動作を示したシーケンス図である。 実施の形態３にかかるＰＴＰシステムの動作を示したシーケンス図である。 実施の形態３にかかる打刻情報生成装置の概略構成図である。 実施の形態４にかかる打刻情報生成装置の概略構成図である。 実施の形態４にかかる打刻情報生成装置におけるカウント数設定処理のフローチャートである。
説明の明確化のため、以下の記載および図面は、適宜、省略、および簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
＜実施の形態１＞
以下、図面を参照して実施の形態１について説明する。
実施の形態１にかかる遅延時間検出回路は、主尺に相当し、第１周期を有するシステムクロック信号と、第２周期を有する副尺クロック信号と、を用いて第１周期を有する入力クロック信号のシステムクロック信号に対する遅延時間を検出する回路である。ここで、主尺に相当するシステムクロック信号の周期（第１周期）は、副尺に相当する副尺クロック信号の周期（第２周期）とは異なる。遅延時間検出回路は、時刻情報を利用して情報をやりとりする装置等に組み込まれることにより上記機能を発揮する。
図１は、実施の形態１にかかる遅延時間検出回路の概略構成図である。図に示す遅延時間検出回路１０は主な構成として、クロック生成部１１、カウント部１２、副尺信号生成部１３および遅延時間算出部１４を有している。
クロック生成部１１は、システムクロック信号を取得し、取得したシステムクロック信号から副尺に相当する副尺クロック信号を生成する。クロック生成部１１は、システムクロック信号から副尺クロック信号を生成するＰＬＬ回路を含む。クロック生成部１１は、副尺クロック信号をカウント部１２に供給する。
カウント部１２は、クロック生成部１１から副尺クロック信号を受け取り、受け取った副尺クロック信号からカウント信号を生成する。カウント部１２は、予め設定されたカウント数を順次繰り返しインクリメントし、予め設定されたカウント数に達した場合には、再び最初の値から順次カウント数をインクリメントすることによりカウント信号を生成する。カウント部１２は、生成したカウント信号を副尺信号生成部１３に供給する。
副尺信号生成部１３は、カウント部１２からカウント信号を受け取り、受け取ったカウント信号からカウント信号に対応した副尺信号を生成する。副尺信号は、カウント信号のカウント数に１回の割合で第２周期に対応する期間分の矩形波を有し、第２周期に従ってタイミングが互いにずれている複数の信号である。副尺信号生成部１３は、副尺信号をカウント数と同じ数生成し、生成した副尺信号を遅延時間算出部１４に供給する。
遅延時間算出部１４は、入力クロック信号を受け取り、複数の副尺信号の内、入力クロック信号と一致するタイミングを有する一の副尺信号を検出し、検出した副尺信号からシステムクロック信号に対する入力クロック信号の遅延時間を算出する。遅延時間算出部１４が算出する遅延時間は、システムクロック信号の周期である第１周期の範囲内の時間となる。遅延時間算出部１４は、生成した遅延時間を出力する。また、遅延時間算出部１４は、矩形波の第２周期に対応する期間内に入力クロック信号の立上りエッジが２回以上含まれる場合、または、矩形波の第２周期に対応する期間内に入力クロック信号の立下りエッジが２回以上含まれる場合、のいずれか一の場合を入力クロック信号と一致するタイミングであると処理する。
実施の形態１にかかる遅延時間検出回路１０は、このような構成により、主尺に相当するシステムクロックの周期より短い時間である入力クロック信号の遅延時間を検出する。したがって、実施の形態１によれば、シンプルなロジック回路により高い精度の時刻情報を生成する装置を提供することができる。
＜実施の形態２＞
以下、図面を参照して実施の形態２について説明する。実施の形態２にかかる遅延時間検出回路は、時刻情報を利用する装置において主尺であるシステムクロックの周期よりも短い時間尺度である副尺を用いて時刻情報を取得するための回路である。遅延時間検出回路は、時刻情報を利用して情報をやりとりする装置等に組み込まれることにより上記機能を発揮する。
図２は、実施の形態２にかかる遅延時間検出回路の概略構成図である。図に示す遅延時間検出回路２０は主な構成として、クロック生成部２２、カウント部２３、副尺信号生成部２４、差分信号生成部２５および遅延時間算出部２６を有している。また、遅延時間検出回路２０に接続するシステムクロック発振器２１は、システムクロックを生成する。
クロック生成部２２は、予め設定された周期を有するシステムクロック信号を受け取り、受け取ったシステムクロック信号からシステムクロックの周期と異なる周期のクロック信号を生成する回路である。クロック生成部２２は、より具体的にはＰＬＬまたは位相同期回路と呼ばれる回路を含むものである。なお、システムクロック信号の周期を第１周期と称する。また、クロック生成部２２が生成するクロック信号を副尺クロック信号と称し、副尺クロック信号の周期を第２周期と称する。クロック生成部２２は、システムクロック発振器２１から第１周期のシステムクロック信号を受け取り、システムクロック信号から第２周期を有する副尺クロック信号を生成する。本実施の形態に示す例の場合、第２周期は、第１周期と異なる周期であって、第１周期より長く第１周期の２倍の周期より短い。
本実施の形態においては、第１周期は例えば８ナノ秒（８ｎｓ）であり、第２周期は例えば８．７５ナノ秒（８．７５ｎｓ）である。これをクロック信号の周波数として言い換えると、システムクロック信号の周波数は１２５ＭＨｚであり、副尺クロック信号の周波数はシステムクロック信号の周波数より低い１１４．２８６ＭＨｚである。クロック生成部２２は生成した副尺クロック信号をカウント部２３および副尺信号生成部２４にそれぞれ供給する。
カウント部２３は、副尺クロック信号を受け取り、第２周期毎に予め設定されたカウント数を順次繰り返しインクリメントするカウンタ回路である。カウント数は後述の副尺信号を生成するために、システムクロック信号の第１周期の値と副尺クロック信号の第２周期の値とから決定される値である。より具体的には、カウント部２３は、第１周期の値に任意の自然数を乗じた値に、第２周期と第１周期との差を除して得られた値の余りがゼロになる場合の最小値をカウント数として設定する。換言すると、カウント部２３は、Ｄｔ＝ｍｏｄ（副尺の遅延時間、主尺周期）がゼロとなる周期の最小の値をカウント数として設定する。ここで、Ｄｔは、主尺と副尺とのずれを示している。
本実施の形態における具体例とともに説明する。本実施の形態において、第１周期は８ナノ秒であり、第２周期は８．７５ナノ秒である。したがって、本実施の形態におけるカウント数は、ｎ×８／（８．７５−８）（ｎは任意の自然数）の余りがゼロになる最小の値であり、３２となる。なお、この場合のｎは３である。あるいは、上記カウント数は、Ｄｔ＝ｍｏｄ（ｎ×０．７５、８）がゼロとなる周期ということもできる。カウント部２３は、このようにして決定したカウント数に従い、例えば０から３１までの３２個の値をインクリメントしながら生成し、副尺信号生成部２４に供給する。
副尺信号生成部２４は、カウント部２３からカウント信号を受け取るとともに、クロック生成部２２から副尺クロック信号を受け取る。そして、副尺信号生成部２４は、受け取ったこれらの信号から、上記カウント数に応じた副尺信号を生成する。副尺信号生成部２４は、上述の信号を生成するシフトレジスタを含む回路である。
図３を参照しながら副尺信号生成部２４の機能についてさらに説明する。図３は、実施の形態２にかかるカウント信号と副尺信号の例を示す図である。図において、横軸は時間を示しており、ｔ＝０から順にプロットされている時刻は第２周期（８．７５ナノ秒）ずつプロットされている。すなわちｔ＝０とｔ＝１との間隔およびｔ＝１とｔ＝２との間隔はそれぞれ８．７５ナノ秒である。
図の最上段において左から右に向けて一列に配置された矩形のブロックはカウント信号を示している。カウント部２３から受け取るカウント信号は、第２周期である８．７５ナノ秒毎に０から３１まで順次インクリメントされる。そして、ｔ＝３１においてカウント数が３１に達した後は、ｔ＝３２において再び０に戻り、順次インクリメントを繰り返す。
図においてカウント信号の下方に複数示した矩形波は副尺信号生成部２４が生成する副尺信号である。副尺信号生成部２４は、上記カウント数に１回の割合で上記第２周期に対応する期間分の矩形波を有する副尺信号を、上記第２周期に従ってタイミングをずらしながら上記カウント数と同じ数を生成する。すなわち、副尺信号生成部２４は、３２個の副尺信号を生成する。この副尺信号は、それぞれが３２カウントに１回の割合で第２周期（８．７５ナノ秒）の間、Ｈｉになる矩形波を有し、かつ、これらの矩形波は第２周期ずつずれており、互いに重なることがないように構成されている。副尺信号生成部２４は、このように副尺信号を生成し、生成した複数の副尺信号を差分信号生成部２５に供給する。なお、以降の説明において、カウント数０から３１に対応した副尺信号を、副尺信号０〜副尺信号３１と称する。
図２に示すように、副尺信号生成部２４は、クロック生成部２２から副尺クロック信号を受け取るクロック受付部と、カウント部２３からカウント信号を受け取るカウント信号受付部と、差分信号生成部２５に対して副尺信号を供給するためのカウント数分の副尺信号出力部と、を有している。このような構成により、遅延時間検出回路２０は、ＰＬＬ回路を複数有することなく複数の副尺信号を生成することができる。
次に、差分信号生成部２５について説明する。差分信号生成部２５は、副尺信号生成部２４から供給された複数の副尺信号を受け取るとともに、主尺であるシステムクロック信号と同じ第１周期を有する入力クロック信号を受け取る。
入力クロック信号は、遅延時間検出回路２０が時刻情報を取得する際に受け取るトリガ信号に同期したクロック信号である。差分信号生成部２５は、複数の副尺信号の内、入力クロック信号と一致するタイミングを有する１個の副尺信号を検出することにより、システムクロック信号と入力クロック信号との差分時間を検出する。ここで、複数の副尺信号の内、入力クロック信号と一致するタイミングを有する信号に応じて生成される信号を、差分信号と称する。
差分信号は、システムクロック信号と入力クロック信号との差分時間を示す信号である。差分時間は、副尺信号のカウント数に応じて複数の副尺信号のそれぞれに設定される値であり、第２周期と第１周期との時間差にカウント数を乗じたものと等しい値となる。本実施の形態の場合、副尺信号０に対応する差分時間は０．７５×０＝０ナノ秒である。また、副尺信号１に対応する差分時間は０．７５×１＝０．７５ナノ秒であり、副尺信号２に対応する差分時間は０．７５×２＝１．５ナノ秒である。同様に副尺信号３１に対応する差分時間は０．７５×３１＝２３．２５ナノ秒となる。差分信号生成部２５は、上述のように設定されている差分信号のうち、後述する具体例のように、入力クロック信号と一致する１個の差分信号をアクティブにする。
なお、以降の説明において、副尺信号０から３１に対応した差分信号を、差分信号０〜差分信号３１と称する。つまり、任意のカウント番号ｘに対応する副尺信号は副尺信号ｘであり、任意のカウント番号ｘに対応する差分信号は差分信号ｘである。
図４に示す具体例とともに、差分信号生成部が行う処理についてさらに説明する。図４は、実施の形態２にかかる差分信号生成部における信号の例を示す図である。図の最下部に示す横軸は時刻ｔである。また、時刻を示す横軸の上に示す信号は差分信号である。差分信号の上に示す信号は入力クロック信号である。入力クロック信号の上に示す信号は、３２個存在する副尺信号の内のカウント数２９に対応する信号である副尺信号２９である。また、図に示す入力クロック信号および副尺信号２９は、タイミングが一致している状態である。
入力クロック信号および副尺信号２９のタイミングが一致している状態について具体的に説明する。図において、時刻ｔ＝ａ１に、副尺信号２９はＬｏからＨｉに変化している。また、時刻ｔ＝ａ１の直後の時刻ｔ＝ａ２に、入力クロック信号はＬｏからＨｉに変化している。その後、入力クロック信号は４ナノ秒後にＨｉからＬｏに変化し、時刻ｔ＝ａ２から第１周期（８ナノ秒）経過後の時刻ｔ＝ａ３に、再びＬｏからＨｉに変化している。また、時刻ｔ＝ａ１から第２周期（８．７５ナノ秒）経過後であって、時刻ｔ＝ａ３の直後の時刻ｔ＝ａ４に、副尺信号２９はＨｉからＬｏに変化している。すなわち、副尺信号２９がＨｉの期間内に、入力クロック信号の立ち上がりエッジが２回含まれる。この状態を、入力クロック信号および副尺信号２９のタイミングが一致している状態という。このようにタイミングが一致した場合に、差分信号生成部２５は、一致した副尺信号２９に対応した差分信号２９を生成する。差分信号２９の値は２１．７５である。したがって、差分信号生成部２５は、差分信号２９の値２１．７５を遅延時間算出部２６に供給する。
このように、差分信号生成部２５は、副尺信号がＨｉの期間内に、入力クロック信号の立ち上がりエッジが２回含まれる場合の２回目の立ち上がりエッジに同期して、対応する差分信号をアクティブにする。つまり、差分信号生成部２５は、入力クロック信号とタイミングが一致した副尺信号に対応した１個の差分信号を生成し、生成した差分信号を遅延時間算出部２６に供給する。
次に、遅延時間算出部２６について説明する。遅延時間算出部２６は、差分信号生成部２５から１個の差分信号を受け取り、受け取った差分信号から、上記差分信号に対応する遅延時間を算出する。
図５を参照しながら、遅延時間算出部２６が行う処理の原理について説明する。図５は、主尺と副尺の関係を説明するための図である。なお、ここで示す例は、主尺と副尺を利用した時刻情報の算出方法の原理を説明するために示すものであって、本実施の形態の構成と同一ではない。
図において、左側の縦軸は第１周期を有するカウンタの主尺部５００を示している。縦軸は時刻が上から下に向かって「２５：０」、「２５：８」、「２５：１６」、と時刻がプロットされている。ここで、「２５：０」は２５秒と０ナノ秒を意味し、「２５：８」は２５秒と８ナノ秒を意味し、「２５：１６」は２５秒と１６ナノ秒をそれぞれ意味しており、それ以外の時刻表示も同様の意味を成している。すなわち、主尺部５００のカウンタは第１周期（８ナノ秒）毎に時刻をプロットしている。
ここで、図に示すカウンタに対して、時刻ＴＳに所定のタイムスタンプ信号が入力されたものとする。時刻ＴＳは、時刻「２５：３２」と「２５：４０」の間の時刻である。そのため、第１周期で動作するカウンタの主尺部５００は、時刻ＴＳの直前の時刻「２５：３２」か、あるいは時刻ＴＳの直後の時刻「２５：４０」にタイムスタンプがされたものとして処理をすることになる。そこで、より高精度に時刻を検出するために、カウンタは副尺を利用する。副尺を利用することにより、時刻ＴＳの直前の時刻「２５：３２」から時刻ＴＳまでの期間であるΔｔを検出する。
図において、右側の縦軸はカウンタの副尺部５０１を示している。副尺部５０１は、タイムスタンプ信号が入力された時刻ＴＳにカウントアップを開始する。すなわち、カウンタの副尺部５０１は、時刻ＴＳにＮ＝０をプロットし、その後、第２周期（８．７５ナノ秒）毎にＮ＝１、Ｎ＝２とカウントをプロットする。
ここでは、時刻「２５：６４」の時点で、主尺と副尺とのタイミングが一致している。時刻「２５：６４」の時点における副尺のカウントはＮ＝３である。また、時刻「２５：６４」の時点における主尺のカウントは、時刻ＴＳの直前の時刻「２５：３２」から数えるとＭ＝４である。Δｔは、以下に示す式（１）のとおり、主尺のカウントＭ＝０からＭ＝４までの時間と、副尺のカウントＮ＝０からＮ＝３までの時間との差を算出することにより求められる。
Figure 2020079717
 ここで、ｔｍは第１周期であり、Ｍは主尺がカウントアップを開始してから副尺と一致するまでのカウント数である。また、ｔｖは第２周期であり、Ｎは副尺がカウントアップを開始してから主尺と一致するまでのカウント数である。式（１）に対して図の値を入力すると、Δｔ＝８＊４−８．７５＊３＝３２−２６．２５＝５．７５ナノ秒となる。
また、時刻ＴＳにおけるカウンタの時刻は、以下に示す式（２）によって求めることができる。
Figure 2020079717
 したがって、図の例の場合、ＴＳ＝２５：３２＋５．７５＝２５：３７．７５すなわち２５秒と３７．７５ナノ秒となる。このように、主尺と副尺を利用することにより、主尺の周期より短い時間を検出することができる。
以上、図５に示す原理について説明した。図５に示す原理では、タイムスタンプの時点から副尺のカウントを開始した。一方、本実施の形態においては、複数の副尺信号の内からタイムスタンプに同期している入力クロック信号と一致する副尺信号を検出することにより、検出した副尺信号に応じて、主尺の周期（第１周期）より短い期間の遅延時間Δｔを算出する。
本実施の形態の場合、差分信号を受け取った遅延時間算出部２６は、以下の式（３）に示す演算を行うことにより、差分信号から遅延時間Δｔを算出する。
Figure 2020079717
 ここで、Ｄｓ（ｃ）は、カウント値ｃにおける差分信号の値である。
図４に示した具体例の場合、差分信号生成部２５は、副尺信号２９に対応した差分信号２９を生成し、遅延時間算出部２６に供給している。そこで、遅延時間算出部２６は、式（３）を用いてΔｔ＝ｍｏｄ（２１．７５、８）＝５．７５と算出する。すなわち、差分信号２９に対応する遅延時間は５．７５ナノ秒である。
遅延時間算出部２６は、このようにして算出した遅延時間に関する信号である遅延時間信号を出力する。遅延時間算出部２６が出力する遅延時間を利用することにより、システムクロック信号に対する入力クロック信号の遅延時間を第１周期より短い時間の精度で検出することができる。
なお、遅延時間算出部２６は、差分信号生成部２５を含む構成であってもよい。すなわち、差分信号生成部２５と遅延時間算出部２６とを併せて遅延時間算出部２６と称してもよい。その場合、遅延時間算出部２６は、上述の差分信号生成部２５の機能を含む。
以上、実施の形態２について説明した。が、実施の形態２の構成は上述の内容に限られない。例えば、システムクロック信号の第１周期は当然ながら８ナノ秒に限られない。また、同様に、副尺クロック信号の第２周期も、８．７５ナノ秒に限られない。同様に、カウント数も、３２に限られない。また、上述の例において、差分信号生成部２５は、入力クロック信号の立ち上がりエッジが２回含まれる場合の２回目の立ち上がりエッジに同期して、対応する差分信号をアクティブにするが、本実施の形態はこれに限られない。すなわち、差分信号生成部２５は、入力クロック信号の立ち上がりエッジが３回含まれる場合の３回目の立ち上がりエッジに同期して、対応する差分信号をアクティブにしてもよい。その場合、上記第２周期は、第１周期の１．５倍より長く第１周期の２倍の周期より短い。同様に、差分信号生成部２５が差分信号をアクティブにする場合は、入力クロック信号の立ち上がりエッジが４回以上と設定してもよい。その場合、上記第２周期は、立ち上がりエッジの回数に応じて設定される。
上述のように、遅延時間検出回路２０は、基準となるシステムクロック信号から生成された副尺用の副尺クロック信号から互いに重ならない波形を有する複数の副尺信号を生成する。そのため、本実施の形態にかかる遅延時間検出回路は多数のＰＬＬ回路を構成として有する必要がない。また、遅延時間検出回路２０は、生成した複数の副尺信号と、入力クロック信号とが一致する１個の副尺信号を検出することにより遅延時間を算出する。したがって、実施の形態２によれば、シンプルなロジック回路により高い精度の時刻情報を生成する回路等を提供することができる。
＜実施の形態３＞
次に、実施の形態３について説明する。図６は、実施の形態３にかかるＰＴＰシステムの概略構成図である。ＰＴＰシステム１は、ＩＥＥＥ１５５８ｖ２に規定されているプロトコルに従いイーサネットで接続されている機器の時刻を同期する。ＰＴＰシステム１は主な構成として、基準発振源１００、ＰＴＰマスタ２００およびＰＴＰスレーブ３００を有している。
基準発振源１００は、基準となる時刻情報を外部に供給する装置であって、例えばＧＮＳＳ（Global Navigation Satellite System）や、無線通信システムの基地局である。基準発振源１００は、ＴＯＤ（Time of Day）信号、１０メガヘルツ信号および１ＰＰＳ（Pulse Per Second）信号をＰＴＰマスタ２００に供給する。
ＰＴＰマスタ２００は、ＰＴＰのプロトコルに従い、ＰＴＰスレーブ３００に対して同期パケット、フォローアップパケットを送信する。また、ＰＴＰマスタ２００は、ＰＴＰスレーブ３００からディレイリクエストを受け取るとともに、受け取ったディレイリクエストに応じたディレイレスポンスを送信する。
ＰＴＰマスタ２００は、基準発振源１００から上記信号を受け取り、受け取った上記信号から時刻情報を生成し、生成した基準時刻情報から時刻Ｔ１、時刻Ｔ４を含むメッセージをＰＴＰスレーブ３００に供給する。ＰＴＰマスタ２００は、主な構成として、逓倍部２０１、時刻生成部２０２、ＰＴＰレイヤ部２０３、ＵＤＰ（User Datagram Protocol）レイヤ部２０４、ＩＰレイヤ部２０５、Ｌ２レイヤ部２０６、Ｌ２スイッチ２０７、Ｌ１レイヤ部２０８を有している。
逓倍部２０１は、基準発振源１００から受け取った１０メガヘルツ信号を逓倍する。本実施の形態の場合、逓倍部２０１は、１２５メガヘルツの信号を生成し、生成した信号を時刻生成部２０２に供給する。
時刻生成部２０２は、ＴＯＤ信号、１２５メガヘルツ信号および１ＰＰＳ信号を受け取り、受け取った信号から時刻情報を生成する。時刻生成部２０２は、生成した時刻情報から生成した同期パケットおよびフォローアップパケットをＰＴＰレイヤ部２０３に供給する。なお、同期パケットおよびフォローアップパケットは、ＩＥＥＥ１５５８ｖ２において規定されている信号である。同期パケットは、ＰＴＰマスタからＰＴＰスレーブ３００に送信する信号であり、ＳｙｎｃパケットまたはＳｙｎｃメッセージとも称される。また、フォローアップパケットとは、同期パケットが時刻生成部２０２から出力された時刻Ｔ１を含む信号であり、Ｆｏｌｌｏｗ ｕｐパケットまたはＦｏｌｌｏｗ ｕｐメッセージとも称される。
ＰＴＰレイヤ部２０３は、ＯＳＩ（Open Systems Interconnection）参照モデルにおける第５層（Ｌ５）に相当するセッション層として時刻Ｔ１を含むパケット情報の送信、フォローアップパケットの生成、ＰＴＰスレーブ３００から送信された時刻Ｔ３を含むＴ３パケットの受信および時刻Ｔ４を含むＴ４パケットの送信を行う。
ＵＤＰレイヤ部２０４は、ＯＳＩ参照モデルにおける第４層（Ｌ４）に相当するトランスポート層のプロトコルに従って、送信先に信号を届けるための送信制御を行う。ＩＰレイヤ部２０５は、ＯＳＩ参照モデルにおける第３層（Ｌ３）に相当するネットワーク層のプロトコルに従って、ネットワークにおける通信経路の選択を行う。Ｌ２レイヤ部２０６は、ＯＳＩ参照モデルにおける第２層（Ｌ２）に相当するデータリンク層のプロトコルに従って、物理的な通信経路の確立を行う。Ｌ２スイッチ２０７は、パケットに含まれる相手先の情報に応じて中継先を決定し、決定した中継先に対する通信の中継を行う。
Ｌ１レイヤ部２０８は、ＯＳＩ参照モデルにおける第１層（Ｌ１）に相当する物理層のプロトコルに従って、電気信号の変換等を行う。図に示す例では、Ｌ１レイヤ部２０８が扱う接続先は４チャネルのＧｂＥ（Gigabit Ethernet）またはギガビットイーサネットと呼ばれるネットワーク４００である。ＰＴＰマスタ２００は、４チャネルを有するネットワーク４００の内の１チャネルを介してＰＴＰスレーブ３００に接続している。
ＰＴＰスレーブ３００は、ＰＴＰマスタ２００から時刻情報を受け取り、ＰＴＰのプロトコルにしたがってＰＴＰマスタ２００と時刻を同期させる機能を有する装置である。ＰＴＰスレーブ３００は、ＰＴＰのプロトコルに従い、ＰＴＰマスタ２００から同期パケット、フォローアップパケットを受信する。また、ＰＴＰスレーブ３００は、ＰＴＰマスタ２００に対してディレイリクエストを送信するとともに、送信したディレイリクエストに応じたディレイレスポンスをＰＴＰマスタ２００から受信する。
ＰＴＰスレーブ３００は、ＰＴＰマスタ２００と同様の通信プロトコルに従って動作するように構成されている。すなわち、Ｌ１レイヤ部３０１はＯＳＩ参照モデルにおける第１層、Ｌ２レイヤ部３０２は第２層、ＩＰレイヤ部３０３は第３層、ＵＤＰレイヤ部３０４は第４層そしてＰＴＰレイヤ部３０５は第５層のプロトコルに従って動作をする。そのため、ここでの説明は省略する。
ＰＴＰスレーブ３００は、スレーブ時刻生成部３０６、オフセット時刻生成部３０７およびサーボ制御部３０８をさらに有している。スレーブ時刻生成部３０６、オフセット時刻生成部３０７およびサーボ制御部３０８は、協働してマスタ時刻を生成する。マスタ時刻の生成に関する機能は、ＩＥＥＥ１５５８ｖ２において勧告されている内容である。そのためここでの詳細な説明は省略する。サーボ制御部３０８の構成はＩＥＥＥ１５５８ｖ２の勧告上はユーザに委ねられている。本実施の形態において、サーボ制御部３０８は、ＰＴＰマスタやその他ネットワーク不可変動に伴う時刻跳躍があった場合に、フィードバック制御を行うことにより時刻跳躍という事象を抑える機能を有している。
なお、上述のように、本実施の形態ではＰＴＰマスタ２００から同期パケットおよびフォローアップパケットをＰＴＰスレーブ３００に送信する２ステップ方式を例示している。しかし、当然ながら、ＰＴＰマスタ２００は、フォローアップパケットを送信しない１ステップ方式を採用してもよい。なお、上述のＰＴＰシステム１において、ＰＴＰマスタ２００およびＰＴＰスレーブ３００は、打刻情報生成装置とも称される。
次に、図７、図８Ａおよび図８Ｂを参照しながら、ＰＴＰシステム１が有するＴＣ機能について説明する。ＴＣ機能は、ＰＴＰシステムにおいて、伝送時間の方向性を補正するための機能である。ここで、伝送時間の方向性とは、一方から他方への通信の伝送時間が、逆方向の通信の伝送時間と異なることを意味している。ＰＴＰシステムにおいて、このような伝送時間の方向性が存在する場合、これが時刻同期の誤差となる。そのため、ＩＥＥＥ１５５８ｖ２では、これを補正するためのＴＣ機能が勧告されている。なおＴＣ機能自体は公知の技術である。そのため、本開示においてＴＣ機能の詳細については、当業者が理解できる内容については適宜省略する。
図７は、実施の形態３にかかるＰＴＰシステムの信号の流れを示した図である。図７は、説明の便宜上、ＰＴＰシステムの構成をＰＴＰマスタ７００、Ｌ２スイッチ７１０およびＰＴＰスレーブ７２０として示している。また、図において、これらの主な構成および信号のやりとりを模式的に示している。
まず、ＰＴＰマスタ７００からＰＴＰスレーブ７２０に向かう方向（以降、下り方向とも称する）における遅延時間をＰＴＰスレーブ７２０が取得する処理について説明する。ＰＴＰマスタ７００はマスタ時刻生成部７０１においてマスタ時刻を生成し、パケット生成機能７０２を介して同期パケット７０３をＬ２スイッチ７１０に供給する。Ｌ２スイッチ７１０は、同期パケット７０３を受け取ると、Ｌ２スイッチ機能７１３において同期パケット７０３に対して所定の処理を行う。そして、Ｌ２スイッチ７１０は、ＰＴＰスレーブ７２０に対して同期パケット７１６を供給する。このときＬ２スイッチ７１０は、同期パケット７０３を受信した時刻を、カウンタ７１１を利用して記録する。同様にＬ２スイッチ７１０は、同期パケット７１６を送信した時刻を、カウンタ７１１を利用して打刻ポイント記憶領域７１２に記憶する。
Ｌ２スイッチ７１０は、打刻ポイント記憶領域７１２に記憶した時刻から、同期パケット７０３を受信した時刻と同期パケット７１６を送信した時刻の差を算出することにより、下り遅延を算出する。Ｌ２スイッチ７１０はＰＴＰマスタ７００からフォローアップパケット７０４を受け取った後に、受け取った信号と、算出した下り遅延の情報とを、フォローアップパケット７１７としてＰＴＰスレーブ７２０に供給する。
次に、ＰＴＰスレーブ７２０からＰＴＰマスタ７００に向かう方向（以降、上り方向とも称する）における遅延時間をＰＴＰスレーブ７２０が取得する処理について説明する。ＰＴＰスレーブ７２０はスレーブ時刻生成部７２１においてスレーブ時刻を生成し、パケット生成機能７２２を介して、ディレイリクエスト７１８をＬ２スイッチ７１０に供給する。Ｌ２スイッチ７１０は、ディレイリクエスト７１８を受け取ると、Ｌ２スイッチ機能７１３においてディレイリクエスト７１８に対して所定の処理を行う。そして、Ｌ２スイッチ７１０は、ＰＴＰマスタ７００に対してディレイリクエスト７０５を供給する。このときＬ２スイッチ７１０は、ディレイリクエスト７１８を受信した時刻を、カウンタ７１１を利用して記録する。同様にＬ２スイッチ７１０は、ディレイリクエスト７０５を送信した時刻を、カウンタ７１１を利用して打刻ポイント記憶領域７１２に記憶する。
Ｌ２スイッチ７１０は、打刻ポイント記憶領域７１２に記憶した時刻から、ディレイリクエスト７１８を受信した時刻とディレイリクエスト７０５を送信した時刻の差を算出することにより、上り遅延を算出する。Ｌ２スイッチ７１０はＰＴＰマスタ７００からディレイレスポンス７０６を受け取った後に、受け取った信号と、算出した上り遅延の情報とを、ディレイレスポンス７１９としてＰＴＰスレーブ７２０に供給する。
このように、Ｌ２スイッチ７１０は、同期パケット７０３を受信した時刻および同期パケット７１６を送信した時刻を記憶するとともに、記憶したこれらの時刻の情報を、フォローアップパケット７１７に格納する。また、Ｌ２スイッチ７１０は、ディレイリクエスト７１８を受信した時刻およびディレイリクエスト７０５を送信した時刻を記憶するとともに、記憶したこれらの時刻の情報を、ディレイレスポンス７１９に格納する。
上述の処理により、ＰＴＰスレーブ７２０は、下り遅延の情報および上り遅延の情報を取得する。ＰＴＰスレーブ７２０は、このようにして取得した下り遅延の情報および上り遅延の情報を反映させた時刻を生成、これを用いてスレーブ時刻を補正する。
図８Ａおよび図８Ｂは、図７において説明したＴＣ機能の詳細を示したシーケンス図である。図において、ＰＴＰマスタ８００は、ＰＴＰスレーブ９００とイーサネットにより通信可能に接続されている。ＰＴＰマスタ８００は、ＰＴＰスタック８１０とＬ２スイッチ内に遅延補正部８２０とを有している。また、ＰＴＰスレーブ９００は、Ｌ２スイッチ内遅延補正部９１０とＰＴＰスタック９２０とを有している。なお、図７ではＬ２スイッチがＰＴＰマスタ７００とＰＴＰスレーブ７３０との間に１個介在する構成であった。しかし、実際の例では、図８Ａおよび図８Ｂに示すように、ＰＴＰマスタ８００およびＰＴＰスレーブ９００のそれぞれがＬ２スイッチを有している。
以下に、図８Ａを参照しながら同期パケットおよびフォローアップパケットを処理する場合について説明する。まず、ＰＴＰマスタ８００側の処理について説明する。ＰＴＰマスタ８００は、同期パケットをＰＴＰスレーブ９００に送信する。このとき、ＰＴＰスタック８１０で生成した信号は、遅延補正部８２０を介してＰＴＰスレーブ９００に出力される。ＰＴＰマスタ８００側の遅延補正部８２０は、図７で説明したように、遅延補正部８２０内において生じる遅延の情報を記憶しておく。
次に、ＰＴＰマスタ８００はフォローアップパケットを生成する。ＰＴＰスタック８１０は、打刻情報である時刻Ｔ１を取得する（ステップＳ８１１）。次に、ＰＴＰスタック８１０は、時刻Ｔ１に含まれる値に整数部と小数部とが含まれる場合は、これらを整数部と小数部とに分離し（ステップＳ８１２）、整数部をフォローアップパケットに含まれる時刻情報としてレジスタに格納する（ステップＳ８１３）。また、ＰＴＰスタック８１０は、分離した少数部を遅延補正部８２０に供給する（ステップＳ８１２）。
遅延補正部８２０は、ＰＴＰスタック８１０から受け取った小数部を、フォローアップパケットのコレクションフィールドに格納する（ステップＳ８２１）。次に、遅延補正部８２０は、同期パケットを送信した際に記憶した遅延の情報を用いて、コレクションフィールドに格納した小数部の値を補正する（ステップＳ８２２）。
次に、ＰＴＰマスタ８００は、上述の整数部および補正した小数部をフォローアップパケットとしてＰＴＰスレーブ９００に送信する（ステップＳ８１４）。
次に、ＰＴＰスレーブ９００側の処理にすいて説明する。ＰＴＰスレーブ９００は、ＰＴＰマスタ８００から送られる同期パケットを受信する。このとき、遅延補正部９１０は、受け取った同期パケットを中継して、ＰＴＰスタック９２０に送信する。遅延補正部９１０は、ここで遅延補正部９１０内に生じる遅延の情報を記憶しておく。
ＰＴＰスタック９２０は、遅延補正部９１０から受け取った同期パケットを受け取るとともに、同期パケットを受け取った時刻Ｔ２を打刻し、打刻時刻を取得する（ステップＳ９２１）。
次に、ＰＴＰスタック９２０は、時刻Ｔ２に含まれる値を整数部と小数部とに分離し（ステップＳ９２２）、整数部をフォローアップパケットに含まれる時刻情報としてレジスタに格納する（ステップＳ９２３）。また、ＰＴＰスタック９２０は、分離した少数部を遅延補正部９１０に供給する（ステップＳ９２２）。
次に遅延補正部９１０は、ＰＴＰスタック９２０から受け取った小数部を、フォローアップパケットのコレクションフィールドに格納する（ステップＳ９１１）。次に、遅延補正部９１０は、同期パケットを受信した際に記憶した遅延の情報を用いて、コレクションフィールドに格納した小数部の値を補正する（ステップＳ９１２）。
次に、ＰＴＰスレーブ９００は、ＰＴＰマスタ８００からフォローアップパケットを受け取る（ステップＳ９２４）。この際、フォローアップパケットと、上述の補正した小数部とをＰＴＰスタック９２０に格納する。
次に、図８Ｂを参照しながら、ディレイリクエストとディレイレスポンスのそれぞれの信号を送受信する際の処理について説明する。ただし、同期パケットおよびフォローアップパケットを送受信する際に行った処理と同様の処理については、適宜説明を省略する。
まず、ＰＴＰスレーブ９００が有するＰＴＰスタック９２０は、ディレイリクエストを生成する（ステップＳ９２５）。ここで、ＰＴＰスタック９２０は、ディレイリクエストを送信する時刻Ｔ３を打刻して取得する（ステップＳ９２６）。ＰＴＰスタック９２０は生成したディレイリクエストを遅延補正部９１０に供給する。遅延補正部９１０は受け取ったディレイリクエストを中継してＰＴＰマスタ８００に送信する。この際、遅延補正部９１０はＬ２スイッチ内の処理により生じる遅延の情報を記憶する。
次に、ＰＴＰスタック９２０は、取得した時刻Ｔ３の情報を整数部と小数部に分離し（ステップＳ９２７）、整数部をレジスタに格納する（ステップＳ９２８）。また、遅延補正部９１０は、ＰＴＰスタック９２０から受け取った小数部をコレクションフィールドに格納するとともに、記憶しておいた遅延の情報を用いて小数部の補正を行う（ステップＳ９１４）。
次に、ＰＴＰマスタ８００の処理について説明する。ＰＴＰマスタ８００は、ディレイリクエストを受信すると、遅延補正部８２０において、遅延の情報を記憶する。また、ＰＴＰスタック８１０は、ディレイリクエストを受信した時刻Ｔ４を打刻する（ステップＳ８１５）。その後、ＰＴＰスタック８１０は、図８Ａを参照しながら説明した処理と同様の処理を行うことにより、ＰＴＰスタック８１０が生成した時刻Ｔ４の情報を整数部と小数部とに分離する（ステップＳ８１７）。そして、ＰＴＰマスタ８００は、ＰＴＰスタック８１０がレジスタに格納した時刻Ｔ４の整数部と、遅延補正部８２０が生成する遅延の情報および小数部の補正情報とを、ディレイレスポンスとしてＰＴＰスレーブ９００に送信する（ステップＳ８１９）。
次に、ＰＴＰスレーブ９００は、ＰＴＰマスタ８００からディレイレスポンスを受け取る（ステップＳ９２９）。この際、ディレイレスポンスと、上述の補正した小数部とをＰＴＰスタック９２０に格納する。
上述の処理により、ＰＴＰスレーブ９００は、時刻Ｔ１〜Ｔ４と、ＴＣ機能による遅延情報とを取得する。したがって、ＰＴＰスレーブ９００は、伝送時間の差による誤差を補正して、ＰＴＰマスタ８００と時刻情報の同期を行う。
次に、図９を参照しながらＰＴＰマスタおよびＰＴＰスレーブの打刻情報生成機能について説明する。図９は、実施の形態３にかかる打刻情報生成装置の概略構成図である。ここで、打刻情報生成装置とは、ＰＴＰマスタおよびＰＴＰスレーブのいずれか一方または両方を示している。図に示す回路は、打刻情報生成装置２が有している回路の概略構成図である。
打刻情報生成装置２は、外部から受け取るパケット信号の入力タイミング（パケット入力タイミング信号）をトリガとして打刻情報を生成する。打刻情報とは、トリガ信号を受け取った時刻を含む情報である。打刻情報生成装置２は、主な構成として、遅延時間検出回路２０、タイマ６０２、加算器６０３、時刻生成部６０４、小数部保持レジスタ６０５、打刻情報出力部６０６およびフリップフロップ６０７を有している。
遅延時間検出回路２０は、実施の形態２において説明した構成を有している。そのため、ここでの詳細な説明は省略し、以下に概略を説明する。遅延時間検出回路２０は、イーサネットクロックを受け取ることにより遅延時間を生成する。イーサネットクロックはパケット入力タイミング信号と同期したクロック信号である。したがって、遅延時間検出回路２０が生成する遅延時間は、パケット入力タイミング信号を受け取った時の遅延時間に相当する。
遅延時間検出回路２０が有するクロック生成部２２は、システムクロックに接続し、システムクロックの周波数１２５メガヘルツから、主尺クロックとして第１周期（８ナノ秒）のシステムクロック信号と、副尺クロックとしての第２周期（８．７５ナノ秒）の副尺クロック信号とを生成している。遅延時間検出回路２０は、副尺クロック信号を利用して複数の副尺信号を生成するとともに、イーサネットクロックと一致する副尺信号を検出するように構成されている。そして、遅延時間検出回路２０は、主尺クロックとイーサネットクロックとの遅延時間を算出し、算出した遅延時間の情報を、加算器６０３に供給する。
タイマ６０２は、クロック生成部２２から受け取ったシステムクロック信号を用いて、タイマ情報を生成する。タイマ６０２は、タイマ６０２が起動するとともに第１周期に従ってカウントアップを開始するタイマ情報生成装置である。タイマ６０２は、生成したタイマ情報を加算器６０３に供給する。
加算器６０３は、遅延時間検出回路２０から遅延時間の情報を受け取るとともに、タイマ６０２からタイマ情報を受け取る。そして、加算器６０３は、受け取ったこれらの情報を加算する。なお、遅延時間の情報には、整数部および少数部が含まれている。また、タイマ情報には、第１周期毎に８ナノ秒が加算される整数部のみが含まれている。なお、図９の説明において、「整数部」とは１ナノ秒単位の値を意味する。また、「小数部」とは１ナノ秒より小さい値を意味する。例えば、遅延時間の情報が「５．７５」ナノ秒の場合、遅延時間の整数部は「５」であり、遅延時間の小数部は「０．７５」である。また、例えばカウント数の情報が「８」ナノ秒の場合、加算器６０３は、５．７５＋８＝１３．７５を算出し、算出した値を整数部の「１３」と小数部の「０．７５」とに分離する。加算器６０３は、上述のように、遅延時間の情報とカウント数の情報とを加算した後に、加算した値から整数部と小数部とを分離する。そして加算器６０３は、整数部を時刻生成部６０４に供給するとともに、小数部を小数部保持レジスタ６０５に供給する。
時刻生成部６０４は、所定のカウント数からＰＴＰエポック時刻を生成する機能を有している。時刻生成部６０４は、加算器６０３から整数部を受け取るとともに、イーサネットクロックのクロック信号（１２５メガヘルツ）を受け取る。また、時刻生成部６０４は、打刻情報出力部６０６に接続しており、打刻情報出力部６０６に対して生成した時刻情報を供給する。すなわち、時刻生成部６０４は、加算器６０３から受け取った整数部からＰＴＰエポック時刻である時刻情報を生成し、イーサネットクロックのタイミングに従って、生成した時刻情報を打刻情報出力部６０６に供給する。
小数部保持レジスタ６０５は、加算器６０３から受け取った小数部の値を保持する機能を有している。小数部保持レジスタ６０５は、加算器６０３から新たな小数部の値が供給された場合は、古い値を消去する。あるいは、小数部保持レジスタ６０５は、加算器６０３から新たな小数部の値が供給された場合は、古い値に上書きする。小数部保持レジスタ６０５は、イーサネットクロックのクロック信号（１２５メガヘルツ）を受け取る。したがって、小数部保持レジスタ６０５は、イーサネットクロックのタイミングに従って、保持している小数部の値を打刻情報出力部６０６に供給する。
打刻情報出力部６０６は、時刻生成部６０４から時刻情報を受け取るとともに、小数部保持レジスタ６０５から小数部の値を受け取る。打刻情報出力部６０６は、時刻情報および小数部の値を加算して、打刻情報を生成する。また、打刻情報出力部６０６は、フリップフロップ６０７に接続し、フリップフロップ６０７を介して、パケット入力タイミング信号を受け取る。打刻情報出力部６０６において、パケット入力タイミング信号は、ラッチ信号の役割を担っている。したがって、打刻情報出力部６０６は、受け取ったパケット入力タイミング信号をトリガとして、生成した打刻情報を保持する。
パケット入力タイミング信号とは、時刻情報を打刻することを指示するトリガとなる信号である。例えば、図に示した打刻情報生成装置２が、ＰＴＰスレーブだった場合において、かかるＰＴＰスレーブが受け取る同期パケットが、パケット入力タイミング信号に相当する。この場合、打刻情報生成装置２は、ＰＴＰシステムにおける時刻Ｔ２を出力する。
また、打刻情報出力部６０６は、イーサネットクロックのクロック信号を受け取る。なお、フリップフロップ６０７は、イーサネットクロックのクロック信号を受け取り動作している。そのため、パケット入力タイミング信号は、イーサネットクロックと同じタイミングで打刻情報生成装置２に供給される。
このような構成により、打刻情報出力部６０６は、生成した打刻情報を、パケット入力タイミング信号を受け取ったタイミングで保持し、保持した打刻情報を、外部に出力する。打刻情報は、副尺が検出した遅延時間が含まれている。そのため、打刻情報生成装置２は、主尺である第１周期（８ナノ秒）より細かい精度で打刻情報を生成することができる。
ＰＴＰマスタおよびＰＴＰスレーブのいずれもが上述の打刻情報生成機能を有することにより、主尺であるシステムクロックないしイーサネットクロックの周期より細かい時間の打刻情報を生成することができる。すなわち、打刻情報生成装置は、副尺により遅延時間を検出することにより、シンプルなロジック回路により高い精度の時刻情報を生成する装置を提供することができる。また、ＰＴＰシステムがＴＣ機能を採用するとともに、打刻情報生成機能を有することにより、ＰＴＰシステムは、高い精度の時刻情報を提供することができる。
以上、実施の形態３について説明した。実施の形態４によれば、シンプルなロジック回路により高い精度の時刻情報を用いて時刻を同期する打刻情報生成装置等を提供することができる。
＜実施の形態４＞
次に、図１０を参照しながら実施の形態４について説明する。実施の形態４にかかる打刻情報生成装置は、副尺クロック信号の周期を設定できる点が、実施の形態３と異なる。図１０は、実施の形態４にかかる打刻情報生成装置の概略構成図である。以下に、実施の形態４にかかる打刻情報生成装置３において実施の形態３と異なる点について説明する。
打刻情報生成装置３が有する遅延時間検出回路２０は、カウント数算出部２８を有している。カウント数算出部２８は、外部から設定値を受け取り、受け取った設定値に応じてカウント数を決定する。ここで、設定値とは、第２周期の値に相当する。設定値は、第１周期より大きく、第１周期の２倍の値より小さい範囲において任意に設定可能である。カウント数算出部２８は、受け取った設定値を用いて後述の演算を行うことによりカウント数を算出し、算出したカウント数をカウント部２３に供給する。また、カウント数算出部２８は、クロック生成部２２に接続し、クロック生成部２２が設定値を第２周期とするクロック信号を発振するよう指示する。
次に、図１１を参照しながら、カウント数算出部２８を有する遅延時間検出回路の処理について説明する。カウント数算出部２８は、副尺に利用する副尺クロック信号の周期からカウント数を自動算出する機能を有している。図１１は、実施の形態４にかかる遅延時間検出回路におけるカウント数設定処理のフローチャートである。
まず、遅延時間検出回路２０は、自動Δｔ算出ルーチンを開始する（ステップＳ６６０）。次に、カウント数算出部２８は、副尺の周期となる設定値を外部から受け付ける（ステップＳ６６１）。副尺の周期は、ユーザが設定してもよいし、別の装置ないしシステムが設定するものであってもよい。
次に、カウント数算出部２８は、以下の式（４）に示すように、設定値から主尺である第１周期の値を除した余りを算出する式を実行する（ステップＳ６６２）。
Figure 2020079717
 ここで、Ａは、余りを示している。また、「Ｓｕｂ Ｓｃａｌｅ」は、設定値（例えば８．７５）を示し、ｎはカウンタ数を示している。また、「Ｍａｉｎ Ｓｃａｌｅ」は、主尺の周期（例えば８）を示している。
次に、カウント数算出部２８は、余りＡがゼロになるカウント数ｎを検出する（ステップＳ６６３）。例えば、カウント数算出部２８は、ｎ＝１から１ずつ値をインクリメントしながら、式（４）の演算を行い、余りＡがゼロになるカウント数ｎが出現するまでｎのインクリメントを繰り返す。例えば副尺の周期が８．７５ナノ秒の場合、余りＡが０になるカウント数は３２である。すなわち、カウント数３２の場合に式（４）は、８．７５×３２／８＝２８０となり、これを８で割ると２８０／８＝３５で、余りが０である。同様の計算によれば、例えば副尺の周期が８．５ナノ秒の場合は、カウント数は１６となる。
このように、カウント数算出部２８は、Ａ＝０になると判定しない場合（ステップＳ６６３：Ｎｏ）は、式（４）のｎをインクリメントして再び演算を行い余りＡの値が０か否かを判定する。そして、カウント数算出部２８は、Ａ＝０になると判定した場合（ステップＳ６６３：Ｙｅｓ）は、副尺のカウント数をＡ＝０となった時の値に設定する（ステップＳ６６４）。
遅延時間検出回路２０は、カウント数算出部２８が設定したカウント数を利用して複数の副尺信号を生成する。さらに、遅延時間検出回路２０は、生成した複数の副尺信号のうち第１周期を有する参照信号とタイミングが一致するものを検出する。具体的には、遅延時間検出回路２０は、副尺信号が有する第２周期の期間内に入力クロック信号の立上りエッジが２回含まれる場合、を入力クロック信号と一致するタイミングであると処理する（ステップＳ６６５）。
次に、遅延時間検出回路２０は、入力クロック信号とタイミングが一致した副尺信号から差分信号を生成する。具体的には、遅延時間検出回路２０が有する差分信号生成部２５は、入力クロック信号とタイミングが一致した副尺信号に対応するカウント数と、第２周期と第１周期との差を乗じることにより差分信号を生成する（ステップＳ６６６）。
次に、遅延時間検出回路２０は、差分信号から遅延時間Δｔを算出する（ステップＳ６６７）。具体的には遅延時間検出回路２０は、上述の式（３）を用いて遅延時間Δｔを算出する。
以上、遅延時間検出回路２０が有する機能について説明した。遅延時間検出回路２０は、上述の機能を有することにより、予め設定された範囲における任意の周期の副尺を設定することができる。
以上、実施の形態４について説明した。実施の形態４によれば、シンプルなロジック回路により高い精度の時刻情報を用いて時刻を同期する打刻情報生成装置等を提供するとともに、副尺の周期を設定可能な打刻情報生成装置等を提供することができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２〜３に記載した入力クロック信号と一致するタイミングは、副尺信号が有する第２周期の期間内に入力クロック信号の立下りエッジが２回含まれる場合と設定されてもよい。また、実施の形態４において示したカウント数算出部は、打刻情報生成装置内に含まれ、且つ、遅延時間検出回路に含まれない構成であってもよい。
１ ＰＴＰシステム
２、３ 打刻情報生成装置
１０、２０ 遅延時間検出回路
１１、２２ クロック生成部
１２、２３ カウント部
１３、２４ 副尺信号生成部
１４、２６ 遅延時間算出部
２１ システムクロック発振器
２５ 差分信号生成部
２８ カウント数算出部
１００ 基準発振源
２００ ＰＴＰマスタ
２０２ 時刻生成部
２０３、３０５ ＰＴＰレイヤ部
２０４、３０４ ＵＤＰレイヤ部
２０５、３０３ ＩＰレイヤ部
２０６、３０２ Ｌ２レイヤ部
２０７ Ｌ２スイッチ
２０８、３０１ Ｌ１レイヤ部
３００ ＰＴＰスレーブ
３０６ スレーブ時刻生成部
３０８ サーボ制御部
４００ ネットワーク
６０２ タイマ
６０３ 加算器
６０４ 時刻生成部
６０５ 小数部保持レジスタ
６０６ 打刻情報出力部
６０７ フリップフロップ
７００ ＰＴＰマスタ
７０１ マスタ時刻生成部
７０２ パケット生成機能
７１０ Ｌ２スイッチ
７１１ カウンタ
７２０ ＰＴＰスレーブ
７２１ スレーブ時刻生成部
７３０ ＰＴＰスレーブ
８００ ＰＴＰマスタ
８１０、９２０ ＰＴＰスタック
８２０、９１０ 遅延補正部
９００ ＰＴＰスレーブ

Claims (10)

  1. 主尺に相当し、第１周期を有するシステムクロック信号と、副尺に相当し、前記第１周期とは異なる第２周期を有する副尺クロック信号と、を用いて前記第１周期を有する入力クロック信号の前記システムクロック信号に対する遅延時間を検出する遅延時間検出回路であって、
    前記システムクロック信号に基づいて副尺クロック信号を生成するクロック生成部と、
    前記副尺クロック信号に基づいて予め設定されたカウント数を順次繰り返しインクリメントしながらカウント信号を生成するカウント部と、
    前記カウント信号を受け取り、前記カウント数に１回の割合で前記第２周期に対応する期間分の矩形波を有し前記第２周期に従ってタイミングがずれている副尺信号を前記カウント数と同じ数生成する副尺信号生成部と、
    前記入力クロック信号を受け取り、複数の前記副尺信号の内、前記入力クロック信号と一致するタイミングを有する一の前記副尺信号に基づいて、前記システムクロック信号に対する前記入力クロック信号の前記第１周期の範囲内における遅延時間を算出する遅延時間算出部と
    を備え、
    前記遅延時間算出部は、
    前記矩形波の前記第２周期に対応する期間内に前記入力クロック信号の立上りエッジが２回以上含まれる場合、または
    前記矩形波の前記第２周期に対応する期間内に前記入力クロック信号の立下りエッジが２回以上含まれる場合、
    のいずれか一の場合を前記入力クロック信号と一致するタイミングであると処理する
    遅延時間検出回路。
  2. 前記副尺信号生成部は、前記第２周期に対応する期間として前記第２周期と一致する期間の前記矩形波を有する前記副尺信号を生成する
    請求項１に記載の遅延時間検出回路。
  3. 前記副尺信号生成部は、
    前記クロック生成部から前記副尺クロック信号を受け取るクロック受付部と、
    前記カウント部から前記カウント信号を受け取るカウント信号受付部と、
    前記遅延時間算出部に対して前記副尺信号を供給するための前記カウント数と同じ数の副尺信号出力部と、を有する
    請求項１または２に記載の遅延時間検出回路。
  4. 前記遅延時間算出部は、
    前記矩形波の前記第２周期に対応する期間内に前記入力クロック信号の立上りエッジが２回含まれる場合、または
    前記矩形波の前記第２周期に対応する期間内に前記入力クロック信号の立下りエッジが２回含まれる場合、
    のいずれか一の場合を前記入力クロック信号と一致するタイミングであると処理する
    請求項１〜３のいずれか一項に記載の遅延時間検出回路。
  5. 前記クロック生成部が生成する前記副尺クロック信号は、前記第１周期より長く前記第１周期の２倍の周期より短い前記第２周期を有する
    請求項４に記載の遅延時間検出回路。
  6. 前記第２周期の値を設定値として受け付け、受け付けた前記設定値と前記第１周期に基づいて、前記カウント数を決定するカウント数算出部と、をさらに有する
    請求項１〜５のいずれか一項に記載の遅延時間検出回路。
  7. 前記カウント数算出部は、前記第１周期の値に任意の自然数を乗じた値に、前記設定値と前記第１周期の値との差を除して得られた値の余りがゼロになる場合の最小値を前記カウント数として設定する
    請求項６に記載の遅延時間検出回路。
  8. 請求項１〜７のいずれか一項に記載の遅延時間検出回路と、
    前記システムクロック信号に基づいてタイマ情報を生成するタイマと、
    前記遅延時間と前記タイマ情報とを合算して合算値を算出し、前記合算値を上位桁部と下位桁部とに分割してそれぞれ出力する演算部と、を有する
    打刻情報生成装置。
  9. 前記上位桁部を受け取るとともに受け取った前記上位桁部に基づいて時刻情報を生成する時刻情報生成部と、
    前記下位桁部を受け取るとともに前記下位桁部の値を保持する下位桁保持部と、をさらに有し、
    前記入力クロック信号と同期した入力信号に基づいて、前記時刻情報と前記下位桁部の値とを合算した打刻情報を出力する
    請求項８に記載の打刻情報生成装置。
  10. 主尺に相当する第１周期を有するシステムクロック信号に基づいて前記第１周期と異なる第２周期を有する副尺クロック信号を生成するクロック生成ステップと、
    前記副尺クロック信号に基づいて予め設定されたカウント数を順次繰り返しインクリメントしながらカウント信号を生成するカウントステップと、
    前記カウント信号を受け取り、前記カウント数に１回の割合で前記第２周期に対応する期間分の矩形波を有し、前記第２周期に従ってタイミングがずれている副尺信号を前記カウント数と同じ数生成する副尺信号生成ステップと、
    前記第１周期を有する入力クロック信号を受け取り、複数の前記副尺信号の内、前記入力クロック信号と一致するタイミングを有する一の前記副尺信号に基づいて、前記システムクロック信号に対する前記入力クロック信号の前記第１周期の範囲内における遅延時間を算出する遅延時間算出ステップと
    を備え
    前記遅延時間算出ステップは、
    前記矩形波の前記第２周期に対応する期間内に前記入力クロック信号の立上りエッジが２回以上含まれる場合、または
    前記矩形波の前記第２周期に対応する期間内に前記入力クロック信号の立下りエッジが２回以上含まれる場合、
    のいずれか一の場合を前記入力クロック信号と一致するタイミングであると処理する
    遅延時間検出方法。
JP2018212047A 2018-11-12 2018-11-12 遅延時間検出回路、打刻情報生成装置および遅延時間検出方法 Active JP6659057B1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2018212047A JP6659057B1 (ja) 2018-11-12 2018-11-12 遅延時間検出回路、打刻情報生成装置および遅延時間検出方法
PCT/JP2019/033300 WO2020100374A1 (ja) 2018-11-12 2019-08-26 遅延時間検出回路、打刻情報生成装置および遅延時間検出方法
EP19884785.7A EP3865956A4 (en) 2018-11-12 2019-08-26 DELAY TIME DETECTION CIRCUIT, TIME STAMP INFORMATION GENERATING DEVICE AND DELAY TIME DETECTION METHOD
CA3119809A CA3119809C (en) 2018-11-12 2019-08-26 Delay time detection circuit, stamping information generation device, and delay time detection method
US17/289,509 US20210397211A1 (en) 2018-11-12 2019-08-26 Delay time detection circuit, stamping information generation device, and delay time detection method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018212047A JP6659057B1 (ja) 2018-11-12 2018-11-12 遅延時間検出回路、打刻情報生成装置および遅延時間検出方法

Publications (2)

Publication Number Publication Date
JP6659057B1 JP6659057B1 (ja) 2020-03-04
JP2020079717A true JP2020079717A (ja) 2020-05-28

Family

ID=69997958

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018212047A Active JP6659057B1 (ja) 2018-11-12 2018-11-12 遅延時間検出回路、打刻情報生成装置および遅延時間検出方法

Country Status (5)

Country Link
US (1) US20210397211A1 (ja)
EP (1) EP3865956A4 (ja)
JP (1) JP6659057B1 (ja)
CA (1) CA3119809C (ja)
WO (1) WO2020100374A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI795678B (zh) * 2020-09-30 2023-03-11 優達科技股份有限公司 同步裝置和同步方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5390973A (en) * 1977-01-18 1978-08-10 Cossor Ltd A C Method of measuring pulse width
JPS6017389A (ja) * 1983-07-08 1985-01-29 Mitsubishi Heavy Ind Ltd パルス計数装置
JPH05333169A (ja) * 1992-06-03 1993-12-17 Sumitomo Electric Ind Ltd パルス間隔測定装置
JP2002196087A (ja) * 2000-12-26 2002-07-10 Gakuho Go 時間測定回路
US9379714B1 (en) * 2015-06-01 2016-06-28 Liming Xiu Circuits and methods of TAF-DPS vernier caliper for time-of-flight measurement
JP2018054352A (ja) * 2016-09-27 2018-04-05 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030223523A1 (en) * 2002-05-31 2003-12-04 Kouichi Takaki Signal-controlling apparatus and image-forming apparatus
KR100852180B1 (ko) 2006-11-24 2008-08-13 삼성전자주식회사 타임투디지털컨버터
JP2012013733A (ja) * 2010-06-29 2012-01-19 Renesas Electronics Corp 表示装置の駆動回路
CN106026994B (zh) * 2016-05-16 2019-03-01 东南大学 一种基于pvtm的宽电压时钟拉伸电路
CN106899290A (zh) * 2017-02-16 2017-06-27 电子科技大学 一种高精度多相时钟校正电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5390973A (en) * 1977-01-18 1978-08-10 Cossor Ltd A C Method of measuring pulse width
JPS6017389A (ja) * 1983-07-08 1985-01-29 Mitsubishi Heavy Ind Ltd パルス計数装置
JPH05333169A (ja) * 1992-06-03 1993-12-17 Sumitomo Electric Ind Ltd パルス間隔測定装置
JP2002196087A (ja) * 2000-12-26 2002-07-10 Gakuho Go 時間測定回路
US9379714B1 (en) * 2015-06-01 2016-06-28 Liming Xiu Circuits and methods of TAF-DPS vernier caliper for time-of-flight measurement
JP2018054352A (ja) * 2016-09-27 2018-04-05 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体

Also Published As

Publication number Publication date
WO2020100374A1 (ja) 2020-05-22
EP3865956A4 (en) 2022-07-06
CA3119809A1 (en) 2020-05-22
CA3119809C (en) 2023-09-05
JP6659057B1 (ja) 2020-03-04
US20210397211A1 (en) 2021-12-23
EP3865956A1 (en) 2021-08-18

Similar Documents

Publication Publication Date Title
CN102546071B (zh) 一种时钟同步方法与系统
TWI780243B (zh) 時鐘同步裝置及時鐘同步方法
US9548831B2 (en) Synchronizing system, synchronizing method, first synchronizing device, second synchronizing device, and computer program
EP3531610B1 (en) Frequency synchronization method and slave clock
JP6192995B2 (ja) 通信装置、通信システム、通信方法およびコンピュータプログラム
US9301267B2 (en) Radio over Ethernet
JP5260408B2 (ja) 時刻同期網及び通信装置
EP3163787B1 (en) Method and device for compensating time stamp of clock
EP3593572B1 (en) Remote signal synchronization
CN101895384A (zh) 一种实现边界时钟的方法和装置
JP2017069669A (ja) 時刻同期装置、基地局装置、及び、時刻同期方法
CN105207767A (zh) 一种ptp主时钟与从时钟之间频率同步的方法及装置
CN111092713B (zh) 时钟同步装置及时钟同步方法
JP6659057B1 (ja) 遅延時間検出回路、打刻情報生成装置および遅延時間検出方法
JP6010802B2 (ja) 時刻同期システム、時刻同期方法、スレーブノード及びコンピュータプログラム
JP2018088646A (ja) 時刻同期装置及び時刻同期方法
EP3080933B1 (en) Method and devices for synchronization using linear programming
JP5407568B2 (ja) 同期信号生成装置及び同期信号生成方法
US9442511B2 (en) Method and a device for maintaining a synchronized local timer using a periodic signal
JP2015117941A (ja) 通信システム、及び時刻同期方法
JP6310758B2 (ja) 時刻同期装置および方法
JP2019054479A (ja) 基地局装置、無線通信システム、及び周波数補正方法
CN114513273B (zh) Ptp芯片时钟模块的实现方法和装置
Sirdey et al. A linear programming approach to highly precise clock synchronization over a packet network

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181112

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191001

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200130

R150 Certificate of patent or registration of utility model

Ref document number: 6659057

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150