CN114513273B - Ptp芯片时钟模块的实现方法和装置 - Google Patents

Abstract

本发明提供PTP芯片时钟模块的实现方法和装置，该方法包括：根据本地晶振参考时钟的时钟周期确定纳秒固定累加值，纳秒计数器在每个时钟周期根据纳秒固定累加值进行相应加操作，并在纳秒计数器加满10^9＝1000000000时向秒计数器进位；根据PTP协议报文计算时间偏移和频率偏移，并根据频率偏移计算出纳秒调整周期数，将时间偏移、纳秒调整周期数以及频率偏移的符号位发送到芯片时钟模块；芯片时钟模块将接收到的时间偏移设置到秒调整值和纳秒调整值，再根据频率偏移的符号位以及纳秒调整周期数N触发设置纳秒固定累加值加1或者减1；芯片时钟模块输出同步校正后的秒时间戳和纳秒时间戳。

Description

PTP芯片时钟模块的实现方法和装置

技术领域

本发明涉及以太网时间同步领域，尤其涉及一种PTP芯片时钟模块的实现方法和装置。

背景技术

IEEE1588定义的PTP(精确时间协议)是目前被广泛使用的时间同步技术方案，用于满足测量和控制应用的分布网络时间同步的需要。网络时钟同步主要包括频率同步和时间同步，PTP通过记录特定PTP协议报文进入和离开设备的时间戳，来计算恢复出本地时钟和频率。通过硬件辅助可以实现高精度的时间同步，随着软硬件技术的进步，目前PTP的时间同步精度可以达到几十纳秒级别。

PTP通过记录主从设备之间事件报文交换时产生的时间戳，计算出主从设备之间的路径延迟和时间偏移，从而实现主从设备之间的时间和频率同步。

以图1的同步方式为例，通过设备获取Sync和Delay_Req报文发送和接收的四个时间戳t1,t2,t3,t4计算出主从设备之间的平均路径延时为：

Delay＝[(t2–t1)+(t4–t3)]/2＝[(t4–t1)–(t3–t2)]/2

进而计算出主从设备的时间偏移为：

Offset＝t2-t1-Delay＝[(t2–t1)+(t3–t4)]/2

然后从设备利用这个时间偏移修正本地时钟，使得主从设备之间的时间实现同步。

如图2所示，频率同步是通过主设备定时向从节点发送Sync报文，比较多次Sync报文的发送时间间隔Δ1和到达从设备的时间间隔Δ2。

主从设备的频率偏移为：

Drift＝(Δ2-Δ1)/Δ2

PTP软件协议栈计算出时间偏移Offset和频率偏移Drift配置到芯片的时钟模块。

目前芯片实现PTP高精度的时间和频率同步的时钟模块通常由秒计数器、纳秒计数器和子纳秒计数器组成。时钟模块有一个本地的晶振参考时钟，例如频率为F＝125MHz的参考时钟，则每个时钟周期T＝8纳秒，纳秒计数器在每个时钟周期内加period＝8，纳秒计数器加满10^9＝1000000000时向秒计数器进位，而子纳秒计数器则用于频率偏移Drift的校正。

子纳秒由CPU软件协议栈每个同步周期计算出的Drift值(ppb)换算后进行累加，Drift值代表每1秒的时间内slave与master时钟偏差的纳秒数，Drift>0代表slave的时钟偏快，Drift<0则代表slave的时钟偏慢，校正后新的时钟周期为：

Tnew＝T+T*(-Drift)。

如图3所示，现有的芯片时钟模块需要同时维护三个计数器的实现比较复杂，特别是频率同步调整时候，需要计算每个时钟周期对子纳秒计数器的累加值或者递减值，会存在子纳秒加满10^9＝1000000000时向纳秒计数器进位或者不够减的时候向纳秒计数器借位等特殊处理。而且Drift参数单位一般是十亿分率ppb(partper billion)，转为子纳秒调整值的计算需要使用浮点等复杂运算，会增加芯片的存储单元和运算时延，对芯片设计增加了难度和成本。

发明内容

针对上述技术问题，本发明公开了一种PTP芯片时钟模块的实现方法和装置，本发明通过优化PTP芯片的时钟模块，简化了芯片的时钟模块设计，特别是优化了时钟频率偏移Drift校正，节约了芯片的设计和硬件成本，降低了芯片运算时延。

为达到上述目的，本发明的技术方案提供了一种PTP芯片时钟模块的实现方法，所述芯片时钟模块包括秒计数器和纳秒计数器，其中，所述方法包括：根据本地晶振参考时钟的时钟周期确定纳秒固定累加值period，纳秒计数器在每个时钟周期根据纳秒固定累加值period进行相应加操作，并在纳秒计数器加满10^9＝1000000000时向秒计数器进位；PTP软件协议栈根据PTP协议报文计算时间偏移Offset和频率偏移Drift，并根据频率偏移Drift计算出纳秒调整周期数N＝10^9/period/Drift，将时间偏移Offset、纳秒调整周期数N以及频率偏移Drift的符号位发送到芯片时钟模块；芯片时钟模块将接收到的时间偏移Offset设置到秒调整值OffsetS和纳秒调整值OffsetNs，再根据频率偏移Drift的符号位以及纳秒调整周期数N触发设置纳秒固定累加值period加1或者减1；芯片时钟模块输出同步校正后的秒时间戳和纳秒时间戳。

在进一步的技术方案中，在频率偏移Drift<0时，则每隔N个时钟周期设置纳秒固定累加值period加1；在频率偏移Drift>0时，则每隔N个时钟周期设置纳秒固定累加值period减1。

在进一步的技术方案中，所计算的纳秒调整周期数N被存入到芯片时钟模块的寄存器中。

在进一步的技术方案中，所述芯片时钟模块在输出同步校正后的秒时间戳和纳秒时间戳时，还输出秒脉冲PPS信号。

在进一步的技术方案中，PTP软件协议栈根据PTP协议报文计算时间偏移Offset包括：

获取Sync报文和Delay_Req报文发送和接收的四个时间戳t1、t2、t3、t4，计算出主从设备之间的平均路径延时为：

Delay＝[(t2–t1)+(t4–t3)]/2＝[(t4–t1)–(t3–t2)]/2，

进而计算出主从设备的时间偏移为：

Offset＝t2-t1-Delay＝[(t2–t1)+(t3–t4)]/2。

在进一步的技术方案中，PTP软件协议栈根据PTP协议报文计算频率偏移Drift包括：

通过主设备定时向从节点发送Sync报文，比较多次Sync报文的发送时间间隔Δ1和到达从设备的时间间隔Δ2，从而获得主从设备的频率偏移为：

Drift＝(Δ2-Δ1)/Δ2。

本发明还提供了一种PTP芯片时钟模块的实现装置，所述装置包括：芯片时钟模块，包括秒计数器和纳秒计数器；纳秒计数器加操作模块，用于根据本地晶振参考时钟的时钟周期确定纳秒固定累加值period，纳秒计数器在每个时钟周期根据纳秒固定累加值period进行相应加操作，并在纳秒计数器加满10^9＝1000000000时向秒计数器进位；纳秒调整周期数计算模块，用于通过PTP软件协议栈根据PTP协议报文计算时间偏移Offset和频率偏移Drift，并根据频率偏移Drift计算出纳秒调整周期数N＝10^9/period/Drift，将时间偏移Offset、纳秒调整周期数N以及频率偏移Drift的符号位发送到芯片时钟模块；芯片时钟调整模块，用于将接收到的时间偏移Offset设置到秒调整值OffsetS和纳秒调整值OffsetNs，再根据频率偏移Drift的符号位以及纳秒调整周期数N触发设置纳秒固定累加值period加1或者减1；芯片时钟输出模块，输出同步校正后的秒时间戳和纳秒时间戳。

附图说明

图1是示出PTP时间同步方式的示意图；

图2是示出PTP频率同步方式的示意图；

图3是现有PTP芯片时钟模块的示意图；

图4是本发明优化的芯片时钟模块的设计图。

具体实施方式

下面结合具体实施例对本发明的技术方案作进一步的描述，但本发明并不限于这些实施例。

如在背景技术部分中提到的，现有的芯片时钟模块需要同时维护三个计数器的实现比较复杂，特别是频率同步调整时候，需要计算每个时钟周期对子纳秒计数器的累加值或者递减值，会存在子纳秒加满10^9＝1000000000时向纳秒计数器进位或者不够减的时候向纳秒计数器借位等特殊处理。而且Drift参数单位一般是十亿分率ppb(partperbillion)，转为子纳秒调整值的计算需要使用浮点等复杂运算，会增加芯片的存储单元和运算时延，对芯片设计增加了难度和成本。

针对于此，本发明对PTP芯片的时钟模块进行了优化设计，简化了芯片的时钟模块设计，时钟模块只需要维护秒计数器、纳秒计数器两个计数器，将频率偏移Drift校正转为根据参考时钟的频率F，每隔N个时钟周期对纳秒固定累加值period增加1或者减小1。例如当Drift>0代表slave的时钟偏快，将子纳秒减的操作调整改为计算每隔N个时钟周期后将period值减1(8ns改为7ns)，例如Drift＝1000ppb，即本地时钟的每一秒快了1000纳秒，即(10^9/8)个时钟周期多加了1000纳秒，则需要调整本地时钟每N＝10^9/8/1000＝125000个时钟周期少加1纳秒(即period值8ns改为7ns)。则Drift校正的纳秒调整周期数为：

N＝10^9/period/Drift

同理当Drift<0时，代表slave的时钟偏慢，子纳秒加的操作也可以转为计算N个时钟周期后将period值多加1ns(period值8ns改为9ns)实现。

其中N为CPU计算后存入芯片时钟模块的寄存器中，这样简化了芯片的时钟模块设计，减少了芯片的存储单元和运算时延，对芯片设计降低了难度和成本。

图4是本发明的PTP精确时间协议的芯片时钟模块的实现方法，其包括：

(1)时钟模块维护秒计数器和纳秒计数器。

(2)本地的晶振参考时钟作为输入，例如对于频率为F＝125MHz的参考时钟，纳秒计数器在每个时钟周期内加period＝8，纳秒计数器加满10^9＝1000000000时向秒计数器进位。

(3)PTP软件协议栈根据PTP协议报文计算出时间偏移Offset(秒和纳秒)和频率偏移Drift(ppb)，并根据Drift计算出Drift校正的纳秒调整周期数N＝10^9/period/drift，同时把Offset、N和Drift的符号位DriftSign发送到芯片时钟模块。

(4)芯片时钟模块把收到Offset设置到秒调整值OffsetS和纳秒调整值OffsetNs，再根据DriftSign和Drift调整周期N触发纳设置秒调整值加1(Drift<0)或者减1(Drift>0)。

(5)芯片时钟模块输出同步校正后的秒和纳秒时间戳和PPS信号。

在具体的实施方式中，本发明的技术方案提供了一种PTP芯片时钟模块的实现方法，所述芯片时钟模块包括秒计数器和纳秒计数器，其中，所述方法包括：根据本地晶振参考时钟的时钟周期T确定纳秒固定累加值period，period就是周期T的纳秒单位值，假设周期T的单位是秒，则period＝T*10^9，纳秒计数器在每个时钟周期根据纳秒固定累加值period进行相应加操作，并在纳秒计数器加满10^9＝1000000000时向秒计数器进位；PTP软件协议栈根据PTP协议报文计算时间偏移Offset和频率偏移Drift，并根据频率偏移Drift计算出纳秒调整周期数N＝10^9/period/Drift，将时间偏移Offset、纳秒调整周期数N以及频率偏移Drift的符号位发送到芯片时钟模块；芯片时钟模块将接收到的时间偏移Offset设置到秒调整值OffsetS和纳秒调整值OffsetNs，再根据频率偏移Drift的符号位以及纳秒调整周期数N触发设置纳秒固定累加值period加1或者减1；芯片时钟模块输出同步校正后的秒时间戳和纳秒时间戳。

在进一步的技术方案中，在频率偏移Drift<0时，则每隔N个时钟周期设置纳秒固定累加值period加1；在频率偏移Drift>0时，则每隔N个时钟周期设置纳秒固定累加值period减1。

在进一步的技术方案中，所计算的纳秒调整周期数N被存入到芯片时钟模块的寄存器中。

在进一步的技术方案中，所述芯片时钟模块在输出同步校正后的秒时间戳和纳秒时间戳时，还输出秒脉冲PPS信号。

在进一步的技术方案中，PTP软件协议栈根据PTP协议报文计算时间偏移Offset包括：

获取Sync报文和Delay_Req报文发送和接收的四个时间戳t1、t2、t3、t4，计算出主从设备之间的平均路径延时为：

Delay＝[(t2–t1)+(t4–t3)]/2＝[(t4–t1)–(t3–t2)]/2，

进而计算出主从设备的时间偏移为：

Offset＝t2-t1-Delay＝[(t2–t1)+(t3–t4)]/2。

在进一步的技术方案中，PTP软件协议栈根据PTP协议报文计算频率偏移Drift包括：

通过主设备定时向从节点发送Sync报文，比较多次Sync报文的发送时间间隔Δ1和到达从设备的时间间隔Δ2，从而获得主从设备的频率偏移为：

Drift＝(Δ2-Δ1)/Δ2。

本发明的实施方式还提供了一种PTP芯片时钟模块的实现装置，所述装置包括：芯片时钟模块，包括秒计数器和纳秒计数器；纳秒计数器加操作模块，用于根据本地晶振参考时钟的时钟周期确定纳秒固定累加值period，纳秒计数器在每个时钟周期根据纳秒固定累加值period进行相应加操作，并在纳秒计数器加满10^9＝1000000000时向秒计数器进位；纳秒调整周期数计算模块，用于通过PTP软件协议栈根据PTP协议报文计算时间偏移Offset和频率偏移Drift，并根据频率偏移Drift计算出纳秒调整周期数N＝10^9/period/Drift，将时间偏移Offset、纳秒调整周期数N以及频率偏移Drift的符号位发送到芯片时钟模块；芯片时钟调整模块，用于将接收到的时间偏移Offset设置到秒调整值OffsetS和纳秒调整值OffsetNs，再根据频率偏移Drift的符号位以及纳秒调整周期数N触发设置纳秒固定累加值period加1或者减1；芯片时钟输出模块，输出同步校正后的秒时间戳和纳秒时间戳。

本发明通过优化PTP芯片的时钟模块，简化了芯片的时钟模块设计，特别是优化了时钟频率偏移Drift校正，节约了芯片的设计和硬件成本，降低了芯片运算时延。

以上所述的仅是本发明的优选实施方式，应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (7)

1.一种PTP芯片时钟模块的实现方法，其特征在于，所述芯片时钟模块包括秒计数器和纳秒计数器，其中，所述方法包括：

根据本地晶振参考时钟的时钟周期确定纳秒固定累加值period，纳秒计数器在每个时钟周期根据纳秒固定累加值period进行相应加操作，并在纳秒计数器加满10^9＝1000000000时向秒计数器进位；

PTP软件协议栈根据PTP协议报文计算时间偏移Offset和频率偏移Drift，并根据频率偏移Drift计算出纳秒调整周期数N＝10^9/period/Drift，将时间偏移Offset、纳秒调整周期数N以及频率偏移Drift的符号位发送到芯片时钟模块；

芯片时钟模块将接收到的时间偏移Offset设置到秒调整值OffsetS和纳秒调整值OffsetNs，再根据频率偏移Drift的符号位以及纳秒调整周期数N触发设置纳秒固定累加值period加1或者减1；

芯片时钟模块输出同步校正后的秒时间戳和纳秒时间戳。

2.根据权利要求1所述的方法，其特征在于，在频率偏移Drift<0时，则每隔N个时钟周期设置纳秒固定累加值period加1；在频率偏移Drift>0时，则每隔N个时钟周期设置纳秒固定累加值period减1。

3.根据权利要求2所述的方法，其特征在于，所计算的纳秒调整周期数N被存入到芯片时钟模块的寄存器中。

4.根据权利要求3所述的方法，其特征在于，所述芯片时钟模块在输出同步校正后的秒时间戳和纳秒时间戳时，还输出秒脉冲PPS信号。

5.根据权利要求1所述的方法，其特征在于，PTP软件协议栈根据PTP协议报文计算时间偏移Offset包括：

获取Sync报文和Delay_Req报文发送和接收的四个时间戳t1、t2、t3、t4，计算出主从设备之间的平均路径延时为：

Delay＝[(t2–t1)+(t4–t3)]/2＝[(t4–t1)–(t3–t2)]/2，

进而计算出主从设备的时间偏移为：

Offset＝t2-t1-Delay＝[(t2–t1)+(t3–t4)]/2。

6.根据权利要求5所述的方法，其特征在于，PTP软件协议栈根据PTP协议报文计算频率偏移Drift包括：

通过主设备定时向从节点发送Sync报文，比较多次Sync报文的发送时间间隔Δ1和到达从设备的时间间隔Δ2，从而获得主从设备的频率偏移为：

Drift＝(Δ2-Δ1)/Δ2。

7.一种PTP芯片时钟模块的实现装置，其特征在于，所述装置包括：

芯片时钟模块，包括秒计数器和纳秒计数器；

纳秒计数器加操作模块，用于根据本地晶振参考时钟的时钟周期确定纳秒固定累加值period，纳秒计数器在每个时钟周期根据纳秒固定累加值period进行相应加操作，并在纳秒计数器加满10^9＝1000000000时向秒计数器进位；

纳秒调整周期数计算模块，用于通过PTP软件协议栈根据PTP协议报文计算时间偏移Offset和频率偏移Drift，并根据频率偏移Drift计算出纳秒调整周期数N＝10^9/period/Drift，将时间偏移Offset、纳秒调整周期数N以及频率偏移Drift的符号位发送到芯片时钟模块；

芯片时钟调整模块，用于将接收到的时间偏移Offset设置到秒调整值OffsetS和纳秒调整值OffsetNs，再根据频率偏移Drift的符号位以及纳秒调整周期数N触发设置纳秒固定累加值period加1或者减1；

芯片时钟输出模块，输出同步校正后的秒时间戳和纳秒时间戳。