CN203313199U

CN203313199U - 一种智能电子设备的ieee c37.238时间同步系统

Info

Publication number: CN203313199U
Application number: CN2013203219331U
Authority: CN
Inventors: 刘庆依; 罗四倍; 赵杰; 刘朋
Original assignee: 刘庆依
Priority date: 2013-06-03
Filing date: 2013-06-03
Publication date: 2013-11-27
Anticipated expiration: 2023-06-03

Abstract

本实用新型公开了一种智能电子设备的IEEE C 37.238时间同步系统，作为从时钟，包括CPU、FPGA、以太网收发器PHY和实时时钟RTC；所述CPU连接FPGA，所述FPGA连接CPU、PHY和RTC，所述以太网收发器PHY通过MII接口连接FPGA，所述实时时钟RTC连接FPGA。本实用新型的智能电子设备的IEEE C37.238时间同步系统，遵循IEEE C37.238标准，能够达到电力系统应用所要求的微秒级时间同步精度，采用了CPU和FPGA相互配合的实现方式，使得CPU可根据不同类型智能电子设备的功能、性能要求来灵活地选取，并且扩展升级方便，而FPGA功能集成，保持不变，降低了设备成本。

Description

一种智能电子设备的IEEE C37.238时间同步系统

技术领域

本实用新型属于电力系统自动化技术领域，涉及一种用于智能电子设备的IEEEC37.238时间同步系统。

背景技术

智能变电站的智能电子设备，包括间隔层保护测控装置、过程层合并单元和智能终端等，时间同步精度的最高要求为1微秒。IEEE于2002年发布了IEEE1588标准，即网络测量和控制系统的精确时间同步协议(Precision Time Protocol，简称PTP)，于2008年颁布了IEEE1588标准的第2版，IEC等同采用第2版标准，并命名为IEC61588-2009。

IEEE1588通过硬件和软件相结合的实现方式，采用硬件打时间戳，能够达到亚微秒级的时间同步精度；利用多播技术同步终端设备，特别适合于以太网，在智能变电站中时间同步网和数据传输网可以合并，省去专门的时间同步网，简化了智能变电站的网络结构。由于IEEE1588标准的上述优点，国家电网公司的《智能变电站技术导则》、《智能变电站继电保护技术规范》和《智能电网关键设备研制规划》等都将IEEE1588标准作为智能变电站时间同步系统的关键技术，目前多个电力公司、科研院所及设备厂商都陆续开展了IEEE1588的应用研究。

IEEE1588标准是通用的网络精确时间同步协议，广泛应用在各个行业，但对于一个特定的行业应用，根据其网络特点和时间精度要求，只用到IEEE1588协议机制和参数的一个子集。为了使基于IEEE1588-2008标准的时间同步在电力系统至关重要的保护、测控、自动化及数据通信等得到更好地应用，IEEE继电保护委员会和变电站委员会的联合工作组于2011年制定并发布了IEEE C37.238标准，该标准定义了电力行业应用 IEEE1588-2008应选取的机制及参数取值。电力系统中支持IEEE1588标准的智能电子设备遵循IEEE C37.238标准是必然的发展趋势。

IEEE C37.238标准根据电力系统的时间同步要求，规定了以下内容：时钟关键属性的缺省值和范围选取、路径延时测量机制选取、最佳主时钟算法选取、IEEE1588管理机制选取、通信模型和传输协议栈选取、一步钟/两步钟选取、时间尺度选取、时钟标识格式选取、类型长度取值(Type-Length-Value，TLV)定义等。按照IEEE C37.238标准，智能电子设备只作为从时钟(Slave-only)，具有一步钟和两步钟自适应的能力，路径延时测量采用对等延时测量机制，PTP报文直接映射到以太网链路层(IEEE802.3)，支持IEEE802.1Q的优先级标志和虚拟局域网(VLAN)。PTP报文、采样值报文和GOOSE报文均直接映射到了以太网链路层，可以共网传输，简化了智能变电站的过程层网络。

目前，IEEE C37.238标准的应用尚处于起步阶段，并未推出相关产品。已推出的基于IEEE1588标准的智能电子设备为数不多，实现方案主要有：①利用FPGA实现时间同步功能；②采用美国国家半导体公司可支持IEEE1588的以太网物理层芯片；③选用可支持IEEE1588的微处理器。第1种方案往往只实现了对PTP事件报文硬件打时间戳的功能，第2种方案特殊的物理层芯片增加了设计的成本，第3种方案由于微处理器类型有限，不能满足智能电子设备多样的功能、性能要求，不利于扩展升级。鉴于此，研发符合IEEE C37.238标准、满足智能电子设备时间同步要求的时间同步系统具有重要意义。

实用新型内容

本实用新型的目的是提供一种智能电子设备的时间同步系统，符合IEEE C37.238标准，达到电力系统应用所要求的时间同步精度，满足智能电子设备多样的功能、性能要求，便于扩展升级，降低设备成本。

为实现上述目的，本实用新型技术方案如下：

一种智能电子设备的IEEE C37.238时间同步系统，作为从时钟，包括CPU、FPGA、以太网收发器PHY和实时时钟RTC；所述CPU连接FPGA，所述FPGA连接CPU、PHY和RTC，所述以太网收发器PHY通过MII接口连接FPGA，所述实时时钟RTC连接FPGA。

进一步的，所述CPU包括：用于IEEE C37.238标准各种类型报文编码与解码的PTP报文处理模块；采用对等延时测量机制进行时钟偏差和时钟调谐计算的时间同步计算模块；与FPGA交互时间信息的FPGA接口模块；初始化FPGA和PTP协议栈的时钟初始化模块。

进一步的，所述CPU为数字信号处理器DSP或嵌入式处理器PowerPC或ARM。

进一步的，所述FPGA内嵌以太网控制器MAC，还包括：PTP事件报文检测模块，所述PTP事件报文检测模块连接MII接口，检测发送出的和接收到的PTP事件报文并加盖时间戳；当有新的P，TP事件报文时间戳产生时向CPU发出中断信号的中断控制模块，所述中断控制模块通过CPU接口模块连接所述CPU；提供包括粗调与微调在内的多种本地时钟调整机制的本地时钟模块，所述本地时钟模块连接PTP寄存器组，所述本地时钟模块由32位的秒累加器、32位的纳秒累加器和32位的亚毫微秒累加器构成；用于管理本地时钟的PTP寄存器组；提供与CPU连接的总线接口逻辑的CPU接口模块。

进一步的，所述以太网收发器PHY连接光纤以太网或电以太网。

本实用新型的智能电子设备的IEEE C37.238时间同步系统，遵循IEEE C37.238标准，能够达到电力系统应用所要求的微秒级时间同步精度，采用了CPU和FPGA相互配合的实现方式，使得CPU可根据不同类型智能电子设备的功能、性能要求来灵活地选取，并且扩展升级方便，而FPGA功能集成，保持不变，降低了设备成本。

附图说明

图1是本实用新型的智能电子设备时间同步系统硬件结构示意图；

图2是CPU软件的时间同步功能模块组成框图；

图3是时间同步网络结构示意图；

图4是对等延时测量机制报文交互过程示意图；

图5是时钟偏差和时钟调谐计算方法示意图；图中字母含义：ΔL：链路延时，ΔS：交换机驻留时间，c：同步报文校正域；

图6是FPGA组成结构及其外部连接示意图；

图7是本地时钟结构示意图。

具体实施方式

以下结合具体实施例，对本实用新型进行详细说明。

应用新的智能电网时间同步标准IEEE C37.238，提出一种智能电子设备(IED)的IEEE C37.238时间同步系统，硬件结构如图1所示，作为从时钟，包括CPU、FPGA、以太网收发器PHY和实时时钟RTC；CPU连接FPGA，FPGA连接CPU、以太网收发器PHY和实时时钟RTC，以太网收发器PHY通过MII接口连接FPGA，实时时钟RTC连接FPGA；各部分相互配合，实现IEEE C37.238标准所规范的IEEE1588精确时间协议在电力系统应用的协议集，通过以太网达到亚微秒级的时间同步精度。

在智能电子设备上电后、完成IEEE C37.238时间同步之前，实时时钟RTC提供装置时间。进行IEEE C37.238时间同步时，FPGA在MII接口检测发送出的和接收到的PTP事件报文并加盖时间戳，PTP事件报文时间戳产生时向CPU发出中断请求；CPU响应该中断请求，读取PTP事件报文时间戳，进行IEEE C37.238报文的编码与解码，采用对等延时测量机制进行时钟偏差和时钟调谐计算，将本地时钟的调整值写入FPGA；FPGA通过多种时钟调整机制使本地时钟与变电站内的主时钟同步，并定时更新实时时钟RTC。

1.CPU

CPU除了实现该智能电子设备(IED)的特定功能外，如图2所示，还包括以下功能模块：用于IEEE C37.238标准各种类型报文编码与解码的PTP报文处理模块，采用对等延时测量机制进行时钟偏差和时钟调谐计算的时钟同步计算模块，与FPGA交互时间信息的FPGA接口模块，初始化FPGA和PTP协议栈的时钟初始化模块。

CPU可根据不同类型智能电子设备(如保护装置、测控装置、合并单元和智能终端等)的功能、性能要求来灵活地选取，可选用数字信号处理器(DSP)、嵌入式处理器PowerPC和ARM等，例如中低压保护测控装置可采用美国TI公司的F2812DSP或美国Freescale公司的MPC8313处理器。

PTP报文处理模块所处理的PTP报文有10种类型，通过messageType字段进行区分。其中，需要在发送和接收时产生精确时间戳的是事件(Event)报文，共4种，分别是Sync、Delay_Req、Pdelay_Req和Pdelay_Resp；不需产生精确时间戳的是通用(General)报文，共6种，分别是Follow_Up、Delay_Resp、Pdelay_Resp_Follow_Up、Announce、Signaling和Management，其中，Follow_Up和Pdelay_Resp_Follow_Up又称为跟随报文，分别传送Sync和Pdelay_Resp的时间戳信息。

根据IEEE C37.238标准，采用对等延时测量机制进行时钟偏差和时钟调谐计算。以图3所示的时间同步网络来说明时钟同步计算模块的计算方法。在采用对等延时测量机制的网络中，每条链路的两个端口是对等的，没有主从之分，每条链路的两个端口都计算本链路延时。以从时钟1和对等透明时钟2为例，对等延时测量机制的报文交互过程如图4所示。

作为从时钟1的IED根据下式计算链路延时：

ΔL = \frac{(t_{2} - t_{1}) + (t_{4} - t_{3})}{2}

如图5所示，以从时钟1为例来说明时钟偏差的计算方法。对等透明时钟把交换机驻留时间和上段链路延时累加在同步报文(Sync)的校正域(correctionField)中，从时钟1根据下式计算从时钟相对于主时钟的偏差：

T_offset＝t₂-t₁-ΔL₃-c＝t₂-t₁-(ΔL₁+ΔL₂+ΔL₃)-(ΔS₁+ΔS₂)

根据时钟偏差T_offset，可修正从时钟：当T_offset为正，从原时间减去T_offset；当T_offset为负，从原时间加上|T_offset|。

Sync报文周期性发送，一般1s一次。延时测量不需要频繁地进行，Pdelay_Req报文每隔几秒发送一次，例如2s。

IED作为从时钟应与主时钟调谐，即时钟频率保持一致，时钟走时的快慢一致。根据IEEE1588-2008标准，如图5所示，基于同步报文的频率偏差计算方法如下：

\frac{f_{m}}{f_{s}} = \frac{T_{s}}{T_{m}} = \frac{t_{2} [n] - t_{2} [n - 1]}{t_{1_c} [n] - t_{1_c} [n - 1]}

其中，f_m、f_s分别为主时钟和从时钟的频率，T_m、T_s分别为主时钟和从时钟的周期，t₂[n]、t₂[n-1]分别为从时钟本次和上一次接收到Sync报文的时间，t_{1_c}是更正的主时钟时间(correctedMasterEventTimestamp)，t_{1_c}＝t₁+ΔL₃+c，即t₁加上了所有的链路延时和驻留时间，t_{1_c}[n]、t_{1_c}[n-1]是分别与t₂[n]、t₂[n-1]相对应的更正的主时钟时间。

主时钟与从时钟的周期之差ΔT＝T_m-T_s。令Δs＝t₂[n]-t₂[n-1]，Δm＝t_{1_c}[n]-t_{1_c}[n-1]，则定义周期偏差率K_cd

K_{cd} = \frac{ΔT}{T_{m}} = \frac{Δm - Δs}{Δm}

根据周期偏差率K_cd，进行时钟调谐的方法为：已知从时钟的标称频率为f_sn，则其周期为T_sn(单位ns)，从时钟每个时钟周期的补偿值为：T_comp＝K_cd*T_sn。当T_comp为正，从时钟在每个时钟周期加上T_comp；当T_comp为负，在每个时钟周期减去|T_comp|。为了提高补偿的精度，以2^-32ns为单位进行周期补偿，即T_comp＝K_cd*T_sn*2³²。

时钟偏差T_offset和周期补偿值T_comp由时间同步计算模块给出，时钟偏差修正和周期补偿电路由FPGA硬件实现。

2.FPGA

FPGA组成结构及其与外部的连接如图6所示，FPGA内嵌以太网控制器(MAC)，还包括以下模块：在连接MAC和PHY的MII接口检测发送出的和接收到的PTP事件报文并加盖时间戳的PTP事件报文检测模块，当有新的PTP事件报文时间戳产生时向CPU发出中断信号的中断控制模块，可提供粗调与微调等多种本地时钟调整机制、由32位的秒累加器、32位的纳秒累加器和32位的亚毫微秒累加器构成的本地时钟模块，用于管理本地时钟的PTP寄存器组，提供与CPU连接的总线接口逻辑的CPU接口模块。FPGA可选用美国Altera公司的EP4CE40。

PTP事件报文检测模块包括发送报文检测和接收报文检测两部分。每当在MII接口检测到有报文发送或接收到新的报文时，就在以太网帧起始符之后的第1个字节第1位的开始处加盖时间戳，即读取本地时钟，保存至时标缓冲区。由于某些交换机会将以太网帧的优先级标志字段去掉，因此检测模块应能够自适应优先级标志字段存在与不存在两种情况。检测PTP报文“messageType”字段的最高有效位(即bit3)就可以区分事件报文和通用报文：bit3为0，该报文是事件报文；bit3为1，该报文是通用报文。若检测到发送的报文是事件报文，则将PTP报文的4-bit messageType和16-bit sequenceId字段保存至发送时标缓冲区。messageType和sequenceId字段与时标相匹配，表明发送报文时标的唯一性。若检测到接收的报文是事件报文，则将PTP报文的4-bitmessageType、10-byte sourcePortIdentity和16-bit sequenceId字段保存至接收时标缓冲区。messageType、sourcePortIdentity和sequenceId字段与时标相匹配，表明接收报文时标的唯一性。

CPU通过设置PTP寄存器对本地时钟进行控制，对中断控制模块进行中断使能或禁用的操作，通过读取PTP寄存器了解本地时钟的工作状态，获得事件报文硬件时间戳及相关信息。

本地时钟结构如图7所示，由32位的秒累加器、32位的纳秒累加器和32位的亚毫微秒(1纳秒＝2³²亚毫微秒)累加器构成，其中秒累加器和纳秒累加器值可以通过相应的PTP寄存器被CPU读出或修改，也可以被PTP报文检测模块读取以获得时间戳。秒累加器采用了32位，而在IEEE C37.238标准中，秒值是48位无符号整数。32位秒值可以表示到2106年，目前48位秒值的最高两个字节均为0，因此只需在PTP报文处理时令最高两个字节为0即可。

外部晶振经FPGA内部PLL倍频后获得125MHz的工作时钟，因此标称时钟周期T_sn为8ns，这样当对T_sn进行乘除运算时，只需进行移位操作即可，简化了计算。

在每个工作时钟的上升沿，纳秒累加器的值就在原值的基础上增加一个固定值，这个值就是标称时钟周期T_sn。当纳秒累加器的值经过这样反复的累加后超过10⁹-1后，纳秒累加器的值被清零，然后向秒累加器进位。将此进位信号作为测试用秒脉冲信号输出，方便对智能电子设备时间同步性能的测试。

实时时钟RTC在智能电子设备上电后、完成IEEE C37.238时间同步之前对秒累加器的值进行初始化，满足此时的时间需求；完成IEEE C37.238时间同步后，定时更新RTC，保持时间同步。

本地时钟模块提供粗调与微调等多种本地时钟调整机制。本地时钟调整机制的粗调包括：

(1)时间设置方式：根据时钟偏差T_offset直接改写秒累加器和纳秒累加器的值，适用于对时钟进行较大的调整(如大于1s)。

(2)步长调整方式：根据时钟偏差T_offset对秒累加器和纳秒累加器的值进行加或减操作，适合于较小的时钟偏差调整(如几μs)。应计及FPGA硬件加减操作调整所耗用的时钟周期，若加减操作调整需耗用2个时钟周期(16ns)，则先从T_offset减去16ns，得T_offset2。当T_offset2为正，从秒累加器和纳秒累加器减去T_offset2；当T_offset2为负，从秒累加器和纳秒累加器加上|T_offset2|。

本地时钟调整机制的微调包括：

(1)固定速率调整方式，进行主从时钟调谐。

晶振的频率会随着时间和温度等条件的变化而发生变化，即出现时漂和温漂。晶振频率的精度以ppm(百万分之一)为单位衡量，如10ppm的晶振在2s内最大将会产生10*10^-6*2＝20μs的误差，1ppm的恒温晶振在1s内最大也会产生1μs的误差，因此必须进行时钟调谐，使主从时钟走时的快慢一致。

将周期补偿值T_comp设置到固定速率修正值寄存器，得到NormalRate。周期补偿值T_comp是30位，因此可调整的最大速率偏差约为±2³⁰*2^-32/8＝±31250ppm，完全覆盖可能的最大速率偏差，满足时钟调谐的要求。

亚毫微秒累加器也在每个工作时钟的上升沿将一个固定值加到自身之上，待加至溢出时，再根据调整方向的设定，向纳秒累加器进位或者借位。标称时钟周期为T_sn，而这个固定值为NormalRate，其结果等效于在每个工作时钟上升沿加到纳秒累加器的值为(T_sn±NormalRate)，+表示加快时钟速率，-表示减慢时钟速率。这个固定值NormalRate的大小以及调整方向的设定，都可以通过PTP寄存器进行设置，一旦设置完毕，30位的周期补偿值就保存在固定速率修正值寄存器，对于时钟速率的调整就会持续生效，因此称为“固定速率调整方式”。

(2)临时速率调整方式，进行时钟偏差的平滑修正。

为了避免粗调的时钟偏差修正机制所导致的时间出现跳跃或倒退现象，可以采用称为“临时速率调整”的机制进行时钟偏差的平滑修正，使本地时钟在一个事先设定的时间段内，通过加快或减慢原有速率，消除时钟偏差。待这个时间段过去后，速率便恢复到固定速率调整的值。

设定的时间段即临时速率的持续时间，保存在32位的临时速率持续时间寄存器，其值是工作时钟周期的个数，可提供多达2³²*8ns＝34359ms的持续时间，一般设为几十ms即可。

设好临时速率的持续时间，根据时钟偏差T_offset计算出并设好临时速率修正值寄存器的值TempRate，则在每个工作时钟的上升沿，TempRate就累加到亚毫微秒累加器之中，同时临时速率持续时间寄存器的值减1，当减至零时，临时速率修正值寄存器的值就被清零，时钟速率恢复到固定速率调整的值。这样就实现了在一段时间之内平滑修正时钟偏差。该方法适合于微秒级以下时钟偏差的修正。

在临时速率调整期间，仍然可以改变NormalRate的值，不会影响到TempRate，而且新的NormalRate在临时速率持续时间结束后可以立即生效。

以太网收发器实现以太网物理层功能，可根据智能电子设备的应用需要连接光纤以太网或电以太网。

本实用新型中未详细描述的技术均采用常规技术，未加说明的字段在本领域均具有统一含义。

最后所应说明的是：以上实施例仅用以说明而非限定本实用新型的技术方案，尽管参照上述实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解；依然可以对本实用新型进行修改或者等同替换，而不脱离本实用新型的精神和范围的任何修改或局部替换，其均应涵盖在本实用新型的权利要求范围当中。

Claims

1.一种智能电子设备的IEEE C37.238时间同步系统，其特征在于，作为从时钟，包括CPU、FPGA、以太网收发器PHY和实时时钟RTC；所述CPU连接FPGA，所述FPGA连接CPU、PHY和RTC，所述以太网收发器PHY通过MII接口连接FPGA，所述实时时钟RTC连接FPGA。

2.根据权利要求1所述的IEEE C37.238时间同步系统，其特征在于，所述CPU包括：用于IEEE C37.238标准各种类型报文编码与解码的PTP报文处理模块；采用对等延时测量机制进行时钟偏差和时钟调谐计算的时间同步计算模块；与FPGA交互时间信息的FPGA接口模块；初始化FPGA和PTP协议栈的时钟初始化模块。

3.根据权利要求1所述的IEEE C37.238时间同步系统，其特征在于，所述CPU为数字信号处理器DSP或嵌入式处理器PowerPC或ARM。

4.根据权利要求1所述的IEEE C37.238时间同步系统，其特征在于，所述FPGA内嵌以太网控制器MAC，还包括：PTP事件报文检测模块，所述PTP事件报文检测模块连接MII接口，检测发送出的和接收到的PTP事件报文并加盖时间戳；当有新的PTP事件报文时间戳产生时向CPU发出中断信号的中断控制模块，所述中断控制模块通过CPU接口模块连接所述CPU；提供包括粗调与微调在内的多种本地时钟调整机制的本地时钟模块，所述本地时钟模块连接PTP寄存器组，所述本地时钟模块由32位的秒累加器、32位的纳秒累加器和32位的亚毫微秒累加器构成；用于管理本地时钟的PTP寄存器组；提供与CPU连接的总线接口逻辑的CPU接口模块。

5.根据权利要求1所述的IEEE C37.238时间同步系统，其特征在于，所述以太网收发器PHY连接光纤以太网或电以太网。