CN101895385B - 用于实现时钟切换的合并单元的对时时钟系统 - Google Patents
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本发明公开了一种用于实现时钟切换的合并单元的对时时钟系统，主时钟和从时钟分别通过交换机与合并单元相连，各电子式互感器经采样脉冲同步后将采样值上送到合并单元，合并单元将各相互感器数据合并后送至保护测控单元装置，其特征在于：所述合并单元包括合并单元CPU及与其相连的FPGA模块，所述FPGA模块与守时晶振相连。本发明为智能变电站的广域同步采样提供了一种基于IEC61588的合并单元的同步方法，并解决了其在双主时钟源时的切换方法。本发明使得合并单元具备亚微秒级的同步精度，并保证合并单元在时钟切换过程中可达到无缝切换。
Description
技术领域
本发明属于电力自动化技术领域。涉及一种智能变电站合并单元装置，更准确地说本发明涉及一种基于IEC61588 BMC算法的合并单元的时钟切换的处理方法。
背景技术
目前在电力系统获得广泛应用的是电磁式电流、电压互感器。随着电力系统向大容量，高电压等级方向发展，传统的电磁式互感器逐渐暴露出许多缺点。近年来，随着电子技术和光纤通讯的快速发展，电子式互感器在技术上也获得长足进步，并有部分产品在现场应用。合并单元作为电子式互感器与间隔层智能电子设备间采样数据的桥梁，已成为信息采样的重要设备。
近年来，智能电网技术的蓬勃发展，以及IEC61850技术在电力系统领域内的广泛应用，对电力系统变电站综合自动化技术提出了新的要求，特别是对时间同步，要求继电保护装置、自动化装置、测控装置、安全稳定控制系统等基于统一的时间基准运行，以满足事件顺序记录(SOE)、故障录波、实时数据采集时间一致性要求。
目前国内有些地区电网已经着手建立广域动态测量系统(Wide-AreaMeasurement/Monitoring System，简称WAMS)，用GPS的高精度授时功能实现对监测点电量的同步采集，对于智能变电站就要求合并单元利用GPS进行同步采集。
但是GPS对时原来的方式一般为秒脉冲和B码，IEC61588(简称PTP，Precision Time Protocol)是一种网络时间同步协议，它的出现，为替代秒脉冲和B码对时提供了一种切实可行的实现方案。
IEC61588协议将网络中的时钟分为三种：普通时钟，边界时钟和透明时钟。其中透明时钟又根据测算链路延迟时间分为E2E透明时钟和P2P透明时钟。只有一个PTP端口的时钟叫普通时钟；有两个或更多的PTP端口且每个端口均能提供独立的PTP通信的时钟叫边界时钟；而有两个或更多的PTP端口但只依赖其他端口时钟测算驻留时间或链路延迟的时钟叫透明时钟。同时，在系统中根据相互之间通信关系又可以将网络中的时钟分为主时钟(master)，从时钟(slave)和被动时钟(passive)，一个PTP通信子网内只有一个主时钟，其余的是从时钟或被动时钟。主时钟为整个系统提供标准时钟，每隔一定的时间将其本地时间发布到网络上，从时钟接收主时钟的时间信息，进行相应的计算，调整时间偏差，与主时钟同步。
主从时钟通过收发标准的带有精确时间戳信息的对时报文，并根据自身收发报文产生的时间戳，计算出时钟偏差(Offset)和链路延迟(Delay)。这种实现机制在一定程度上借鉴了NTP的客户机/服务器时间同步的往返时延计算模式。但是，与NTP协议不同，IEC61588实现主从同步的特殊之处在于：时钟收发报文的精确时刻是通过接近于物理层的介质独立接口处(MII)“加盖”的。由于通信协议栈的执行过程中的不确定性很大，使通信栈的延时抖动相对很大，这对同步的精度产生了较大的影响。将时间戳“加盖”位置从应用层下移至MAC层，或进一步移至PHY层将大大减小延时的抖动。
IEC61588通过硬件和软件实现相结合的方式，可以实现亚微秒级的高精度时间同步。IEC61588同步系统是一种发布者和接收者组成的系统，在系统的运行过程中，主时钟担任着时间发布者的角色，每经过一个固定的时间间隔将本地时间发布到网络上，从时钟则根据的自己的域和优先级进行时间的接收，通过最佳主时钟算法(BMC算法)选择一个最佳主时钟，到达和主时钟的网络同步。
本发明公开了一种基于IEC61588 BMC算法的合并单元的时钟切换的处理方法，为基于IEC61588的合并单元精确测量提供可靠保证。
发明内容
为解决现有技术的不足，本发明的目的是：
1、提供一种基于IEC61588 BMC算法的合并单元的时钟切换的处理方法；
2、提供一种基于合并单元的时钟切换的守时方法，在时钟切换结束后合并单元重新进入守时模式，可达到合并单元的无缝切换。
为实现上述目的，本发明是通过以下的技术方案来实现的：
一种用于实现时钟切换的合并单元的对时时钟系统，主时钟和从时钟分别通过交换机与合并单元相连，各电子式互感器经采样脉冲同步后将采样值上送到合并单元，合并单元将各相互感器数据合并后送至保护测控单元装置，其特征在于：所述合并单元包括合并单元CPU及与其相连的FPGA模块，所述FPGA模块与守时晶振相连，
在所述合并单元CPU中设置有最佳主时钟确认模块，用于确立网络中的最佳主时钟，以便于实现时间同步，所述最佳主时钟确认模块包括以下功能模块：
时钟端口状态模块：用于计算每个时钟端口的状态，利用时钟各端口接收到的Announce报文和同步报文中的信息决定本地时钟端口的状态，并更新本地时钟数据集；
数据集比较模块：用于计算两个相关时钟端口数据集的二进制关系，并为时钟端口状态模块提供必要的数据信息；
前述的用于实现时钟切换的合并单元的对时时钟系统，其特征在于：在数据集比较模块中，超主时钟相同或等效的情况下，根据本地时钟与超主时钟的网络拓扑结构远近，或接收超主时钟同步报文的频率判别时钟的优劣，同步报文发送频率越小，同步性能越好，以便时钟端口状态模块选出合适的时钟作为主时钟。
前述的用于实现时钟切换的合并单元的对时时钟系统，其特征在于：在所述时钟端口状态模块中，所述超主时钟设有两个，设定其中一个超主时钟为主时钟、另一个超主时钟为从时钟后，当其中一个超主时钟失效的时候，可由另一个超主时钟接替原超主时钟的运行，在主从时钟进行切换的时候，各节点时钟端口的状态也发生变化，更新本地时钟的端口状态，并重新选择一个最佳主时钟，实现时间同步。
前述的对时时钟系统的时钟切换方法，其特征在于：包括以下步骤：
1)FPGA模块接收外部接入IEC61588同步信号后，判断同步信号是否有效，有效则根据同步信号利用外置的守时晶振分频出所需要的同步采样脉冲并输出秒脉冲(1pps)，输出同步采样脉冲给电子式互感器，采样脉冲的同步误差不大于1us，同步采样过程中，数据采样脉冲由秒脉冲锁定，保证同步采样脉冲均匀分布在每秒内；
2)合并单元与保护测控单元之间通过IEC61850-9-2报文实现通信；
3)当合并单元与主时钟同步后，守时晶振也与主时钟同步，保持相同的时钟频率；
4)当主时钟失效时，FPGA模块根据同步信号失效前所测出的外部晶振的频率进行守时，使其产生的同步采样脉冲依然有较高精度；
5)当合并单元节点由最佳主时钟确认模块更新本地时钟的端口状态，并选择从时钟作为当前的最佳主时钟后，将重新实现与从时钟的时间同步。
前述的对时时钟系统的时钟切换方法，其特征在于：在所述步骤2)中，IEC61850-9-2报文结构中，设有“时间同步标志位”，当合并单元与最佳主时钟实现同步后，该标志位有效。
本发明的有益效果是：本发明为智能变电站的广域同步采样提供了一种基于IEC61588的合并单元的同步方法，并解决了其在双主时钟源时的切换方法。本发明使得合并单元具备亚微秒级的同步精度，并保证合并单元在时钟切换过程中可达到无缝切换。本发明可满足智能变电站的保护、测控功能的不同应用需求，既满足了保护应用的可靠性又满足测量的同步采样精度。
附图说明
图1是合并单元与主、从时钟的系统结构图；
图2是本发明中的合并单元功能结构示意图。
具体实施方式
以下结合附图对本发明作具体的介绍。
IEC61588功能的实现
PowerPC在硬件上具备在MAC层打时间戳的功能，其特点是具有64位来自外部晶振或内部时钟的自由运行的计时器，可编程的时钟源选择，三个周期相位与1588计时器对齐的可编程计时器输出脉冲，支持纳秒级精度的时间戳，输出秒脉冲。
BMC算法的实现
BMC算法是IEC61588体系的核心算法。在IEC61588中，每个时钟的端口状态被分为初始化状态(PTP_INITIALIZING)，主钟状态(PTP_MASTER)，从钟状态(PTP_SLAVE)，被动状态(PTP_PASSIVE)等9种状态，而BMC算法的目的就是为了计算出每个时钟端口的状态，从而确立网络中的最佳主时钟，以便于实现时间同步。BMC算法本身是由两部分组成的：
1.状态决定算法：用来计算每个时钟端口的状态。由于在实际系统运行过程中，会出现网络中节点数目和网络拓扑结构的变化，以及网络中各时钟自身的状态变化等各种状况，使得网络的状态经常发生变化，这也就必然导致网络中各节点时钟状态的变化和最佳主时钟的变化。因此，在网络内节点之间进行时间同步的同时，节点的时钟状态也必然随之不断的变化。状态决定算法利用时钟各端口接收到的Announce报文和同步报文中的信息来决定本地时钟端口的状态，并更新本地时钟数据集。
2.数据集比较算法：用来计算两个相关时钟端口数据集的二进制关系，它是BMC算法的基础，并为状态决定算法提供必要的数据信息。数据集比较算法中，除需要进行计算和比较本地时钟自身的信息外，还需比较和本地时钟相连的超主时钟的信息。这样可保证算法和时间同步系统的稳定性。总的说来，首先数据集比较算法将选择时间源(超主时钟)比较好的时钟作为PTP子域的主时钟，而不仅仅是只根据本地时钟的属性进行选取，这样有利于保持算法和系统的稳定性。其次在时间源(超主时钟)相同或等效的情况下，应根据本地时钟与超主时钟的远近(网络拓扑结构)，或接收超主时钟同步报文的频率(理论上说，同步报文发送频率越小，同步性能越好，但也会占用较多的带宽)，判别时钟的优劣，以便状态决定算法选出合适的时钟作为主时钟。
在变电站内，通常设有两个超主时钟，以提高整个变电站网络时间同步的稳定性与可靠性。通过设定两者的优先级，可设定其中的一个超主时钟为主时钟，另一个超主时钟为从时钟。当其中一个超主时钟失效的时候，可由另一个超主时钟接替原主钟的运行。在主从时钟进行切换的时候，各节点时钟端口的状态也将发生变化，此时各节点将根据BMC算法，更新本地时钟的端口状态，并重新选择一个最佳主时钟，实现时间同步。
时钟切换过程中无缝切换的实现
由图2可见，装置的FPGA模块接收外部接入IEC61588同步信号后，判断这些同步信号是否有效，有效则根据这些同步信号利用外置的晶振分频出所需要的同步采样脉冲并输出秒脉冲(1pps)，输出同步采样脉冲给模拟数字转换器件及光电互感器，采样脉冲的同步误差不大于1us。同步采样过程中，数据采样脉冲由秒脉冲锁定，保证同步采样脉冲均匀分布在每秒内。而MU与保护装置之间则通过IEC61850-9-2报文实现稳定、可靠的通信。在该报文结构中，设有“时间同步标志位”，当MU与最佳主时钟实现同步后，该标志位将有效。当MU与主时钟同步后，守时晶振也将与主时钟同步，保持相同的时钟频率。当主时钟失效的时候，FPGA模块根据同步信号失效前所测出的外部晶振的频率进行守时，使得其产生的同步采样脉冲依然有较高精度。FPGA模块产生的同步采样脉冲精度可达1us内，失去同步信号后守时精度能达到5us每小时。当MU节点将根据BMC算法更新本地时钟的端口状态，并选择从时钟作为当前的最佳主时钟后，将重新实现与从时钟的时间同步。
以上已以较佳实施例公开了本发明，然其并非用以限制本发明，凡采用等同替换或者等效变换方式所获得的技术方案，均落在本发明的保护范围之内。
Claims (4)
1.一种用于实现时钟切换的合并单元的对时时钟系统，主时钟和从时钟分别通过交换机与合并单元相连，各电子式互感器经采样脉冲同步后将采样值上送到合并单元，合并单元将各互感器数据合并后送至保护测控单元装置，其特征在于：所述合并单元包括合并单元CPU及与其相连的FPGA模块，所述FPGA模块与守时晶振相连，
在所述合并单元CPU中设置有最佳主时钟确认模块，用于确立网络中的最佳主时钟，以便于实现时间同步，所述最佳主时钟确认模块包括以下功能模块：
时钟端口状态模块：用于计算每个时钟端口的状态，利用时钟各端口接收到的Announce报文和同步报文中的信息决定本地时钟端口的状态，并更新本地时钟数据集；
数据集比较模块：用于计算两个相关时钟端口数据集的二进制关系，并为时钟端口状态模块提供必要的数据信息；
对时时钟系统的时钟切换方法，包括以下步骤：
1)FPGA模块接收外部接入IEC61588同步信号后，判断同步信号是否有效，有效则根据同步信号利用外置的守时晶振分频出所需要的同步采样脉冲并输出秒脉冲，输出同步采样脉冲给电子式互感器，采样脉冲的同步误差不大于1us，同步采样过程中，数据采样脉冲由秒脉冲锁定，保证同步采样脉冲均匀分布在每秒内；
2)合并单元与保护测控单元之间通过IEC61850-9-2报文实现通信；
3)当合并单元与主时钟同步后，守时晶振也与主时钟同步，保持相同的时钟频率；
4)当主时钟失效时，FPGA模块根据同步信号失效前所测出的外部晶振的频率进行守时，使其产生的同步采样脉冲依然有较高精度；
5)当合并单元节点由最佳主时钟确认模块更新本地时钟的端口状态，并选择从时钟作为当前的最佳主时钟后，将重新实现与从时钟的时间同步。
2.根据权利要求1所述的用于实现时钟切换的合并单元的对时时钟系统，其特征在于：在数据集比较模块中，超主时钟相同或等效的情况下，根据本地时钟与超主时钟的网络拓扑结构远近，或接收超主时钟同步报文的频率判别时钟的优劣，同步报文发送频率越小，同步性能越好，以便时钟端口状态模块选出合适的时钟作为主时钟。
3.根据权利要求2所述的用于实现时钟切换的合并单元的对时时钟系统，其特征在于：在所述时钟端口状态模块中，所述超主时钟设有两个，设定其中一个超主时钟为超主时钟的主时钟、另一个超主时钟为超主时钟的从时钟后，当其中一个超主时钟失效的时候，由另一个超主时钟接替原超主时钟的运行，在主从时钟进行切换的时候，各节点时钟端口的状态也发生变化，更新本地时钟的端口状态，并重新选择一个最佳主时钟，实现时间同步。
4.根据权利要求1所述的用于实现时钟切换的合并单元的对时时钟系统，其特征在于：在所述步骤2)中，IEC61850-9-2报文结构中，设有“时间同步标志位”，当合并单元与最佳主时钟实现同步后，该标志位有效。
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