JP2020013319A

JP2020013319A - ニューラルネットワーク回路

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Publication number: JP2020013319A
Application number: JP2018134983A
Authority: JP
Inventors: 茂樹大塚; Shigeki Otsuka
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-07-18
Filing date: 2018-07-18
Publication date: 2020-01-23
Anticipated expiration: 2038-07-18
Also published as: US20200026993A1; US11423294B2; JP7070190B2

Abstract

【課題】演算精度と信号処理速度とを維持しながら、回路規模を削減できるニューラルネットワーク回路を提供する。【解決手段】ＣＮＮ回路１１に、クロスバー回路４の入力側に複数のＤＡＣ２と、複数のドライブアンプ３とを備え、クロスバー回路４の出力側に複数のセンスアンプ５と、複数のＡＤＣ１０とを備える。スイッチＳＷ１及びＳＷ２の直列回路をドライブアンプ３の帰還ループに配置し、スイッチＳＷ３及びＳＷ４の直列回路をセンスアンプ５の帰還ループに配置する。スイッチＳＷ１及びＳＷ２の共通接続点をメモリスタの一端に、スイッチＳＷ３及びＳＷ４の共通接続点を他端に接続する。Ａ／Ｄコンバータ１０は、センスアンプ５の帰還抵抗Ｒｆの両端の電圧をＡ／Ｄ変換する。【選択図】図１

Description

本発明は、記憶素子としてのメモリスタを格子状に結合してなる記憶部を有するニューラルネットワーク回路に関する。

現在、メモリスタと称される、不揮発性でコンダクタンス値を可変できる２端子の素子をシナプスとして用い、ニューラルネットワーク回路を構成する研究が進められている。例えば、非特許文献１のＦｉｇ.２に開示されているように、メモリスタを格子状に配置し、Ｄ／Ａコンバータによりアナログ電圧を印加して電流を生成する。その合成電流をトランスインピーダンスアンプで電圧に変換し、Ａ／Ｄコンバータでデジタルデータに変換する。それから、活性化関数による演算を行った後、必要に応じてプーリング等の信号処理を行う。その出力データを次の信号処理層のＤ／Ａコンバータに送り、複数層での信号処理を行う。この時、メモリスタで構成されるクロスバー部では積和演算が実行される。

"Low Power Convolutional Neural Networks on a Chip" Circuits and Systems (ISCAS), 2016 IEEE

上記の回路構成を基に、画像認識を行う１０層のＣＮＮ，畳込みニューラルネットワークを構成した例を図１１に示す。同図には、各信号処理層に必要な入力ＤＡＣと出力ＡＤＣのチャンネル数を示している。１層目の畳込み，Convolution層は入力が２８ｃｈ，出力が９６ｃｈで構成される。２層目は、入力が８６５ｃｈ，出力が９６ｃｈで構成される。入力の８６５ｃｈは，１層目の出力９６ｃｈの９個分のデータにバイアス１ｃｈを加えて、９６×９＋１＝８６５ｃｈとなる。

この時、２層目の基本セル構成を入力９６ｃｈ／出力９６ｃｈのクロスバーと入力１ｃｈ／出力９６ｃｈのクロスバーの組合わせとすると、入力９６ｃｈ／出力９６ｃｈの積和演算を９回と、入力１ｃｈ／出力９６ｃｈの積和演算を１回した出力の和をとることで、入力８６５ｃｈ／出力９６ｃｈのクロスバーと同じ演算結果が得られる。すなわち、バイアス用の１個のＤＡＣを除けば、出力ＡＤＣの個数と次段の入力ＡＤＣの個数を同じに出来る。しかしながら、このような構成をＩＣ化する際には、消費電力と面積の観点からＤＡＣ及びＡＤＣを更に削減する必要がなる。

本発明は上記事情に鑑みてなされたものであり、その目的は、演算精度と信号処理速度とを維持しながら、回路規模を削減できるニューラルネットワーク回路を提供することにある。

請求項１記載のニューラルネットワーク回路によれば、可変抵抗素子であるメモリスタを記憶素子として、格子状に結合してなる複数の記憶部と、記憶部の複数の電圧入力端子に、信号電圧を印加するようにデータが入力される複数のＤ／Ａコンバータと、複数のＤ／Ａコンバータと前記複数の電圧入力端子との間に接続される複数の駆動アンプと、記憶部の電流出力端子に接続され、前記端子に流れる電流を電圧に変換して出力する複数のＩ／Ｖ変換アンプと、これら複数のＩ／Ｖ変換アンプを介して変換された信号電圧をＡ／Ｄ変換する複数のＡ／Ｄコンバータとを備える。

また、第１及び第２スイッチの直列回路を駆動アンプの帰還ループに配置し、第３及び第４スイッチの直列回路をＩ／Ｖ変換アンプの帰還ループに配置する。第１及び第２スイッチの共通接続点をメモリスタの一端に接続し、第３及び第４スイッチの共通接続点を前記メモリスタの他端に接続する。そして、Ａ／Ｄコンバータは、Ｉ／Ｖ変換アンプの帰還抵抗の両端の電圧をＡ／Ｄ変換する。

記憶素子であるメモリスタの一端は、第１及び第２スイッチの直列回路を介して駆動アンプに接続され、他端は第３及び第４スイッチの直列回路を介してＩ／Ｖ変換アンプに接続される。このように構成すれば、第１〜第４スイッチのオンオフを切り替えることで、記憶部の入力側にある駆動アンプと同出力側にあるＩ／Ｖ変換アンプとの接続を、記憶部毎に切り替えることができる。したがって、複数の記憶部を用いて大規模ネットワークを構成する際に、Ｄ／Ａコンバータ及び駆動アンプ，並びにＩ／Ｖ変換アンプ及びＡ／Ｄコンバータを共用化でき、演算精度を維持しながら回路規模を削減できる。

請求項２記載のニューラルネットワーク回路によれば、駆動アンプの出力端子と反転入力端子との間に第５スイッチを接続し、Ｉ／Ｖ変換アンプの反転入力端子と帰還抵抗の一端との間に第６スイッチを接続する。

上述したように、入力側，出力側にある各アンプと記憶部との接続を第１〜第４スイッチにより切り替える際に、その切り替えのタイミングやアンプの周波数特性によっては、アンプが一時的に開ループ状態になり、出力信号が電源電圧レベルやグランドレベルに張り付くおそれがある。一般にメモリスタは、１〜２Ｖ程度の電圧書き込みや消去が行われるため、アンプの出力信号が電源電圧レベルやグランドレベルに変化すると、メモリスタに記憶されていたデータが書き換わってしまう可能性がある。そこで、第５，第６スイッチをオンにすれば各アンプによりボルテージフォロワが構成されるので、アンプが開ループ状態になることを回避できる。

具体的には、請求項３記載のニューラルネットワーク回路のように、切替え制御回路によって、第５及び第６スイッチをオンにした状態で第１〜第４スイッチのオン，オフを切り替える。これにより、記憶部を構成するメモリスタに電圧ストレスが加わることを防止できる。

第１実施形態であり、ニューラルネットワーク回路を構成するクロスバー回路において、１つのメモリスタの周辺回路を示す図ニューラルネットワーク回路の全体構成を示す図想定従来構成を示す図（その１）想定従来構成を示す図（その２）第２実施形態であり、ニューラルネットワーク回路の全体構成を示す図第３実施形態であり、ニューラルネットワーク回路の全体構成を示す図第４実施形態であり、ニューラルネットワーク回路を構成するクロスバー回路において、１つのメモリスタの周辺回路を示す図アンプのパワーオン時の動作手順を示すフローチャートアンプのパワーオフ時の動作手順を示すフローチャートクロスバー回路の切り替え動作手順を示すフローチャート非特許文献１に示す回路を用いて、１０層のＣＮＮを構成した例を示す図

（第１実施形態）
以下、第１実施形態について説明する。図３は、図１１に示す１０層のＣＮＮを、実際にクロスバー回路を用いて構成した場合の一例である。ＣＮＮ回路１は、入力データをＤ／Ａコンバータ２により電圧変換する。変換された電圧はドライブアンプ３を介してメモリスタクロスバー回路４に印加される。ドライブアンプ３は駆動アンプに相当する。メモリスタクロスバー回路４は、メモリスタを記憶素子とするもので、複数の記憶素子を格子状に配置して構成されており、記憶部に相当する。

クロスバー回路４からは、各記憶素子に設定されているコンダクタンス値に応じて電流が出力され、その電流はセンスアンプ５により電圧に変換される。センスアンプ５はＩ／Ｖ変換アンプに相当する。センスアンプ５の出力電圧はＡ／Ｄコンバータ６によりＡ／Ｄ変換され、デジタルデータとして出力される。尚、以下の説明では、Ａ／ＤコンバータをＡＤＣ，Ｄ／ＡコンバータをＤＡＣと表記することがある。

図３では、クロスバー回路４を２×２の４素子のみ示しており、それに対応してＤＡＣ２，ドライブアンプ３，センスアンプ５及びＡＤＣ６をそれぞれ２個ずつ示している。クロスバー回路４は、２個以上存在している。２個以上のクロスバー回路４に対してＤＡＣ２及びＡＤＣ６を共用することを想定すると、同図に示すように、ＤＡＣ２の出力端子と各ドライブアンプ３の非反転入力端子との間に、例えばアナログスイッチのようなスイッチ７を挿入し、センスアンプ５の出力端子とＡＤＣ６の入力端子との間にスイッチ８を挿入することが考えられる。

このように構成すると、各クロスバー回路４により実行されるアナログ積和演算の精度については問題ないが、各クロスバー回路４に付随するアンプ３及び５の個数が多くなり、回路面積が増大する。

次に、図４に示すように、ドライブアンプ３の出力端子と各クロスバー回路４との間にスイッチ７を挿入し、各クロスバー回路４とセンスアンプ５との間にスイッチ８を挿入する構成を想定する。この場合、アンプ３及び５の個数を、１つのクロスバー回路４に付随する数まで減らすことができる。しかしながらこの場合は、スイッチ７及び８のオン抵抗や配線の寄生抵抗等の影響によって、記憶素子であるメモリスタの両端に正確な電圧を印加することが困難となり、アナログ積和演算の結果に誤差が生じる可能性が有る。

そこで本実施形態では、図１に示す構成を採用する。ドライブアンプ３の帰還ループ内に第１スイッチＳＷ１及び第２スイッチＳＷ２の直列回路を配置する。また、センスアンプ５の帰還ループ内における帰還抵抗Ｒｆと反転入力端子との間に、第３スイッチＳＷ３及び第４スイッチＳＷ４の直列回路を配置する。そして、スイッチＳＷ１及びＳＷ２の共通接続点をメモリスタの一端に接続し、スイッチＳＷ３及びＳＷ４の共通接続点をメモリスタの他端に接続する。これは、スイッチＳＷ１，ＳＷ３側がフォース線，スイッチＳＷ２，ＳＷ４側がセンス線となるケルビン接続である。

また、帰還抵抗Ｒｆの両端は、高入力抵抗のバッファ９（＋），９（−）を介して差動型のＡＤＣ１０の入力端子に接続する。これにより、帰還抵抗Ｒｆに電流が流れた際の両端電圧を、ＡＤＣ１０によりＡ／Ｄ変換する。

図１に示す構成を、図３及び図４と同様に複数のクロスバー回路４について示すと図２のようになる。本実施形態のＣＮＮ回路１１では、複数のクロスバー回路４に対して、入力側のＤＡＣ２，ドライブアンプ３と、出力側のセンスアンプ５及びＡＤＣ１０を共用する。そして、クロスバー回路４（１）においてアナログ積和演算を行う際には、クロスバー回路４（１）に接続されているスイッチＳＷ１〜ＳＷ４をオンして、その他のクロスバー回路４（２），…に接続されているスイッチＳＷ１〜ＳＷ４は全てオフにする。クロスバー回路４（１）においてアナログ積和演算を行う際には、クロスバー回路４（２）に接続されているスイッチＳＷ１〜ＳＷ４をオンして、その他のクロスバー回路４（１），…に接続されているスイッチＳＷ１〜ＳＷ４は全てオフにする。

上記のようにして、順次クロスバー回路４（１），４（２），…によるアナログ積和演算を時分割で行う。また、このような大規模演算に対応した構成に替えて、初期不良や経時変化による不具合対策として、複数のクロスバー回路４を予備用としても良い。

以上のように本実施形態によれば、ＣＮＮ回路１１に、メモリスタを記憶素子として、格子状に結合してなる複数のクロスバー回路４と、クロスバー回路４の複数の電圧入力端子に、信号電圧を印加するようにデータが入力される複数のＤ／Ａコンバータ２と、複数のＤ／Ａコンバータと前記複数の電圧入力端子との間に接続される複数のドライブアンプ３と、クロスバー回路４の電流出力端子に接続され、前記端子に流れる電流を電圧に変換して出力する複数のセンスアンプ５と、これら複数のセンスアンプ５を介して変換された信号電圧をＡ／Ｄ変換する複数のＡ／Ｄコンバータ１０とを備える。

また、スイッチＳＷ１及びＳＷ２の直列回路をドライブアンプ３の帰還ループに配置し、スイッチＳＷ３及びＳＷ４の直列回路をセンスアンプ５の帰還ループに配置する。スイッチＳＷ１及びＳＷ２の共通接続点をメモリスタの一端に接続し、スイッチＳＷ３及びＳＷ４の共通接続点を前記メモリスタの他端に接続する。そして、Ａ／Ｄコンバータ１０は、センスアンプ５の帰還抵抗Ｒｆの両端の電圧をＡ／Ｄ変換する。

このように構成すれば、第１〜第４スイッチのオンオフを切り替えることで、クロスバー回路４の入力側にあるドライブアンプ３と同出力側にあるセンスアンプ５との接続を、クロスバー回路４毎に切り替えることができる。したがって、複数のクロスバー回路４を用いて大規模ネットワークを構成する際に、Ｄ／Ａコンバータ２及びドライブアンプ３，並びにセンスアンプ５及びＡ／Ｄコンバータ１０を共用化でき、演算精度を維持しながら回路規模を削減できる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図５に示すように、第２実施形態のＣＮＮ回路２１は、クロスバー回路４を差動出力で構成したもので、バッファ９の出力側に差動増幅回路２２及びＡＤＣ６を接続している。差動増幅回路２２は、オペアンプ２３に抵抗素子Ｒ１〜Ｒ６及びスイッチＳＷ１１〜ＳＷ１６を加えて構成されている。スイッチＳＷ１１〜ＳＷ１６は、差動アンプ用スイッチに相当する。

バッファ９（１＋）の出力端子は、抵抗素子Ｒ３及びスイッチＳＷ１３の直列回路を介してオペアンプ２３の非反転入力端子に接続されている。バッファ９（２−）の出力端子は、抵抗素子Ｒ４及びスイッチＳＷ１４の直列回路を介して前記非反転入力端子に接続されている。また、前記非反転入力端子には、スイッチＳＷ１６及び抵抗素子Ｒ６の直列回路を介して基準電位Ｖｒｅｆが与えられている。

バッファ９（１−）の出力端子は、抵抗素子Ｒ１及びスイッチＳＷ１１の直列回路を介してオペアンプ２３の反転入力端子に接続されている。バッファ９（２＋）の出力端子は、抵抗素子Ｒ２及びスイッチＳＷ１２の直列回路を介して前記反転入力端子に接続されている。また、前記反転入力端子は、スイッチＳＷ１５及び抵抗素子Ｒ５の直列回路を介してオペアンプ２３の出力端子に接続されている。

次に、第２実施形態の作用について説明する。クロスバー回路４におけるアナログ積和演算結果を差動出力で得るのみであれば、スイッチＳＷ１１〜ＳＷ１６は不要である。これらのＳＷ１１〜ＳＷ１６を備えることで、スイッチＳＷ１２及びＳＷ１４をオフにして、ＤＡＣ２（１）の出力電圧Ｖｄａｃ１＝Ｖｒｅｆとし、ＤＡＣ２（２）の出力電圧Ｖｄａｃ２に電圧を印加すれば、メモリスタＧ１２のみに流れた電流をＡＤＣ６により測定できる。また、スイッチＳＷ１２及びＳＷ１４をオンにしてスイッチＳＷ１１及びＳＷ１３をオフにすれば、メモリスタＧ２２のみに流れた電流をＡＤＣ６により測定できる。

以上のように第２実施形態によれば、ＣＮＮ回路２１に、対を成す２つのセンスアンプ５（１），５（２）の帰還抵抗Ｒｆ１，Ｒｆ２の両端にそれぞれ接続されるバッファアンプ９（１＋）〜９（２−）と、これらのバッファアンプ９の出力側に接続される差動増幅回路２２と、差動増幅回路２２を構成するオペアンプ２３の入力端子と抵抗素子Ｒ１〜Ｒ６との間に挿入されるスイッチＳＷ１１〜ＳＷ１６とを備える。これにより、クロスバー回路４の出力が差動構成であっても、個別のメモリスタに流れる電流を測定することが可能になる。

（第３実施形態）
図６に示すように、第３実施形態のＣＮＮ回路３１は、第２実施形態と同様にクロスバー回路４を差動出力で構成しており、センスアンプ５（１）については第１実施形態と同様である。センスアンプ５（２）については、帰還抵抗Ｒｆ２が無く帰還ループが構成されておらず、非反転入力端子がスイッチＳＷ３に接続され、反転入力端子には基準電位Ｖｒｅｆが与えられている。

ＮチャネルＭＯＳＦＥＴ＿Ｍ１及びＭ２は、カレントミラー回路３２を構成しており、ＦＥＴ＿Ｍ１及びＭ２のソースはグランドに接続されている。ＦＥＴ＿Ｍ１のドレインはスイッチＳＷ４に接続されている。ＦＥＴ＿Ｍ２のドレインはスイッチＳＷ１７を介してセンスアンプ５（１）の帰還抵抗Ｒｆ１の一端，バッファ９（１＋）の入力端子に接続されている。センスアンプ５（２）の出力端子は、ＦＥＴ＿Ｍ１及びＭ２のゲートに接続されている。スイッチＳＷ１７は電流遮断スイッチに相当する。

次に、第３実施形態の作用について説明する。メモリスタＧ１１，Ｇ１２の出力電流をＩ１，メモリスタＧ２１，Ｇ２２の出力電流をＩ２とする。カレントミラー回路３２は、電流Ｉ２をミラーさせた電流Ｉ３を、センスアンプ５（１）の帰還抵抗Ｒｆ１より引き出す。したがって、帰還抵抗Ｒｆ１には電流（Ｉ１−Ｉ３）が流れ、その端子電圧をＡＤＣ１０により測定する。

上記の測定においては、スイッチＳＷ１７が無くても支障はない。しかし、スイッチＳＷ１７をオフにすれば電流Ｉ３＝０となるので、電流Ｉ１をＡＤＣ１０により測定できる。また、スイッチＳＷ１７をオンにして電流（Ｉ１−Ｉ３）を測定し、スイッチＳＷ１７をオフにして電流Ｉ１を測定すれば、これらの差より
Ｉ１−（Ｉ１−Ｉ３）＝Ｉ３
が得られる。したがって、電流Ｉ２も個別に求めることができる。

以上のように第３実施形態によれば、ＣＮＮ回路３１は、クロスバー回路４において、対を成す電流Ｉ１，Ｉ２の内、電流Ｉ１が流れる出力端子にセンスアンプ５（１）を接続し、電流Ｉ２が流れる出力端子にカレントミラー回路３２の主電流経路を接続する。カレントミラー回路３２は、電流Ｉ２をミラーさせたミラー電流Ｉ３を、センスアンプ５（１）の帰還抵抗Ｒｆ１より引き出すように流す。そして、ミラー電流が流れる経路にスイッチＳＷ１７を挿入した。これにより、差電流（Ｉ１−Ｉ３）だけでなく、電流Ｉ１，Ｉ２も個別に測定できる。

（第４実施形態）
図７に示すように、第４実施形態のＣＮＮ回路４１は、第１実施形態の構成に、第５及び第６スイッチＳＷ５及びＳＷ６を加えたものである。スイッチＳＷ５は、ドライブアンプ３の出力端子と反転入力端子との間に接続され、スイッチＳＷ６は、センスアンプ５の帰還抵抗Ｒｆ１の一端と、反転入力端子との間に接続されている。スイッチＳＷ５及びＳＷ６をオンすることでアンプ３及び５は何れも閉ループ状態となり、ボルテージフォロワが構成される。

次に、第４実施形態の作用について説明する。例えば第１実施形態の構成においてスイッチＳＷ１〜ＳＷ４のオンオフによりクロスバー回路４を切り替える際に、切り替えのタイミングやアンプ３，５の周波数特性によっては、一時的にアンプ３，５が開ループになり、出力レベルが電源電圧やグランドレベルに張り付くおそれがある。一般にメモリスタは、１〜２Ｖ程度の電圧書き込みや消去が行われるため、アンプ３，５の出力信号が電源電圧レベルやグランドレベルに変化すると、メモリスタに記憶されていたデータが書き換わってしまう可能性がある。

そこで第４実施形態では、アンプ３及び５のオンオフ動作時と、クロスバー回路４の切り替え動作時とに、スイッチＳＷ５及びＳＷ６をオンしてアンプ３及び５を閉ループ状態にする。尚、アンプ３及び５のオフ時には、それらの出力信号がグランドレベルになることを前提とする。また、各スイッチＳＷ１〜ＳＷ６のオンオフやアンプ３及び５の電源投入制御は、図示しない切替え制御回路により行われる。

図８に示すアンプ３及び５のオン動作手順では、先ずスイッチＳＷ５及びＳＷ６をオンにし（Ｓ１）、続いて、全てのクロスバー回路４におけるメモリスタのスイッチＳＷ１〜ＳＷ４をオフにする（Ｓ２）。次に、センスアンプ３の基準電位Ｖｒｅｆを０Ｖに設定すると共に、ＤＡＣ２の出力電圧Ｖｄａｃを０Ｖに設定する（Ｓ３）。それから、アンプ３及び５に電源を投入，パワーオンして（Ｓ４）、センスアンプ３の基準電位Ｖｒｅｆを目標電圧に設定すると共に、ＤＡＣ２の出力電圧Ｖｄａｃを基準電位Ｖｒｅｆに設定する（Ｓ５）。

図９に示すアンプ３及び５のオフ動作手順では、先ずセンスアンプ３の基準電位Ｖｒｅｆを同電位Ｖｒｅｆに設定すると共に、ＤＡＣ２の出力電圧Ｖｄａｃを基準電位Ｖｒｅｆに設定する（Ｓ１１）。続いて、ステップＳ１〜Ｓ３と同様の処理を行う（Ｓ１２〜Ｓ１４）。それから、アンプ３及び５に電源を遮断，パワーオフする（Ｓ１５）。

図１０に示すクロスバー回路４の切り替え動作手順では、先ずステップＳ１１，Ｓ１２と同様の処理を行い（Ｓ２１，Ｓ２２）、それから、クロスバー回路４におけるメモリスタのスイッチＳＷ１〜ＳＷ４を切り替える（Ｓ２３）。そして、ＳＷ５及びＳＷ６をオフにし（Ｓ２４）、ＤＡＣ２の出力電圧Ｖｄａｃを目標電圧に設定し、ＡＤＣ１０により帰還抵抗Ｒｆの電圧を測定する（Ｓ２５）。

以上のように第４実施形態によれば、ＣＮＮ回路４１において、ドライブアンプ３の出力端子と反転入力端子との間に第５スイッチＳＷ５を接続し、センスアンプ５の反転入力端子と帰還抵抗Ｒｆの一端との間に第６スイッチＳＷ６を接続する。これにより、スイッチＳＷ５及びＳＷ６をオンしてアンプ３及び５を閉ループ状態にすることで、ボルテージフォロワを構成できる。そして、切替え制御回路によって、スイッチＳＷ５及びＳＷ６をオンにした状態でスイッチＳＷ１〜ＳＷ４のオン，オフを切り替えることで、クロスバー回路４を構成するメモリスタに電圧ストレスが加わることを防止できる。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１はアナログ積和演算回路、２はＤ／Ａコンバータ、３はドライブアンプ、４はメモリスタクロスバー回路、６はＡ／Ｄコンバータ、７はセンスアンプ、１０はＡ／Ｄコンバータ、ＳＷ１〜ＳＷ６，ＳＷ１１〜ＳＷ１７はスイッチである。

Claims

可変抵抗素子であるメモリスタを記憶素子として、前記記憶素子を格子状に結合してなる複数の記憶部（４）と、
この記憶部の複数の電圧入力端子に、信号電圧を印加するようにデータが入力される複数のＤ／Ａコンバータ（２）と、
これら複数のＤ／Ａコンバータと、前記複数の電圧入力端子との間に接続される複数の駆動アンプ（３）と、
前記記憶部の電流出力端子に接続され、前記端子に流れる電流を電圧に変換して出力する複数のＩ／Ｖ変換アンプ（５）と、
これら複数のＩ／Ｖ変換アンプを介して変換された信号電圧をＡ／Ｄ変換する複数のＡ／Ｄコンバータ（６，１０）と、
前記駆動アンプの帰還ループに配置される第１及び第２スイッチ（ＳＷ１，ＳＷ２）の直列回路と、
前記Ｉ／Ｖ変換アンプの帰還ループに配置される第３及び第４スイッチ（ＳＷ３，ＳＷ４）の直列回路とを備え、
前記第１及び第２スイッチの共通接続点は、前記メモリスタの一端に接続され、
前記第３及び第４スイッチの共通接続点は、前記メモリスタの他端に接続されており、
前記Ａ／Ｄコンバータは、前記Ｉ／Ｖ変換アンプの帰還抵抗の両端の電圧をＡ／Ｄ変換するニューラルネットワーク回路。
前記駆動アンプの出力端子と反転入力端子との間に接続される第５スイッチ（ＳＷ５）と、
前記Ｉ／Ｖ変換アンプの反転入力端子と前記帰還抵抗の一端との間に接続される第６スイッチ（ＳＷ６）とを備える請求項１記載のニューラルネットワーク回路。
前記第５及び第６スイッチをオンにした状態で、前記第１〜第４スイッチのオン，オフを切り替える切替え制御回路を備える請求項２記載のニューラルネットワーク回路。
対を成す２つのＩ／Ｖ変換アンプ（５（１），５（２））の帰還抵抗（Ｒｆ１，Ｒｆ２）の両端にそれぞれ接続されるバッファアンプ（９（＋），９（−））と、
これらのバッファアンプの出力側に接続される差動増幅回路（２２）と、
この差動増幅回路を構成するアンプ（２３）の入力端子と、前記差動増幅回路を構成する抵抗素子との間に挿入される差動アンプ用スイッチ（ＳＷ１１〜ＳＷ１６）とを備える請求項１から３の何れか一項に記載のニューラルネットワーク回路。
対を成す２つの電流出力端子の一方に接続されるＩ／Ｖ変換アンプ（５（１），５（２））と、
前記２つのうち他方の電流出力端子に主電流経路が接続され、前記電流出力端子に流れる電流をミラーさせたミラー電流を、前記Ｉ／Ｖ変換アンプの帰還抵抗より引き出すように流すカレントミラー回路（３２）と、
前記ミラー電流が流れる経路に挿入される電流遮断スイッチ（ＳＷ１７）とを備える請求項１から３の何れか一項に記載のニューラルネットワーク回路。