CN111478703B - 基于忆阻交叉阵列的处理电路及输出电流的补偿方法 - Google Patents

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CN111478703B CN202010292789.8A CN202010292789A CN111478703B CN 111478703 B CN111478703 B CN 111478703B CN 202010292789 A CN202010292789 A CN 202010292789A CN 111478703 B CN111478703 B CN 111478703B
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Abstract

本申请提供一种基于忆阻交叉阵列的处理电路及输出电流的补偿方法，涉及交叉阵列技术领域。该处理电路包括：第一忆阻交叉阵列、n个第一转换电路、n个第一模数转换器ADC及n个第一补偿模块；第一忆阻交叉阵列的m个字线分别用于接收m个输入电压，第一忆阻交叉阵列的n个位线中每个位线连接一个第一转换电路，第一转换电路用于将第一忆阻交叉阵列中对应位线输出的模拟电流转换为模拟电压；每个第一转换电路连接一个第一ADC，每个第一ADC连接一个第一补偿模块，每个第一补偿模块用于在第一ADC将对应位线的模拟电压转换为第一数字电压后，对第一数字电压进行补偿处理。本申请提供的处理电路，可提高交叉阵列输出电流的精确性，及交叉阵列的计算性能。

Description

基于忆阻交叉阵列的处理电路及输出电流的补偿方法
技术领域
本发明涉及交叉阵列技术领域，具体而言，涉及一种基于忆阻交叉阵列的处理电路及输出电流的补偿方法。
背景技术
由于阻变交叉阵列做乘累加运算的高性能优势，它被认为是一种有前景的神经形态计算硬件加速器。每一个交叉阵列中的阻变存储器(忆阻器)可以模拟神经网络中的突触。阻变交叉阵列中常见的一个关键问题是由流经导电线的电流引起的电压降(穿过线路电阻的电压降)，这对于完全并联的阻变交叉阵列来说带来的危害性会更大。
现有技术中，在解决因线电阻的压降引起的电流衰减问题时，是通过减小线电阻或增大阻变存储器阻值，又或者是减小交叉阵列的规模来有效地减小电流衰减。
但是，由于材料的选择和制备工艺的局限性，会限制现有方法的实现。此外，减小交叉阵列的规模一定程度上会降低阻变存储器的集成密度，从而导致交叉阵列的计算性能降低。
发明内容
本发明的目的在于，针对上述现有技术中的不足，提供一种基于忆阻交叉阵列的处理电路及输出电流的补偿方法，以便于解决现有技术中存在的，因线电阻的影响，导致交叉阵列输出电流衰减，交叉阵列计算性能降低的问题。
为实现上述目的，本申请实施例采用的技术方案如下：
第一方面，本申请实施例提供了一种基于忆阻交叉阵列的处理电路，所述处理电路包括：第一忆阻交叉阵列、n个第一转换电路、n个第一模数转换器ADC及n个第一补偿模块；其中，所述第一忆阻交叉阵列为m行n列的忆阻单元构成的交叉阵列；
所述第一忆阻交叉阵列的m个字线分别用于接收m个输入电压，所述第一忆阻交叉阵列的n个位线中每个位线连接一个第一转换电路，所述第一转换电路用于将所述第一忆阻交叉阵列中对应位线输出的模拟电流转换为模拟电压；
每个第一转换电路连接一个第一ADC，每个第一ADC连接一个第一补偿模块，每个第一补偿模块用于在第一ADC将对应位线的模拟电压转换为第一数字电压后，对所述第一数字电压进行补偿处理。
可选地，所述处理电路还包括：n个第一数模转换器DAC、第二忆阻交叉阵列、k个第二转换电路、k个第二ADC以及k个第二补偿模块；其中，所述第二忆阻交叉阵列为n行k列的忆阻单元构成的交叉阵列；
每个所述第一补偿模块还连接一个第一DAC，所述第二忆阻交叉阵列的n个字线中的每个字线连接一个第一DAC，用以接收经所述第一补偿模块补偿处理后的数字电压，并经所述第一DAC转换后的模拟电压；
所述第二忆阻交叉阵列的k个位线中每个位线连接一个第二转换电路，所述第二转换电路用于将所述第二忆阻交叉阵列中对应位线输出的模拟电流转换为模拟电压；
每个所述第二转换电路连接一个第二ADC，每个第二ADC连接一个第二补偿模块，每个第二补偿模块用于在所述第二ADC将对应位线的模拟电压转换为第二数字电压后，对所述第二数字电压进行补偿处理。
可选地，所述处理电路还包括：输出电路；所述k个第二补偿模块的输出端连接所述输出电路。
可选地，若所述输出电路为数字输出电路，则所述k个第二补偿模块连接所述数字输出电路。
可选地，若所述输出电路为模拟输出电路，则所述处理电路还包括：k个第二DAC，每个所述第二补偿模块连接一个第二DAC，所述k个第二DAC均连接所述模拟输出电路。
可选地，所述忆阻单元包括：一个忆阻器，或者多个并联的忆阻器。
第二方面，本申请实施例还提供了一种忆阻交叉阵列输出电流的补偿方法，应用于上述第一方面所述的基于忆阻交叉阵列的处理电路，所述方法包括：
获取所述处理电路中补偿模块连接的模数转换器ADC输出的数字电压，所述数字电压包括：多个量化电压值；所述补偿模块为第一补偿模块，或者第二补偿模块；
确定所述数字电压中各量化电压值，在对应忆阻交叉阵列的多个位线的输出电流对应的数字电压范围内的量化区间位置；
根据所述量化区间位置、以及所述多个位线的输出电流对应的预设数字电压范围，对所述各量化电压值进行补偿处理。
可选地，所述确定所述数字电压中各量化电压值，在对应忆阻交叉阵列的多个位线的输出电流对应的数字电压范围内的量化区间位置之前，所述方法还包括：
根据所述多个位线上的忆阻单元均为低阻态时输出的电流值，确定所述数字电压范围的上限值；
根据所述多个位线上的忆阻单元均为高阻态时输出的电流值，确定所述数字电压范围的下限值。
可选地，所述根据所述量化区间位置、以及所述多个位线的输出电流对应的预设数字电压范围，对所述各量化电压值进行补偿处理之前，所述方法还包括：
对所述忆阻交叉阵列进行仿真模拟，得到所述忆阻交叉阵列的仿真模型，所述仿真模型中所述忆阻交叉阵列对应的线电阻为零；
根据所述仿真模型中所述多个位线上的忆阻单元均为低阻态时输出的电流值，确定所述预设数字电压范围的上限值；
根据所述仿真模型中所述多个位线上的忆阻单元均为高阻态时输出的电流值，确定所述预设数字电压范围的下限值。
可选地，所述根据所述量化区间位置、以及所述多个位线的输出电流对应的预设数字电压范围，对所述各量化电压值进行补偿处理，包括：
根据所述量化区间位置、所述预设数字电压范围的上限值，以及所述预设数字电压范围的下限值，采用下述公式对所述各量化电压值进行补偿处理，得到补偿处理之后的电压值；
p×(min(Vmax)-max(Vmin))/2n+max(Vmin)
其中，p为所述量化区间位置，ideal(Vmax)为所述预设数字电压范围的上限值，ideal(Vmin)为所述预设数字电压范围的下限值，2n为量化间隔数。
第三方面，本申请实施例还提供了一种处理设备，包括：处理器、存储介质和总线，所述存储介质存储有所述处理器可执行的程序指令，当处理设备运行时，所述处理器与所述存储介质之间通过总线通信，所述处理器执行所述程序指令，以执行时执行如上述第二方面所述的忆阻交叉阵列输出电流的补偿方法的步骤。
第四方面，本申请实施例还提供了一种计算机可读存储介质，所述存储介质上存储有计算机程序，所述计算机程序被处理器运行时执行如上述第二方面所述的忆阻交叉阵列输出电流的补偿方法的步骤。
本申请的有益效果是：
本申请提供一种基于忆阻交叉阵列的处理电路及输出电流的补偿方法。其中，处理电路包括：第一忆阻交叉阵列、n个第一转换电路、n个第一模数转换器ADC及n个第一补偿模块；其中，第一忆阻交叉阵列为m行n列的忆阻单元构成的交叉阵列；第一忆阻交叉阵列的m个字线分别用于接收m个输入电压，第一忆阻交叉阵列的n个位线中每个位线连接一个第一转换电路，第一转换电路用于将第一忆阻交叉阵列中对应位线输出的模拟电流转换为模拟电压；每个第一转换电路连接一个第一ADC，每个第一ADC连接一个第一补偿模块，每个第一补偿模块用于在第一ADC将对应位线的模拟电压转换为第一数字电压后，对第一数字电压进行补偿处理。相比于现有技术中，通过减小线电阻或增大忆阻器阻值或者是控制交叉阵列规模的方式来降低电流衰减，本实施例提供的处理电路，可以不受设备制作工艺的限制，并最大限度的降低电流衰减。通过设置补偿模块，可以对忆阻交叉阵列的输出电流进行补偿，以提高交叉阵列输出电流的精确性，从而有效提高交叉阵列的计算性能。
输出电流的补偿方法包括：获取处理电路中补偿模块连接的模数转换器ADC输出的数字电压，确定数字电压中各量化电压值；在对应忆阻交叉阵列的多个位线的输出电流对应的数字电压范围内的量化区间位置；根据量化区间位置、以及多个位线的输出电流对应的预设数字电压范围，对各量化电压值进行补偿处理。通过应用基于忆阻交叉阵列的处理电路，实现本电流补偿方法，可以在不受设备制作工艺限制的条件下，对忆阻交叉阵列的输出电流进行有效补偿，提高了电流补偿效率及精确性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种基于忆阻交叉阵列的处理电路示意图；
图2为本申请实施例提供的另一种基于忆阻交叉阵列的处理电路示意图；
图3为本申请实施例提供的另一种基于忆阻交叉阵列的处理电路示意图；
图4为本申请实施例提供的一种忆阻交叉阵列中的实现矢量-矩阵乘法运算的理想策略图；
图5为本申请实施例提供的一种m行n列忆阻交叉阵列模型示意图；
图6为本申请实施例提供的一种忆阻交叉阵列输出电流的补偿方法流程示意图；
图7为本申请实施例提供的另一种忆阻交叉阵列输出电流的补偿方法流程示意图；
图8为本申请实施例提供的六种忆阻交叉阵列的仿真模型；
图9是本申请实施例提供的仿真模型简化示意图；
图10为本申请实施例提供的另一种忆阻交叉阵列输出电流的补偿方法流程示意图；
图11为本申请实施例提供的电流补偿原理示意图；
图12为本实施例提供的电压补偿示意图；
图13为本申请实施例提供的一种处理设备的示意图。
图标：100-第一忆阻交叉阵列；110-第一转换电路；120-第一模数转换器；130-第一补偿模块；140-第一数模转换器；200-第二忆阻交叉阵列；210-第二转换电路；220-第二模数转换器；230-第二补偿模块；300-输出电路。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
图1为本申请实施例提供的一种基于忆阻交叉阵列的处理电路示意图；如图1所示，该处理电路可包括：第一忆阻交叉阵列100、n个第一转换电路110、n个第一模数转换器120(Analog-to-Digital Converter，ADC)及n个第一补偿模块130；其中，第一忆阻交叉阵列100为m行n列的忆阻单元构成的交叉阵列。
需要说明的是，忆阻交叉阵列在做乘累加运算方面具有高性能的优势，但是由于阵列中线电阻(流经导电线的电流引起的电压降，也即穿过线路电阻的电压降)的存在，会使得忆阻交叉阵列运算后输出的实际电流相比于期望电流存在衰减，从而导致应用忆阻交叉阵列做运算时，计算性能较差。基于上述问题，本申请的方案中，在忆阻交叉阵列的输出端添加补偿模块，用于对阵列输出的实际电流进行补偿，以提高阵列的计算性能。
第一忆阻交叉阵列100的m个字线分别用于接收m个输入电压，第一忆阻交叉阵列100的n个位线中每个位线连接一个第一转换电路110，第一转换电路110用于将第一忆阻交叉阵列100中对应位线输出的模拟电流转换为模拟电压。
可选地，忆阻交叉阵列对输入的m个电压经过乘累加运算后，得到对应的n个输出电流，并通过n个位线分别输出。本实施例中，由于硬件实现的局限性，在实现电流补偿时，是基于电流补偿原理，以电流对应的电压进行计算，实现补偿。故，每个位线还连接一个第一转换电路110，用于将每个位线输出的电流数据转换为对应的电压数据。
在一些实施例中，第一转换电路110可以通过接入电阻负载实现，或者是通过专用的转换电路实现。又或者，第一转换电路110可以是处理器或者现场可编程逻辑阵列，以对接收的位线输入的电流数据进行转换，得到对应的电压数据。
可选地，n个第一转换电路110是相同的，以使得可以对n个位线输出的n个电流数据进行同比例转换，保证转换后得到的电压数据的精确性，另外，在进行电流电压转换时，可以采用线性变换，以使得变换后得到的电压数据与变换之前的电流数据满足对应关系，从而保证补偿结果的准确性。
每个第一转换电路110连接一个第一ADC，每个第一ADC连接一个第一补偿模块130，每个第一补偿模块130用于在第一ADC将对应位线的模拟电压转换为第一数字电压后，对第一数字电压进行补偿处理。
可选地，经过第一转换电路110转换得到的电压数据为模拟数据，在输入给第一补偿模块130进行补偿计算时，可先采用第一ADC进行模数转换，第一ADC用于将第一转换电路110输入的模拟电压数据转换为数字电压数据，并输出给第一补偿模块130，第一补偿模块130根据预设的补偿算法，实现补偿。具体的补偿算法可以参照下文中对应的方法步骤进行理解。
综上所述，本实施例提供的基于忆阻交叉阵列的处理电路，包括：第一忆阻交叉阵列100、n个第一转换电路110、n个第一模数转换器120及n个第一补偿模块130；其中，第一忆阻交叉阵列100为m行n列的忆阻单元构成的交叉阵列；第一忆阻交叉阵列100的m个字线分别用于接收m个输入电压，第一忆阻交叉阵列100的n个位线中每个位线连接一个第一转换电路110，第一转换电路110用于将第一忆阻交叉阵列100中对应位线输出的模拟电流转换为模拟电压；每个第一转换电路110连接一个第一ADC，每个第一ADC连接一个第一补偿模块130，每个第一补偿模块130用于在第一ADC将对应位线的模拟电压转换为第一数字电压后，对第一数字电压进行补偿处理。相比于现有技术中，通过减小线电阻或增大忆阻器阻值或者是控制交叉阵列规模的方式来降低电流衰减，本实施例提供的处理电路，可以不受设备制作工艺的限制，并最大限度的降低电流衰减。通过设置补偿模块，可以对忆阻交叉阵列的输出电流进行补偿，以提高交叉阵列输出电流的精确性，从而有效提高交叉阵列的计算性能。
图2为本申请实施例提供的另一种基于忆阻交叉阵列的处理电路示意图；可选地，如图2所示，该处理电路还可包括：n个DAC(第一数模转换器140，Digital-to-AnalogConverter)、第二忆阻交叉阵列200、k个第二转换电路210、k个第二模数转换器220(第二ADC)以及k个第二补偿模块230；其中，第二忆阻交叉阵列200为n行k列的忆阻单元构成的交叉阵列。
可选地，第二忆阻交叉阵列200的组成结构与第一忆阻交叉阵列100类似，且第二忆阻交叉阵列200的行数与第一忆阻交叉阵列100的列数相同，以对应接收n个输出数据，作为第二忆阻交叉阵列200的输入数据。
每个第一补偿模块130还连接一个第一DAC，第二忆阻交叉阵列200的n个字线中的每个字线连接一个第一DAC连接，用以接收经第一补偿模块130补偿处理后的数字电压，并经第一DAC转换后的模拟电压。
在一些实施例中，第一补偿模块130进行补偿后，得到的为数字电压数据，而通常，输入给第二忆阻交叉阵列200的为模拟数据，故，每个第一补偿模块130还可以连接一个第一DAC，用于对第一补偿模块130输出的数字数据进行转换，得到对应的模拟数据输出给第二忆阻交叉阵列200。
第二忆阻交叉阵列200的k个位线中每个位线连接一个第二转换电路210，第二转换电路210用于将第二忆阻交叉阵列200中对应位线输出的模拟电流转换为模拟电压。
可选地，k个第二转换电路210也是相同的，以保证对第二忆阻交叉阵列200的k个位线输出的电流数据同比例的转换为电压数据，保证电流数据和电压数据的对应关系。需要说明的是，k个第二转换电路210和n个第一转换电路110可以是不同的，只需保证不同的交叉阵列中对应连接的多个转换电路相同即可。
每个第二转换电路210连接一个第二ADC，每个第二ADC连接一个第二补偿模块230，每个第二补偿模块230用于在第二ADC将对应位线的模拟电压转换为第二数字电压后，对第二数字电压进行补偿处理。
需要说明的是，对于不同的忆阻交叉阵列，其对应补偿模块可以是不同的，也即，对应于上述第一忆阻交叉阵列100和第二忆阻交叉阵列200，当第一忆阻交叉阵列100和第二忆阻交叉阵列200为不同的阵列时，其分别对应的第一补偿模块130和第二补偿模块230可以是不同的，以分别对应接收不同交叉阵列的相关数据，进行补偿处理。当然，不同的忆阻交叉阵列对应的补偿模块也可以是相同的，用于根据不同的输入数据，调整对应的补偿算法，进行补偿处理。
可选地，上述第一补偿模块130和第二补偿模块230可以是通用处理器，或者是专用芯片控制，例如：DSP(数字信号处理器，Digital Signal Processing)、FPGA(现场可编程门阵列，Field ProgrammableGataArray)等。
图3为本申请实施例提供的另一种基于忆阻交叉阵列的处理电路示意图；可选地，如图3所示，该处理电路还可包括：输出电路300；k个第二补偿模块230的输出端连接输出电路300。
需要说明的是，图3仅示例性的示出了当仅包含两级级联的忆阻交叉阵列时，输出电路300是连接方法，其与第二忆阻交叉阵列200的k个第二补偿模块230的输出端连接。在实际应用中，当存在多个级联的忆阻交叉阵列时，例如，第二忆阻交叉阵列200对应的输出数据还输入给与其连接的第三忆阻交叉阵列(可认为第三忆阻交叉阵列与第一忆阻交叉阵列100或者第二忆阻交叉阵列200的结构类似)时，且第三忆阻交叉阵列处于最后一级，那么输出电路300则是与第三忆阻交叉阵列连接。也即，输出电路300连接于需要输出最终结果的忆阻交叉阵列之后，以将最终结果输出。
可选地，若输出电路300为数字输出电路300，则k个第二补偿模块230连接数字输出电路300。
在一些实施例中，当需要获取的输出结果为数字数据时，输出电路300可以设置为数字输出电路300，第二补偿模块230进行补偿处理后得到的补偿后的数字数据可直接通过输出电路300进行输出。
可选地，若输出电路300为模拟输出电路300，则处理电路还包括：k个第二DAC，每个第二补偿模块230连接一个第二DAC，k个第二DAC均连接模拟输出电路300。
在另一些实施例中，当需要获取的输出结果为模拟数据时，输出电路300可以设置为模拟输出电路300，那么，每个第二补偿模块230还需连接一个第二DAC，第二补偿模块230进行补偿处理后得到的补偿后的数字数据输入至第二DAC，第二DAC对接收的补偿后的数字数据进行数模转换，得到对应的模拟数据，并通过输出电路300进行输出。
可选地，忆阻单元包括：一个忆阻器，或者多个并联的忆阻器。
可选地，上述第一忆阻交叉阵列100和第二忆阻交叉阵列200均是由多个忆阻单元构成，而每个忆阻单元在硬件层面均是由忆阻器组成。其中，一个忆阻单元可以由任意多个忆阻器组成，当由至少两个忆阻器组成时，该至少两个忆阻器可以采用并联方式级联组成忆阻单元。每个忆阻器具有高低阻态，可以通过调节忆阻单元中忆阻器的阻态，实现忆阻交叉阵列中元素的调整。
上述多个实施例从硬件结构层面，对本申请提供的基于忆阻交叉阵列的处理电路进行了说明，下述多个实施例将对基于上述处理电路实现的电流补偿方法进行详细说明。
首先，先对忆阻交叉阵列的架构和读写操作进行简单说明，以帮助理解忆阻交叉阵列。
图4为本申请实施例提供的一种忆阻交叉阵列中的实现矢量-矩阵乘法运算的理想策略图；图5为本申请实施例提供的一种m行n列忆阻交叉阵列模型示意图。图4展示了忆阻交叉阵列的结构。字线(WLs，也可称为行)，和位线(BLs，也可称为列)与忆阻单元的忆阻器相连，根据欧姆定律和基尔霍夫电流定律，通过读操作，采用公式1可以实现矢量矩阵相乘：
Ij＝∑Vigij(i＝1,2,...,m；j＝1,2,...,n)
其中，Vi为施加在第i行字线上的电压；Ij表示通过第j列位线的电流；gij表示在第i行字线与第j列位线交点处的忆阻器的电导值。
忆阻器位于字线和位线之间的交叉点上，其阻值为Rmn，如图5所示。输出电流Ij在位线底端获取得到。当执行忆阻交叉阵列读出操作时，对所有的字线施加读电压(VR)，如图4所示。读出电流可通过公式1计算得到。然而，由于在忆阻交叉阵列中进行的为模拟计算，故需要将模拟数据转换成数字数据输出。因此，具有转换功能的神经元电路(对应于本申请中的ADC)将被置于位线的末端，对应于上述的处理电路，也即，第一忆阻交叉阵列的每个位线连接一个第一ADC，每个第二忆阻交叉阵列的每个位线连接一个第二ADC。
此外，考虑到信号完整性问题，阵列之间(第一忆阻交叉阵列和第二忆阻交叉阵列)采用模拟量进行传递。考虑到传统的RRAM(Resistive Random Access Memory，阻变存储器)等需要按位或按行读取数据，而这里的所有单元实际上都是按照基尔霍夫电流定律参与计算的，所以在读出操作中不存在泄漏通路的问题。
当执行忆阻交叉阵列写入操作(忆阻器阻态的写入)时，数据模式写入操作将在忆阻交叉阵列中通过字线(或位线)来逐行(或逐列)执行实现。原因之一是数据模式的统计特性，另一个原因是如果同时写入，整个阵列会需要从外围电路中获得巨大的瞬时功率，这在实际设计中并不可行。
上述对忆阻交叉阵列进行了简单说明，下面将通过多个实施例对具体的补偿方法进行说明。
图6为本申请实施例提供的一种忆阻交叉阵列输出电流的补偿方法流程示意图，该电流的补偿方法应用于上述实施例中的基于忆阻交叉阵列的处理电路，该方法可包括：
S101、获取处理电路中补偿模块连接的模数转换器ADC输出的数字电压。
其中，数字电压包括：多个量化电压值；补偿模块为第一补偿模块，或者第二补偿模块。
需要说明的是，本实施例中，无论是对第一忆阻交叉阵列输出的电流数据进行补偿，还是对第二交叉阵列输出的电流数据进行补偿，采用的补偿计算方法是相同的，区别在于计算参数的不同，故以下实施例中以对其中任一忆阻交叉阵列(第一忆阻交叉阵列或者第二忆阻交叉阵列)的输出电流进行补偿为例做具体说明，对其它的任意忆阻交叉阵列，也同样可采用本申请采用的补偿方法进行电流补偿。
可选地，由于在硬件实现方面，对电流进行补偿是通过对电压数据处理来实现的，也即，根据电流补偿原理，通过对电流转换得到的对应电压数据进行补偿处理来实现。
可选地，忆阻交叉阵列中每个位线输出一个模拟电流数据，通过转换电路，将模拟电流数据转换为对应的模拟电压数据，再通过ADC转换后，得到对应的数字电压数据。
需要说明的是，本实施例中，在进行电压补偿时，需要根据电压数据所处的量化区间位置，采用不同的补偿处理，故，获取的数字电压可以为多个量化电压值(个数与位线个数一致)。
S102、确定数字电压中各量化电压值，在对应忆阻交叉阵列的多个位线的输出电流对应的数字电压范围内的量化区间位置。
S103、根据量化区间位置、以及多个位线的输出电流对应的预设数字电压范围，对各量化电压值进行补偿处理。
在一些实施例中，可以根据获取的每个位线的输出电流对应的量化电压值，以及忆阻交叉阵列对应的数字电压范围(电压上限和下限)，确定任一位线对应的量化电压值的量化区间位置。
另外，还可以进一步地预先获取忆阻交叉阵列每个位线输出电流对应的预设数字电压范围，其中，预设数字电压范围可以根据位线对应的期望输出电流(无线电阻时，位线输出的电流上限和电流下限)范围得到。
可选地，根据量化区间位置、以及多个位线的输出电流对应的预设数字电压范围，对各量化电压值进行补偿处理的具体步骤，可以参照下述实施例中的详细说明进行理解。
综上，本实施例提供的忆阻交叉阵列输出电流的补偿方法，包括：获取处理电路中补偿模块连接的模数转换器ADC输出的数字电压，确定数字电压中各量化电压值；在对应忆阻交叉阵列的多个位线的输出电流对应的数字电压范围内的量化区间位置；根据量化区间位置、以及多个位线的输出电流对应的预设数字电压范围，对各量化电压值进行补偿处理。通过应用基于忆阻交叉阵列的处理电路，实现本电流补偿方法，可以在不受设备制作工艺限制的条件下，对忆阻交叉阵列的输出电流进行有效补偿，提高了电流补偿效率及精确性。
图7为本申请实施例提供的另一种忆阻交叉阵列输出电流的补偿方法流程示意图；可选地，如图7所示，上述步骤S102中，确定数字电压中各量化电压值，在对应忆阻交叉阵列的多个位线的输出电流对应的数字电压范围内的量化区间位置之前，本申请的方法还可包括：
S201、根据多个位线上的忆阻单元均为低阻态时输出的电流值，确定数字电压范围的上限值。
S202、根据多个位线上的忆阻单元均为高阻态时输出的电流值，确定数字电压范围的下限值。
可选地，数字电压范围的上限值和下限值均可以通过阵列级仿真得到。其中，数字电压范围的上限值和下限值是在阵列中存在线电阻时，且线电阻设置为极端值(取实际线电阻的最大值和最小值)时仿真得到的。
为了进行阵列级仿真，本实施例中，采用阻变存储器作为忆阻交叉阵列中的忆阻单元。在仿真中，阻变存储器被建模为可变电阻，可在关电阻(OFF-state resistance，Roff)和开电阻(ON-state resistance，Ron)之间任意取值。字线和位线上的线电阻均被考虑到了。
图8为本申请实施例提供的六种忆阻交叉阵列的仿真模型。如图8所示，其中，(a)表示理想最大电流模型(ideal(Imax))，(d)表示理想最小电流模型(ideal(Imin))，(b)表示实际最大电流的压降最小模型(max(Imax))，(c)表示实际最大电流的压降最大模型(min(Imax))，(e)表示实际最小电流的压降最大模型(min(Imin))，(f)表示实际最小电流的压降最小模型(max(Imin))。低阻状态(LRS)表示阻变存储器的通态电阻(Ron)，高阻状态(HRS)表示阻变存储器的关态电阻(Roff)。
本实施例中，在确定数字电压范围的上限值和下限值时，可以参照图8中(b)、(c)、(e)、(f)。当考虑线电阻时，max(Imax)是压降最小的数据模式，其中第一条位线中的阻变存储器是LRS，其它阻变存储器是HRS。而min(Imax)是压降最大的数据模式，其中所有的存储单元都是LRS。同理，当考虑线路电阻时。min(Imin)是压降最大的数据模式，阻变存储器在最后一条位线中为HRS，其余为LRS。max(Imin)是压降最小的数据模式，其中所有的存储单元都是HRS。
图9是本申请实施例提供的仿真模型简化示意图。如图9所示，图9(g)为图8所示的6种仿真模型中的任一种模型示意图，图9(h)为9(g)的模型示意图对应的电路简化示意图。LRS和HRS这两部分，在图8(b)、(c)、(e)、(f)四种极端的仿真模型中可以等效为R1和R2，阵列中的Rw可以等效为Rw1和Rw2。在图8(b)中，第一条位线的LRS等效于R1，其它位线的HRS等效于R2。当R2增大时，通过Rw1的电流I减小，使得Vnode增大。然后电流I1通过R1增加。因此，当第一列位线中的阻变存储器是LRS，其它的是HRS时，其Imax是max(Imax)。同样，在图8(c)中，最后一列位线的LRS等效于R2，其它位线LRS等于R1。当R1减小时，通过Rw1的电流I增大，使得Vnode减小。然后通过R2的电流I2减小。因此，当阵列中的所有的阻变存储器均为LRS时，当前的Imax是min(Imax)。同理，当阻变存储器在最后一列位线为HRS，其余为LRS时，当前的Imin为max(Imin)，当阵列中的所有的阻变存储器均为HRS，Imin为min(Imin)。
由此发现，减小线电阻或增大阻变存储器阻值可以有效地减小偏差。然而，材料的选择和制备技术会限制这些方法。此外，控制忆阻交叉阵列的规模对减小偏差有重要意义，但减小交叉阵列的规模会降低阻变存储器的集成密度。而本申请的电流补偿方法，可以在不对设备进行调整的条件下，最大限度地减少电流衰减。
可选地，在确定数字电压范围的上限值和下限值时，需要先确定实际输出电流的上限值和下限值，从而根据确定的实际输出电流的上限值和下限值对应得到数字电压范围的上限值和下限值，用以通过电压补偿实现电流补偿。实际输出电流的上限值是在考虑线电阻的情况下，以随机交叉阵列形式在max(Imax)和min(Imax)之间随机波动。当线电阻为0时，max(Imax)和min(Imax)均为ideal(Imax)。因此，如果目前的Imax超过了min(Imax)，可以认为是理想状态下的Imax。同样，如果电流在max(Imin)以下，则可以认为是理想状态下的Imin。因此，输出电流的上限是min(Imax)，下限是max(Imin)。那么，根据确定的输出电流的上限min(Imax)和下限max(Imin)，可以对应转换得到数字电压范围的上限值min(Vmax)和数字电压范围的下限值max(Vmin)。
图10为本申请实施例提供的另一种忆阻交叉阵列输出电流的补偿方法流程示意图；可选地，如图10所示，上述步骤S103中，根据量化区间位置、以及多个位线的输出电流对应的预设数字电压范围，对各量化电压值进行补偿处理之前，本申请的方法还可包括：
S301、对忆阻交叉阵列进行仿真模拟，得到忆阻交叉阵列的仿真模型，仿真模型中忆阻交叉阵列对应的线电阻为零。
S302、根据仿真模型中多个位线上的忆阻单元均为低阻态时输出的电流值，确定预设数字电压范围的上限值。
S303、根据仿真模型中多个位线上的忆阻单元均为高阻态时输出的电流值，确定预设数字电压范围的下限值。
可选地，可以参照图8中(a)和(b)理想的最大电流(ideal(Imax))是在不考虑线电阻的阵列中，位线中的阻变存储器均为LRS时的输出电流，如图8(a)所示，它可以在任意一条位线中获得，不会受到其它位线的状态的影响。同样，理想最小电流(ideal(Imin))是在不考虑线电阻的交叉阵列中，位线中的阻变存储器均为HRS时的最小输出电流，如图8(d)所示，它可以在任意一条位线中得到，不会受到其它位线的状态的影响。
可选地，通过上述仿真模拟，可以获取理想最大电流ideal(Imax)以及理想最小电流ideal(Imin)，同样的，可以根据理想最大电流ideal(Imax)以及理想最小电流ideal(Imin)转换得到对应的预设数字电压范围的上限值ideal(Vmax)以及预设数字电压范围的下限值ideal(Vmin)。
可选地，根据量化区间位置、以及多个位线的输出电流对应的预设数字电压范围，对各量化电压值进行补偿处理，可包括：
根据量化区间位置、预设数字电压范围的上限值，以及预设数字电压范围的下限值，采用下述公式对各量化电压值进行补偿处理，得到补偿处理之后的电压值；
p×(min(Vmax)-max(Vmin))/2n+max(Vmin)
其中，p为量化区间位置，ideal(Vmax)为预设数字电压范围的上限值，ideal(Vmin)为预设数字电压范围的下限值，2n为量化间隔数。
本实施例中，对具体的补偿原理进行说明，其中，在对忆阻交叉阵列中任一位线输出的电流数据进行补偿之前，可先将上述通过仿真模拟确定的数字电压范围的上限值min(Vmax)和数字电压范围的下限值max(Vmin)、以及预设数字电压范围的上限值ideal(Vmax)和预设数字电压范围的下限值ideal(Vmin)输入至补偿模块中。同时，补偿模块还接收位线中输出的电流数据转换得到的量化电压值。
假设用于量化忆阻交叉阵列输出电流的ADC精度为n位，量化间隔数为2n，量化间隔长度为(min(Imax)-max(Imin))/2n。假设位线上实际输出的聚集在ADC上的电流为I(max(Imin)<I<min(Imax))，量化区间位置为p，则量化值为p×(min(Imax)-max(Imin))/2n+max(Imin)。然后我们可以分别设定ideal(Imax)和ideal(Imin)作为上限和下限进行补偿。补偿后的电流IC应采用如下对应的计算公式进行补偿：
图11为本申请实施例提供的电流补偿原理示意图。1表示实际电流Ian的n位量化的范围，其上下限分别为min(Imax)和max(Imin)。2表示理想电流Iin的n位量化的范围，其上下限分别为ideal(Imax)和ideal(Imin)。当位线输出的待补偿电流位于n位量化的Ian范围内的第p个区间时，其补偿后电流就是位于n位量化的Iin范围内的第p个区间内的电流。
图12为本实施例提供的电压补偿示意图。由于本方案是基于电流补偿原理，通过电压补偿来实现的，那么，在进行电压补偿时，假设用于量化忆阻交叉阵列输出电流的ADC精度为n位，量化间隔数为2n，量化间隔长度为(min(Vmax)-max(Vmin))/2n。假设位线上实际输出的聚集在ADC上的电压为V(max(Vmin)<I<min(Vmax))，量化区间位置为p，则量化值为p×(min(Vmax)-max(Vmin))/2n+max(Vmin)。然后我们可以分别设定ideal(Vmax)和ideal(Vmin)作为上限和下限进行补偿。补偿后的电压VC应采用如下对应的计算公式进行补偿：
p×(min(Vmax)-max(Vmin))/2n+max(Vmin)
在一些实施例中，当待补偿电压V>min(Vmax)时，补偿后的电压VC则为ideal(Vmax)，而当待补偿电压V<min(Vmax)时，补偿后的电压VC则为ideal(Vmin)。
可选地，在通过上述补偿方式进行电压补偿后，得到补偿后的电压值，同样的，可以通过转换，确定每个补偿后的电压值对应的补偿后的电流值，从而实现忆阻交叉阵列的输出电流补偿。
综上所述，本申请实施例提供的忆阻交叉阵列输出电流的补偿方法，包括：获取处理电路中补偿模块连接的模数转换器ADC输出的数字电压，确定数字电压中各量化电压值；在对应忆阻交叉阵列的多个位线的输出电流对应的数字电压范围内的量化区间位置；根据量化区间位置、以及多个位线的输出电流对应的预设数字电压范围，对各量化电压值进行补偿处理。通过应用基于忆阻交叉阵列的处理电路，实现本电流补偿方法，可以在不受设备制作工艺限制的条件下，对忆阻交叉阵列的输出电流进行有效补偿，提高了电流补偿效率及精确性。
图13为本申请实施例提供的一种处理设备的示意图，该设备可以集成于上述的补偿模块中。
该设备包括：处理器701、存储器702。
存储器702用于存储程序，处理器701调用存储器702存储的程序，以执行上述方法实施例。具体实现方式和技术效果类似，这里不再赘述。
可选地，本发明还提供一种程序产品，例如计算机可读存储介质，包括程序，该程序在被处理器执行时用于执行上述方法实施例。
在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(英文：Read-Only Memory，简称：ROM)、随机存取存储器(英文：Random Access Memory，简称：RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

Claims (9)

1.一种基于忆阻交叉阵列的处理电路，其特征在于，所述处理电路包括：第一忆阻交叉阵列、n个第一转换电路、n个第一模数转换器ADC及n个第一补偿模块；其中，所述第一忆阻交叉阵列为m行n列的忆阻单元构成的交叉阵列；
所述第一忆阻交叉阵列的m个字线分别用于接收m个输入电压，所述第一忆阻交叉阵列的n个位线中每个位线连接一个第一转换电路，所述第一转换电路用于将所述第一忆阻交叉阵列中对应位线输出的模拟电流转换为模拟电压；
每个第一转换电路连接一个第一ADC，每个第一ADC连接一个第一补偿模块，每个第一补偿模块用于在第一ADC将对应位线的模拟电压转换为第一数字电压后，对所述第一数字电压进行补偿处理；
其中，所述第一补偿模块具体用于根据所述第一数字电压中各量化电压值在对应忆阻交叉阵列的多个位线的输出电流对应的数字电压范围内的量化区间位置、以及所述多个位线的输出电流对应的预设数字电压范围，对所述各量化电压值进行补偿处理；其中包括：根据所述量化区间位置、所述预设数字电压范围的上限值，以及所述预设数字电压范围的下限值，采用下述公式对所述各量化电压值进行补偿处理，得到补偿处理之后的电压值；
p×(ideal(Vmax)- ideal(Vmin))/2n+ ideal(Vmin)
其中，p为所述量化区间位置，ideal(Vmax)为所述预设数字电压范围的上限值，ideal(Vmin)为所述预设数字电压范围的下限值，2n为量化间隔数。
2.根据权利要求1所述的处理电路，其特征在于，所述处理电路还包括：n个第一数模转换器DAC、第二忆阻交叉阵列、k个第二转换电路、k个第二ADC以及k个第二补偿模块；其中，所述第二忆阻交叉阵列为n行k列的忆阻单元构成的交叉阵列；
每个所述第一补偿模块还连接一个第一DAC，所述第二忆阻交叉阵列的n个字线中的每个字线连接一个第一DAC连接，用以接收经所述第一补偿模块补偿处理后的数字电压，并经所述第一DAC转换后的模拟电压；
所述第二忆阻交叉阵列的k个位线中每个位线连接一个第二转换电路，所述第二转换电路用于将所述第二忆阻交叉阵列中对应位线输出的模拟电流转换为模拟电压；
每个所述第二转换电路连接一个第二ADC，每个第二ADC连接一个第二补偿模块，每个第二补偿模块用于在所述第二ADC将对应位线的模拟电压转换为第二数字电压后，对所述第二数字电压进行补偿处理。
3.根据权利要求2所述的处理电路，其特征在于，所述处理电路还包括：输出电路；所述k个第二补偿模块的输出端连接所述输出电路。
4.根据权利要求3所述的处理电路，其特征在于，若所述输出电路为数字输出电路，则所述k个第二补偿模块连接所述数字输出电路。
5.根据权利要求3所述的处理电路，其特征在于，若所述输出电路为模拟输出电路，则所述处理电路还包括：k个第二DAC，每个所述第二补偿模块连接一个第二DAC，所述k个第二DAC均连接所述模拟输出电路。
6.根据权利要求1-5中任一所述的处理电路，其特征在于，所述忆阻单元包括：一个忆阻器，或者多个并联的忆阻器。
7.一种忆阻交叉阵列输出电流的补偿方法，其特征在于，应用于权利要求2-6任一所述的基于忆阻交叉阵列的处理电路，所述方法包括：
获取所述处理电路中补偿模块连接的模数转换器ADC输出的数字电压，所述数字电压包括：多个量化电压值；所述补偿模块为第一补偿模块，或者第二补偿模块；
确定所述数字电压中各量化电压值，在对应忆阻交叉阵列的多个位线的输出电流对应的数字电压范围内的量化区间位置；
根据所述量化区间位置、以及所述多个位线的输出电流对应的预设数字电压范围，对所述各量化电压值进行补偿处理。
8.根据权利要求7所述的方法，其特征在于，所述确定所述数字电压中各量化电压值，在对应忆阻交叉阵列的多个位线的输出电流对应的数字电压范围内的量化区间位置之前，所述方法还包括：
根据所述多个位线上的忆阻单元均为低阻态时输出的电流值，确定所述数字电压范围的上限值；
根据所述多个位线上的忆阻单元均为高阻态时输出的电流值，确定所述数字电压范围的下限值。
9.根据权利要求7所述的方法，其特征在于，所述根据所述量化区间位置、以及所述多个位线的输出电流对应的预设数字电压范围，对所述各量化电压值进行补偿处理之前，所述方法还包括：
对所述忆阻交叉阵列进行仿真模拟，得到所述忆阻交叉阵列的仿真模型，所述仿真模型中所述忆阻交叉阵列对应的线电阻为零；
根据所述仿真模型中所述多个位线上的忆阻单元均为低阻态时输出的电流值，确定所述预设数字电压范围的上限值；
根据所述仿真模型中所述多个位线上的忆阻单元均为高阻态时输出的电流值，确定所述预设数字电压范围的下限值。
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