JP2019517001A - 膜厚の検出装置 - Google Patents

Abstract

膜厚の検出装置であって、少なくとも１つの共通電極（１１）を有する共通手段（１）と、検出手段（２）と、を備え、検出手段（２）は、少なくとも１つのセンサチップ（２１）と信号処理手段（２３）とを有し、各センサチップ（２１）は、共通手段（１）に対して第１方向に対向しかつ間隔を置いて設けられ、共通手段（１）と各センサチップ（２１）との間隔により被検膜の搬送通路が構成され、各センサチップ（２１）は、少なくとも１行の、第２方向に沿って配列される複数の検出電極（２１１）を含み、第２方向が被検膜の移動方向に垂直であり、第１方向が第１の平面に垂直であり、第１の平面が第２方向に平行であり、各センサチップ（２１）は、共通電極（１１）における電気信号を誘導して出力し、信号処理手段（２３）は、各センサチップ（２１）に電気的に接続され、各センサチップ（２１）から出力される電気信号を処理して出力する。

Description

本願は、厚み検出の技術分野に関し、具体的には、膜厚の検出装置に関する。

シート状物品、例えば、用紙、レシート、プラスチック製被検膜、紡績製品等のオンラインで連続する厚さの測定は、その製品の生産、検出、処理、回收等の過程においてますます重要な地位を占めていく。現在、被検膜の厚さの検出技術は、ホール素子の使用、反射型超音波による検出、透射型超音波による検出、電磁誘導式検出、渦電流式検出等の技術を含む。しかし、これらの技術に対応する検出装置は、体積が大きく、コストが高く、これらの技術の応用に不利である。

近年来、電極間の静電誘導により被検膜の厚さを検出する技術は、探求されつつあり、例えば、公開番号が特許文献１である書類には、静電容量式紙厚センサが開示され、主として、コンデンサの容量変化を発振周波数の変化に変換させ、さらに、周波数電圧変換モジュールにより周波数の変化を電圧の変化に変換させる。また、公開番号が特許文献２である書類においても材料厚さの検出方法が開示され、平板コンデンサの極板を厚み検出用感知素子として用い、実測対象の厚さ変化によって容量用可動極板が変位するため、平板コンデンサの容量が変化する。

上述した電極間の静電誘導により被検膜の厚さを検出する技術は、ある程度、検出装置の体積を小さくしているが、しかし、機械装置のガイドがなければ、容量用プレートを変位させることができず、検出装置の小型化発展に応えない。そして、機械装置の精度によって、大きな程度で測定の精度が決められ、特に、物品の高速搬送状態、マルチポイントマルチパスの正確な測定が必要で、実測対象が非常に薄い場合、上述した厚さセンサの測定精度が低い。また、これらの机械装置は、高速運転時に大きなノイズが発生し、現代産業の環境保全且つ低炭素の発展要求に一致しない。

中国実用新案第２１０３０２４４６号明細書（CN210302446Y） 中国特許出願公開第１０３３６３８８７号明細書

本願の主な目的は、従来技術において、膜厚を検出する装置の検出精度が低い問題を解決するように、膜厚の検出装置を提供する。

上記目的を達成するために、本願の一態様によれば、膜厚の検出装置を提供し、この検出装置は、少なくとも１つの共通電極を有する共通手段と、検出手段と、を備え、上記検出手段は、少なくとも１つのセンサチップであって、各上記センサチップは、上記共通手段に対して第１方向に対向しかつ間隔を置いて設けられ、上記共通手段と各上記センサチップとの間隔により被検膜の搬送通路が構成され、各上記センサチップは、少なくとも１行の、第２方向に沿って配列される複数の検出電極を含み、上記第２方向が被検膜の移動方向に垂直であり、上記第１方向が第１の平面に垂直であり、上記第１の平面が上記第２方向に平行であり、各上記センサチップは、上記共通電極における電気信号を誘導して出力するセンサチップと、各上記センサチップに電気的に接続され、各上記センサチップから出力される電気信号を処理して出力する信号処理手段と、を有する。

さらに、上記センサチップは、上記センサチップの作動を制御する制御信号を入力し、上記センサチップで検出された電気信号を出力する制御電極をさらに含む。

さらに、上述検出手段は、複数の、上記第２方向に沿って間隔を置いて設けられる上記センサチップを含む。

さらに、上記信号処理手段は、各上記センサチップに電気的に接続される信号処理回路と、上記信号処理回路に電気的に接続され、制御信号を入力し、上記信号処理回路で処理された電気信号を出力する信号インターフェースと、を含む。

さらに、上記信号処理回路は、一端が各上記センサチップに電気的に接続され、上記センサチップから出力される電気信号を増幅する増幅回路と、一端が上記増幅回路の他端に電気的に接続され、上記増幅回路で増幅された電気信号をデジタル信号に変換するアナログデジタル変換回路と、上記アナログデジタル変換回路の一端に電気的に接続される入力側を有し、上記デジタル信号を補正して出力する第１の補正回路と、上記増幅回路の信号制御側、アナログデジタル変換回路の信号制御側及び上記第１の補正回路の信号制御側に電気的に接続され、他端が上記信号インターフェースに電気的に接続される制御回路と、を含む。

さらに、上記第１の補正回路は、第１の出力側と第２の出力側とを有し、上記信号処理回路は、一端が上記第１の出力側に電気的に接続され、上記第１の補正回路から出力されるデジタル信号を蓄積し、遅延デジタル信号を出力するレジスタと、上記レジスタの他端に電気的に接続される第１の入力側と、上記第２の出力側に電気的に接続される第２の入力側と、上記制御回路に電気的に接続される信号制御側と、を有し、補正されたデジタル信号と上記遅延デジタル信号との差を増幅して出力する遅延差分増幅回路と、をさらに含む。

さらに、上記レジスタがシフトレジスタであり、上記シフトレジスタに登録されるデジタル信号の個数は、上記検出手段の上記第２方向に設けられた上記検出電極の総数の整数倍と等しくなく、かつ上記シフトレジスタに登録されるデジタル信号の個数は、上記検出手段の第２方向に設けられた上記検出電極の総数よりも大きい。

さらに、上記信号処理回路は、一端が上記遅延差分増幅回路の出力側に電気的に接続され、他端が上記信号インターフェースに電気的に接続される第２の補正回路をさらに含む。

さらに、上記共通手段は、電源の電気信号を上記共通電極に入力する信号入力部をさらに含む。

さらに、上記共通手段は、第１の基板をさらに含み、上記共通電極が上記第１の基板の第１の表面に設けられ、上記検出手段は、上記共通手段に対して上記第１方向に間隔を置いて設けられる第２の基板を含み、上記第１の基板の第１の表面は、上記第２の基板の第１の表面に向き、上記センサチップが上記第２の基板の第１の表面に設けられ、上記信号処理手段が上記第２の基板の第２の表面に設けられ、かつ上記第１の基板の第１の表面及び上記第２の基板の第１の表面は、それぞれ上記第１の平面に平行である。

さらに、上述膜厚の検出装置は、第１の収容空間を有し、上記第１の基板をカバーするように設けられ、かつ上記共通手段が上記第１の収容空間内に位置する第１の筐体と、上記第１の筐体に接続され、各上記共通電極を保護する第１の保護基板と、第２の収容空間を有し、上記第２の基板をカバーするように設けられ、かつ上記検出手段が上記第２の収容空間内に位置する第２の筐体と、上記第２の筐体に接続され、各上記検出電極を保護する第２の保護基板と、をさらに備える。

本願の技術的構成によると、検出装置は、少なくとも１つのセンサチップを有し、かつ各チップは、複数の、第２方向に沿って間隔を置いて設けられる検出電極を含み、検出電極の密度によって検出信号の解像度が決められ、さらに検出精度が決められ、実際の検出過程において、ニーズに応じてセンサチップにおける検出電極の数を調整したり、センサチップの数を調整したりすることができ、これにより、膜厚の検出装置の精度を柔軟に調整することができ、このため、該検出装置は、より高い検出精度を獲得することができる。

本願の一部を構成する明細書用図面は、本発明をさらに理解させるためのものであり、本発明の模式的実施例及びその説明は本発明を説明するものであり、本発明を不当に限定するものではない。図面において、
本願による一実施例に提供される検出装置の構造模式図を示している。 一実施例に提供されるセンサチップの構造模式図を示している。 一実施例に提供されるセンサチップの電気的原理図を示している。 図３のセンサチップの作動タイミングチャートを示している。 一実施例に提供される検出手段の一部の構造の模式図を示している。 一実施例に提供される信号処理回路の構造模式図を示している。 一実施例に提供される検出装置の構造模式図を示している。 一実施例における被検膜の平面図を示している。 他の実施例における被検膜の平面図を示している。

以下の詳細な説明はいずれも例示的なものであり、本願をさらに説明するためであることは、指摘されるべきである。特別な説明がない限り、本文に使用されるすべての技術的及び科学的用語は、当業者が通常に理解した意味と同じである。

ここに使用される用語は、あくまでも具体的な実施形態を説明するためのものであり、本願による例示的な実施形態を限定することを意図していないことに注意が必要である。ここに使用されるものは、文脈上、そうでないとする明確な指示がない限り、単数形が使用されていても、複数形を含むものとする。また、本明細書に「含む」及び／又は「有する」といった用語が使用される場合、特徴、ステップ、操作、デバイス、アセンブリー及び／又はそれらの組み合わせがあることを示す。

背景技術に紹介したように、従来技術における膜厚の検出装置の検出精度が低く、上述のような課題を解決するために、本願は、膜厚の検出装置を提案する。

本願の典型的な実施形態において、膜厚の検出装置が提供され、図１に示すように、この装置は、共通手段１と検出手段２とを備え、上記共通手段１は、少なくとも１つの共通電極１１を有し、上記検出手段２は、少なくとも１つのセンサチップ２１と信号処理手段２３とを有し、各上記センサチップ２１は、上記共通手段１に対して第１方向に対向しかつ間隔を置いて設けられ、上記共通手段１と各上記センサチップ２１との間隔により被検膜の搬送通路が構成され、図２に示すように、各上記センサチップ２１は、少なくとも１行の、第２方向に沿って配列される複数の検出電極２１１を含み、上記第２方向が被検膜の移動方向に垂直であり、上記第１方向が第１の平面に垂直であり、上記第１の平面が上記第２方向に平行であり、各上記センサチップ２１は、上記共通電極１１における電気信号を誘導して出力する。信号処理手段２３は、各上記センサチップ２１に電気的に接続され、各上記センサチップ２１から出力される電気信号を処理して出力する。

なお、特に説明しない限り、本願における「第２方向に沿って配列される」との表現は、いずれも「第２方向に沿って直線的に配列される」ことを意味する。

この検出装置において、共通電極と各検出電極とが平板コンデンサのような構造をなし、かつ両者間に一定の媒体が充填されず、搬送通路が形成されている。共通電極に電荷が帯電すると、各検出電極に電荷が誘導されることができる。検出電極にどれぐらいの電荷が誘導されるかは、対向配置される２つの電極の面積、２つの電極が互いに離れた距離、共通電極に帯電される電荷量、及び２つの電極間の誘電率によって決められる。構造が一定である場合、検出電極に誘導される電荷は、２つの電極間の誘電率のみに関わっている。被検膜が搬送通路を通過する際に、２つの電極間の媒体の誘電率を変化させ、検出電極に誘導される電荷の数もこれに応じて変化し、被検膜の厚さが異なることから、２つの電極間の誘電率も異なり、さらに検出電極に誘導される電荷も異なっていくため、極板にどれぐらいの電気信号が誘導されたかを検出することで、被検膜の厚さを算出することができる。

この装置は、少なくとも１つのセンサチップを有し、かつ各チップは、複数の、第２方向に沿って間隔を置いて設けられる検出電極を含み、検出電極の密度によって検出信号の解像度が決められ、さらに検出精度が決められ、実際の検出過程において、ニーズに応じてセンサチップにおける検出電極の数を調整したり、センサチップの数を調整したりすることができ、これにより、膜厚の検出装置の精度を柔軟に調整することができ、このため、該検出装置は、より高い検出精度を獲得することができる。

本願の一実施例において、検出電極に対応する解像度は、１００ＤＰＩであり、即ち、検出電極の横方向における配列周期は、０．２５４ｍｍである（即、第２方向に配列される隣り合う２つの検出電極の中心の距離）。センサチップは、ＣＭＯＳプロセスで作成された集積回路であり、その長さ（即ち、第２方向におけるサイズ）が１８．３ｍｍであり、１つのチップに７２個の検出電極を配列することができ、チップの幅（即ち、第２方向に垂直な方向におけるサイズ）が０．３ｍｍであり、チップの配列数によってセンサ全体の検出範囲が決められ、例えば、通常、紙幣の検出時に、１０個又は１１個のセンサチップで１８３ｍｍ又は２０１ｍｍの検出範囲を構成することができる。

本願における共通手段は、１つの共通電極を有してもよいし、複数の共通電極を有してもよく、当業者は、実際の状況に応じて共通電極の数を設定することができ、共通手段が１つの共通電極のみを有する場合、共通電極は、面積が大きい平面電極となり、その機能として、対向配置される検出電極と静電誘導電極対を形成することができ、その面積は、検出手段と対向配置されるすべての検出電極を少なくとも被覆する。

本願の一実施例において、図２に示すように、上記センサチップ２１は、制御電極２１２をさらに含み、上記制御電極２１２は、上記センサチップ２１の作動を制御する制御信号を入力し、上記センサチップ２１で検出された電気信号を出力する。

本願の具体的な一実施例において、検出装置におけるセンサチップが配列される電気的原理図は図３であり、この検出手段には、複数の、第２方向に沿って間隔を置いて配列されるセンサチップ２１が含まれており、各センサチップ２１に制御電極２１２が設けられ、各センサチップ２１における検出電極２１１も、第２方向に沿って間隔を置いて一直線に配列されており、センサチップの制御信号は、クロック信号ＣＬＫ及び行走査制御信号ＳＩ等を含み、これらの制御信号は、制御電極２１２によって入力され、ＳＩＧは、チップの出力信号である。この検出装置におけるセンサチップは、シフトレジスタ回路及び複数のスイッチ回路を含み、スイッチのそれぞれは、１つの検出電極に電気的に接続され、スイッチは、検出電極のオン・オフを制御する。シフトレジスタは、起動信号を受信すると、スイッチのオン・オフを制御し、さらに検出電極のオン・オフを制御する。

上述した検出装置における各センサチップの作動タイミングチャートは図４である。センサチップは、クロック信号ＣＬＫの作用により、行起動信号が到来する際に、センサチップの内部のシフトレジスタ回路及びスイッチ回路が各検出電極を順次オンにすることにより、検出電極に誘導された電気信号が制御電極を介して外へ順次出力される。

検出装置の検出精度をより柔軟に調整することができるように、図５に示すように、本願では、上記検出手段は、複数の、上記第２方向に沿って間隔を置いて設けられる上記センサチップ２１を含むことが好ましい。

本願の一実施例において、上記信号処理手段２３は、信号処理回路２３１と信号インターフェース２３２とを含み、上記信号処理回路２３１は、各上記センサチップ２１に電気的に接続され、信号インターフェース２３２は、上記信号処理回路２３１に電気的に接続され、制御信号を入力し、上記信号処理回路２３１で処理された電気信号を出力する。

本願の一実施例において、図６に示すように、上記信号処理回路は、増幅回路０１、アナログデジタル変換回路０２、第１の補正回路０３及び制御回路０７を含む。

増幅回路の一端が各上記センサチップに電気的に接続され、通常、センサチップから出力される電気信号がミリボルトオーダーしかないと低く、増幅回路を用いて電気信号の増幅処理を行う必要があり、アナログデジタル変換回路の変換要求を満たすように、信号の大きさに応じて多段増幅を行ってもよい。本願における増幅回路は、従来技術における任意の増幅可能な回路であってもよい。

上記増幅回路から出力されるデジタル信号は、アナログデジタル変換回路に入力され、上記アナログデジタル変換回路は、上記増幅回路で増幅された電気信号をデジタル信号に変換し、デジタル信号を第１の補正回路に入力する。

上記第１の補正回路は、上記デジタル信号を補正して出力し、検出電極により検出された信号は、通常、低いため、その増幅処理が必要であるが、しかし、信号増幅後、それに帯電されるノイズ信号もこれに応じて増幅されるため、この補正回路は、主として、センサチップ自体による誤差を解消するものであり、これにより、増幅処理された有効信号を得る。第１の補正回路においても、通常、１つのレジスタ（未図示）が含まれており、このレジスタには、静的状態で収集されたノイズ信号が補正係数として保存され、従来技術におけるリアルタイム信号からノイズ信号を引く補正方法を用いることができ、ここではその詳細な説明を省略する。

制御回路は、上記増幅回路の信号制御側、アナログデジタル変換回路の信号制御側及び上記第１の補正回路の信号制御側に電気的に接続され、他端が上記信号インターフェースに電気的に接続される。

本発明の膜厚検出装置の検出精度をさらに向上させることができるように、図６に示すように、本願では、上記第１の補正回路０３は、第１の出力側と第２の出力側とを有し、本願の上記信号処理回路は、レジスタ０４と遅延差分増幅回路０５とをさらに含む。

レジスタの一端が上記第１の出力側に電気的に接続され、上記レジスタは、上記第１の補正回路から出力される上記デジタル信号を蓄積し、遅延デジタル信号を出力する。遅延差分増幅回路は、第１の入力側、第２の入力側及び信号制御側を有し、上記第１の入力側が上記レジスタの他端に電気的に接続され、上記第２の入力側が上記第２の出力側に電気的に接続され、上記信号制御側が上述制御回路に電気的に接続され、上記遅延差分増幅回路は、補正されたデジタル信号と上記遅延デジタル信号との差を増幅して出力し、即ち、第１の補正回路により補正されたデジタル信号は、２つに分岐されて出力され、１つは遅延差分増幅回路に伝送されてデジタル信号の差分増幅処理を行い、もう１つは、レジスタに伝送されて遅延バッファリングを行う。

本願におけるレジスタは、シフトレジスタであり、このレジスタは、補正されたデジタル信号を一時的に蓄積し、蓄積の目的は、後の遅延差分信号増幅回路が、異なる検出電極及び異なる走査行ごとに検出したデジタル信号の差分増幅処理を行うことができるように、デジタル信号と補正後に直接出力されたデジタル信号とに遅延時間差を発生させることにあり、このようにして、第２方向に沿って複数の検出電極を設け、異なる行の走査データを取れば、被検物の第２方向及び媒体移動方向における厚さ及び厚さ勾配（即ち、厚さの差）を測定することができる。一方、従来技術における検出装置は、少なくとも、被検膜の移動方向に沿って少なくとも２列の検出電極を設けなければならず、この２列の検出電極における位置が対応する２つの検出電極から得られたデジタル信号の差分増幅を行って、被検膜のその移動方向に平行な方向における厚さ勾配を得る。

本願の一実施例において、シフトレジスタは、１行以上の走査データを少なくとも格納することができ、膜厚検出装置は、１０個のセンサチップからなり、各センサチップごとに７２個の検出電極を有し、シフトレジスタは、１４４５個の信号のデータを登録し、即ち、連続する２行及び５個の検出電極のデジタル信号を保存できるように構成され、次のデジタル信号が入るたびに、シフトレジスタにおけるデータは、順次前へ１桁移動し、即ち、遅延差分増幅回路の第１の入力側に出力される。例えば、第１の補正回路が、走査されたある行（Ｍ行目とする）のセンサのＮ個目の検出電極のデータを出力した後、遅延差分増幅回路の第２の出力側は、Ｍ行目のＮ個目の検出電極のデータを受信し、一方、第１の出力側は、Ｍ＋２行目のＮ＋５個目の検出電極のデータを受信し、つまり、遅延差分増幅回路は、Ｍ＋２行目のＮ＋５個目のデジタル信号及びＭ行目のＮ個目のデジタル信号に対して差分増幅を行う。

上記シフトレジスタに登録されるデジタル信号の数は、上述した１４４５に限定されず、即ち、上記被検膜の移動方向に遅延される行数及び第２方向に遅延されるデジタル信号の個数は、これに限定されず、異なる走査速度又は検出電極の構造状況に応じて変化させてもよい。

本願の好適な実施例において、シフトレジスタに登録されるデジタル信号の個数は、検出手段の第２方向における検出電極の総数の整数倍と等しくなく、かつ検出手段の第２方向における検出電極の総数よりも大きく、つまり、遅延差分増幅回路の２つの入力側に入力されるデジタル信号が対応する検出ポイントは、異なる行かつ異なる列にあり、このようにして、同一行かつ同一列ではないデジタル信号の差分増幅を行うことができ、被検膜の様々な方向に沿って存在する異物を検出することができ、検出装置が被検膜の第２方向に平行な方向に存在する異物（図９に示される第２の異物１０２）及び被検膜の移動方向に平行な方向に存在する異物（図８に示される第１の異物１０１）を検出不能であることを回避する。

図８に示すように、被検膜１００は、その移動方向に平行な方向に第１の異物１０１が存在する場合、シフトレジスタに登録される信号数が検出手段の第２方向における検出電極の総数の倍数と等しければ、遅延差分増幅回路の２つの入力側に入力される信号は、同一列の検出ポイントに対応する検出信号であり、両者が同一であり、遅延差分増幅回路を介して出力される信号は０であり、つまり、両者に厚さ勾配（即ち、厚さの差）がなく、即ち、このような検出装置は、被検膜１００に存在する第１の異物１０１を検出することができない。

図９に示すように、被検膜１００は、第２方向に平行な方向に第２の異物１０２が存在する場合、シフトレジスタに登録される信号数が検出手段の第２方向における検出電極の総数よりも小さければ、遅延差分増幅回路の２つの入力側に入力される信号は、同一行の検出ポイントに対応する検出信号であり、両者が同一であり、遅延差分増幅回路を介して出力される信号は０であり、つまり、両者に厚さ勾配（即ち、厚さの差）がなく、即ち、このような検出装置は、被検膜１００に存在する第２の異物１０２を検出することができない。

遅延差分増幅回路により処理されたデジタル信号は、デジタル式増幅が行われるため、元々のデジタル信号に残った内部ノイズも増幅され、このように、検出精度にも影響を及ぼすため、図６に示すように、本願では、デジタル増幅された信号に対してより正確な補正処理を行うように、遅延差分増幅回路０５の出力側の後に第２の補正回路０６がさらに設けられることが好ましく、これにより、正確な検出信号を得ることができる。この補正回路の出力側は、上記信号インターフェースに電気的に接続される。第２の補正回路の補正原理は、第１の補正回路と同様であり、ただ使用される補正係数だけが異なり、第２の補正回路の補正係数は、静的状態で収集された遅延差分増幅回路より後段のノイズ信号を補正係数とする。

共通電極への電圧印加をより便利に行うために、図１に示すように、本願では、上記共通手段は、電源の電気信号を上記共通電極１１に入力する信号入力部１３をさらに含む。
本願の他の実施例において、図１に示すように、上記共通手段１は、第１の基板１０をさらに含み、上記共通電極１１は、上記第１の基板１０の第１の表面に設けられ、検出手段２は、第２の基板２０を含み、第２の基板は、上記共通手段１に対して上記第１方向に間隔を置いて設けられ、上記第１の基板１０の第１の表面は、上記第２の基板２０の第１の表面に向き、図５に示すように、上記センサチップ２１は、上記第２の基板２０の第１の表面に設けられ、上記信号処理手段２３は、上記第２の基板２０の第２の表面に設けられ、かつ上記第１の基板１０の第１の表面及び上記第２の基板２０の第１の表面は、それぞれ上記第１の平面に平行である。図１に示すように、信号入力部１３は、第１の基板１０の第１の表面と対向する第２の表面に設けられている。

第１の基板は、共通手段の他の構造の担体であり、第２の基板は、検出手段のその他の構造の担体であり、かつ第１の基板と第２の基板とが対向配置されることで、搬送通路が構成される。被検膜を２つの極板間にスムーズに搬送するために、被検膜のサイズによって、２つの極板間の距離は１ｍｍ〜１０ｍｍにある。しかし、両者の距離は、この範囲に限定されず、当業者は、具体的な状況に応じて、両者の距離を適切な範囲内に設けることができる。

第１の基板及び第２の基板は、それぞれ独立してガラス基板、ＰＣＢ基板、金属基板又はセラミック基板から選ばれることができる。２つの基板の材料は、同じであってもよいし、異なってもよい。

本願の実施例において、第１の基板はＰＣＢ基板であり、ＰＣＢ基板に所望なパターンがなされておき、共通電極が設けられ、そして、電源により共通電極に電気信号を入力し、電荷を帯電させる。また、この実施例において、第２の基板もＰＣＢ基板である。

共通手段及び検出手段を保護するために、図７に示すように、本願では、上述膜厚の検出装置は、第１の筐体１４、第１の保護基板１２、第２の筐体２４及び第２の保護基板２２をさらに備えることが好ましい。第１の筐体１４は、第１の収容空間を有し、上記第１の筐体１４は、上記第１の基板１０をカバーするように設けられ、かつ上記共通手段１は、上記第１の収容空間内に位置する。第１の保護基板１２は、上記第１の筐体１４に接続され、各共通電極を保護する。第２の筐体２４は、第２の収容空間を有し、上記第２の筐体２４は、上記第２の基板２０をカバーするように設けられ、かつ上述検出手段２は、上記第２の収容空間内に位置する。第２の保護基板２２は、上記第２の筐体２４に接続され、各検出電極を保護する。

上記第１の筐体及び第２の筐体を形成する材料は、プラスチックフレームであることができ、射出プロセスにより製造され、また、第１の保護基板及び第２の保護基板を形成する材料は、ガラス板であってもよいし、セラミック基板であってもよく、両者の材料は、同じであってもよいし、異なってもよい。

上述したように、本願の上述した実施例は、以下の技術効果を達成している。
この装置は、少なくとも１つのセンサチップを有し、かつ各チップは、複数の、第２方向に沿って間隔を置いて設けられる検出電極を含み、検出電極の密度によって検出信号の解像度が決められ、さらに検出精度が決められ、実際の検出過程において、ニーズに応じてセンサチップにおける検出電極の数を調整したり、センサチップの数を調整したりすることができ、これにより、膜厚の検出装置の精度を柔軟に調整することができ、このため、該検出装置は、より高い検出精度を獲得することができる。

以上は、本発明の好適な実施例に過ぎず、本発明を限定することは意図していない。当業者であれば、本発明に様々な変更や変形が可能である。本発明の思想や原則内の如何なる修正、均等の置き換え、改良なども、本発明の保護範囲内に含まれるべきである。

１…共通手段、２…検出手段、１１…共通電極、２１…センサチップ、１０…第１の基板、１２…第１の保護基板、１３…信号入力部、１４…第１の筐体、２０…第２の基板、２２…第２の保護基板、２３…信号処理手段、２４…第２の筐体、１００…被検膜、１０１…第１の異物、１０２…第２の異物、２１１…検出電極、２１２…制御電極、２３１…信号処理回路、２３２…信号インターフェース、０１…増幅回路、０２…アナログデジタル変換回路、０３…第１の補正回路、０４…レジスタ、０５…遅延差分増幅回路、０６…第２の補正回路、０７…制御回路。

Claims (11)

1. 少なくとも１つの共通電極を有する共通手段と、検出手段と、を備える膜厚の検出装置であって、前記検出手段は、
   少なくとも１つのセンサチップであって、各前記センサチップは、前記共通手段に対して第１方向に対向しかつ間隔を置いて設けられ、前記共通手段と各前記センサチップとの間隔により被検膜の搬送通路が構成され、各前記センサチップは、少なくとも１行の、第２方向に沿って配列される複数の検出電極を含み、前記第２方向が被検膜の移動方向に垂直であり、前記第１方向が第１の平面に垂直であり、前記第１の平面が前記第２方向に平行であり、各前記センサチップは、前記共通電極における電気信号を誘導して出力するセンサチップと、
   各前記センサチップに電気的に接続され、各前記センサチップから出力される電気信号を処理して出力する信号処理手段と、
   を有することを特徴とする膜厚の検出装置。
2. 前記センサチップは、前記センサチップの作動を制御する制御信号を入力し、前記センサチップで検出された電気信号を出力する制御電極をさらに含むことを特徴とする請求項１に記載の膜厚の検出装置。
3. 前記検出手段は、前記第２方向に沿って間隔を置いて設けられる複数の前記センサチップを含むことを特徴とする請求項１に記載の膜厚の検出装置。
4. 前記信号処理手段は、
   各前記センサチップに電気的に接続される信号処理回路と、
   前記信号処理回路に電気的に接続され、制御信号を入力し、前記信号処理回路で処理された電気信号を出力する信号インターフェースと、
   を含むことを特徴とする請求項１から３のいずれか一項に記載の膜厚の検出装置。
5. 前記信号処理回路は、
   一端が各前記センサチップに電気的に接続され、前記センサチップから出力される電気信号を増幅する増幅回路と、
   一端が前記増幅回路の他端に電気的に接続され、前記増幅回路で増幅された電気信号をデジタル信号に変換するアナログデジタル変換回路と、
   前記アナログデジタル変換回路の一端に電気的に接続される入力側を有し、前記デジタル信号を補正して出力する第１の補正回路と、
   前記増幅回路の信号制御側、アナログデジタル変換回路の信号制御側及び前記第１の補正回路の信号制御側に電気的に接続され、他端が前記信号インターフェースに電気的に接続される制御回路と、
   を含むことを特徴とする請求項４に記載の膜厚の検出装置。
6. 前記第１の補正回路は、第１の出力側と第２の出力側とを有し、前記信号処理回路は、
   一端が前記第１の出力側に電気的に接続され、前記第１の補正回路から出力されるデジタル信号を蓄積し、遅延デジタル信号を出力するレジスタと、
   前記レジスタの他端に電気的に接続される第１の入力側と、前記第２の出力側に電気的に接続される第２の入力側と、前記制御回路に電気的に接続される信号制御側と、を有し、補正されたデジタル信号と前記遅延デジタル信号との差を増幅して出力する遅延差分増幅回路と、
   をさらに含むことを特徴とする請求項５に記載の膜厚の検出装置。
7. 前記レジスタがシフトレジスタであり、前記シフトレジスタに登録されるデジタル信号の個数は、前記検出手段の前記第２方向に設けられた前記検出電極の総数の整数倍と等しくなく、かつ前記シフトレジスタに登録されるデジタル信号の個数は、前記検出手段の第２方向に設けられた前記検出電極の総数よりも大きいことを特徴とする請求項６に記載の膜厚の検出装置。
8. 前記信号処理回路は、
   一端が前記遅延差分増幅回路の出力側に電気的に接続され、他端が前記信号インターフェースに電気的に接続される第２の補正回路をさらに含むことを特徴とする請求項６に記載の膜厚の検出装置。
9. 前記共通手段は、
   電源の電気信号を前記共通電極に入力する信号入力部をさらに含むことを特徴とする請求項１に記載の膜厚の検出装置。
10. 前記共通手段は、
    第１の基板をさらに含み、前記共通電極が前記第１の基板の第１の表面に設けられ、
    前記検出手段は、
    前記共通手段に対して前記第１方向に間隔を置いて設けられる第２の基板を含み、前記第１の基板の第１の表面は、前記第２の基板の第１の表面に向き、前記センサチップが前記第２の基板の第１の表面に設けられ、前記信号処理手段が前記第２の基板の第２の表面に設けられ、かつ前記第１の基板の第１の表面及び前記第２の基板の第１の表面は、それぞれ前記第１の平面に平行であることを特徴とする請求項９に記載の膜厚の検出装置。
11. 第１の収容空間を有し、前記第１の基板をカバーするように設けられ、かつ前記共通手段が前記第１の収容空間内に位置する第１の筐体と、
    前記第１の筐体に接続され、各前記共通電極を保護する第１の保護基板と、
    第２の収容空間を有し、前記第２の基板をカバーするように設けられ、かつ前記検出手段が前記第２の収容空間内に位置する第２の筐体と、
    前記第２の筐体に接続され、各前記検出電極を保護する第２の保護基板と、
    をさらに備えることを特徴とする請求項１０に記載の膜厚の検出装置。

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