JP2019516237A - パッケージ回路システム構造体 - Google Patents

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Abstract

回路素子（３０１、３０４）がバルク材料（３２２）に埋め込まれたパッケージ回路システム構造体。埋め込まれた回路素子（３０１、３０４）のうちの少なくとも１つは、構造体の一方の面（３２４）におけるシグナルグラウンド電位（３５０）への電気接続と、構造体の他方の面における導電層（３１６）への電気接続とを含むデュアルカップリングを形成する。導電層は、デュアルカップリングを形成しない少なくとも１つの埋め込まれた回路素子（３０４）の上方に延在し、それによって埋め込まれた回路素子のための効果的なＥＭＩ遮蔽を提供する。【選択図】図３

Description

本開示は、回路システム、特に、２以上の回路素子を含むパッケージ回路システムに関する。本開示は、さらに、２以上の回路素子を含むパッケージ回路システムを製造する方法に関する。
電磁（ＥＭ）場は、電荷の移動によって引き起こされる空間の特性として定義される（ブリタニカ百科事典）。静止している電荷は、周囲空間に電場を生成し、電荷が移動すると、磁場も生成される。電場は、磁場を変化させることによっても生成することができる。電場と磁場の相互作用により、電磁場が生成される。
空間における人為的発生源および自然発生源のＥＭ場は共に、電気デバイスの動作を妨害する傾向がある。例えば、自動車システムに使用されるセンサは、様々な変化する場に曝され、電磁干渉（ＥＭＩ）を避けるために効果的に遮蔽される必要がある。通常、デバイスは、導電性材料または磁性材料からなる障壁でＥＭ場を遮断することにより隔離される。例えば、従来の微小電気機械システム（ＭＥＭＳ）デバイスは、ＭＥＭＳダイおよび集積回路（ＩＣ）ダイを典型的に含み、組み立てられたＭＥＭＳダイおよびＩＣダイの各面に金属層を有することによって、要求される遮蔽が得られている。プレモールドプラスチックパッケージでは、アセンブリの一方側にはリードフレーム（ダイパッド）を、アセンブリの他方側には接地された蓋部を有することによって、遮蔽が得られていることが多い。オーバーモールドプラスチックパッケージは主に、一方側はダイパッドによって、他方側はプリント配線基板（ＰＷＢ）上の金属化によって遮蔽される、いわゆるインバーテッドダイパッドを使用する。
近年、さらに、多くのリードレスパッケージ技術が開発され、製造工程が合理化され、パッケージのサイズが縮小されている。しかしながら、確立されたリードレスパッケージ技術では、自動車用途で典型的な厳しい状況におけるＥＭＩ遮蔽の適切な解決策がまだ提供されていない。
本開示の目的は、埋め込まれた回路素子のための効果的なＥＭＩ遮蔽が簡単な方法で提供されるパッケージ回路システム構造体を導入することである。
本開示の目的は、独立クレームに記載することを特徴とする、パッケージ回路システム構造体および製造方法によって達成される。本開示の好ましい実施形態を従属クレームに開示する。
解決策において、外部ＥＭ場に通常曝される面は、少なくとも部分的に導電層で覆われており、埋め込まれた回路素子のうちの１つは、埋込バルク材料を介してデュアルカップリングを形成するように配置され、それによって導電層とシグナルグラウンド電位とをカップリングしている。したがって、シグナルグラウンド電位の導電層は、導電層によって覆われた回路素子に、効果的なＥＭＩ遮蔽を提供する。改善されたＥＭＩ遮蔽は、単純な構造要素を用いて容易な製造方法で実施することができる。
以下に、本開示について、添付の図面を参照しながら好ましい実施形態により詳述する。
図１は、典型的な従来技術のパッケージ回路システム構造体を示す。 図２は、プリント配線基板へのはんだ付けアセンブリにおける図１の構造体を示す。 図３は、改良されたパッケージ回路システム構造体の実施形態を示す。 図４は、パッケージ回路システム構造体の別の実施形態を示す。 図５は、パッケージ回路システム構造体のさらなる実施形態を示す。 図６は、改良されたパッケージ回路システム構造体を製造する方法の段階を示す。 図７は、パッケージ回路システム構造体内の接続経路によって形成された回路の機構を示す。 図８は、接続経路にある抵抗の影響を示す曲線を示す。
以下の実施形態は例示である。本明細書では、「単数」、「１つ」、または「いくつか」の実施形態を参照するが、これは必ずしも、このような各参照が同じ実施形態であることを意味するわけでも、特徴が実施形態１つのみに当てはまることを意味するわけでもない。異なる実施形態の単一の特徴を組み合わせて、さらなる実施形態が提供されてもよい。
以下に、本発明の特徴について、本発明の様々な実施形態が実施され得るデバイスアーキテクチャの単純な例を用いて記載する。実施形態の説明に関連する要素のみ詳述する。当業者に一般に知られている集積デバイスの様々な構成要素については、本明細書では具体的に記載しない場合がある。
図１の概略図は、典型的な従来技術のパッケージ回路システム構造体を示す。構造体は、場合によっては元が異なる（異なるウェハ、設計、技術）１以上の回路素子（ダイ）を含む。図１は、例示的なファンアウト型ウエハレベルパッケージング（ＦＯ−ＷＬＰ）デバイス、すなわち回路素子をバルク材料に埋め込むことによって形成することができる集積デバイス１００を示す。回路素子は、低コストプラスチック材料１０６に埋め込まれた、１以上のＩＣダイ１０１と、１以上の他の要素１０４と、１以上の導電性ビア形成部１０５とを含んでもよい。他の要素１０４は、例えば、光学素子のようなＭＥＭＳダイもしくは受動部品、または、任意の他の電気部品もしくはサブアセンブリを含んでもよい。
ＩＣダイ１０１は、典型的には、基板部１０３と、ＩＣダイの回路特徴部および接触パッドを有する表面部１０２とを含む。ＩＣダイ１０１の表面部１０２および他の埋め込まれた要素１０４の接触表面は、同様に集積デバイス１００の一方の表面上にあるか、その表面と揃うように向いている。この一方の表面は、再配線層（ＲＤＬ）１０７を形成する絶縁体層と導体層との組合せによって覆われてもよい。ＲＤＬは、ＲＤＬの導電部と接触している要素への接続を選択的に提供するように構成される。ＲＤＬ上の、ＲＤＬの導電部との接触も可能にする位置に、はんだバンプ１０８のような外部接続素子が典型的に作製される。したがって、ＲＤＬは、素子層の回路素子と、集積デバイス１００の外部接続素子１０８との接続を選択的に提供する。ダイの裏面は、（他の要素１０４およびＩＣダイ１０１のように）プラスチックに埋め込まれてもよいし、（導電性ビア形成部１０５のように）集積デバイスの背面と揃うように延在してもよい。ファンアウト型ウエハレベルパッケージング（ＦＯ−ＷＬＰ）デバイスはより大きなものから切り分けられるため、それらの垂直面は、低コストプラスチック材料１０６であり、そのため、導電リードようないかなる機能性構造体も含まない。
図２は、プリント配線基板（ＰＷＢ）２０６へのはんだ付けアセンブリにおける図１の集積ＦＯ−ＷＬＰデバイス１００を示す。変化する外部電場の集積デバイスへの影響を、ＡＣ電源２１５で示す。埋め込まれたダイ１０４、１０１それぞれへの仮想電源２１５の容量性カップリングを、それぞれ静電容量２１３および２１４で示す。ＩＣダイ１０１の基板部１０３は、通常、集積デバイスの信号へのグラウンド電位を表わす電位に接続されている。図２では、ＩＣダイ１０１の表面部１０２が、基板部１０３と電気接触している接触パッド２１２を含むことを示す。この接触パッド２１２は、ＲＤＬ１０７の一部である接触領域・配線２１１と位置合わせされている。接触領域・配線２１１は、シグナルグラウンド２５０またはＰＷＢ２０６上の等価な電位に接続されている。したがって、再配線層ＲＤＬ１０７は、シグナルグラウンド電位２５０への電気接続を提供する。
この構成では、ＩＣダイ１０１の基板１０３は、ＩＣダイの回路部１０２のための自然なＥＭＩ遮蔽を形成する。しかしながら、ＭＥＭＳダイ、受動デバイスおよび／または電気的サブアセンブリのような他の回路素子１０４は、そのような自然な遮蔽を有しない。嵩高い埋め込まれたダイは、（例えば、集積デバイス１００のＲＤＬ１０７、ＩＣダイ１０１の回路部１０３、はんだバンプ２０９およびＰＷＢ２０６を介して、または、集積デバイス１００のＲＤＬ１０７、はんだバンプ２０８、ＰＷＢ２０６およびＰＷＢに接続された外部インピーダンスを介して）比較的高いインピーダンス２１６に接続されてもよい。このような場合、電源２１５のわずかな電圧が、回路素子とシグナルグラウンドとの間に現われる。このわずかな電圧の大きさは、静電容量２１３およびインピーダンス２１６による分圧に依存する。このわずかな電圧は、ＥＭＩが原因で集積デバイスの動作に悪影響を及ぼすほど十分高いことがあり得る。
図３は、埋め込まれた回路素子に改善されたＥＭＩ遮蔽を提供し、記載したＥＭＩの影響を回避する助けとなるパッケージ回路システム構造体の実施形態を示す。パッケージ回路システム構造体は、以下、集積デバイス３００と称する。変化する外部電場の集積デバイスへの影響を、この場合も電源３１５で示す。さらに、埋め込まれたダイ３０４、３０１それぞれへの仮想電源３１５の容量性カップリングを、それぞれ静電容量３１３および３１７で示す。集積デバイス３００は、回路素子３０１、３０４がバルク材料３２２に埋め込まれている回路層３２０を含む。集積デバイス３００はまた、上に記載したように、外部接続素子３０８、３０９、および、素子層の回路素子３０１、３０４と外部接続素子３０８、３０９との接続を選択的に提供するように構成された再配線層３１０を含む。パッケージ回路システム構造体は、外部接続素子３０８、３０９を含む第１の面３２４を有することを示す。集積デバイス３００は、集積デバイスの第２の面にある導電層３１６も含む。第２の面は、集積デバイスの第１の面と反対側の面である。導電層３１６は、少なくとも部分的に第２の面の表面を覆う。図３の例では、導電層は、第２の面の全面を覆う。ＦＯ−ＷＬＰデバイスの場合、第１の面３２４と第２の面との間の集積デバイス３００の側面は、バルク材料３２２である。言いかえれば、第１の表面と第２の表面との間の集積デバイス３００の外表面は、導電層と再配線層との間の導電経路を形成する導電部を含まない。
埋め込まれた回路素子のうちの少なくとも１つは、ここではバルク材料を介してデュアルカップリングを形成するように配置されている。デュアルカップリングは、シグナルグラウンド電位３５０への電気接続、および集積デバイス３００の導電層３１６への電気接続から形成される。図３の例示的な実施形態では、ＩＣダイ３０１は、集積デバイス３００の再配線層３１０から集積デバイス３００の第２の面の導電層３１６まで延在するように配置されている。ＩＣダイ３０１は、基板部３０３および表面部３０２を含む。ＩＣダイの基板部３０３は、回路層３２０の、第２の面の方を向いている表面と揃っているため、導電層３１６に対して露出し、かつ接触している。ＩＣダイの表面部３０２は、回路層３２０の、第１の面３２４の方を向いている表面の一部を形成するように位置合わせされている。このように、ＩＣダイは、再配線層３１０の１以上の導電部に対して露出し、かつ接触している。再配線層３１０の導電部は、シグナルグラウンド電位３５０への接触領域・配線３１１を含む。この場合も、ＩＣダイ３０１の表面部３０２が、ＩＣダイの基板部３０３と電気接触している接触パッド３１２を含むことを示す。図２で説明したように、この接触パッド３１２は、再配線層３０７の接触領域・配線３１１と位置合わせされており、それによって、シグナルグラウンド３５０またはプリント配線基板３０６上の等価な電位に接続されている。したがって、導電層３１６と基板部３０３との低インピーダンス接触により、導電層３１６の電圧は無視でき、導電層３１６は実質的にシグナルグラウンド電位のままである。
導電層３１６は、導電層３１６が接触しているデュアルカップリング用の埋め込まれた回路素子の上方、ここではＩＣダイ３０１の上方に延在する。さらに、導電層３１６はまた、デュアルカップリングを形成しない少なくとも１つの埋め込まれた回路素子、ここではＭＥＭＳダイ３０４の上方に延在する。この文脈における、上方に延在するという表現は、導電層３１６が、埋め込まれた回路素子と外部ＥＭ場との間に導電層を形成することを意味する。図３では、集積デバイス３００の層３１６、３２０、３１０は水平方向に延在し、導電層３１６はＭＥＭＳダイ３０４の上方に水平方向に延在することによって、電源３１５の影響から、すなわち外部ＥＭ場からＭＥＭＳダイ３０４を効果的に遮蔽し、ひいては、層３１６がダイ３０４の上方を覆って延在する程度に応じて有効電源３１５からＭＥＭＳダイ３０４までの静電容量３１３が０に近くなる。
導電層３１６層は、任意の導電材料であってもよい。有利には、導電層は、１つの金属材料から、または金属材料の複数のサブレイヤからなる金属層である。有利なサブレイヤ構成の例には、銅（Ｃｕ）またはアルミニウム（Ａｌ）の層と組み合わせたチタン（Ｔｉ）またはチタン−タングステン（Ｔｉ／Ｗ）の層を含む二重層構造がある。この導電層３１６は、基板部３０３と直接接触している。デュアルカップリングにおける電気接続は、導電層３１６の金属材料と基板部３０３のシリコン材料とのオーミック接触であってもよい。また、導電層３１６の金属材料と基板部３０３のシリコン材料とのショットキー障壁型接触が適用されてもよい。ショットキー障壁の界面静電容量は、電源３１５から導電層３１６までの静電容量３１７より桁違いに大きい大きさとなり、高周波で低インピーダンス接触を示すため、ショットキー障壁型接触は本目的に適している。
デュアルカップリングを形成する埋め込まれた回路素子の垂直範囲とは、第１の表面および第２の表面に垂直な範囲であることを示す。デュアルカップリングを形成する埋め込まれた回路素子３０１の垂直範囲の少なくとも一部は、導電材料からならない。導電材料という用語は、本明細書では、抵抗率が１０−８オーム〜１０−７オーム程度である材料を指す。基板部および表面部を含む回路素子の場合、埋め込まれた回路素子の垂直範囲の一部は基板部を含む。半導体ビアのような、均一構造を有する回路素子の場合、埋め込まれた回路素子の垂直範囲の一部は、ビアの垂直範囲全体を含む。図７および図８を用いて詳述するように、その要件は、導電層３１６からシグナルグラウンド３５０までの接続経路の特性に関係する。図４は、以下、集積デバイス４００と称するパッケージ回路システム構造体のさらなる実施形態を示す。図４の要素は、図３の要素に非常に対応しているため、それらのより詳細な説明は、図３の説明から参照され得る。集積デバイス４００は、回路素子４０１、４０４がバルク材料に埋め込まれている回路層４２０を含む。集積デバイス４００はまた、上に記載したように、外部接続素子４０８、４０９、および、素子層の回路素子４０１、４０４と外部接続素子４０８、４０９との接続を選択的に提供するように構成された再配線層４１０を含む。集積デバイスの第１の面４２４は、外部接続素子４０８、４０９を含む。導電層４１６は、集積デバイスの第１の面と反対側の第２の面にある。
集積デバイス４００は、ＩＣダイ４０１およびＭＥＭＳダイ４０４を含む。図３のＩＣダイで説明したように、ＩＣダイは、基板部４０３および表面部４０２を含み、デュアルカップリングを形成する。ＭＥＭＳダイは、デバイス層４１９および基板部４１８を含む。この実施形態では、さらに、ＭＥＭＳダイの基板部４１８は、回路層４２０の表面を形成するように位置合わせされているため、導電層４１６に対して露出し、かつ接触している。これにより、ＭＥＭＳダイの基板部４１８は、導電層４１６と同じほぼグラウンド電位となる。これは、デバイス層４１９がＭＥＭＳダイの前面、すなわち集積デバイスの第１の面にある層構造体をＭＥＭＳデバイスが有し、デバイス層４１９が基板部４１８から電気的に絶縁されている場合は常に可能となり、有利でもある。シリコン・オン・インシュレータ（ＳＯＩ）ウェハ上に作製されたＭＥＭＳデバイスは、デフォルトでこの種の構造体を有する。導電層４１６および基板部４０３は、デバイス層に効果的なＥＭＩ遮蔽を提供する。
図５は、以下、集積デバイス５００と称するパッケージ回路システム構造体のさらなる実施形態を示す。図５の要素は、図３の要素に非常に対応しているため、それらのより詳細な説明は、図３の説明から参照され得る。集積デバイス５００は、回路素子５０１、５０４がバルク材料に埋め込まれている回路層５２０を含む。集積デバイス５００はまた、上に記載したように、外部接続素子５０８、５０９、および、素子層の回路素子５０１、５０４と外部接続素子５０８、５０９との接続を選択的に提供するように構成された再配線層５１０を含む。集積デバイスの第１の面５２４は、外部接続素子５０８、５０９を含む。導電層５１６は、集積デバイスの第１の面５２４と反対側の第２の面にある。
集積デバイス５００は、ＩＣダイ５０１およびＭＥＭＳダイ５０４を含む。集積デバイス５００はまた、以下、導電性ビア５０５と称する、半導体材料形成部のビア５０５を含む。この実施形態では、ビア５０５は、シグナルグラウンド電位への電気接続と、集積デバイス５００の導電層への電気接続とによってデュアルカップリングを形成する。図５の実施形態では、ビア５０５は、再配線層５１０から集積デバイス５００の導電層５１６まで延在するように配置されている。ビア５０５の一端部は、回路層５２０の表面を形成するように位置合わせされているため、導電層５１６に対して露出し、かつ接触している。ビア５０５の他端部は、回路層５２０の反対面と揃っているため、シグナルグラウンド電位への接触領域・配線５１１を含む再配線層５１０に対して露出し、かつ接触している。導電層５１６は、ＩＣダイ５０１およびＭＥＭＳダイ５０４の上方に水平方向に延在し、それらのための効果的なＥＭＩ遮蔽を提供する。
図６のフローチャートは、図３〜図５に示したパッケージ回路システム構造体を製造する方法の段階を示す。工程は、バルク材料に埋め込まれた、場合によっては元が異なる（異なるウェハ、設計、技術）１以上の回路素子を含む回路層ウェハを作製する（段階６００）ことにより開始してもよい。例えば、当業者に周知のファンアウト型ウエハレベルパッケージング（ＦＯ−ＷＬＰ）工程が適用されてもよい。バルク材料は、埋め込まれた回路素子のうちの少なくとも１つが露出するように、回路層ウェハの一方の表面から薄くしてもよい（段階６０２）。薄くしない回路層の表面上に、シグナルグラウンド電位への電気接続を含む再配線層を作製し（段階６０４）、再配線層上に外部接続素子を作製する（段階６０６）。このように、再配線層は、素子層の回路素子と、外部接続素子との接続を選択的に提供する。薄くされた表面上に導電層を作製する（段階６０８）。このように、露出した埋め込まれた回路素子は、シグナルグラウンド電位への電気接続と、導電層への電気接続とを含むデュアルカップリングを形成する。導電層は、デュアルカップリングを形成しない少なくとも１つの埋め込まれた回路素子の上方に延在するように作る。
図３、図４および図５は、導電層がＦＯ−ＷＬＰパッケージングされたデバイスの上に加えられ、かつ、この遮蔽用導電層がデバイス内の埋め込まれた構造体のうちの１つと、デバイスの第１の表面上の再配線層と、はんだ球のような外部接続素子とを介して、プリント配線基板のシグナルグラウンド電位に接続されている実施形態を示す。
導電層と、プリント配線基板上のグラウンドプレーンとの接続の抵抗をできる限り小さくすべきことは共通の理解である。これは、ある特定の周波数まで当てはまるが、その逆が当てはまる、すなわち抵抗が低いほど遮蔽効果が弱い周波数範囲の存在が現在発見されている。
図３、図４および図５から、導電層と、プリント配線基板上の任意のグラウンド電位プレーンとは、コンデンサを形成し、ＦＯＷＬＰデバイスの部品がコンデンサ内に位置していることがわかる。したがって、導電層からグラウンド電位プレーンまでの接続経路には、抵抗に加えて、特に任意の細くて長い配線部によって製造された誘導部品もある。図７は、ここで形成された回路の機構および関連するＥＭＩの容量性カップリングを示す。
図７の回路は解析することができ、妨害電圧ＵＥＭＩは以下のようになる。
Figure 2019516237
上式において、ＣＰは外部妨害源からのカップリング容量、ＵＥＸＴは外部電源の電圧、Ｒは接続経路の抵抗、Ｌは接続経路のインダクタンス、ＣＰはパッケージ容量、および、ωは妨害電圧の角周波数である。微小電気機械デバイスでは、接続経路のパッケージ容量およびインダクタンスの典型的な例示的値は、およそＣＰ＝０．４ｐＦおよびＬ＝１０ｎＨであるだろう。図８は、異なるＲ値についての周波数の関数として示した比率（ＵＥＭＩＣＰ）／（ＵＥＸＴＣＣ）の絶対値を示す。この比率は総減衰量ではなく、単に、非常に高い周波数に対する相対値であり、容量性分圧が支配する。
図８の曲線は、Ｒ＝５のような小さなＲ値では、約２．５ＧＨｚにおいて共振が著しいことを示す。実際には、この周波数帯はＷｉＦｉのような多くの通信システムによって一般的に使用されるため、このような共振は非常に有害である。例えば、５０オーム〜１５０オームの範囲で、抵抗Ｒがより高い値の場合、この共振は無視できるようになるが、より低い周波数では信号レベルがより高くなるという犠牲を払うこととなる。しかし全体として、抵抗が高いほど、はるかにより満足のいく結果が得られる。正確な最適値はパッケージの寸法によって変わり、一般的に有効な抵抗値は定義することができない。接続経路の抵抗の最適値は、２０オーム〜１キロオームの間で変わり得る。
図３、図４および図５に示す遮蔽構造により、導電経路に抵抗Ｒを含める新規の方法が提供される。図３／図４のＩＣダイの基板部３０３／４０３は、ほとんどの場合、抵抗率が高く、基板接触はサイズが制限されているため、結果として生じる抵抗を容易に所望の範囲に収めることができる。抵抗が、有限サイズの１つの接触部における拡がり抵抗によって支配される場合、以下が成り立つ。
Figure 2019516237
上式において、ρはシリコンの抵抗率、ｄは接触点の直径である。ρ＝５オームｃｍ、かつｄ＝１００μｍの場合、ＲＳＰＲＤ＝２５０オームであり、これは図８の共振を防ぐための非常に有用な値である。この同じ原理を図５の導電性ビア５０５に適用することができる。導電性ビアは、式２に従って所望の抵抗値を得るように抵抗率および接触サイズを選択して、例えばシリコンの半導体材料から作ってもよい。
適用される技術に応じて、工程のいくつかの段階の順序を変えてもよいことは、当業者に明らかである。回路層ウェハの表面を薄くする中間ステップにより、埋め込まれた回路素子のうちの１以上を露出させ、それらの基板部の側からグラウンド電位に接続する容易な方法が提供される。
技術の進歩に伴い、発明の基本的な概念は、様々な方法で実施することができる。したがって、本発明およびその実施形態は、上記例に限定されず、特許請求の範囲内で変更されてもよい。
本開示は、回路システム、特に、２以上の回路素子を含むパッケージ回路システムに関する。本開示は、さらに、２以上の回路素子を含むパッケージ回路システムを製造する方法に関する。
電磁（ＥＭ）場は、電荷の移動によって引き起こされる空間の特性として定義される（ブリタニカ百科事典）。静止している電荷は、周囲空間に電場を生成し、電荷が移動すると、磁場も生成される。電場は、磁場を変化させることによっても生成することができる。電場と磁場の相互作用により、電磁場が生成される。
空間における人為的発生源および自然発生源のＥＭ場は共に、電気デバイスの動作を妨害する傾向がある。例えば、自動車システムに使用されるセンサは、様々な変化する場に曝され、電磁干渉（ＥＭＩ）を避けるために効果的に遮蔽される必要がある。通常、デバイスは、導電性材料または磁性材料からなる障壁でＥＭ場を遮断することにより隔離される。例えば、従来の微小電気機械システム（ＭＥＭＳ）デバイスは、ＭＥＭＳダイおよび集積回路（ＩＣ）ダイを典型的に含み、組み立てられたＭＥＭＳダイおよびＩＣダイの各面に金属層を有することによって、要求される遮蔽が得られている。プレモールドプラスチックパッケージでは、アセンブリの一方側にはリードフレーム（ダイパッド）を、アセンブリの他方側には接地された蓋部を有することによって、遮蔽が得られていることが多い。オーバーモールドプラスチックパッケージは主に、一方側はダイパッドによって、他方側はプリント配線基板（ＰＷＢ）上の金属化によって遮蔽される、いわゆるインバーテッドダイパッドを使用する。
近年、さらに、多くのリードレスパッケージ技術が開発され、製造工程が合理化され、パッケージのサイズが縮小されている。しかしながら、確立されたリードレスパッケージ技術では、自動車用途で典型的な厳しい状況におけるＥＭＩ遮蔽の適切な解決策がまだ提供されていない。
本開示の目的は、埋め込まれた回路素子のための効果的なＥＭＩ遮蔽が簡単な方法で提供されるパッケージ回路システム構造体を導入することである。
本開示の目的は、独立クレームに記載することを特徴とする、パッケージ回路システム構造体および製造方法によって達成される。本開示の好ましい実施形態を従属クレームに開示する。
解決策において、外部ＥＭ場に通常曝される面は、少なくとも部分的に導電層で覆われており、埋め込まれた回路素子のうちの１つは、埋込バルク材料を介してデュアルカップリングを形成するように配置され、それによって導電層とシグナルグラウンド電位とをカップリングしている。したがって、シグナルグラウンド電位の導電層は、導電層によって覆われた回路素子に、効果的なＥＭＩ遮蔽を提供する。改善されたＥＭＩ遮蔽は、単純な構造要素を用いて容易な製造方法で実施することができる。
以下に、本開示について、添付の図面を参照しながら好ましい実施形態により詳述する。
図１は、典型的な従来技術のパッケージ回路システム構造体を示す。 図２は、プリント配線基板へのはんだ付けアセンブリにおける図１の構造体を示す。 図３は、改良されたパッケージ回路システム構造体の実施形態を示す。 図４は、パッケージ回路システム構造体の別の実施形態を示す。 図５は、パッケージ回路システム構造体のさらなる実施形態を示す。 図６は、改良されたパッケージ回路システム構造体を製造する方法の段階を示す。 図７は、パッケージ回路システム構造体内の接続経路によって形成された回路の機構を示す。 図８は、接続経路にある抵抗の影響を示す曲線を示す。
以下の実施形態は例示である。本明細書では、「単数」、「１つ」、または「いくつか」の実施形態を参照するが、これは必ずしも、このような各参照が同じ実施形態であることを意味するわけでも、特徴が実施形態１つのみに当てはまることを意味するわけでもない。異なる実施形態の単一の特徴を組み合わせて、さらなる実施形態が提供されてもよい。
以下に、本発明の特徴について、本発明の様々な実施形態が実施され得るデバイスアーキテクチャの単純な例を用いて記載する。実施形態の説明に関連する要素のみ詳述する。当業者に一般に知られている集積デバイスの様々な構成要素については、本明細書では具体的に記載しない場合がある。
図１の概略図は、典型的な従来技術のパッケージ回路システム構造体を示す。構造体は、場合によっては元が異なる（異なるウェハ、設計、技術）１以上の回路素子（ダイ）を含む。図１は、例示的なファンアウト型ウエハレベルパッケージング（ＦＯ−ＷＬＰ）デバイス、すなわち回路素子をバルク材料に埋め込むことによって形成することができる集積デバイス１００を示す。回路素子は、低コストプラスチック材料１０６に埋め込まれた、１以上のＩＣダイ１０１と、１以上の他の要素１０４と、１以上の導電性ビア形成部１０５とを含んでもよい。他の要素１０４は、例えば、光学素子のようなＭＥＭＳダイもしくは受動部品、または、任意の他の電気部品もしくはサブアセンブリを含んでもよい。
ＩＣダイ１０１は、典型的には、基板部１０３と、ＩＣダイの回路特徴部および接触パッドを有する表面部１０２とを含む。ＩＣダイ１０１の表面部１０２および他の埋め込まれた要素１０４の接触表面は、同様に集積デバイス１００の一方の表面上にあるか、その表面と揃うように向いている。この一方の表面は、再配線層（ＲＤＬ）１０７を形成する絶縁体層と導体層との組合せによって覆われてもよい。ＲＤＬは、ＲＤＬの導電部と接触している要素への接続を選択的に提供するように構成される。ＲＤＬ上の、ＲＤＬの導電部との接触も可能にする位置に、はんだバンプ１０８のような外部接続素子が典型的に作製される。したがって、ＲＤＬは、素子層の回路素子と、集積デバイス１００の外部接続素子１０８との接続を選択的に提供する。ダイの裏面は、（他の要素１０４およびＩＣダイ１０１のように）プラスチックに埋め込まれてもよいし、（導電性ビア形成部１０５のように）集積デバイスの背面と揃うように延在してもよい。ファンアウト型ウエハレベルパッケージング（ＦＯ−ＷＬＰ）デバイスはより大きなものから切り分けられるため、それらの垂直面は、低コストプラスチック材料１０６であり、そのため、導電リードようないかなる機能性構造体も含まない。
図２は、プリント配線基板（ＰＷＢ）２０６へのはんだ付けアセンブリにおける図１の集積ＦＯ−ＷＬＰデバイス１００を示す。変化する外部電場の集積デバイスへの影響を、ＡＣ電源２１５で示す。埋め込まれたダイ１０４、１０１それぞれへの仮想電源２１５の容量性カップリングを、それぞれ静電容量２１３および２１４で示す。ＩＣダイ１０１の基板部１０３は、通常、集積デバイスの信号へのグラウンド電位を表わす電位に接続されている。図２では、ＩＣダイ１０１の表面部１０２が、基板部１０３と電気接触している接触パッド２１２を含むことを示す。この接触パッド２１２は、ＲＤＬ１０７の一部である接触領域・配線２１１と位置合わせされている。接触領域・配線２１１は、シグナルグラウンド２５０またはＰＷＢ２０６上の等価な電位に接続されている。したがって、再配線層ＲＤＬ１０７は、シグナルグラウンド電位２５０への電気接続を提供する。
この構成では、ＩＣダイ１０１の基板１０３は、ＩＣダイの回路部１０２のための自然なＥＭＩ遮蔽を形成する。しかしながら、ＭＥＭＳダイ、受動デバイスおよび／または電気的サブアセンブリのような他の回路素子１０４は、そのような自然な遮蔽を有しない。嵩高い埋め込まれたダイは、（例えば、集積デバイス１００のＲＤＬ１０７、ＩＣダイ１０１の回路部１０３、はんだバンプ２０９およびＰＷＢ２０６を介して、または、集積デバイス１００のＲＤＬ１０７、はんだバンプ２０８、ＰＷＢ２０６およびＰＷＢに接続された外部インピーダンスを介して）比較的高いインピーダンス２１６に接続されてもよい。このような場合、電源２１５のわずかな電圧が、回路素子とシグナルグラウンドとの間に現われる。このわずかな電圧の大きさは、静電容量２１３およびインピーダンス２１６による分圧に依存する。このわずかな電圧は、ＥＭＩが原因で集積デバイスの動作に悪影響を及ぼすほど十分高いことがあり得る。
図３は、埋め込まれた回路素子に改善されたＥＭＩ遮蔽を提供し、記載したＥＭＩの影響を回避する助けとなるパッケージ回路システム構造体の実施形態を示す。パッケージ回路システム構造体は、以下、集積デバイス３００と称する。変化する外部電場の集積デバイスへの影響を、この場合も電源３１５で示す。さらに、埋め込まれたダイ３０４、３０１それぞれへの仮想電源３１５の容量性カップリングを、それぞれ静電容量３１３および３１７で示す。集積デバイス３００は、回路素子３０１、３０４がバルク材料３２２に埋め込まれている回路層３２０を含む。集積デバイス３００はまた、上に記載したように、外部接続素子３０８、３０９、および、素子層の回路素子３０１、３０４と外部接続素子３０８、３０９との接続を選択的に提供するように構成された再配線層３１０を含む。パッケージ回路システム構造体は、外部接続素子３０８、３０９を含む第１の面３２４を有することを示す。集積デバイス３００は、集積デバイスの第２の面にある導電層３１６も含む。第２の面は、集積デバイスの第１の面と反対側の面である。導電層３１６は、少なくとも部分的に第２の面の表面を覆う。図３の例では、導電層は、第２の面の全面を覆う。ＦＯ−ＷＬＰデバイスの場合、第１の面３２４と第２の面との間の集積デバイス３００の側面は、バルク材料３２２である。言いかえれば、第１の表面と第２の表面との間の集積デバイス３００の外表面は、導電層と再配線層との間の導電経路を形成する導電部を含まない。
埋め込まれた回路素子のうちの少なくとも１つは、ここではバルク材料を介してデュアルカップリングを形成するように配置されている。デュアルカップリングは、シグナルグラウンド電位３５０への電気接続、および集積デバイス３００の導電層３１６への電気接続から形成される。図３の例示的な実施形態では、ＩＣダイ３０１は、集積デバイス３００の再配線層３１０から集積デバイス３００の第２の面の導電層３１６まで延在するように配置されている。ＩＣダイ３０１は、基板部３０３および表面部３０２を含む。ＩＣダイの基板部３０３は、回路層３２０の、第２の面の方を向いている表面と揃っているため、導電層３１６に対して露出し、かつ接触している。ＩＣダイの表面部３０２は、回路層３２０の、第１の面３２４の方を向いている表面の一部を形成するように位置合わせされている。このように、ＩＣダイは、再配線層３１０の１以上の導電部に対して露出し、かつ接触している。再配線層３１０の導電部は、シグナルグラウンド電位３５０への接触領域・配線３１１を含む。この場合も、ＩＣダイ３０１の表面部３０２が、ＩＣダイの基板部３０３と電気接触している接触パッド３１２を含むことを示す。図２で説明したように、この接触パッド３１２は、再配線層３０７の接触領域・配線３１１と位置合わせされており、それによって、シグナルグラウンド３５０またはプリント配線基板３０６上の等価な電位に接続されている。したがって、導電層３１６と基板部３０３との低インピーダンス接触により、導電層３１６の電圧は無視でき、導電層３１６は実質的にシグナルグラウンド電位のままである。
導電層３１６は、導電層３１６が接触しているデュアルカップリング用の埋め込まれた回路素子の上方、ここではＩＣダイ３０１の上方に延在する。さらに、導電層３１６はまた、デュアルカップリングを形成しない少なくとも１つの埋め込まれた回路素子、ここではＭＥＭＳダイ３０４の上方に延在する。この文脈における、上方に延在するという表現は、導電層３１６が、埋め込まれた回路素子と外部ＥＭ場との間に導電層を形成することを意味する。図３では、集積デバイス３００の層３１６、３２０、３１０は水平方向に延在し、導電層３１６はＭＥＭＳダイ３０４の上方に水平方向に延在することによって、電源３１５の影響から、すなわち外部ＥＭ場からＭＥＭＳダイ３０４を効果的に遮蔽し、ひいては、層３１６がダイ３０４の上方を覆って延在する程度に応じて有効電源３１５からＭＥＭＳダイ３０４までの静電容量３１３が０に近くなる。
導電層３１６層は、任意の導電材料であってもよい。有利には、導電層は、１つの金属材料から、または金属材料の複数のサブレイヤからなる金属層である。有利なサブレイヤ構成の例には、銅（Ｃｕ）またはアルミニウム（Ａｌ）の層と組み合わせたチタン（Ｔｉ）またはチタン−タングステン（Ｔｉ／Ｗ）の層を含む二重層構造がある。この導電層３１６は、基板部３０３と直接接触している。デュアルカップリングにおける電気接続は、導電層３１６の金属材料と基板部３０３のシリコン材料とのオーミック接触であってもよい。また、導電層３１６の金属材料と基板部３０３のシリコン材料とのショットキー障壁型接触が適用されてもよい。ショットキー障壁の界面静電容量は、電源３１５から導電層３１６までの静電容量３１７より桁違いに大きい大きさとなり、高周波で低インピーダンス接触を示すため、ショットキー障壁型接触は本目的に適している。
デュアルカップリングを形成する埋め込まれた回路素子の垂直範囲とは、第１の表面および第２の表面に垂直な範囲であることを示す。デュアルカップリングを形成する埋め込まれた回路素子３０１の垂直範囲の少なくとも一部は、導電材料からならない。導電材料という用語は、本明細書では、抵抗率が１０−８オーム〜１０−７オーム程度である材料を指す。基板部および表面部を含む回路素子の場合、埋め込まれた回路素子の垂直範囲の一部は基板部を含む。半導体ビアのような、均一構造を有する回路素子の場合、埋め込まれた回路素子の垂直範囲の一部は、ビアの垂直範囲全体を含む。図７および図８を用いて詳述するように、その要件は、導電層３１６からシグナルグラウンド３５０までの接続経路の特性に関係する。図４は、以下、集積デバイス４００と称するパッケージ回路システム構造体のさらなる実施形態を示す。図４の要素は、図３の要素に非常に対応しているため、それらのより詳細な説明は、図３の説明から参照され得る。集積デバイス４００は、回路素子４０１、４０４がバルク材料に埋め込まれている回路層４２０を含む。集積デバイス４００はまた、上に記載したように、外部接続素子４０８、４０９、および、素子層の回路素子４０１、４０４と外部接続素子４０８、４０９との接続を選択的に提供するように構成された再配線層４１０を含む。集積デバイスの第１の面４２４は、外部接続素子４０８、４０９を含む。導電層４１６は、集積デバイスの第１の面と反対側の第２の面にある。
集積デバイス４００は、ＩＣダイ４０１およびＭＥＭＳダイ４０４を含む。図３のＩＣダイで説明したように、ＩＣダイは、基板部４０３および表面部４０２を含み、デュアルカップリングを形成する。ＭＥＭＳダイは、デバイス層４１９および基板部４１８を含む。この実施形態では、さらに、ＭＥＭＳダイの基板部４１８は、回路層４２０の表面を形成するように位置合わせされているため、導電層４１６に対して露出し、かつ接触している。これにより、ＭＥＭＳダイの基板部４１８は、導電層４１６と同じほぼグラウンド電位となる。これは、デバイス層４１９がＭＥＭＳダイの前面、すなわち集積デバイスの第１の面にある層構造体をＭＥＭＳデバイスが有し、デバイス層４１９が基板部４１８から電気的に絶縁されている場合は常に可能となり、有利でもある。シリコン・オン・インシュレータ（ＳＯＩ）ウェハ上に作製されたＭＥＭＳデバイスは、デフォルトでこの種の構造体を有する。導電層４１６および基板部４０３は、デバイス層に効果的なＥＭＩ遮蔽を提供する。
図５は、以下、集積デバイス５００と称するパッケージ回路システム構造体のさらなる実施形態を示す。図５の要素は、図３の要素に非常に対応しているため、それらのより詳細な説明は、図３の説明から参照され得る。集積デバイス５００は、回路素子５０１、５０４がバルク材料に埋め込まれている回路層５２０を含む。集積デバイス５００はまた、上に記載したように、外部接続素子５０８、５０９、および、素子層の回路素子５０１、５０４と外部接続素子５０８、５０９との接続を選択的に提供するように構成された再配線層５１０を含む。集積デバイスの第１の面５２４は、外部接続素子５０８、５０９を含む。導電層５１６は、集積デバイスの第１の面５２４と反対側の第２の面にある。
集積デバイス５００は、ＩＣダイ５０１およびＭＥＭＳダイ５０４を含む。集積デバイス５００はまた、以下、導電性ビア５０５と称する、半導体材料形成部のビア５０５を含む。この実施形態では、ビア５０５は、シグナルグラウンド電位への電気接続と、集積デバイス５００の導電層への電気接続とによってデュアルカップリングを形成する。図５の実施形態では、ビア５０５は、再配線層５１０から集積デバイス５００の導電層５１６まで延在するように配置されている。ビア５０５の一端部は、回路層５２０の表面を形成するように位置合わせされているため、導電層５１６に対して露出し、かつ接触している。ビア５０５の他端部は、回路層５２０の反対面と揃っているため、シグナルグラウンド電位への接触領域・配線５１１を含む再配線層５１０に対して露出し、かつ接触している。導電層５１６は、ＩＣダイ５０１およびＭＥＭＳダイ５０４の上方に水平方向に延在し、それらのための効果的なＥＭＩ遮蔽を提供する。
図６のフローチャートは、図３〜図５に示したパッケージ回路システム構造体を製造する方法の段階を示す。工程は、バルク材料に埋め込まれた、場合によっては元が異なる（異なるウェハ、設計、技術）１以上の回路素子を含む回路層ウェハを作製する（段階６００）ことにより開始してもよい。例えば、当業者に周知のファンアウト型ウエハレベルパッケージング（ＦＯ−ＷＬＰ）工程が適用されてもよい。バルク材料は、埋め込まれた回路素子のうちの少なくとも１つが露出するように、回路層ウェハの一方の表面から薄くしてもよい（段階６０２）。薄くしない回路層の表面上に、シグナルグラウンド電位への電気接続を含む再配線層を作製し（段階６０４）、再配線層上に外部接続素子を作製する（段階６０６）。このように、再配線層は、素子層の回路素子と、外部接続素子との接続を選択的に提供する。薄くされた表面上に導電層を作製する（段階６０８）。このように、露出した埋め込まれた回路素子は、シグナルグラウンド電位への電気接続と、導電層への電気接続とを含むデュアルカップリングを形成する。導電層は、デュアルカップリングを形成しない少なくとも１つの埋め込まれた回路素子の上方に延在するように作る。
図３、図４および図５は、導電層がＦＯ−ＷＬＰパッケージングされたデバイスの上に加えられ、かつ、この遮蔽用導電層がデバイス内の埋め込まれた構造体のうちの１つと、デバイスの第１の表面上の再配線層と、はんだ球のような外部接続素子とを介して、プリント配線基板のシグナルグラウンド電位に接続されている実施形態を示す。
導電層と、プリント配線基板上のグラウンドプレーンとの接続の抵抗をできる限り小さくすべきことは共通の理解である。これは、ある特定の周波数まで当てはまるが、その逆が当てはまる、すなわち抵抗が低いほど遮蔽効果が弱い周波数範囲の存在が現在発見されている。
図３、図４および図５から、導電層と、プリント配線基板上の任意のグラウンド電位プレーンとは、コンデンサを形成し、ＦＯＷＬＰデバイスの部品がコンデンサ内に位置していることがわかる。したがって、導電層からグラウンド電位プレーンまでの接続経路には、抵抗に加えて、特に任意の細くて長い配線部によって製造された誘導部品もある。図７は、ここで形成された回路の機構および関連するＥＭＩの容量性カップリングを示す。
図７の回路は解析することができ、妨害電圧ＵＥＭＩは以下のようになる。
Figure 2019516237
上式において、ＣＰは外部妨害源からのカップリング容量、ＵＥＸＴは外部電源の電圧、Ｒは接続経路の抵抗、Ｌは接続経路のインダクタンス、ＣＰはパッケージ容量、および、ωは妨害電圧の角周波数である。微小電気機械デバイスでは、接続経路のパッケージ容量およびインダクタンスの典型的な例示的値は、およそＣＰ＝０．４ｐＦおよびＬ＝１０ｎＨであるだろう。図８は、異なるＲ値についての周波数の関数として示した比率（ＵＥＭＩＣＰ）／（ＵＥＸＴＣＣ）の絶対値を示す。この比率は総減衰量ではなく、単に、非常に高い周波数に対する相対値であり、容量性分圧が支配する。
図８の曲線は、Ｒ＝５のような小さなＲ値では、約２．５ＧＨｚにおいて共振が著しいことを示す。実際には、この周波数帯はＷｉＦｉのような多くの通信システムによって一般的に使用されるため、このような共振は非常に有害である。例えば、５０オーム〜１５０オームの範囲で、抵抗Ｒがより高い値の場合、この共振は無視できるようになるが、より低い周波数では信号レベルがより高くなるという犠牲を払うこととなる。しかし全体として、抵抗が高いほど、はるかにより満足のいく結果が得られる。正確な最適値はパッケージの寸法によって変わり、一般的に有効な抵抗値は定義することができない。接続経路の抵抗の最適値は、２０オーム〜１キロオームの間で変わり得る。
図３、図４および図５に示す遮蔽構造により、導電経路に抵抗Ｒを含める新規の方法が提供される。図３／図４のＩＣダイの基板部３０３／４０３は、ほとんどの場合、抵抗率が高く、基板接触はサイズが制限されているため、結果として生じる抵抗を容易に所望の範囲に収めることができる。抵抗が、有限サイズの１つの接触部における拡がり抵抗によって支配される場合、以下が成り立つ。
Figure 2019516237
上式において、ρはシリコンの抵抗率、ｄは接触点の直径である。ρ＝５オームｃｍ、かつｄ＝１００μｍの場合、ＲＳＰＲＤ＝２５０オームであり、これは図８の共振を防ぐための非常に有用な値である。この同じ原理を図５の導電性ビア５０５に適用することができる。導電性ビアは、式２に従って所望の抵抗値を得るように抵抗率および接触サイズを選択して、例えばシリコンの半導体材料から作ってもよい。
適用される技術に応じて、工程のいくつかの段階の順序を変えてもよいことは、当業者に明らかである。回路層ウェハの表面を薄くする中間ステップにより、埋め込まれた回路素子のうちの１以上を露出させ、それらの基板部の側からグラウンド電位に接続する容易な方法が提供される。
技術の進歩に伴い、発明の基本的な概念は、様々な方法で実施することができる。したがって、本発明およびその実施形態は、上記例に限定されず、特許請求の範囲内で変更されてもよい。

Claims (12)

  1. バルク材料に埋め込まれた回路素子を含む回路層と、
    外部接続素子と、
    前記回路層の回路素子と前記外部接続素子との間の接続を選択的に提供するように構成された再配線層とを含むパッケージ回路システム構造体であって、
    前記パッケージ回路システム構造体は、前記外部接続素子を含む第１の面を有し、
    前記再配線層は、シグナルグラウンド電位への電気接続を提供するパッケージ回路システム構造体であって、
    前記第１の面と反対側の前記パッケージ回路システム構造体の第２の面にある導電層と、
    前記埋め込まれた回路素子のうちの少なくとも１つは、前記シグナルグラウンド電位への電気接続と、前記導電層への電気接続とを含むデュアルカップリングを形成し、
    前記導電層は、デュアルカップリングを形成しない少なくとも１つの埋め込まれた回路素子の上方に延在する
    パッケージ回路システム構造体。
  2. 前記導電層は、金属層である
    請求項１に記載のパッケージ回路システム構造体。
  3. 前記金属層は、異なる金属のサブレイヤを含む
    請求項２に記載のパッケージ回路システム構造体。
  4. 前記電気接続は、オーミック接触またはショットキー障壁接触である
    請求項１〜３のいずれか１項に記載のパッケージ回路システム構造体。
  5. 前記シグナルグラウンド電位は、前記パッケージ回路システム構造体のすべての信号に対するグラウンド電位である
    請求項１〜４のいずれか１項に記載のパッケージ回路システム構造体。
  6. 前記デュアルカップリングを形成する前記埋め込まれた回路素子は、前記再配線層と前記導電層との間に延在する
    請求項１〜５のいずれか１項に記載のパッケージ回路システム構造体。
  7. 前記デュアルカップリングを形成する前記埋め込まれた素子は、集積回路ダイである
    請求項６に記載のパッケージ回路システム構造体。
  8. 前記回路層は、さらに、基板部およびデバイス層を含む埋め込まれたＭＥＭＳダイを含み、前記ＭＥＭＳダイの前記基板部は、前記導電層への電気接続を形成する
    請求項７に記載のパッケージ回路システム構造体。
  9. 前記デュアルカップリングを形成する前記埋め込まれた素子は、半導体材料からなるビアである
    請求項６に記載のパッケージ回路システム構造体。
  10. 前記デュアルカップリングを形成する前記埋め込まれた回路素子の垂直範囲は、前記第１の面および前記第２の面に垂直な範囲であり、
    前記デュアルカップリングを形成する前記埋め込まれた回路素子の前記垂直範囲の少なくとも一部は、導電材料でない材料からなる
    請求項１〜９のいずれか１項に記載のパッケージ回路システム構造体。
  11. 前記第１の面と前記第２の面との間の前記集積デバイスの外表面は、前記導電層と前記再配線層との間の導電経路を形成する導電部を含まない
    請求項１〜１０のいずれか１項に記載のパッケージ回路システム構造体。
  12. パッケージ回路システム構造体を製造する方法であって、
    バルク材料に埋め込まれた回路素子を含む回路層を作製し、
    前記回路層上に、シグナルグラウンド電位への電気接続を提供する再配線層を作製し、
    前記再配線層上に外部接続素子を作製し、前記再配線層は、前記回路層の回路素子と前記外部接続素子との間の接続を選択的に提供し、前記接続素子を含む面は、前記パッケージ回路システム構造体の第１の面である方法であって、
    前記埋め込まれた回路素子のうちの少なくとも１つが露出するように、前記第１の面と反対側の第２の面から前記バルク材料を薄くし、
    前記パッケージ回路システム構造体の薄くされた前記第２の面上に導電層を作製し、少なくとも１つの露出した前記埋め込まれた回路素子が、前記シグナルグラウンド電位への電気接続と、前記導電層への電気接続とを含むデュアルカップリングを形成し、
    前記導電層を、デュアルカップリングを形成しない少なくとも１つの埋め込まれた回路素子の上方に延在させる
    方法。
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