JP2019197808A - 窒化ガリウム積層基板および半導体装置 - Google Patents

窒化ガリウム積層基板および半導体装置 Download PDF

Info

Publication number
JP2019197808A
JP2019197808A JP2018090879A JP2018090879A JP2019197808A JP 2019197808 A JP2019197808 A JP 2019197808A JP 2018090879 A JP2018090879 A JP 2018090879A JP 2018090879 A JP2018090879 A JP 2018090879A JP 2019197808 A JP2019197808 A JP 2019197808A
Authority
JP
Japan
Prior art keywords
gallium nitride
type
layer
punch
breakdown
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018090879A
Other languages
English (en)
Other versions
JP7150269B2 (ja
Inventor
三島　友義
Tomoyoshi Mishima
友義 三島
太田　博
Hiroshi Ota
博 太田
文正 堀切
Fumimasa Horikiri
文正 堀切
柴田真佐知
Masatomo Shibata
真佐知 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Sciocs Co Ltd
Hosei University
Original Assignee
Sumitomo Chemical Co Ltd
Sciocs Co Ltd
Hosei University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd, Sciocs Co Ltd, Hosei University filed Critical Sumitomo Chemical Co Ltd
Priority to JP2018090879A priority Critical patent/JP7150269B2/ja
Priority to US16/403,859 priority patent/US10998188B2/en
Publication of JP2019197808A publication Critical patent/JP2019197808A/ja
Application granted granted Critical
Publication of JP7150269B2 publication Critical patent/JP7150269B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0213—Sapphire, quartz or diamond based substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3202—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures grown on specifically orientated substrates, or using orientation dependent growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】アバランシェ降伏による絶縁破壊が抑制され、かつ耐久性に優れる半導体装置を作製することができる窒化ガリウム積層基板を提供する。【解決手段】ｎ型不純物を含むｎ型窒化ガリウム層と、ｎ型窒化ガリウム層上に設けられ、ｐ型不純物を含み、ｎ型窒化ガリウム層との界面にｐｎ接合を形成し、ｐｎ接合に逆方向バイアス電圧が印加された時にアバランシェ現象による降伏より先にパンチスルー現象による降伏が発生するようなｐ型不純物濃度および厚さを有するｐ型窒化ガリウム層と、ｐ型窒化ガリウム層上に設けられ、ｐ型不純物をｐ型窒化ガリウム層よりも高い濃度で含むｐ型窒化ガリウムから形成され、価電子帯と伝導帯との間に少なくとも１つ以上の中間準位を有し、ｐ型窒化ガリウム層でのパンチスルー現象による降伏に起因する過電流を抑制するように構成される中間準位層と、を備える、窒化ガリウム積層基板が提供される。【選択図】図１

Description

本発明は、窒化ガリウム積層基板および半導体装置に関する。
ダイオードやトランジスタ等のｐｎ接合を有する半導体装置は、例えば、ＩＩＩ族窒化物基板上にｎ型やｐ型のＩＩＩ族窒化物結晶膜（以下、エピ層ともいう）をエピタキシャル成長させたＩＩＩ族窒化物積層基板を用いて作製される。
ｐｎ接合を有する半導体装置では、ｐｎ接合に逆方向へ過大な電圧が印加されるとアバランシェ現象が生じ、逆電圧が増加することでアバランシェ現象による降伏（アバランシェ降伏）が起こることがある。アバランシェ降伏の結果、半導体装置は絶縁破壊してしまう。そのため、半導体装置に使用される積層基板には、逆方向バイアス電圧による絶縁破壊を抑制する観点から、逆耐圧特性の向上が求められている。
逆耐圧特性を向上させる方法として、例えば特許文献１や２には、Ｓｉ基板やＳｉＣ基板上にエピ層を形成した積層基板において、アバランシェ降伏が生じる電圧よりも低い電圧でパンチスルー現象が起こるように、ｐ型エピ層の不純物濃度や厚さを調整することが開示されている。この方法では、半導体装置に逆方向バイアス電圧が印加されたときにアバランシェ降伏によって半導体装置が絶縁破壊する前に、パンチスルーにより電圧を降下させることができるので、絶縁破壊を抑制することができる。
特開２０００−３４０８０７号公報 特開２０００−９１５９６号公報
ところで、半導体装置においてデバイス特性を向上させる観点から、ＩＩＩ族窒化物の中でも窒化ガリウム（ＧａＮ）から形成される積層基板を使用することが検討されている。
本発明者らの検討によると、ＧａＮ積層基板について、アバランシェ降伏により絶縁破壊が生じてしまう前にパンチスルー現象による降伏が発生するように構成することで、半導体装置でのアバランシェ降伏による絶縁破壊を回避できることが見出された。しかし、ＧａＮ積層基板では、逆方向バイアス電圧が繰り返し印加されたときに、Ｓｉ積層基板やＳｉＣ積層基板と比較して半導体装置が損傷しやすいことが確認された。つまり、デバイスとしての耐久性が低い傾向にあることが確認された。
本発明の一目的は、アバランシェ降伏による絶縁破壊が抑制され、かつ耐久性に優れる半導体装置を作製することができる窒化ガリウム積層基板を提供することである。
本発明の一態様によれば、
ｎ型不純物を含むｎ型窒化ガリウム層と、
前記ｎ型窒化ガリウム層上に設けられ、ｐ型不純物を含み、前記ｎ型窒化ガリウム層との界面にｐｎ接合を形成し、前記ｐｎ接合に逆方向バイアス電圧が印加された時にアバランシェ現象による降伏より先にパンチスルー現象による降伏が発生するようなｐ型不純物濃度および厚さを有するｐ型窒化ガリウム層と、
前記ｐ型窒化ガリウム層上に設けられ、ｐ型不純物を前記ｐ型窒化ガリウム層よりも高い濃度で含むｐ型窒化ガリウムから形成され、価電子帯と伝導帯との間に少なくとも１つ以上の中間準位を有し、前記ｐ型窒化ガリウム層での前記パンチスルー現象による降伏に起因する過電流を抑制するように構成される中間準位層と、を備える
窒化ガリウム積層基板が提供される。
本発明の他の態様によれば、
ｎ型不純物を含むｎ型窒化ガリウム層と、
前記ｎ型窒化ガリウム層上に設けられ、ｐ型不純物を含み、前記ｎ型窒化ガリウム層との界面にｐｎ接合を形成し、前記ｐｎ接合に逆方向バイアス電圧が印加された時にアバランシェ現象による降伏より先にパンチスルー現象による降伏が発生するようなｐ型不純物濃度および厚さを有するｐ型窒化ガリウム層と、
前記ｐ型窒化ガリウム層上に設けられ、ｐ型不純物を前記ｐ型窒化ガリウム層よりも高い濃度で含むｐ型窒化ガリウムから形成され、価電子帯と伝導帯との間に少なくとも１つ以上の中間準位を有し、前記ｐ型窒化ガリウム層での前記パンチスルー現象による降伏に起因する過電流を抑制するように構成される中間準位層と、を備える、
半導体装置が提供される。
アバランシェ降伏による絶縁破壊が抑制され、かつ耐久性に優れる半導体装置を作製することができる窒化ガリウム積層基板が得られる。
図１は、本発明の一実施形態にかかる窒化ガリウム積層基板の断面概略図である。 図２は、本発明の一実施形態にかかる半導体装置の断面概略図である。 図３は、実施例１の半導体装置について逆方向バイアスを印加したときのＩＶ特性を示す図である。 図４は、実施例１の半導体装置について温度を変化させて逆方向バイアスを印加したときのＩＶ特性の温度依存性を示す図である。 図５は、比較例１の半導体装置について逆方向バイアスを印加したときのＩＶ特性を示す図である。
上述したように、ＧａＮ積層基板を、アバランシェ降伏により絶縁破壊が生じる前にパンチスルー現象による降伏が発生するように構成することで、半導体装置でのアバランシェ降伏による絶縁破壊を抑制できるものの、逆電圧を繰り返し印加したときの耐久性が低くなる傾向がある。本発明者らは、このＧａＮ積層基板に特有の課題について検討を行い、ｐｎ接合に逆方向バイアス電圧が印加されてパンチスルー現象が生じたときに流れる電流（以下、パンチスルー電流ともいう）の影響に着目した。そして、ＧａＮ積層基板から作製される半導体装置では、Ｓｉ積層基板やＳｉＣ積層基板の場合と比べて、パンチスルー電流が過電流となって、ＧａＮ積層基板におけるエピ層の結晶が損傷しやすいことが推測された。つまり、ＧａＮ積層基板の場合、逆方向バイアス電圧の繰り返し印加によって結晶に損傷が蓄積しやすく、耐久性が低い傾向にあると推測した。
本発明者らは、上記推測に基づき、ＧａＮ積層基板において、パンチスルーによる過電流を抑制すべく、種々の方法を検討した。そして、ＧａＮ積層基板のｐ型ＧａＮ層の表面に、ｐ型ＧａＮ層よりもｐ型不純物濃度が高く、価電子帯と伝導帯との間に少なくとも１つ以上の中間準位を有する中間準位層を設けたところ、所望の耐久性を実現できることを見出した。本発明は、上記知見に基づいて成されたものである。
＜本発明の一実施形態＞
以下、本発明の一実施形態にかかる窒化ガリウム積層基板および半導体装置について説明する。図１は、本発明の一実施形態にかかる窒化ガリウム積層基板の断面概略図である。図２は、本発明の一実施形態にかかる半導体装置の断面概略図である。
図１に示すように、本実施形態の窒化ガリウム積層基板１０（ＧａＮ積層基板１０）は、ＧａＮ基板１１と、ＧａＮ基板１１上にｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３、中間準位層１４が積層されて構成されている。
ＧａＮ基板１１は、ｎ型ＧａＮ結晶から形成されており、例えば、サファイア基板等の下地基板上にＧａＮ結晶をエピタキシャル成長させ、成長させた結晶を下地基板から切り出してその表面を研磨することにより作製することができる。結晶成長の手法としては、気相成長法や液相成長法を問わず、あらゆる公知の手法を用いることが可能である。例えば、気相成長法として、有機金属気相成長法（ＭＯＣＶＤ法）、ハイドライド気相成長法（ＨＶＰＥ法）を用いたり、ボイド形成剥離法（ＶＡＳ法）を用いたりすることができる。ＧａＮ基板１１は、例えば、円板形状とすることができ、その厚さは自立可能な厚さであれば特に限定されず、例えば０．４ｍｍ以上１．０ｍｍ以下とするとよい。ＧａＮ基板１１におけるｎ型不純物の濃度は、例えば、１．０×１０１８ｃｍ−３以上１．０×１０１９ｃｍ−３以下とするとよい。
ＧａＮ基板１１上には、ｎ型ＧａＮ層１２が設けられている。ｎ型ＧａＮ層１２は、ｎ型不純物を含む窒化ガリウムから形成されている。ｎ型不純物としては、ＳｉやＧｅ等の従来公知の元素を使用することができる。ｎ型ＧａＮ層１２に含まれるｎ型不純物の濃度は、半導体装置に要求されるデバイス特性に応じて適宜変更することができ、例えば、１．０×１０１５ｃｍ−３以上５．０×１０１６ｃｍ−３以下とするとよい。また、ｎ型ＧａＮ層１２の厚さも同様に適宜変更することができ、例えば、例えば１０μｍ以上４０μｍ以下とするとよい。
ｎ型ＧａＮ層１２上には、ｐ型ＧａＮ層１３が設けられている。ｐ型ＧａＮ層１３は、ｐ型不純物を含む窒化ガリウムから形成されて、ｎ型ＧａＮ層１２との界面でｐｎ接合を形成する。本実施形態では、ｐ型ＧａＮ層１３は、アバランシェ現象による降伏で絶縁破壊が生じる前にパンチスルー現象による降伏が発生するようなｐ型不純物濃度と厚さを有する。このようなｐ型ＧａＮ層１３によれば、ｎ型ＧａＮ層１２との界面のｐｎ接合に逆方向バイアス電圧が印加されたときに、その電圧の増加にともなって、ｐｎ接合に形成される空乏層が広がる。そして、空乏層がｐｎ接合の界面からｐ型ＧａＮ層１３の表面に到達すると、パンチスルー現象による降伏が生じる。これにより、パンチスルー電流（いわゆる降伏電流）が流れ、半導体装置の絶縁破壊を未然に防ぐことが可能となる。
ここで、ｐ型ＧａＮ層１３において、アバランシェ現象による降伏より前にパンチスルー現象による降伏が発生するメカニズムについて具体的に説明する。なお、以下では、アバランシェ現象による降伏をアバランシェ降伏、この降伏が生じるときの電圧をアバランシェ降伏電圧ＶＡ、パンチスルー現象による降伏をパンチスルー降伏、この降伏が生じるときの電圧をパンチスルー降伏電圧ＶＰとして説明する。
従来のＧａＮ積層基板は、一般的に、パンチスルー降伏電圧ＶＰがアバランシェ降伏電圧ＶＡに対して過度に大きくなるように構成される。例えば、ＶＰがＶＡの１０倍以上となるように構成される。そのため、従来の半導体装置は、逆バイアス電圧が印加されたときに、パンチスルー現象が生じることなく、アバランシェ降伏が起こることで、絶縁破壊してしまう。
これに対して、本実施形態では、ｐ型ＧａＮ層１３をパンチスルー現象が発生するように構成し、パンチスルー降伏電圧ＶＰをアバランシェ降伏電圧ＶＡに対して過度に大きくならないようにしている。このようなｐ型ＧａＮ層１３によれば、パンチスルー降伏電圧ＶＰが温度にかかわらず一定であるのに対してアバランシェ降伏電圧ＶＡは温度の上昇に伴って高くなるため、ＶＡとＶＰとの相関が温度によって変化し、異なるメカニズムでパンチスルー現象が発生することが見出された。
具体的には、ｐ型ＧａＮ層１３の温度が所定の閾値よりも低い場合、アバランシェ降伏電圧ＶＡがパンチスルー降伏電圧ＶＰ以下となる（ＶＡ≦ＶＰ）。この場合、一般的にはＶＡ≦ＶＰであることから、アバランシェ降伏が先に引き起こされて絶縁破壊が生じると考えられる。しかし、ｐ型ＧａＮ層１３では、アバランシェ現象が発生した後にパンチスルー現象が誘発される、もしくはアバランシェ現象と同時にパンチスルー現象が発生することになる。つまり、本来のパンチスルー降伏電圧よりも低い電圧でパンチスルー現象が発生する。このため、アバランシェ降伏よりも先にパンチスルー降伏が発生することになる。
一方、ｐ型ＧａＮ層１３の温度が所定の閾値以上となる場合、アバランシェ降伏電圧ＶＡがパンチスルー降伏電圧ＶＰよりも大きくなる（ＶＰ＜ＶＡ）。この場合、ＶＰ＜ＶＡであることから、アバランシェ現象よりも先にパンチスルー現象が必ず発生することで、アバランシェ降伏よりも先にパンチスルー降伏が発生することになる。
このように、ｐ型ＧａＮ層１３によれば、その温度にかかわらず、逆方向バイアス電圧が高い場合にパンチスルー現象が発生して絶縁破壊を未然に防ぐことができる。
パンチスルー現象が誘発する理由は明確ではないが、以下のように推測される。ｐ型ＧａＮ層１３中では逆バイアスの印加により正孔が発生する。この正孔は、本来、トンネル効果によりｐ型ＧａＮ層１３、中間準位層１４および第２の電極２２を自由に行き来する。しかし、本実施形態では逆バイアスの印加によりｐ型ＧａＮ層１３中に蓄積するものと考えられ、蓄積した正孔によって、結果的に、パンチスルー現象が生じるようなパスが形成されたためと推測される。
なお、上記温度の閾値は、アバランシェ降伏電圧とパンチスルー降伏電圧との大小関係が逆転するときの温度となる。この閾値は、特に限定されないが、例えば１１０℃〜１３０℃である。
また、低温度でのパンチスルー現象の誘発をより確実に生じさせる観点からは、パンチスルー降伏電圧（ＶＰ）がアバランシェ降伏電圧（ＶＡ）の２倍以下であることが好ましい。つまり、低温度において、ＶＰ≦２×ＶＡであることが好ましい。また、ＶＡとＶＰとが同程度であることがより好ましい。
ｐ型ＧａＮ層１３に添加するｐ型不純物としては、ＭｇやＺｎ等の従来公知の元素を使用することができる。
ｐ型ＧａＮ層１３に含まれるｐ型不純物の濃度は、アバランシェ現象による降伏より先にパンチスルー現象による降伏が発生するような濃度であれば特に限定されない。逆バイアス時に空乏層を広げやすくしてパンチスルー降伏電圧を低くする観点からは、ｐ型不純物の濃度を低くするとよい。具体的には、ｐ型不純物の濃度は１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下とすることが好ましい。
また、ｐ型ＧａＮ層１３は、パンチスルー現象をより確実に生じさせる観点からは、厚さ方向の中間準位層１４に向かってｐ型不純物の濃度が高くなるように構成されていることが好ましい。例えば、ｐ型ＧａＮ層１３において、ｎ型ＧａＮ層１２側におけるｐ型不純物の濃度が１．０×１０１７ｃｍ−３、中間準位層１４側におけるｐ型不純物の濃度が５．０×１０１７ｃｍ−３となるように、厚さ方向でｐ型不純物の濃度を変化させるとよい。
ｐ型ＧａＮ層１３の厚さは、パンチスルー現象による降伏が発生するような厚さであれば特に限定されず、ｐ型不純物の濃度に応じて適宜変更するとよい。パンチスルー現象をより確実に生じさせる観点からは、ｐ型ＧａＮ層１３の厚さは薄くするとよい。具体的には、ｐ型ＧａＮ層１３の厚さは、７００ｎｍ以下であることが好ましく、３００ｎｍ以上７００ｎｍ以下であることがより好ましい。
ｐ型ＧａＮ層１３上には、中間準位層１４が設けられている。中間準位層１４は、ｐ型不純物をｐ型ＧａＮ層１３よりも高い濃度で含むｐ型ＧａＮから形成され、価電子帯と伝導帯との間に少なくとも１つ以上の中間準位を有する。ここで、中間準位は、ｐ型不純物によってＧａＮ結晶に導入された欠陥により形成されており、ＧａＮ結晶の価電子帯と伝導帯との間（バンドギャップ）にあって、ｐ型不純物による不純物準位とは異なる準位を示す。１つ以上の中間準位を有する中間準位層１４によれば、ｐ型ＧａＮ層１３にてパンチスルー電流が生じたときに過電流とならないように電流量を適切に調整することができる。
中間準位層１４に含まれるｐ型不純物の濃度は、特に限定されないが、中間準位層１４に複数の中間準位を導入して過電流をより抑制する観点からは、５×１０１９ｃｍ−３以上であることが好ましい。一方、中間準位層１４において適度な結晶性を維持する観点からは、ｐ型不純物の濃度は、１×１０２１ｃｍ−３以下であることが好ましい。
中間準位層１４の厚さは、ｐ型ＧａＮ層１３での過電流をより抑制する観点からは、５ｎｍ以上５０ｎｍ以下であることが好ましい。
中間準位層１４は、ｐ型ＧａＮ層１３での過電流をより抑制する観点からは、中間準位を形成する欠陥が面内で均一に形成されていることが好ましい。
本実施形態のＧａＮ積層基板１０は、例えば以下のように作製することができる。
まず、種結晶基板として、ｎ型のＧａＮ単結晶から形成されるＧａＮ基板１１を準備する。
続いて、例えばＭＯＣＶＤ法などの気相成長法により、ＧａＮ基板１１上にｎ型ＧａＮ結晶を成長させて、ｎ型ＧａＮ層１２を形成する。なお、ｎ型ＧａＮ層１２の成長条件としては、特に限定されないが、例えば、成長温度を９５０〜１１５０℃、成長圧力を０．０２〜０．０８ＭＰａの範囲からそれぞれ適宜選択するとよい。
続いて、ｎ型ＧａＮ層１２上にｐ型ＧａＮ結晶を成長させて、ｐ型ＧａＮ層１３を形成する。このとき、アバランシェ降伏より先にパンチスルー現象による降伏が発生するように、ｐ型不純物の濃度を低くしたり、ｐ型ＧａＮ層１３を薄く形成したりする。例えば、ｐ型不純物の濃度を１×１０１７ｍ−３以上１×１０１８ｍ−３以下としつつ、厚さを７００ｎｍ以下となるようにｐ型ＧａＮ層１３を形成する。なお、ｐ型ＧａＮ層１３の成長条件としては、特に限定されないが、例えば、成長温度を９５０〜１１５０℃、成長圧力を０．０２〜０．０８ＭＰａの範囲からそれぞれ適宜選択するとよい。
続いて、ｐ型ＧａＮ層１３上に、ｐ型ＧａＮ層１３よりもｐ型不純物の濃度が高いｐ型ＧａＮ結晶を成長させて、中間準位層１４を形成する。中間準位層１４では、ｐ型不純物を比較的高濃度とすることで、ＧａＮ結晶に不純物による欠陥を形成し、中間準位を導入することができる。中間準位層１４の成長条件としては、ｐ型不純物の濃度を高めるような条件であれば特に限定されないが、例えば、成長温度を９５０〜１１５０℃、成長圧力を０．０２〜０．０８ＭＰａの範囲からそれぞれ適宜選択するとよい。
以上により、本実施形態のＧａＮ積層基板１０が得られる。
なお、得られたＧａＮ積層基板１０は、必要に応じて、ｐ型ＧａＮ結晶に含まれるｐ型不純物を活性化させるべく、アニール処理を施してもよい。アニール処理としては、例えば、窒素雰囲気において８５０℃で３０分、加熱処理するとよい。
本実施形態の半導体装置２０は、図２に示すように、上述したＧａＮ積層基板１０のｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３および中間準位層１４を、上面と側面とを有するメサ構造となるように加工したうえで、電極２１，２２や絶縁膜２４を設けて作製される。
ＧａＮ積層基板１０のＧａＮ基板１１側の面には、第１の電極２１が設けられている。第１の電極２１としては、ＧａＮ基板１１とオーミック接続できるようなものであれば特に限定されず、例えばＴｉ層とＡｌ層とを積層させた金属膜を用いることができる。
ＧａＮ積層基板１０の中間準位層１４側の面には、第２の電極２２が設けられている。第２の電極２２としては、中間準位層１４とオーミック接続できるようなものであれば特に限定されず、例えばＰｄ層とＮｉ層とを積層させた金属膜を用いることができる。第２の電極２２には、表面電荷分布を制御するために、図２に示すように、フィールドプレート電極２３が設けられてもよい。
ＧａＮ積層基板１０のメサ構造には、その側面部分と上面の一部とを被覆するように、スピンオングラス層２５を介して絶縁膜２４が設けられている。絶縁膜２４は、例えば、ＳｉＯ２を用いて形成される。スピンオングラス層２５は、絶縁膜２４を形成する領域における凹凸を平坦化する目的で設けてもよく、例えば、液状のＳｉＯ２をスピンコートで塗布し熱処理することで形成することができる。
本実施形態の半導体装置２０は、例えばハイブリッド自動車や電車などの電力制御用素子、サージアブソーバーなどとして使用することができる。
＜本実施形態にかかる効果＞
本実施形態によれば、以下に示す１つ又は複数の効果を奏する。
本実施形態のＧａＮ積層基板１０は、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３および中間準位層１４を積層させて形成されており、ｐ型ＧａＮ層１３は、アバランシェ現象による降伏より先にパンチスルー現象による降伏が発生するようなｐ型不純物濃度および厚さを有し、中間準位層１４は、ｐ型不純物をｐ型ＧａＮ層１３よりも高い濃度で含み、中間準位を有するように構成されている。このようなＧａＮ積層基板１０から作製される半導体装置２０は、ｐｎ接合に逆方向バイアス電圧が印加されたときに、アバランシェ降伏よりも先にパンチスルー降伏によりパンチスルー電流（降伏電流）が流れるため、絶縁破壊しにくい。しかも、半導体装置２０は、ｐ型ＧａＮ層１３と第２の電極２２との間に中間準位層１４を有するので、ｐｎ接合へ逆方向バイアス電圧が繰り返し印加された場合であっても絶縁破壊しにくく、耐久性に優れている。
具体的には、半導体装置２０は、後述する実施例１で示すように、ｐｎ接合に逆方向バイアス電圧を印加して降伏を生じさせることを繰り返し行った場合でも、絶縁破壊が生じないような耐久性を有する。ここで、降伏とは、パンチスルー現象によるものであって、逆方向バイアス電圧の印加により生じる電流の電流値が１μＡ以上となる場合を示す。
中間準位層１４による耐久性の向上のメカニズムとしては、以下のように推測される。中間準位層１４は、バンドギャップ中に不純物準位とは異なる中間準位を少なくとも１つ有しており、この中間準位が電子または正孔をホッピングさせることで、電流を適宜リークさせることができる。そのため、半導体装置２０に逆方向バイアス電圧が印加されてパンチスルー現象が生じ、ｐ型ＧａＮ層１３にパンチスルー電流が流れるときに、中間準位層１４がｐ型ＧａＮ層１３から電流をリークさせて過電流を抑制することができる。これにより、ｐ型ＧａＮ層１３での過電流によるＧａＮ結晶の損傷を抑制でき、半導体装置２０の耐久性を向上させることができる。
中間準位層１４におけるｐ型不純物の濃度は５．０×１０１９ｃｍ−３以上１．０×１０２１ｃｍ−３以下であることが好ましい。第２の電極２２とのオーミック接続の観点からは、中間準位層１４の不純物濃度は５．０×１０１９ｃｍ−３未満でも十分であるが、この場合、不純物による欠陥の密度が少なく、中間準位を形成しにくい傾向がある。この点、不純物濃度を５．０×１０１９ｃｍ−３以上として、ｐ型不純物を過剰量添加することで、ＧａＮ結晶中に適度な密度で欠陥を形成することができ、結果的に中間準位を導入することができる。一方、１．０×１０２１ｃｍ−３以下とすることにより、適度な欠陥密度として、中間準位層１４におけるＧａＮ結晶の結晶構造を適度に維持することができる。
中間準位層１４の厚さは５ｎｍ以上５０ｎｍ以下であることが好ましい。中間準位層１４を過度に薄く形成したり、厚く形成したりすると、ＧａＮ結晶の結晶性が劣化して、中間準位が形成されにくくなる。この点、５ｎｍ以上５０ｎｍ以下の厚さとなるように形成することにより、中間準位層１４において、不純物による欠陥の過剰な生成を抑制し、欠陥密度を適度な範囲としながらも、ＧａＮ結晶の結晶構造を適度に維持することができる。
ｐ型ＧａＮ層１３は、ｐ型不純物の濃度が１．０×１０１７ｍ−３以上１．０×１０１８ｍ−３以下であることが好ましい。また、ｐ型ＧａＮ層１３は、厚さ方向の中間準位層１４側に向かってｐ型不純物の濃度が高くなるように構成されていることが好ましい。ｐ型ＧａＮ層１３の厚さは７００ｎｍ以下であることが好ましい。ｐ型ＧａＮ層１３は、このような不純物濃度および厚さを有することにより、ｐｎ接合に逆方向バイアス電圧が印加されたときに、空乏層が表面に到達しやすくなり、パンチスルーをより確実に生じさせることができる。
中間準位層１４は、中間準位を形成する欠陥が面内で均一となるように構成されていることが好ましい。これにより、中間準位層１４は、パンチスルー電流を面内で均一にリークさせることができ、ｐ型ＧａＮ層１３での過電流をより確実に抑制することができる。
また、ＧａＮ積層基板１０は、パンチスルー降伏電圧がアバランシェ降伏電圧の２倍以下であることが好ましい。このようなＧａＮ積層基板１０によれば、比較的低い温度において、アバランシェ現象の発生からパンチスルー現象をより確実に誘発させることができる。これにより、温度範囲にかかわらず、アバランシェ現象による降伏より先にパンチスルー現象による降伏を発生させて絶縁破壊を抑制することができる。
これに対して、比較形態である従来のＧａＮ積層基板は、パンチスルー降伏電圧がアバランシェ降伏電圧に対して過度に大きくなるように設計されることが一般的である。例えば、パンチスルー降伏電圧がアバランシェ降伏電圧の１０倍以上となる。従来のＧａＮ積層基板から形成される半導体装置では、逆バイアスが印加されたときにアバランシェ現象が発生し始めてもパンチスルー現象が誘発されないため、結果的にアバランシェ降伏が生じて絶縁破壊が生じてしまう。
＜変形例＞
上述の実施形態では、縦型の半導体装置を一例として説明したが、本発明はこれに限定されない。ＧａＮ積層基板は、中間準位層の表面にソース電極とドレイン電極とを離間させて形成することで、横型の半導体装置を構成することもできる。
以上、実施形態および変形例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
次に、本発明について実施例に基づき、さらに詳細に説明するが、本発明はこれらの実施例に限定されない。
（実施例１）
本実施例では、ＭＯＶＰＥ法を用いて、図１に示す構造を有するＧａＮ積層基板１０を作製した。具体的には、上述した成長条件により、ｎ型のＧａＮ基板１１上に、ｎ型不純物としてＳｉをドープしたｎ型ＧａＮ層１２、ｐ型不純物としてＭｇをドープしたｐ型ＧａＮ層１３、Ｍｇをｐ型ＧａＮ層よりも高い濃度でドープした中間準位層１４を順に成長させた。本実施例では、ｎ型ＧａＮ層１２は、厚さが３０μｍ、ｎ型不純物の濃度が１．０５×１０１６〜２．０×１０１５ｃｍ−３の範囲となるように成長させた。ｐ型ＧａＮ層１３は、厚さが５００ｎｍ、ｐ型不純物の濃度が２．０×１０１７ｃｍ−３となるように成長させた。中間準位層１４は、厚さが３０ｎｍ、ｐ型不純物の濃度が２．０×１０２０ｃｍ−３となるように成長させた。そして、各層を成長させた後、Ｎ２雰囲気で８５０℃、３０分間、アニールすることによりｐ型不純物（Ｍｇ）を活性化させ、実施例１のＧａＮ積層基板を作製した。
続いて、ＧａＮ積層基板から図２に示す構造を有する半導体装置を作製した。
具体的には、ＧａＮ積層基板に対して、ＥＢ蒸着法でＮｉを蒸着し、リフトオフ法でメサエッチング用パターンを形成し、このパターンをマスクとしてＧａＮのエッチングを行なった。エッチングはＩｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ（ＩＣＰ−ＲＩＥ）法にて行った。反応ガスはＣＦ４とＡｒの混合ガスを用いた。
続いて、ＥＢ蒸着法でＰｄ／Ｎｉを蒸着し、ｐ形オーミック電極（アノード電極）をリフトオフ法で形成した。
続いて、全面に表面保護膜であるＳＯＧとＳｉＯ２を形成した。ＳＯＧは塗布後、ホットプレートにて１２０℃、５分、３５０℃、３０分のアニールを行い形成した。ＳｉＯ２はスパッタリング法を用いて形成した。
続いて、ＳＯＧとＳｉＯ２の加工用マスクパターンを形成し、ドライエッチング法でＳＯＧとＳｉＯ２の加工を行った。加工用のマスクパターンは、感光性ポリイミドを用いた。形成条件は、塗布後１２０℃、５分間のベークを行い、露光現像後、１５０℃、５分間、２００℃、３０分間のベークを行った。ドライエッチングはＩＣＰ−ＲＩＥ法を用いた。エッチング条件は前述の通りである。ドライエッチング後、マスクであるポリイミドを同じくＩＣＰ−ＲＩＥ法を用いて除去した。反応ガスはＯ２を用いた。
続いて、ＥＢ蒸着法でＴｉ／Ａｌを蒸着し、リフトオフ法でフィールドプレート電極（ＦＰ電極）を形成した。
最後に、裏面にＥＢ蒸着法でＴｉ／Ａｌを蒸着し、ｎ形オーミック電極（カソード）を形成し、実施例１の半導体装置を作製した。
本実施例では、作製した半導体装置の耐久性を以下の方法により評価した。具体的には、カソード電極とアノード電極との間に、カソード電極側が＋となるように０Ｖから５ｋＶまで電圧を印加し、そのときの電流値を測定した。本実施例では、この測定を１５回繰り返し行った。
その結果、実施例１の半導体装置では、図３に示すような結果が得られた。図３は、実施例１の半導体装置について逆方向バイアスを印加したときのＩＶ特性を示す図であり、横軸は、逆方向バイアス電圧［Ｖ］を示し、縦軸は、各電圧を印加したときの電流値［Ａ］をそれぞれ示す。図３によると、実施例１の半導体装置では、高電圧を１５回印加しても絶縁破壊が生じないことが確認された。また、逆方向バイアス電圧を４．５ｋＶ以上としたときの電流値が、４．５ｋＶ未満としたときの電流値の１０４倍以上となることが確認された。つまり、実施例１の半導体装置では、高電圧として電流値が大きくなる場合であっても、ＧａＮ結晶が損傷しにくく、繰り返し印加によって絶縁破壊しにくいことが確認された。これは、半導体装置において、高電圧の印加でパンチスルー電流が生じたときに、中間準位層がその電流をリークさせて、ｐ型ＧａＮ層１３における過電流によるＧａＮ結晶の損傷を抑制できたためと推測される。
また、実施例１の半導体装置について、ＩＶ特性の温度依存性を評価したところ、図４に示すような結果が得られた。図４は、実施例１の半導体装置について温度を変化させて逆方向バイアスを印加したときのＩＶ特性の温度依存性を示す図であり、図３と同様に、横軸は、逆方向バイアス電圧［Ｖ］を示し、縦軸は、各電圧を印加したときの電流値［Ａ］をそれぞれ示す。図４によると、半導体装置の温度を高くするほど、電流値が高くなる傾向にあることが確認された。また、温度にかかわらず、最終的にパンチスルー現象による降伏が生じることで、絶縁破壊を抑制できることが確認された。また、図４によると、実施例１の半導体装置では、アバランシェ降伏電圧ＶＡが４．７ｋＶ、パンチスルー降伏電圧ＶＰが５．１ｋＶであることが確認された。つまり、ＶＰがＶＡの１．０９倍であって、ＶＡの２倍以下であることが確認された。
（比較例１）
比較例１では、実施例１と同様にＧａＮ基板上にｎ型ＧａＮ層を成長させた後、ｎ型ＧａＮ層上に、ｐ型不純物の濃度が２．０×１０１７ｃｍ−３であるｐ型ＧａＮ層、ｐ型ＧａＮ層よりもｐ型不純物の濃度が高く、１．０×１０１９ｃｍ−３であるｐ＋型ＧａＮ層を順に成長させた以外は、実施例１と同様にＧａＮ積層基板および半導体装置を作製した。実施例１と同様に耐久性について評価したところ、図５に示すような結果が得られた。図５に示すように、比較例１の半導体装置では、電圧を高くしたときに、絶縁破壊が生じてしまうことが確認された。比較例１では、ｐ型ＧａＮ層上に中間準位を持たないｐ＋型ＧａＮ層を設けたため、電圧を上昇させたときに生じる過電流によってＧａＮ結晶が損傷し、絶縁破壊が生じたものと推測される。なお、比較例１の半導体装置では、アバランシェ降伏電圧ＶＡが４．８ｋＶであることが確認された。パンチスルー降伏電圧ＶＰは、実測できないが、比較例１の構造から５０ｋＶ以上であり、ＶＰがＶＡの１０倍を超えていることが確認された。
＜本発明の好ましい態様＞
以下、本発明の好ましい態様について付記する。
（付記１）
本発明の一態様によれば、
ｎ型不純物を含むｎ型窒化ガリウム層と、
前記ｎ型窒化ガリウム層上に設けられ、ｐ型不純物を含み、前記ｎ型窒化ガリウム層との界面にｐｎ接合を形成し、前記ｐｎ接合に逆方向バイアス電圧が印加された時にアバランシェ現象による降伏より先にパンチスルー現象による降伏が発生するようなｐ型不純物濃度および厚さを有するｐ型窒化ガリウム層と、
前記ｐ型窒化ガリウム層上に設けられ、ｐ型不純物を前記ｐ型窒化ガリウム層よりも高い濃度で含むｐ型窒化ガリウムから形成され、価電子帯と伝導帯との間に少なくとも１つ以上の中間準位を有し、前記ｐ型窒化ガリウム層での前記パンチスルー現象による降伏に起因する過電流を抑制するように構成される中間準位層と、を備える、
窒化ガリウム積層基板が提供される。
（付記２）
付記１の窒化ガリウム積層基板において、好ましくは、
前記中間準位層のｐ型不純物濃度が５×１０１９ｃｍ−３以上である。
（付記３）
付記１又は２の窒化ガリウム積層基板において、好ましくは、
前記中間準位層の厚さが５ｎｍ以上５０ｎｍ以下である。
（付記４）
付記１〜３の窒化ガリウム積層基板において、好ましくは、
前記アバランシェ現象による降伏が生じるときのアバランシェ降伏電圧をＶＡ、前記パンチスルー現象による降伏が生じるときのパンチスルー降伏電圧をＶＰとしたとき、
温度が所定の閾値よりも低い場合、ＶＡ≦ＶＰであって、前記アバランシェ現象の発生により前記パンチスルー現象が誘発され、もしくは前記アバランシェ現象と同時に前記パンチスルー現象が発生し、
温度が前記所定の閾値以上の場合、ＶＡ＞ＶＰであって、前記アバランシェ現象よりも先に前記パンチスルー現象が発生することにより、
前記アバランシェ現象による降伏より先に前記パンチスルー現象による降伏が発生するように構成される。
（付記５）
付記４の窒化ガリウム積層基板において、好ましくは、
前記パンチスルー降伏電圧が前記アバランシェ降伏電圧の２倍以下である。
（付記６）
付記４又は５の窒化ガリウム積層基板において、好ましくは、
前記所定の閾値が１１０℃以上１３０℃以下である。
（付記７）
付記１〜６の窒化ガリウム積層基板において、好ましくは、
前記ｐ型窒化ガリウム層のｐ型不純物濃度が１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下である。
（付記８）
付記１〜７の窒化ガリウム積層基板において、好ましくは、
前記ｐ型窒化ガリウム層は、厚さ方向の前記中間準位層側に向かってｐ型不純物濃度が高くなるように構成されている。
（付記９）
付記１〜８の窒化ガリウム積層基板において、好ましくは、
前記ｐ型窒化ガリウム層の厚さが７００ｎｍ以下である。
（付記１０）
付記１〜９の窒化ガリウム積層基板において、好ましくは、
前記中間準位は、前記ｐ型不純物によって前記窒化ガリウムに導入された欠陥により形成されている。
（付記１１）
付記１〜１０の窒化ガリウム積層基板において、好ましくは、
前記中間準位層は、前記中間準位を形成する欠陥が面内で均一となるように構成されている。
（付記１２）
本発明の他の態様によれば、
ｎ型不純物を含むｎ型窒化ガリウム層と、
前記ｎ型窒化ガリウム層上に設けられ、ｐ型不純物を含み、前記ｎ型窒化ガリウム層との界面にｐｎ接合を形成し、前記ｐｎ接合に逆方向バイアス電圧が印加された時にアバランシェ現象による降伏より先にパンチスルー現象による降伏が発生するようなｐ型不純物濃度および厚さを有するｐ型窒化ガリウム層と、
前記ｐ型窒化ガリウム層上に設けられ、ｐ型不純物を前記ｐ型窒化ガリウム層よりも高い濃度で含むｐ型窒化ガリウムから形成され、価電子帯と伝導帯との間に少なくとも１つ以上の中間準位を有し、前記ｐ型窒化ガリウム層での前記パンチスルー現象による降伏に起因する過電流を抑制するように構成される中間準位層と、を備える、
半導体装置が提供される。
（付記１３）
本発明のさらに他の態様によれば、
ｐｎ接合を有する窒化ガリウム積層基板から形成され、
前記ｐｎ接合への逆方向バイアス電圧の印加により、電流値が１μＡ以上の電流が生じる場合を降伏としたとき、前記降伏が生じるような逆方向バイアス電圧を繰り返し印加しても絶縁破壊が生じないような耐久性を有する、半導体装置が提供される。
１０ 窒化ガリウム積層基板
１１ 窒化ガリウム基板
１２ ｎ型窒化ガリウム層
１３ ｐ型窒化ガリウム層
１４ 中間準位層
２０ 半導体装置
２１ 第１の電極
２２ 第２の電極
２３ フィールドプレート電極
２４ 絶縁膜
２５ スピンオングラス層

Claims (13)

  1. ｎ型不純物を含むｎ型窒化ガリウム層と、
    前記ｎ型窒化ガリウム層上に設けられ、ｐ型不純物を含み、前記ｎ型窒化ガリウム層との界面にｐｎ接合を形成し、前記ｐｎ接合に逆方向バイアス電圧が印加された時にアバランシェ現象による降伏より先にパンチスルー現象による降伏が発生するようなｐ型不純物濃度および厚さを有するｐ型窒化ガリウム層と、
    前記ｐ型窒化ガリウム層上に設けられ、ｐ型不純物を前記ｐ型窒化ガリウム層よりも高い濃度で含むｐ型窒化ガリウムから形成され、価電子帯と伝導帯との間に少なくとも１つ以上の中間準位を有し、前記ｐ型窒化ガリウム層での前記パンチスルー現象による降伏に起因する過電流を抑制するように構成される中間準位層と、を備える、窒化ガリウム積層基板。
  2. 前記中間準位層のｐ型不純物濃度が５．０×１０１９ｃｍ−３以上である、
    請求項１に記載の窒化ガリウム積層基板。
  3. 前記中間準位層の厚さが５ｎｍ以上５０ｎｍ以下である、
    請求項１または２に記載の窒化ガリウム積層基板。
  4. 前記アバランシェ現象による降伏が生じるときのアバランシェ降伏電圧をＶＡ、前記パンチスルー現象による降伏が生じるときのパンチスルー降伏電圧をＶＰとしたとき、
    温度が所定の閾値よりも低い場合、ＶＡ≦ＶＰであって、前記アバランシェ現象の発生により前記パンチスルー現象が誘発され、もしくは前記アバランシェ現象と同時に前記パンチスルー現象が発生し、
    温度が前記所定の閾値以上の場合、ＶＡ＞ＶＰであって、前記アバランシェ現象よりも先に前記パンチスルー現象が発生することにより、
    前記アバランシェ現象による降伏より先に前記パンチスルー現象による降伏が発生するように構成される、
    請求項１〜３のいずれか１項に記載の窒化ガリウム積層基板。
  5. 前記パンチスルー降伏電圧が前記アバランシェ降伏電圧の２倍以下である、
    請求項４に記載の窒化ガリウム積層基板。
  6. 前記所定の閾値が１１０℃以上１３０℃以下である、
    請求項４又は５に記載の窒化ガリウム積層基板。
  7. 前記ｐ型窒化ガリウム層のｐ型不純物濃度が１．０×１０１７ｃｍ−３以上１．０×１０１８ｃｍ−３以下である、
    請求項１〜６のいずれか１項に記載の窒化ガリウム積層基板。
  8. 前記ｐ型窒化ガリウム層は、厚さ方向の前記中間準位層側に向かってｐ型不純物濃度が高くなるように構成されている、
    請求項１〜７のいずれか１項に記載の窒化ガリウム積層基板。
  9. 前記ｐ型窒化ガリウム層の厚さが７００ｎｍ以下である、
    請求項１〜８のいずれか１項に記載の窒化ガリウム積層基板。
  10. 前記中間準位は、前記ｐ型不純物によって前記窒化ガリウムに導入された欠陥により形成されている、
    請求項１〜９のいずれか１項に記載の窒化ガリウム積層基板。
  11. 前記中間準位層は、前記中間準位を形成する欠陥が面内で均一となるように構成されている、
    請求項１〜１０のいずれか１項に記載の窒化ガリウム積層基板。
  12. ｎ型不純物を含むｎ型窒化ガリウム層と、
    前記ｎ型窒化ガリウム層上に設けられ、ｐ型不純物を含み、前記ｎ型窒化ガリウム層との界面にｐｎ接合を形成し、前記ｐｎ接合に逆方向バイアス電圧が印加された時にアバランシェ現象による降伏より先にパンチスルー現象による降伏が発生するようなｐ型不純物濃度および厚さを有するｐ型窒化ガリウム層と、
    前記ｐ型窒化ガリウム層上に設けられ、ｐ型不純物を前記ｐ型窒化ガリウム層よりも高い濃度で含むｐ型窒化ガリウムから形成され、価電子帯と伝導帯との間に少なくとも１つ以上の中間準位を有し、前記ｐ型窒化ガリウム層での前記パンチスルー現象による降伏に起因する過電流を抑制するように構成される中間準位層と、を備える、半導体装置。
  13. ｐｎ接合を有する窒化ガリウム積層基板から形成され、
    前記ｐｎ接合への逆方向バイアス電圧の印加により、電流値が１μＡ以上の電流が生じる場合を降伏としたとき、前記降伏が生じるような逆方向バイアス電圧を繰り返し印加しても絶縁破壊が生じないような耐久性を有する、半導体装置。

JP2018090879A 2018-05-09 2018-05-09 窒化ガリウム積層基板および半導体装置 Active JP7150269B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018090879A JP7150269B2 (ja) 2018-05-09 2018-05-09 窒化ガリウム積層基板および半導体装置
US16/403,859 US10998188B2 (en) 2018-05-09 2019-05-06 Gallium nitride laminated substrate and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018090879A JP7150269B2 (ja) 2018-05-09 2018-05-09 窒化ガリウム積層基板および半導体装置

Publications (2)

Publication Number Publication Date
JP2019197808A true JP2019197808A (ja) 2019-11-14
JP7150269B2 JP7150269B2 (ja) 2022-10-11

Family

ID=68463336

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018090879A Active JP7150269B2 (ja) 2018-05-09 2018-05-09 窒化ガリウム積層基板および半導体装置

Country Status (2)

Country Link
US (1) US10998188B2 (ja)
JP (1) JP7150269B2 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340807A (ja) * 1999-05-27 2000-12-08 Hitachi Ltd サージアブソーバ
US20170271148A1 (en) * 2016-03-15 2017-09-21 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the semiconductor device
WO2017169176A1 (ja) * 2016-03-31 2017-10-05 株式会社サイオクス 窒化物半導体基板、半導体装置、および窒化物半導体基板の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3955396B2 (ja) 1998-09-17 2007-08-08 株式会社ルネサステクノロジ 半導体サージ吸収素子
US9368582B2 (en) * 2013-11-04 2016-06-14 Avogy, Inc. High power gallium nitride electronics using miscut substrates
US9917149B1 (en) * 2016-05-27 2018-03-13 National Technology & Engineering Solutions Of Sandia, Llc Diode and method of making the same
JP6626021B2 (ja) * 2017-02-15 2019-12-25 トヨタ自動車株式会社 窒化物半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340807A (ja) * 1999-05-27 2000-12-08 Hitachi Ltd サージアブソーバ
US20170271148A1 (en) * 2016-03-15 2017-09-21 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the semiconductor device
JP2017168557A (ja) * 2016-03-15 2017-09-21 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017169176A1 (ja) * 2016-03-31 2017-10-05 株式会社サイオクス 窒化物半導体基板、半導体装置、および窒化物半導体基板の製造方法
JP2017183583A (ja) * 2016-03-31 2017-10-05 株式会社サイオクス 窒化物半導体基板、半導体装置、および窒化物半導体基板の製造方法
CN109075212A (zh) * 2016-03-31 2018-12-21 赛奥科思有限公司 氮化物半导体基板、半导体装置和氮化物半导体基板的制造方法

Also Published As

Publication number Publication date
US10998188B2 (en) 2021-05-04
US20190348276A1 (en) 2019-11-14
JP7150269B2 (ja) 2022-10-11

Similar Documents

Publication Publication Date Title
JP5095253B2 (ja) 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法
JP6706786B2 (ja) エピタキシャルウェハの製造方法、エピタキシャルウェハ、半導体装置の製造方法及び半導体装置
US10522667B2 (en) Silicon carbide epitaxial wafer, silicon carbide insulated gate bipolar transistor, and method of manufacturing the same
JP4597514B2 (ja) 劣化を最少に抑えたＳｉＣバイポーラ半導体デバイス
US10818757B2 (en) Nitride semiconductor substrate, semiconductor device, and method for manufacturing nitride semiconductor substrate
JP3733420B2 (ja) 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ
JP4581270B2 (ja) ＳｉＣ半導体のイオン注入層及びその製造方法
JP4463448B2 (ja) ＳｉＣ基板及びＳｉＣ半導体素子の製造方法
US10770554B2 (en) Nitride semiconductor substrate, semiconductor device, and method for manufacturing nitride semiconductor substrate
CN110021661B (zh) 半导体器件及其制作方法
JP6545362B2 (ja) 半導体装置および半導体装置の製造方法
JP2009032713A (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
JP5465295B2 (ja) 化合物半導体装置、およびその製造方法
JP4517077B2 (ja) 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ
WO2012060206A1 (ja) 半導体装置およびその製造方法
KR20150091706A (ko) 질화물 반도체 소자 및 그 제조 방법
JP7389543B2 (ja) 窒化物半導体装置
KR20150091705A (ko) 질화물 반도체 소자 및 그 제조 방법
US11430875B2 (en) Method for manufacturing transistor
US9520286B2 (en) Semiconductor substrate, semiconductor device and method of manufacturing the semiconductor device
JP7150269B2 (ja) 窒化ガリウム積層基板および半導体装置
JP2009054659A (ja) 窒化ガリウム半導体装置の製造方法
JP2016219590A (ja) 半導体基板の製造方法、及び半導体装置の製造方法
KR20150091703A (ko) 질화물 반도체 소자 및 그 제조 방법
JP5465294B2 (ja) 半導体エピタキシャル基板、およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210323

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220906

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220916

R150 Certificate of patent or registration of utility model

Ref document number: 7150269

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350