JP2000340807A - サージアブソーバ - Google Patents
サージアブソーバInfo
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Abstract
(57)【要約】
【課題】ワイドバンドギャップの半導体材料を用いるサ
ージアブソーバにおいて、ｐｎ接合を構成する半導体層
のうち、高濃度となる半導体層のドーパント不純物の総
量を制御してパンチスルー電圧を制御することにより、
サージ耐量が大きく、動作開始電圧が正確なサージアブ
ソーバを得る。 【解決手段】第１導電型の半導体基板１と、該半導体基
板の一方の主表面に形成した第２導電型の半導体層３
と、前記第２導電型の半導体層に形成した第１の電極５
と、前記基板の他方の主表面に形成した第２の電極４と
からなるサージアブソーバにおいて、前記第１導電型の
半導体基板はバンドギャップが２．０ｅＶ以上の半導体
材料からなり、前記第２導電型の半導体層の不純物濃度
は、前記第１導電型の半導体基板と前記第２導電型の半
導体層からなるｐｎ接合を逆バイアスしたとき、該ｐｎ
接合に形成される空乏層が前記第２導電型の半導体層の
表面に到達して起きるパンチスルー電圧が、前記ｐｎ接
合のアバランシェ電圧よりも低くなる濃度に設定した。
ージアブソーバにおいて、ｐｎ接合を構成する半導体層
のうち、高濃度となる半導体層のドーパント不純物の総
量を制御してパンチスルー電圧を制御することにより、
サージ耐量が大きく、動作開始電圧が正確なサージアブ
ソーバを得る。 【解決手段】第１導電型の半導体基板１と、該半導体基
板の一方の主表面に形成した第２導電型の半導体層３
と、前記第２導電型の半導体層に形成した第１の電極５
と、前記基板の他方の主表面に形成した第２の電極４と
からなるサージアブソーバにおいて、前記第１導電型の
半導体基板はバンドギャップが２．０ｅＶ以上の半導体
材料からなり、前記第２導電型の半導体層の不純物濃度
は、前記第１導電型の半導体基板と前記第２導電型の半
導体層からなるｐｎ接合を逆バイアスしたとき、該ｐｎ
接合に形成される空乏層が前記第２導電型の半導体層の
表面に到達して起きるパンチスルー電圧が、前記ｐｎ接
合のアバランシェ電圧よりも低くなる濃度に設定した。
Description
【０００１】
【発明の属する技術分野】本発明は、サージアブソーバ
に係り、特にバンドギャップエネルギーの高い半導体結
晶を用いた、動作抵抗が小さくサージ耐量の大きいサー
ジアブソーバに関する。
に係り、特にバンドギャップエネルギーの高い半導体結
晶を用いた、動作抵抗が小さくサージ耐量の大きいサー
ジアブソーバに関する。
【０００２】
【従来の技術】従来、電気機器を過電圧から保護するサ
ージアブソーバとしては、Ｓｉ半導体で形成したｐｎ接
合の降伏現象を利用した定電圧ダイオードが用いられて
いる。定電圧ダイオードは、例えば、電子情報通信学会
編、「電子情報通信ハンドブック」第９編半導体デバイ
ス、第２部門ダイオードの７７４ページに詳しく記載さ
れているように、Ｓｉ半導体で形成したｐｎ接合の２種
類の降伏現象、すなわちアバランシェ降伏電圧およびツ
ェナー降伏電圧が、広い範囲の逆電流にわたって一定値
を示す現象を利用したものである。
ージアブソーバとしては、Ｓｉ半導体で形成したｐｎ接
合の降伏現象を利用した定電圧ダイオードが用いられて
いる。定電圧ダイオードは、例えば、電子情報通信学会
編、「電子情報通信ハンドブック」第９編半導体デバイ
ス、第２部門ダイオードの７７４ページに詳しく記載さ
れているように、Ｓｉ半導体で形成したｐｎ接合の２種
類の降伏現象、すなわちアバランシェ降伏電圧およびツ
ェナー降伏電圧が、広い範囲の逆電流にわたって一定値
を示す現象を利用したものである。
【０００３】図６はアバランシェ降伏を利用したエピタ
キシャル型定電圧ダイオードを示す図であり、図（ａ）
はエピタキシャル型定電圧ダイオードの断面図、図
（ｂ）はその電圧−電流特性を示す。
キシャル型定電圧ダイオードを示す図であり、図（ａ）
はエピタキシャル型定電圧ダイオードの断面図、図
（ｂ）はその電圧−電流特性を示す。
【０００４】図（ａ）において１０１はエピタキシャル
型定電圧ダイオード、１０２はｎ型Ｓｉ半導体基板、１
０３は基板１０２に上に形成したｎ＋型層、１０４はｐ
＋型エピタキシャル層、１０５はアノード電極、１０６
はカソード電極、１０７はｐ＋型エピタキシャル層１０
４を成長させた後の熱処理によってｐ＋型不純物をＳｉ
半導体基板１０２中に拡散して形成したｐ型拡散層、１
０８はｐ型層で形成したガードリング、１０９はＳｉＯ
2膜である。
型定電圧ダイオード、１０２はｎ型Ｓｉ半導体基板、１
０３は基板１０２に上に形成したｎ＋型層、１０４はｐ
＋型エピタキシャル層、１０５はアノード電極、１０６
はカソード電極、１０７はｐ＋型エピタキシャル層１０
４を成長させた後の熱処理によってｐ＋型不純物をＳｉ
半導体基板１０２中に拡散して形成したｐ型拡散層、１
０８はｐ型層で形成したガードリング、１０９はＳｉＯ
2膜である。
【０００５】エピタキシャル型定電圧ダイオード１０１
の降伏電圧は、前記ｐ型不純物をＳｉ基板１０２中に拡
散して形成するｐ型拡散層１０７のｐｎ接合付近の濃度
勾配と、ｎ型Ｓｉ半導体基板１０２の不純物量によって
微妙な制御が可能である。なお、前記ｐ型拡散層をｐ型
不純物のイオン注入とその後の熱拡散によって形成する
こともできる。
の降伏電圧は、前記ｐ型不純物をＳｉ基板１０２中に拡
散して形成するｐ型拡散層１０７のｐｎ接合付近の濃度
勾配と、ｎ型Ｓｉ半導体基板１０２の不純物量によって
微妙な制御が可能である。なお、前記ｐ型拡散層をｐ型
不純物のイオン注入とその後の熱拡散によって形成する
こともできる。
【０００６】図（ｂ）はエピタキシャル型定電圧ダイオ
ード１０１の電圧−電流特性を示す。ダイオード１０１
に逆電圧を印加すると、所定電圧の降伏領域でアバラン
シェ降伏を起こし、逆電流が著しく増加する。定電圧ダ
イオードとしての性能の良否は降伏領域の電圧（Ｖｚ）
と電流（Ｉｚ）の比、すなわち動作抵抗（Ｚｚ＝Ｖｚ／
Ｉｚ）で判定することができ、この比が小さいほど定電
圧特性がよい。また、電圧−電流特性は次式で近似でき
る。
ード１０１の電圧−電流特性を示す。ダイオード１０１
に逆電圧を印加すると、所定電圧の降伏領域でアバラン
シェ降伏を起こし、逆電流が著しく増加する。定電圧ダ
イオードとしての性能の良否は降伏領域の電圧（Ｖｚ）
と電流（Ｉｚ）の比、すなわち動作抵抗（Ｚｚ＝Ｖｚ／
Ｉｚ）で判定することができ、この比が小さいほど定電
圧特性がよい。また、電圧−電流特性は次式で近似でき
る。
【０００７】Ｉｚ＝（Ｖｚ／Ｃ）α ここで、Ｃは定数、αは電圧比直線指数であり、α＝１
が通常の抵抗の場合であり、αが大きいほど優れてい
る。
が通常の抵抗の場合であり、αが大きいほど優れてい
る。
【０００８】Ｓｉ半導体を用いた定電圧ダイオードでは
α＝１００〜５００の素子を得ることができ、さらに繰
り返しの動作にも耐えることができるので電気機器の保
護素子として広く使用されている。
α＝１００〜５００の素子を得ることができ、さらに繰
り返しの動作にも耐えることができるので電気機器の保
護素子として広く使用されている。
【０００９】しかしながら、Ｓｉを半導体材料とした定
電圧ダイオードは焼結体バリスタに比してサージ耐量が
著しく低い、例えば定電圧ダイオードの動作電圧は数Ｖ
〜数１００Ｖ、ピークパルス電流は大きいものでも数１
００Ａ程度であり、その用途は比較的小容量の電子機器
に限定される。すなわち、Ｓｉを半導体材料とした定電
圧ダイオードでは、ｐｎ接合の上限動作温度は通常１５
０〜２００℃であり、さらにＳｉの熱容量は比較的小さ
い。したがって、定電圧ダイオードに許容される吸収エ
ネルギーは焼結体バリスタ等のセラミック製のサージア
ブソーバに比して著しく制限されるからである。以上に
述べたように、動作抵抗が低く、動作電圧の平坦性がよ
く、そしてサージ耐量が高く、広い電圧電流領域で使用
できるサージアブソーバは存在せず、このような特性を
備えたサージアブソーバの出現が望まれている。
電圧ダイオードは焼結体バリスタに比してサージ耐量が
著しく低い、例えば定電圧ダイオードの動作電圧は数Ｖ
〜数１００Ｖ、ピークパルス電流は大きいものでも数１
００Ａ程度であり、その用途は比較的小容量の電子機器
に限定される。すなわち、Ｓｉを半導体材料とした定電
圧ダイオードでは、ｐｎ接合の上限動作温度は通常１５
０〜２００℃であり、さらにＳｉの熱容量は比較的小さ
い。したがって、定電圧ダイオードに許容される吸収エ
ネルギーは焼結体バリスタ等のセラミック製のサージア
ブソーバに比して著しく制限されるからである。以上に
述べたように、動作抵抗が低く、動作電圧の平坦性がよ
く、そしてサージ耐量が高く、広い電圧電流領域で使用
できるサージアブソーバは存在せず、このような特性を
備えたサージアブソーバの出現が望まれている。
【００１０】このような要求に応えるものとしてワイド
バンドギャップの半導体を用いたサージアブソーバが考
えられる。例えば、ＳｉＣのバンドギャップエネルギー
Ｅｇは３．２ｅＶであり、Ｓｉのバンドギャップエネル
ギー１．１２ｅＶの約３倍である。さらに半導体接合の
上限動作温度は１０００℃、結晶の溶融温度は２３００
℃であり、熱伝導率はＳｉの約３倍である。したがっ
て、このような半導体材料を用いると、Ｓｉ半導体を用
いたサージアブソーバより大きなサージ耐量が期待でき
る等、前記の要求に応えることのできるサージアブソー
バ実現の可能性がある。
バンドギャップの半導体を用いたサージアブソーバが考
えられる。例えば、ＳｉＣのバンドギャップエネルギー
Ｅｇは３．２ｅＶであり、Ｓｉのバンドギャップエネル
ギー１．１２ｅＶの約３倍である。さらに半導体接合の
上限動作温度は１０００℃、結晶の溶融温度は２３００
℃であり、熱伝導率はＳｉの約３倍である。したがっ
て、このような半導体材料を用いると、Ｓｉ半導体を用
いたサージアブソーバより大きなサージ耐量が期待でき
る等、前記の要求に応えることのできるサージアブソー
バ実現の可能性がある。
【００１１】
【発明が解決しようとする課題】しかしながら、ワイド
バンドギャップの半導体を用いてサージアブソーバを製
作するにはいくつかの問題点がある。すなわち、サージ
アブソーバは素子の動作開始電圧となるｐｎ接合の降伏
電圧を所定値に精密に制御することが必要である。しか
しワイドバンドギャップの半導体ではドーパント不純物
の拡散がほとんど起こらないので前記Ｓｉ半導体の場合
に適用した不純物拡散による降伏電圧の自由な制御はほ
とんど不可能である。
バンドギャップの半導体を用いてサージアブソーバを製
作するにはいくつかの問題点がある。すなわち、サージ
アブソーバは素子の動作開始電圧となるｐｎ接合の降伏
電圧を所定値に精密に制御することが必要である。しか
しワイドバンドギャップの半導体ではドーパント不純物
の拡散がほとんど起こらないので前記Ｓｉ半導体の場合
に適用した不純物拡散による降伏電圧の自由な制御はほ
とんど不可能である。
【００１２】また、ワイドバンドギャップの半導体基板
の不純物濃度は、その制御精度が低いためアバランシェ
降伏電圧の精密な制御は困難である。
の不純物濃度は、その制御精度が低いためアバランシェ
降伏電圧の精密な制御は困難である。
【００１３】さらにサージ耐量の大きい素子を制作する
には広い面積のｐｎ接合が均一に動作することが必要で
あるが、全面積にわたって動作の均一性を確保すること
が難しく、所要のサージ耐量を得ることは困難である。
には広い面積のｐｎ接合が均一に動作することが必要で
あるが、全面積にわたって動作の均一性を確保すること
が難しく、所要のサージ耐量を得ることは困難である。
【００１４】本発明は前記問題点に鑑みてなされたもの
で、動作抵抗が低く、動作電圧の平坦性がよく、そして
サージ耐量が高く、広い電圧電流領域で使用できるサー
ジアブソーバを提供するものである。
で、動作抵抗が低く、動作電圧の平坦性がよく、そして
サージ耐量が高く、広い電圧電流領域で使用できるサー
ジアブソーバを提供するものである。
【００１５】
【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を採用した。
解決するために次のような手段を採用した。
【００１６】第１導電型の半導体基板と、該半導体基板
の一方の主表面に形成した第２導電型の半導体層と、前
記第２導電型の半導体層に形成した第１の電極と、前記
基板の他方の主表面に形成した第２の電極とからなるサ
ージアブソーバにおいて、前記第１導電型の半導体基板
はバンドギャップが２．０ｅＶ以上の半導体材料からな
り、前記第２導電型の半導体層の不純物濃度は、前記第
１導電型の半導体基板と前記第２導電型の半導体層から
なるｐｎ接合を逆バイアスしたとき、該ｐｎ接合に形成
される空乏層が前記第２導電型の半導体層の表面に到達
して起きるパンチスルー電圧が、前記ｐｎ接合のアバラ
ンシェ電圧よりも低くなる濃度に設定したことを特徴と
する。
の一方の主表面に形成した第２導電型の半導体層と、前
記第２導電型の半導体層に形成した第１の電極と、前記
基板の他方の主表面に形成した第２の電極とからなるサ
ージアブソーバにおいて、前記第１導電型の半導体基板
はバンドギャップが２．０ｅＶ以上の半導体材料からな
り、前記第２導電型の半導体層の不純物濃度は、前記第
１導電型の半導体基板と前記第２導電型の半導体層から
なるｐｎ接合を逆バイアスしたとき、該ｐｎ接合に形成
される空乏層が前記第２導電型の半導体層の表面に到達
して起きるパンチスルー電圧が、前記ｐｎ接合のアバラ
ンシェ電圧よりも低くなる濃度に設定したことを特徴と
する。
【００１７】また、前記サージアブソーバにおいて、前
記第１導電型の半導体基板の前記第２導電型半導体層を
形成した前記一方の主表面に、前記第２導電型の半導体
層の不純物濃度よりも高濃度で前記第１の電極と導電接
続する第２導電型の不純物層を所定間隔で配置したこと
を特徴とする。
記第１導電型の半導体基板の前記第２導電型半導体層を
形成した前記一方の主表面に、前記第２導電型の半導体
層の不純物濃度よりも高濃度で前記第１の電極と導電接
続する第２導電型の不純物層を所定間隔で配置したこと
を特徴とする。
【００１８】また、前記サージアブソーバにおいて、前
記第２導電型の不純物層は前記第２導電型の半導体層よ
りも浅く形成したことを特徴とする。
記第２導電型の不純物層は前記第２導電型の半導体層よ
りも浅く形成したことを特徴とする。
【００１９】また、前記サージアブソーバにおいて、前
記半導体基板の他方の主表面近傍は比較的高濃度の第１
導電型の不純物層であることを特徴とする。
記半導体基板の他方の主表面近傍は比較的高濃度の第１
導電型の不純物層であることを特徴とする。
【００２０】
【発明の実施の形態】図１は本発明の第１の実施形態に
かかるサージアブソーバを示す図である。図において、
１は上下に主表面を有するＳｉＣ単結晶の半導体基板、
２は不純物濃度が５〜８×１０の１５乗／ｃｍ3、厚さ
約２００μｍの比較的厚いｎ型層、３は不純物総量が約
７×１０の１２乗／ｃｍ2、平均不純物濃度が約８×１
０の１６乗／ｃｍ3のｐ型層である。半導体基板１は前
記ｎ型層２およびｐ型層３からなり、これらの半導体層
間にｐｎ接合３２が形成される。４はｎ型層２が露出す
る一方の主表面にオーム性接触した例えばＮｉ金属の電
極、５はｐ型層３が露出する他方の主表面にオーム性接
触した例えばＡｌ金属の電極、６は平均不純物濃度２×
１０の１７乗／ｃｍ3、深さ約０．７μｍの比較的高濃
度のｐ＋型層であり、ｐ＋型層６は電極５が終端する部
分のｎ型層２内に主表面から設ける。またｐ＋型層６は
電極５と低抵抗にオーム性接触している。
かかるサージアブソーバを示す図である。図において、
１は上下に主表面を有するＳｉＣ単結晶の半導体基板、
２は不純物濃度が５〜８×１０の１５乗／ｃｍ3、厚さ
約２００μｍの比較的厚いｎ型層、３は不純物総量が約
７×１０の１２乗／ｃｍ2、平均不純物濃度が約８×１
０の１６乗／ｃｍ3のｐ型層である。半導体基板１は前
記ｎ型層２およびｐ型層３からなり、これらの半導体層
間にｐｎ接合３２が形成される。４はｎ型層２が露出す
る一方の主表面にオーム性接触した例えばＮｉ金属の電
極、５はｐ型層３が露出する他方の主表面にオーム性接
触した例えばＡｌ金属の電極、６は平均不純物濃度２×
１０の１７乗／ｃｍ3、深さ約０．７μｍの比較的高濃
度のｐ＋型層であり、ｐ＋型層６は電極５が終端する部
分のｎ型層２内に主表面から設ける。またｐ＋型層６は
電極５と低抵抗にオーム性接触している。
【００２１】電極４が電極５に対して正電位となるよう
にｐｎ接合３２に逆電圧を印加すると、ｐｎ接合３２を
起点として空乏層がｎ型層２およびｐ型層３内に拡がっ
て逆電圧を阻止する。ｎ型層２およびｐ型層３への空乏
層の拡がりは印加する逆電圧の増加とともに拡大する。
ｎ型層２およびｐ型層３内の空乏層幅および平均不純物
濃度をそれぞれＸｎ、ＮｎおよびＸｐ、Ｎｐとすれば、
Ｘｎ・Ｎｎ＝Ｘｐ・Ｎｐの関係が保持される。
にｐｎ接合３２に逆電圧を印加すると、ｐｎ接合３２を
起点として空乏層がｎ型層２およびｐ型層３内に拡がっ
て逆電圧を阻止する。ｎ型層２およびｐ型層３への空乏
層の拡がりは印加する逆電圧の増加とともに拡大する。
ｎ型層２およびｐ型層３内の空乏層幅および平均不純物
濃度をそれぞれＸｎ、ＮｎおよびＸｐ、Ｎｐとすれば、
Ｘｎ・Ｎｎ＝Ｘｐ・Ｎｐの関係が保持される。
【００２２】本実施形態ではＮｐ＞＞ＮｎであるからＸ
ｐ＜＜Ｘｎとなる。また本実施形態ではｐ型層３の厚さ
がきわめて小さいので、Ｘｐはｐｎ接合の電界が絶縁破
壊電界（ＳｉＣの場合は約２×１０の６乗Ｖ／ｃｍ）に
達する以前にｐ型層全体に拡がって電極５側の主表面に
到達する。そしてこの電圧でパンチスルー現象を起こし
てｐｎ接合は降伏する。すなわち、ｐｎ接合がアバラン
シェ降伏を起こす前にパンチスルー降伏することにな
る。
ｐ＜＜Ｘｎとなる。また本実施形態ではｐ型層３の厚さ
がきわめて小さいので、Ｘｐはｐｎ接合の電界が絶縁破
壊電界（ＳｉＣの場合は約２×１０の６乗Ｖ／ｃｍ）に
達する以前にｐ型層全体に拡がって電極５側の主表面に
到達する。そしてこの電圧でパンチスルー現象を起こし
てｐｎ接合は降伏する。すなわち、ｐｎ接合がアバラン
シェ降伏を起こす前にパンチスルー降伏することにな
る。
【００２３】また、本実施形態では、アバランシェ電圧
が約１４００Ｖであるのに対してパンチスルー電圧は１
０００Ｖである。パンチスルー電圧はｐ型層３の不純物
の総量に依存する。したがって、パンチスルー電圧はイ
オン注入法などによるドーパント注入量を精密に調整す
ることにより所要の値に正確に制御することができる。
が約１４００Ｖであるのに対してパンチスルー電圧は１
０００Ｖである。パンチスルー電圧はｐ型層３の不純物
の総量に依存する。したがって、パンチスルー電圧はイ
オン注入法などによるドーパント注入量を精密に調整す
ることにより所要の値に正確に制御することができる。
【００２４】図２は本実施形態にかかるサージアブソー
バの電圧−電流特性を示す図である。図に示すように、
逆電圧を順次高くしていくと電圧Ｖｚにおいてｐ型層が
パンチスルーを起こし逆電流が急激に流れ始める。これ
に対して、ｐ型層３の不純物量の多い通常のｐｎ接合で
はアバランシェ電圧ＶBでアバランシェ降伏する。
バの電圧−電流特性を示す図である。図に示すように、
逆電圧を順次高くしていくと電圧Ｖｚにおいてｐ型層が
パンチスルーを起こし逆電流が急激に流れ始める。これ
に対して、ｐ型層３の不純物量の多い通常のｐｎ接合で
はアバランシェ電圧ＶBでアバランシェ降伏する。
【００２５】本実施形態にかかるサージアブソーバはＶ
ｚ＜ＶBとなる所定の電圧Ｖｚでパンチスルー降伏が開
始する。そして１００μｓの通電時間では約１０００Ａ
の逆電流を繰り返し印加しても正常に動作した。また、
逆電流が１０００Ａにおける電極間電位差は約４０Ｖで
あり、電圧非直線指数αは約３５０であり、高性能のサ
ージ吸収特性を有する。
ｚ＜ＶBとなる所定の電圧Ｖｚでパンチスルー降伏が開
始する。そして１００μｓの通電時間では約１０００Ａ
の逆電流を繰り返し印加しても正常に動作した。また、
逆電流が１０００Ａにおける電極間電位差は約４０Ｖで
あり、電圧非直線指数αは約３５０であり、高性能のサ
ージ吸収特性を有する。
【００２６】なお、ｐ＋型層６はｐｎ接合３２の端部に
かかる局所集中電界による降伏電圧の低下を防止するガ
ードリングである。図では通常よく使われているガード
リング構造を示したが、他の構造、例えばフィールドリ
ミッティングリング（ＦＬＲ）、フィールドプレート
（ＦＰ）、あるいはジャンクション・ターミネーション
・エクステンション（ＪＴＥ）などが適用できる。
かかる局所集中電界による降伏電圧の低下を防止するガ
ードリングである。図では通常よく使われているガード
リング構造を示したが、他の構造、例えばフィールドリ
ミッティングリング（ＦＬＲ）、フィールドプレート
（ＦＰ）、あるいはジャンクション・ターミネーション
・エクステンション（ＪＴＥ）などが適用できる。
【００２７】また、電極４および５はそれぞれｎ型層２
およびｐ型層３にオーム性接触しているが、パンチスル
ー電圧よりも十分低い電圧で降伏するバリアの低いショ
ットキー接触であってもよい。動作電圧や動作抵抗に大
きな影響を及ぼさないからである。
およびｐ型層３にオーム性接触しているが、パンチスル
ー電圧よりも十分低い電圧で降伏するバリアの低いショ
ットキー接触であってもよい。動作電圧や動作抵抗に大
きな影響を及ぼさないからである。
【００２８】次に、本発明の第２の実施形態を図３ない
し図４を用いて説明する。図３において（ａ）は断面
図、（ｂ）は平面図である。図３において、７は基板２
の電極５側の主表面からｐ型層３内に設けたｐ＋型層で
ある。ｐ＋型層７は比較的高濃度で、かつｐ型層３より
浅い位置に複数個設けてある。ｐ＋型層７の平均不純物
濃度および深さはそれぞれ１×１０の１７乗／ｃｍ3、
および０．３μｍであり、幅および間隔をそれぞれ５０
μｍに設定して分散配置する。なお、図において図１に
示される部分と同一部分については同一符号を付してそ
の説明を省略する。
し図４を用いて説明する。図３において（ａ）は断面
図、（ｂ）は平面図である。図３において、７は基板２
の電極５側の主表面からｐ型層３内に設けたｐ＋型層で
ある。ｐ＋型層７は比較的高濃度で、かつｐ型層３より
浅い位置に複数個設けてある。ｐ＋型層７の平均不純物
濃度および深さはそれぞれ１×１０の１７乗／ｃｍ3、
および０．３μｍであり、幅および間隔をそれぞれ５０
μｍに設定して分散配置する。なお、図において図１に
示される部分と同一部分については同一符号を付してそ
の説明を省略する。
【００２９】電極４が電極５に対して正電位となるよう
にｐｎ接合３２に逆電圧を印加すると、ｐｎ接合３２を
起点として空乏層がｎ型層２およびｐ型層３内に拡がっ
て逆電圧を阻止する。ｎ型層２およびｐ型層３への空乏
層の拡がりは印加する逆電圧の増加とともに拡大する。
ｐ型層３内に拡がる空乏層は、ｐ＋型層７のない領域で
は前述した第１の実施形態における場合と同様に拡大
し、その先端が電極５側の主表面に到達する電圧Ｖｚで
パンチスルー降伏する。しかしｐ＋型層７を形成した領
域では空乏層の先端がｐ＋型層７に到達した後、ｐ＋型
層７内に拡がるので、前記電圧Ｖｚではパンチスルーは
発生しない。すなわちパンチスルーする領域が分割され
ることになり、パンチスルー動作はｐｎ接合の広い面積
にわたって均一に行われる。このように、ｐ＋型領域７
を備えることによりｐｎ接合の面積が１０ｃｍ2以上の
大口径の素子を製作することが可能になり、サージ耐量
が５０００Ａ以上の素子が得られる。
にｐｎ接合３２に逆電圧を印加すると、ｐｎ接合３２を
起点として空乏層がｎ型層２およびｐ型層３内に拡がっ
て逆電圧を阻止する。ｎ型層２およびｐ型層３への空乏
層の拡がりは印加する逆電圧の増加とともに拡大する。
ｐ型層３内に拡がる空乏層は、ｐ＋型層７のない領域で
は前述した第１の実施形態における場合と同様に拡大
し、その先端が電極５側の主表面に到達する電圧Ｖｚで
パンチスルー降伏する。しかしｐ＋型層７を形成した領
域では空乏層の先端がｐ＋型層７に到達した後、ｐ＋型
層７内に拡がるので、前記電圧Ｖｚではパンチスルーは
発生しない。すなわちパンチスルーする領域が分割され
ることになり、パンチスルー動作はｐｎ接合の広い面積
にわたって均一に行われる。このように、ｐ＋型領域７
を備えることによりｐｎ接合の面積が１０ｃｍ2以上の
大口径の素子を製作することが可能になり、サージ耐量
が５０００Ａ以上の素子が得られる。
【００３０】なお、以上は前記ｐ＋型層７の深さがｐ型
層３よりも浅い例を示したが、ｐ＋型層７の深さはｐ型
層３と同等またはより深くても前記と同様の効果を得る
ことができる。また、ｐ＋型層７は、図３（ｂ）に示す
ようにストライプ状の平面構造をしており、各ストパイ
プ状のｐ＋型層７はガードリングを形成するｐ＋型層６
で終端している。
層３よりも浅い例を示したが、ｐ＋型層７の深さはｐ型
層３と同等またはより深くても前記と同様の効果を得る
ことができる。また、ｐ＋型層７は、図３（ｂ）に示す
ようにストライプ状の平面構造をしており、各ストパイ
プ状のｐ＋型層７はガードリングを形成するｐ＋型層６
で終端している。
【００３１】図４は前記ｐ＋型層７の他の平面構造を示
す図である。図４（ａ）はｐ＋型層７をメッシュ状に形
成した例、図４（ｂ）は前記ｐ＋型層７を水玉模様に配
置した例であり、いずれの平面構造であってもストライ
プ状に形成した例と同様な効果が得られる。なお、図に
おいて図１ないし図３に示される部分と同一部分につい
ては同一符号を付してその説明を省略する。
す図である。図４（ａ）はｐ＋型層７をメッシュ状に形
成した例、図４（ｂ）は前記ｐ＋型層７を水玉模様に配
置した例であり、いずれの平面構造であってもストライ
プ状に形成した例と同様な効果が得られる。なお、図に
おいて図１ないし図３に示される部分と同一部分につい
ては同一符号を付してその説明を省略する。
【００３２】次に、本発明の第３の実施形態を図５を用
いて説明する。図において、１ａはＳｉＣ単結晶の基
板、２ａは比較的高不純物濃度のｎ＋型ＳｉＣ単結晶の
半導体層、２ｂは前記半導体層２ａ上にエピタキシャル
成長法などにより比較的低濃度に不純物をドープして形
成した薄いｎ型層である。なお、図において図１に示さ
れる部分と同一部分については同一符号を付してその説
明を省略する。
いて説明する。図において、１ａはＳｉＣ単結晶の基
板、２ａは比較的高不純物濃度のｎ＋型ＳｉＣ単結晶の
半導体層、２ｂは前記半導体層２ａ上にエピタキシャル
成長法などにより比較的低濃度に不純物をドープして形
成した薄いｎ型層である。なお、図において図１に示さ
れる部分と同一部分については同一符号を付してその説
明を省略する。
【００３３】このようにエピタキシャル成長法によりｎ
型層２ｂを形成すれば、基板１ａのｐｎ接合形成位置の
不純物濃度を高精度に制御でき、かつ格子欠陥を少なく
できるので、パンチスルー電圧の制御性および動作電圧
の安定性に優れたサージアブソーバを得ることができ
る。
型層２ｂを形成すれば、基板１ａのｐｎ接合形成位置の
不純物濃度を高精度に制御でき、かつ格子欠陥を少なく
できるので、パンチスルー電圧の制御性および動作電圧
の安定性に優れたサージアブソーバを得ることができ
る。
【００３４】また、前記比較的高濃度の半導体層２ａを
備えた基板１ａを使用すると、動作抵抗が低減してより
高性能のサージアブソーバを得ることができる。
備えた基板１ａを使用すると、動作抵抗が低減してより
高性能のサージアブソーバを得ることができる。
【００３５】なお、以上の説明ではｎ型の半導体基板を
例に説明したが、ｐ型の半導体基板においても同様に適
用できることはもちろんである。
例に説明したが、ｐ型の半導体基板においても同様に適
用できることはもちろんである。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
ワイドバンドギャップの半導体材料を用いるサージアブ
ソーバにおいて、ｐｎ接合を構成するｐ型半導体層およ
びｎ型半導体層のうち、高濃度となる半導体層のドーパ
ント不純物の総量を制御してパンチスルー現象の発生す
る逆電圧を制御し、ひいてはｐｎ接合の降伏電圧を制御
するので、サージ耐量が大きく、動作開始電圧が正確な
サージアブソーバを得ることができる。
ワイドバンドギャップの半導体材料を用いるサージアブ
ソーバにおいて、ｐｎ接合を構成するｐ型半導体層およ
びｎ型半導体層のうち、高濃度となる半導体層のドーパ
ント不純物の総量を制御してパンチスルー現象の発生す
る逆電圧を制御し、ひいてはｐｎ接合の降伏電圧を制御
するので、サージ耐量が大きく、動作開始電圧が正確な
サージアブソーバを得ることができる。
【図１】本発明の第１の実施形態にかかるサージアブソ
ーバを示す図である。
ーバを示す図である。
【図２】サージアブソーバの電圧−電流特性を示す図で
ある。
ある。
【図３】本発明の第２の実施形態にかかるサージアブソ
ーバを示す図である。
ーバを示す図である。
【図４】ｐ＋型層の他の平面構造を示す図である。
【図５】本発明の第３の実施形態にかかるサージアブソ
ーバを示す図である。
ーバを示す図である。
【図６】従来の定電圧ダイオードを示す図である。
【符号の説明】 １，１ａ 半導体基板 ２，２ｂ ｎ型層 ２ａ ｎ＋型半導体層 ３ ｐ型層 ４，５ 電極 ６ ｐ＋型層 ３２ ｐｎ接合 ７ ｐ＋型層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野瀬 秀勝 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 菅原 良孝 大阪府大阪市北区中之島３丁目３番22号 関西電力株式会社内 (72)発明者 浅野 勝則 大阪府大阪市北区中之島３丁目３番22号 関西電力株式会社内
Claims (4)
- 【請求項１】 第１導電型の半導体基板と、 該半導体基板の一方の主表面に形成した第２導電型の半
導体層と、 前記第２導電型の半導体層に形成した第１の電極と、 前記基板の他方の主表面に形成した第２の電極とからな
るサージアブソーバにおいて、 前記第１導電型の半導体基板はバンドギャップが２．０
ｅＶ以上の半導体材料からなり、 前記第２導電型の半導体層の不純物濃度は、前記第１導
電型の半導体基板と前記第２導電型の半導体層からなる
ｐｎ接合を逆バイアスしたとき、該ｐｎ接合に形成され
る空乏層が前記第２導電型の半導体層の表面に到達して
起きるパンチスルー電圧が、前記ｐｎ接合のアバランシ
ェ電圧よりも低くなる濃度に設定したことを特徴とする
サージアブソーバ。 - 【請求項２】 請求項１の記載において、 前記第１導電型の半導体基板の前記第２導電型半導体層
を形成した前記一方の主表面に、前記第２導電型の半導
体層の不純物濃度よりも高濃度で前記第１の電極と導電
接続する第２導電型の不純物層を所定間隔で配置したこ
とを特徴とするサージアブソーバ。 - 【請求項３】 請求項２の記載において、 前記第２導電型の不純物層は前記第２導電型の半導体層
よりも浅く形成したことを特徴とするサージアブソー
バ。 - 【請求項４】 請求項１ないし請求項３の何れか１の記
載において、 前記半導体基板の他方の主表面近傍は比較的高濃度の第
１導電型の不純物層であることを特徴とするサージアブ
ソーバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14839499A JP4154074B2 (ja) | 1999-05-27 | 1999-05-27 | サージアブソーバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14839499A JP4154074B2 (ja) | 1999-05-27 | 1999-05-27 | サージアブソーバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340807A true JP2000340807A (ja) | 2000-12-08 |
| JP4154074B2 JP4154074B2 (ja) | 2008-09-24 |
Family
ID=15451806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14839499A Expired - Fee Related JP4154074B2 (ja) | 1999-05-27 | 1999-05-27 | サージアブソーバ |
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| Country | Link |
|---|---|
| JP (1) | JP4154074B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003168653A (ja) * | 2001-12-03 | 2003-06-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2005117134A1 (ja) * | 2004-05-26 | 2005-12-08 | Shindengen Electric Manufacturing Co., Ltd. | ダイオード及びサイリスタ |
| JP2008277396A (ja) * | 2007-04-26 | 2008-11-13 | Kansai Electric Power Co Inc:The | 炭化珪素ツェナーダイオード |
| JP2009260278A (ja) * | 2008-03-26 | 2009-11-05 | Nissan Motor Co Ltd | 半導体装置 |
| JP2009540542A (ja) * | 2006-06-04 | 2009-11-19 | シルバー、ガイ | 略自然降伏デバイス |
| JP2011222952A (ja) * | 2010-03-24 | 2011-11-04 | Toshiba Corp | 抵抗変化メモリ |
| JP2019197808A (ja) * | 2018-05-09 | 2019-11-14 | 学校法人法政大学 | 窒化ガリウム積層基板および半導体装置 |
-
1999
- 1999-05-27 JP JP14839499A patent/JP4154074B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003168653A (ja) * | 2001-12-03 | 2003-06-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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| JPWO2005117134A1 (ja) * | 2004-05-26 | 2008-04-03 | 新電元工業株式会社 | ダイオード及びサイリスタ |
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| JP2008277396A (ja) * | 2007-04-26 | 2008-11-13 | Kansai Electric Power Co Inc:The | 炭化珪素ツェナーダイオード |
| WO2008136409A1 (ja) * | 2007-04-26 | 2008-11-13 | The Kansai Electric Power Co., Inc. | 炭化珪素ツェナーダイオード |
| US8093599B2 (en) | 2007-04-26 | 2012-01-10 | Central Research Institute Of Electric Power Industry | Silicon carbide Zener diode |
| JP2009260278A (ja) * | 2008-03-26 | 2009-11-05 | Nissan Motor Co Ltd | 半導体装置 |
| US9136400B2 (en) | 2008-03-26 | 2015-09-15 | Nissan Motor Co., Ltd. | Semiconductor device |
| JP2011222952A (ja) * | 2010-03-24 | 2011-11-04 | Toshiba Corp | 抵抗変化メモリ |
| JP2019197808A (ja) * | 2018-05-09 | 2019-11-14 | 学校法人法政大学 | 窒化ガリウム積層基板および半導体装置 |
| US10998188B2 (en) | 2018-05-09 | 2021-05-04 | Hosei University | Gallium nitride laminated substrate and semiconductor device |
| JP7150269B2 (ja) | 2018-05-09 | 2022-10-11 | 学校法人法政大学 | 窒化ガリウム積層基板および半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP4154074B2 (ja) | 2008-09-24 |
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