JP2019153679A - ＧａＮ材料および半導体装置の製造方法 - Google Patents

ＧａＮ材料および半導体装置の製造方法 Download PDF

Info

Publication number
JP2019153679A
JP2019153679A JP2018037473A JP2018037473A JP2019153679A JP 2019153679 A JP2019153679 A JP 2019153679A JP 2018037473 A JP2018037473 A JP 2018037473A JP 2018037473 A JP2018037473 A JP 2018037473A JP 2019153679 A JP2019153679 A JP 2019153679A
Authority
JP
Japan
Prior art keywords
etching
gan
substrate
recess
anodic oxidation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018037473A
Other languages
English (en)
Other versions
JP7112857B2 (ja
Inventor
文正 堀切
Fumimasa Horikiri
文正 堀切
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Sciocs Co Ltd
Original Assignee
Sumitomo Chemical Co Ltd
Sciocs Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd, Sciocs Co Ltd filed Critical Sumitomo Chemical Co Ltd
Priority to JP2018037473A priority Critical patent/JP7112857B2/ja
Priority to US16/284,323 priority patent/US10665683B2/en
Priority to US16/288,376 priority patent/US11380765B2/en
Priority to CN201910153240.8A priority patent/CN110223914B/zh
Publication of JP2019153679A publication Critical patent/JP2019153679A/ja
Application granted granted Critical
Publication of JP7112857B2 publication Critical patent/JP7112857B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D11/00—Electrolytic coating by surface reaction, i.e. forming conversion layers
    • C25D11/02—Anodisation
    • C25D11/32—Anodisation of semiconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063—Electrolytic etching
    • H01L21/30635—Electrolytic etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Weting (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Led Devices (AREA)

Abstract

【課題】ＧａＮ材料に対する陽極酸化エッチングに係る新規な技術を提供する。【解決手段】ＧａＮ材料であって、ＧａＮ材料にＵＶ光を照射しながら１Ｖのエッチング電圧で陽極酸化エッチングを行って深さ２μｍの凹部を形成したとき、凹部の底面の、測定長さ１００μｍにおける算術平均線粗さＲａが、１５ｎｍ以下となる、ＧａＮ材料を用いる。【選択図】図８

Description

本発明は、ＧａＮ材料および半導体装置の製造方法に関する。
窒化ガリウム（ＧａＮ）は、発光素子、トランジスタ等の半導体装置を製造するための材料として用いられている。ＧａＮを用いた半導体装置を製造する際の加工技術として、エッチングが用いられる。例えば、トレンチゲート構造のＭＩＳＦＥＴ（metal-insulator-semiconductor field-effect transistor）を製造する場合、エッチングで形成される凹部の内面が、動作部であるＭＩＳ界面となるため、エッチングによって、少ないダメージで平坦性の高い面を形成できることが望まれる。
ＧａＮ材料に対するエッチング技術として、陽極酸化を用いたエッチング（以下、陽極酸化エッチングともいう）が注目されている（例えば非特許文献１参照）。陽極酸化エッチングは、一般的なドライエッチングと比べてダメージが少ないウェットエッチングであり、また、中性粒子ビームエッチング（例えば非特許文献２参照）、アトミックレイヤーエッチング（例えば非特許文献３参照）等のダメージの少ない特殊なドライエッチングと比べて装置が簡便である点で好ましい。
J. Murata et al., "Photo-electrochemical etching of free-standing GaN wafer surfaces grown by hydride vapor phase epitaxy", Electrochimica Acta 171 (2015) 89-95 S. Samukawa, JJAP, 45(2006)2395. T. Faraz, ECS J. Solid Stat. Scie.&Technol., 4, N5023 (2015).
本発明の一目的は、ＧａＮ材料に対する陽極酸化エッチングに係る新規な技術を提供すること、例えば、陽極酸化による加工に好適なＧａＮ材料を提供すること、また例えば、ＧａＮ材料に対し平坦性を向上させた陽極酸化エッチングを行える技術を提供することである。
本発明の一態様によれば、
ＧａＮ材料であって、該ＧａＮ材料にＵＶ光を照射しながら１Ｖのエッチング電圧で陽極酸化エッチングを行って深さ２μｍの凹部を形成したとき、該凹部の底面の、測定長さ１００μｍにおける算術平均線粗さＲａが、１５ｎｍ以下となる、ＧａＮ材料
が提供される。
本発明の他の態様によれば、
ＧａＮ材料の転位密度が１×１０７／ｃｍ２未満である領域に、ＵＶ光を照射しながらエッチング電圧を印加して行う陽極酸化エッチングにより、凹部を形成する工程を有し、
前記エッチング電圧は、０．１６Ｖ以上１．３０Ｖ以下の範囲の電圧である半導体装置の製造方法
が提供される。
本発明のさらに他の態様によれば、
ＧａＮ基板と、前記ＧａＮ基板上にエピタキシャル成長されたＧａＮ層と、を有し、前記エピタキシャル成長されたＧａＮ層は、ｐ型不純物が添加され前記ｐ型不純物を活性化するアニールが施されていないＧａＮ層を有する、ＧａＮ材料を用意する工程と、
前記ＧａＮ材料にＵＶ光を照射しながら行う陽極酸化エッチングにより、前記ｐ型不純物が添加され前記ｐ型不純物を活性化するアニールが施されていないＧａＮ層をエッチングすることで、凹部を形成する工程と、
を有する半導体装置の製造方法
が提供される。
陽極酸化による加工に好適なＧａＮ材料が提供される。ＧａＮ材料に対し平坦性を向上させた陽極酸化エッチングを行える技術が提供される。
図１（ａ）〜１（ｇ）は、本発明の第１実施形態によるＧａＮ材料（基板）の製造方法を示す概略断面図である。 図２は、ＨＶＰＥ装置を例示する概略構成図である。 図３は、第２実施形態によるＧａＮ材料（エピ基板）を示す概略断面図である。 図４は、電気化学セルを例示する概略構成図である。 図５は、陽極酸化エッチングのシーケンスを示すタイミングチャートである。 図６は、陽極酸化により消費された単位面積当たりの電荷量と、エッチング深さとの関係を示すグラフである。 図７は、エッチング深さと、形成された凹部の底面における線粗さＲａとの関係を示すグラフである。 図８は、エッチング深さ２μｍの場合の、エッチング電圧と、線粗さＲａとの関係を示すグラフである。 図９は、図８のエッチング電圧１Ｖの近傍を拡大したグラフである。 図１０（ａ）〜１０（ｃ）は、それぞれ、エッチング電圧３Ｖ、２Ｖおよび１Ｖの場合に形成された凹部の底面のＳＥＭ像であり、図１０（ｄ）は、エッチングなしの場合の表面のＳＥＭ像である。 図１１（ａ）〜１１（ｄ）は、それぞれ、エッチング電圧３Ｖ、２Ｖ、１Ｖおよび０Ｖの場合に形成された凹部の底面の光学顕微鏡像である。 図１２（ａ）〜１２（ｄ）は、それぞれ、エッチング電圧３Ｖ、２Ｖ、１Ｖおよび０Ｖの場合に形成された凹部の底面のＡＦＭ像である。 図１３は、エッチングなしの場合、および、エッチング電圧が０Ｖ、１Ｖ、２Ｖおよび３Ｖの場合の、ＰＬ発光スペクトルを示す。 図１４（ａ）〜１４（ｃ）は、第３実施形態によるＧａＮ材料（エピ基板）を用いた半導体装置の製造方法の一部を示す概略断面図である。
本発明の実施形態による窒化ガリウム（ＧａＮ）材料１００について説明する。また、ＧａＮ材料１００に対する陽極酸化を用いたエッチング（陽極酸化エッチングともいう）について説明する。陽極酸化エッチングは、ＧａＮ材料１００を加工する方法として用いることができ、また、ＧａＮ材料１００の特性を評価する方法として用いることができる。
＜第１実施形態＞
まず、第１実施形態について説明する。第１実施形態では、ＧａＮ材料１００として、ＧａＮ基板１０（基板１０ともいう）を例示する。図１（ａ）〜１（ｇ）は、ボイド形成剥離（ＶＡＳ）法を用いて基板１０を製造する工程を示す概略断面図である。まず、図１（ａ）に示すように、下地基板１を用意する。下地基板１として、サファイア基板が例示される。下地基板１として、シリコン（Ｓｉ）基板、ガリウム砒素（ＧａＡｓ）基板等を用いてもよい。
次に、図１（ｂ）に示すように、下地基板１上に下地層２を形成する。下地層２は、例えば、低温成長されたＧａＮで構成されたバッファ層と、ＧａＮの単結晶層と、の積層で構成される。バッファ層および単結晶層は、例えば有機金属気相成長（ＭＯＶＰＥ）により形成される。ガリウム（Ｇａ）原料として例えばトリメチルガリウム（ＴＭＧ）が用いられ、窒素（Ｎ）原料として例えばアンモニア（ＮＨ３）が用いられる。バッファ層の厚さ、単結晶層の厚さは、それぞれ、例えば２０ｎｍ、０．５μｍである。
次に、図１（ｃ）に示すように、下地層２上に金属層３を形成する。金属層３は、例えば、チタン（Ｔｉ）を厚さ２０ｎｍ蒸着することで形成される。
次に、図１（ｄ）に示すように、熱処理により、金属層３を窒化してナノマスク３ａを形成するとともに、下地層２にボイドを形成してボイド含有層２ａを形成する。当該熱処理は、例えば以下のように行われる。下地層２および金属層３が形成された下地基板１を、電気炉内に投入し、ヒータを有するサセプタ上に載置する。そして、下地基板１を、水素ガス（Ｈ２ガス）または水素化物ガスを含む雰囲気中で加熱する。具体的には、例えば、窒化剤ガスとして２０％のＮＨ３ガスを含有するＨ２ガス気流中において、所定の温度、例えば８５０℃以上１１００℃以下の温度で、２０分間の熱処理を行う。
当該熱処理により、金属層３が窒化されることで、表面に高密度の微細孔を有するナノマスク３ａが形成される。また、ナノマスク３ａの微細孔を介して下地層２の一部がエッチングされることで、下地層２中にボイドが生じ、ボイド含有層２ａが形成される。このようにして、下地基板１上に形成されたボイド含有層２ａおよびナノマスク３ａを有するボイド形成基板４が作製される。
当該熱処理は、以下のように行われることが好ましい。当該熱処理は、ボイド含有層２ａ中に占めるボイドの体積比率である「ボイド化率（体積空隙率）」が、下地基板１上で周方向に均等になるように行われる。具体的には、例えば、下地基板１を載置するサセプタを回転させることで、周方向に均等な熱処理を行う。また例えば、下地基板１の面内でヒータの加熱具合を調節することで、成長基板の温度分布を周方向に均等にする。さらに、当該熱処理は、ボイド含有層２ａのボイド化率が、下地基板１の中心側から外周側に向けて径方向に滑らかに増加するように行われる。具体的には、例えば、下地基板１の面内でヒータの加熱具合を調節することで、下地基板１の温度を中心側から外周側に向けて径方向に単調に高くする。
次に、図１（ｅ）に示すように、ボイド形成基板４のナノマスク３ａ上に、結晶体６を成長させる。結晶体６は、気相法、具体的にはハイドライド気相成長（ＨＶＰＥ）法により成長させる。ここで、ＨＶＰＥ装置２００について説明する。図２は、ＨＶＰＥ装置２００を例示する概略構成図である。
ＨＶＰＥ装置２００は、石英等の耐熱性材料からなり、成膜室２０１が内部に構成された気密容器２０３を備えている。成膜室２０１内には、処理対象であるボイド形成基板４を保持するサセプタ２０８が設けられている。サセプタ２０８は、回転機構２１６が有する回転軸２１５に接続されており、回転自在に構成されている。気密容器２０３の一端には、成膜室２０１内へ塩酸（ＨＣｌ）ガス、ＮＨ３ガス、窒素ガス（Ｎ２ガス）を供給するガス供給管２３２ａ〜２３２ｃが接続されている。ガス供給管２３２ｃには水素（Ｈ２）ガスを供給するガス供給管２３２ｄが接続されている。ガス供給管２３２ａ〜２３２ｄには、上流側から順に、流量制御器２４１ａ〜２４１ｄ、バルブ２４３ａ〜２４３ｄがそれぞれ設けられている。ガス供給管２３２ａの下流には、原料としてのＧａ融液を収容するガス生成器２３３ａが設けられている。ガス生成器２３３ａには、ＨＣｌガスとＧａ融液との反応により生成された塩化ガリウム（ＧａＣｌ）ガスを、サセプタ２０８上に保持されたボイド形成基板４に向けて供給するノズル２４９ａが接続されている。ガス供給管２３２ｂ、２３２ｃの下流側には、これらのガス供給管から供給された各種ガスをサセプタ２０８上に保持されたボイド形成基板４に向けて供給するノズル２４９ｂ、２４９ｃがそれぞれ接続されている。気密容器２０３の他端には、成膜室２０１内を排気する排気管２３０が設けられている。排気管２３０にはポンプ２３１が設けられている。気密容器２０３の外周にはガス生成器２３３ａ内やサセプタ２０８上に保持されたボイド形成基板４を所望の温度に加熱するゾーンヒータ２０７が、気密容器２０３内には成膜室２０１内の温度を測定する温度センサ２０９が、それぞれ設けられている。ＨＶＰＥ装置２００が備える各部材は、コンピュータとして構成されたコントローラ２８０に接続されており、コントローラ２８０上で実行されるプログラムによって、後述する処理手順や処理条件が制御されるように構成されている。
結晶体６の成長処理は、ＨＶＰＥ装置２００を用い、例えば以下の処理手順で実施することができる。まず、ガス生成器２３３ａ内に原料としてＧａを収容する。また、サセプタ２０８上にボイド形成基板４を保持する。そして、成膜室２０１内の加熱および排気を実施しながら、成膜室２０１内へＨ２ガスとＮ２ガスとの混合ガスを供給する。そして、成膜室２０１内が所望の成膜温度、成膜圧力に到達し、また、成膜室２０１内の雰囲気が所望の雰囲気となった状態で、ガス供給管２３２ａ，２３２ｂからガス供給を行うことにより、ボイド形成基板４に対し、成膜ガスとしてＧａＣｌガスとＮＨ３ガスとを供給する。
結晶体６の成長処理の処理条件としては、以下が例示される。
成長温度Ｔｇ：９８０〜１１００℃、好ましくは１０５０〜１１００℃
成膜室２０１内の圧力：９０〜１０５ｋＰａ、好ましくは９０〜９５ｋＰａ
ＧａＣｌガスの分圧：１．５〜１５ｋＰａ
ＮＨ３ガスの分圧／ＧａＣｌガスの分圧：４〜２０
Ｎ２ガスの流量／Ｈ２ガスの流量：１〜２０
当該成長処理において、ボイド含有層２ａを起点として成長を開始したＧａＮ結晶が、ナノマスク３ａの微細孔を通って表面に現れることで、ナノマスク３ａ上に初期核が形成される。初期核が、厚さ方向（縦方向）および面内方向（横方向）に成長し、面内で互いに結合することで、ＧａＮ単結晶からなる連続膜の結晶体６が形成される。初期核が形成されなかった領域では、ナノマスク３ａと結晶体６との間に、ボイド含有層２ａのボイドを起因とする空隙５が形成される。ボイド含有層２ａのボイド化率を上述のように制御したことで、空隙５は、周方向に均等に、また、径方向中心側から外側に向けて大きくなるように形成される。
当該成長処理では、ボイド形成基板４上に結晶体６を成長させることで、例えばストライプマスクを用いたＥＬＯ（Epitaxially Lateral Overgrowth）のような、初期核の発生密度を不均一に分布させることで局所的に転位密度が非常に高い（例えば１×１０７／ｃｍ２以上である）転位集中領域を生じさせる方法と比べて、初期核の発生密度の分布を均一にできる。このため、面内における最大の転位密度を低く（例えば１×１０７／ｃｍ２未満に）抑制できる。
さらに、当該成長処理では、ボイド化率の低い径方向中心側ほど、ボイド含有層２ａから成長したＧａＮ結晶が、ナノマスク３ａの微細孔を通って表面に現れやすいため、初期核が早い時期に形成されやすい。換言すると、ボイド化率の高い径方向外側ほど、ボイド含有層２ａから成長したＧａＮ結晶が、ナノマスク３ａの微細孔を通って表面に現われにくいため、初期核が遅い時期に形成されやすい。これに伴い、初期核の成長と結合を、径方向中心側から外側に向かってだんだんと進行させることができるため、各初期核を大きく成長させやすい。また、このような初期核の成長と結合は、周方向に均等に進行させることができる。この結果、結晶体６における面内均一性等の結晶品質を、より高めることができる。
成長させる結晶体６の厚さは、結晶体６から少なくとも１枚の自立した基板１０が得られる厚さ、例えば０．２ｍｍ以上の厚さであることが好ましい。成長させる結晶体６の厚さの上限は、特に制限されない。
次に、図１（ｆ）に示すように、結晶体６をボイド形成基板４から剥離させる。この剥離は、結晶体６の成長中において、あるいは、結晶体６の成長後に成膜室２０１内を冷却する過程において、結晶体６がナノマスク３ａとの間に形成された空隙５を境にボイド形成基板４から自然に剥離することで行われる。
結晶体６が成長する際に結合した初期核間に、互いに引き合う力が働くことで、結晶体６には引張応力が導入されている。当該引張応力に起因して、剥離した結晶体６は、成長側表面が凹むように反る。これにより、剥離した結晶体６を構成するＧａＮ単結晶のｃ面は、結晶体６の主面６ｓの中心の法線方向に垂直な仮想面に対して、凹の球面状に湾曲する。ここで「球面状」とは、球面近似される曲面状のことを意味している。また、ここでいう「球面近似」とは、真円球面または楕円球面に対して所定の誤差の範囲内で近似されることを意味している。
空隙５が、周方向に均等で、径方向中心側から外側に向けて大きくなるように形成されていることにより、結晶体６を、ボイド形成基板４の外周側から中心側に向けて、かつ、周方向に均等に剥離させることができる。これにより、結晶体６の反り形状に合った自然な剥離を行うことができるため、剥離に起因する不要な応力の発生を抑制できる。以上のように、本製造方法では、ボイド化率を上述のように制御しつつＶＡＳ法により結晶成長を行うことで、面内均一性等の結晶品質がより高められた結晶体６を得ることができる。
所定厚さの結晶体６を成長させた後、成長処理に用いた各種ガスの供給を停止し、成膜室２０１内の雰囲気をＮ２ガスへ置換して大気圧に復帰させる。成膜室２０１内を搬出作業が可能な温度にまで低下させた後、成膜室２０１内からボイド形成基板４および結晶体６を搬出する。
次に、図１（ｇ）に示すように、結晶体６に、機械加工（例えばワイヤーソーによる切断）および研磨を適宜施すことで、結晶体６から１枚または複数枚の基板１０を得る。図１（ｇ）に例示する基板１０の主面１０ｓに対して最も近い低指数の結晶面はｃ面である。
以上のようにして、基板１０が製造される。基板１０は、最大の転位密度が１×１０７／ｃｍ２未満に抑制されていることに加え、高い面内均一性を有する。基板１０の転位密度が抑制されていることは、具体的には例えば以下のような条件で表される。基板１０の主面１０ｓ内で、カソードルミネッセンス（ＣＬ）法により、３ｍｍ角の測定領域中で、１箇所当たり直径５００μｍの大きさの観察領域を走査して、１０箇所程度の測定を行う。このとき、最大の転位密度は、１×１０７／ｃｍ２未満、好ましくは例えば５×１０６／ｃｍ２以下である。平均的な転位密度は、好ましくは例えば３×１０６／ｃｍ２以下である。最小の転位密度は、特に制限されない。最小の転位密度に対する最大の転位密度の比は、最小の転位密度が低いほど大きくなり得るが、目安としては、例えば１００倍以下、また例えば１０倍以下である。
本願発明者は、第１実施形態によるＧａＮ材料１００である基板１０は、陽極酸化エッチングによって内面の平坦性が高い凹部を形成する加工に好適な材料であるとの知見を得た。陽極酸化エッチング、および、形成される凹部の内面の平坦性については、詳細を後に説明する。陽極酸化エッチングにより凹部が形成される面（被エッチング面ともいう）として、例えば主面１０ｓが用いられる。
基板１０には、不純物が添加されてもよい。不純物が添加される場合、図２に示すＨＶＰＥ装置２００に、当該不純物を含有するガスを供給するためのガス供給管等が追加されてよい。不純物は、例えば、基板１０に導電性を付与するための不純物であり、例えばｎ型不純物である。ｎ型不純物としては、例えば、Ｓｉ、ゲルマニウム（Ｇｅ）が用いられる。例えばＳｉが添加される場合、Ｓｉ原料としては例えばジクロロシラン（ＳｉＨ２Ｃｌ２）が用いられる。不純物は、また例えば、基板１０に半絶縁性を付与するための不純物であってよい。
＜第２実施形態＞
次に、第２実施形態について説明する。第２実施形態では、併せて実験例についても説明する。第２実施形態では、図３に示すように、ＧａＮ材料１００として、基板１０と、基板１０上にエピタキシャル成長されたＧａＮ層２０（エピ層２０ともいう）と、を有する積層体３０（エピ基板３０ともいう）を例示する。基板１０として、第１実施形態で説明した基板１０が好ましく用いられる。
第２実施形態は、基板１０およびエピ層２０に、それぞれ、ｎ型不純物が添加されている場合を例示する。基板１０およびエピ層２０の構造は、特に制限されないが、例えば以下が例示される。基板１０には、ｎ型不純物として、例えば、Ｓｉが１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下の濃度で添加されている。エピ層２０には、例えば、Ｓｉが３×１０１５／ｃｍ３以上５×１０１６／ｃｍ３以下の濃度で添加されている。エピ基板３０を半導体装置の材料として用いる際、基板１０は電極とのコンタクト層、エピ層２０はドリフト層としての使用が想定され、エピ層２０には、耐圧向上の観点から、基板１０よりも低濃度のｎ型不純物が添加されているとよい。基板１０の厚さは、特に制限されないが、例えば４００μｍである。エピ層２０の厚さは、例えば、１０μｍ以上３０μｍ以下である。エピ層２０は、ｎ型不純物濃度が異なる複数のＧａＮ層の積層で構成されていてもよい。
エピ層２０は、基板１０の主面１０ｓ上に、例えばＭＯＶＰＥにより成長される。Ｇａ原料としては例えばＴＭＧが用いられ、Ｎ原料としては例えばＮＨ３が用いられ、Ｓｉ原料としては例えばモノシラン（ＳｉＨ４）が用いられる。エピ層２０は、基板１０の結晶性を引き継いで成長するので、基板１０と同様に、最大の転位密度が１×１０７／ｃｍ２未満に抑制されていることに加え、高い面内均一性を有する。
本願発明者は、第２実施形態によるＧａＮ材料１００であるエピ基板３０は、以下の実験例で詳細を説明するように、陽極酸化エッチングによって内面の平坦性が高い凹部を形成する加工に好適な材料であるとの知見を得た。
ここで、実験例に沿って、陽極酸化エッチング、および、陽極酸化エッチングによって形成される凹部の内面の平坦性について説明する。図４は、陽極酸化エッチングに用いられる電気化学セル３００を例示する概略構成図である。容器３１０に、電解液３２０が収容されている。電解液３２０としては、例えば、界面活性剤としてＳｉｇｍａ Ｃｈｅｍｉｃａｌ製、Ｔｒｉｔｏｎ （登録商標）Ｘ−１００が１％添加された０．０１Ｍの水酸化ナトリウム（ＮａＯＨ）水溶液が用いられる。
カソード電極３３０として、例えばプラチナ（Ｐｔ）コイルが用いられる。カソード電極３３０は、電解液３２０中に配置されている。アノード電極３４０として、ＧａＮ材料１００が用いられる。容器３１０は開口３１１を有しており、シーリングリング３１２が、開口３１１を取り囲み容器３１０とＧａＮ材料１００との間に介在するように、配置されている。シーリングリング３１２の、容器３１０と反対側の開口３１３が、ＧａＮ材料１００により塞がれるように、ＧａＮ材料１００が配置されている。これにより、ＧａＮ材料１００は、シーリングリング３１２の穴内に充填された電解液３２０と接触する。ＧａＮ材料１００（アノード電極３４０）には、電解液３２０と接触と接触しないように、オーミック接触プローブ３４１が取り付けられている。
カソード電極３３０と、アノード電極３４０に取り付けられたオーミック接触プローブ３４１との間は、配線３５０により接続される。配線３５０の途中に、電圧源３６０が挿入されている。電圧源３６０は、カソード電極３３０とアノード電極３４０との間に、所定のタイミングで所定のエッチング電圧を印加する。
容器３１０の外部に光源３７０が配置されている。光源３７０は、所定のタイミングで所定の照射強度の紫外（ＵＶ）光３７１を放出する。光源３７０としては、例えば水銀キセノン（Ｈｇ−Ｘｅ）ランプ（例えば、浜松ホトニクス製、ＬＩＧＨＴＮＩＮＧＣＵＲＥ（登録商標）Ｌ９５６６−０３）が用いられる。容器３１０に、ＵＶ光３７１を透過させる窓３１４が設けられている。光源３７０から放射されたＵＶ光３７１が、窓３１４、電解液３２０、容器３１０の開口３１１、および、シーリングリング３１２の開口３１３を介して、ＧａＮ材料１００（アノード電極３４０）に照射される。容器３１０に、ポンプ３８０が取り付けられている。ポンプ３８０は、所定のタイミングで、容器３１０内の電解液３２０を攪拌する。
アノード電極３４０にＵＶ光３７１が照射されることで、アノード電極３４０およびカソード電極３３０では、それぞれ以下の反応が進行する。アノード電極３４０では、ＵＶ光３７１の照射で発生したホールによりＧａＮがＧａ３＋とＮ２とに分解され（化１）、さらにＧａ３＋がＯＨ−基によって酸化されることで（化２）、酸化ガリウム（Ｇａ２Ｏ３）が生成する。生成されたＧａ２Ｏ３が、電解液３２０であるＮａＯＨ水溶液により溶解されることで、アノード電極３４０が、つまりＧａＮ材料１００が、エッチングされる。このようにして、陽極酸化エッチングが行われる。
（アノード反応）
（カソード反応）
実験例において具体的には、アノード電極３４０となるＧａＮ材料１００として、エピ基板３０を用いた。より詳細には、エピ基板３０のエピ層２０側を電解液３２０と接触させた状態でエピ層２０にＵＶ光３７１を照射することにより、エピ層２０を陽極酸化させてエッチングした。つまり、被エッチング面としてエピ層２０の主面２０ｓを用いた。
実験例では、基板１０として、Ｓｉ濃度が１〜２×１０１８／ｃｍ３のＧａＮ基板を用いた。基板１０上に、Ｓｉ濃度が２×１０１８／ｃｍ３で厚さ２μｍのＧａＮ層と、Ｓｉ濃度が９×１０１５／ｃｍ３で厚さ１３μｍのＧａＮ層とをＭＯＶＰＥで成長させることで、エピ層２０を形成した。エピ基板３０の全体のサイズは、直径２インチ（５．０８ｃｍ）とし、エピ層２０が電解液３２０と接触してエッチングされる領域のサイズ、つまりシーリングリング３１２の穴の開口３１３のサイズは、直径３．５ｍｍとした。
被エッチング面における照射強度は９ｍＷ／ｃｍ２とした。ＵＶ光照射およびエッチング電圧印加を同時に１３秒間行った後、ＵＶ光照射およびエッチング電圧印加を９秒間停止するように、ＵＶ光照射およびエッチング電圧印加を、間欠的に繰り返した。つまり、パルス陽極酸化を行った。エッチング電圧を０Ｖ、１Ｖ、２Ｖおよび３Ｖと変化させることで、陽極酸化エッチングによって形成される凹部の底面の平坦性がどのように変化するか調べた。以下、図５〜１３を参照して、実験例の結果について説明する。
なお、各種材料に対して陽極酸化エッチングを行う市販の装置においては、エッチング電圧として３Ｖ超の高い電圧が設定されることが通常である。本実験例は、３Ｖ以下の低いエッチング電圧範囲を対象としている点で、特徴的である。
図５は、陽極酸化エッチングのシーケンスを示すタイミングチャートである。上述のように、ＵＶ光照射（Ｌｕｍｐと示す）およびエッチング電圧印加（Ｖｅｔｃｈと示す）を同時に１３秒間行った後、ＵＶ光照射およびエッチング電圧印加を９秒間停止するように、ＵＶ光照射およびエッチング電圧印加を、間欠的に繰り返す。ＵＶ光照射およびエッチング電圧印加が停止されている期間に、より詳しくは当該期間の前半の５秒間に、ポンプ３８０により電解液３２０を攪拌する（Ｐｕｍｐと示す）。
図５の下部に、エッチング電圧が０Ｖ、１Ｖ、２Ｖおよび３Ｖの場合のエッチング電流を示す。どのエッチング電圧においても、ＵＶ光の照射期間には、エッチング電流が流れ、ＵＶ光の停止期間には、エッチング電流が流れない。ＵＶ光の照射期間において、エッチング電圧が０Ｖであっても、上述のアノード反応に従ってＯＨ−基がアノード電極３４０に到達することで、エッチング電流が流れる。エッチング電圧が増加するほど、アノード電極３４０にＯＨ−基を引き付ける駆動力が増すため、エッチング電流が増加する。
図６は、陽極酸化により消費された単位面積当たりの電荷量と、エッチング深さとの関係を示すグラフである。エッチング電圧が０Ｖの結果を四角のプロットで示し、エッチング電圧が１Ｖの結果を三角のプロットで示し、エッチング電圧が２Ｖの結果を菱形のプロットで示し、エッチング電圧が３Ｖの結果を円形のプロットで示す。このようなプロットの仕方は、後述の図７でも同様である。
エッチング深さは、段差計（Ｓｌｏａｎ，Ｄｅｔｔａｋ３ ＳＴ）により測定した。エッチング深さは、消費された電荷量に対して線形に変化していることがわかる。エッチング深さＷｒは、ファラデーの法則により、
と表される。ここで、ＭはＧａＮの分子量、ｚはＧａＮ１ｍｏｌ当たりの陽極酸化に必要な価数、Ｆはファラデー定数、ρはＧａＮの密度、Ｊはエッチング電流密度である。式（１）より、１ｍｏｌのＧａＮを陽極酸化するために必要なホールは、ｚ＝５．３〜６．８ｍｏｌである。Ｇａ２Ｏ３生成（化１および化２）のみであれば、ｚ＝３ｍｏｌとなる。そのため、この結果は、アノード電極３４０において、Ｇａ２Ｏ３生成に加え酸素ガス生成も起こり、ホールが消費されていることを示している。
図７は、エッチング深さと、形成された凹部の底面における算術平均線粗さＲａ（本明細書において、これを単に「線粗さＲａ」と称することがある）との関係を示すグラフである。線粗さＲａは、触針式段差計（Ｓｌｏａｎ，Ｄｅｔｔａｋ３ＳＴ）により測定した。触針式段差計による測定において、線粗さＲａは、評価長さ５００μｍのうち、基準長さを１００μｍとして算出した。つまり、線粗さＲａを求めるための測定長さは、１００μｍとした。図７において、代表的にエッチング電圧１Ｖの結果が拡大して示されており、エッチング電圧０Ｖ、２Ｖおよび３Ｖの結果が、エッチング電圧１Ｖの結果と併せて、右下部に縮小して示されている。
エッチング深さが０μｍ以上１０μｍ以下の範囲において、いずれの深さにおいても、エッチング電圧１Ｖの線粗さＲａが、顕著に小さいことがわかる。例えば、エッチング深さ１０μｍにおいて、エッチング電圧２Ｖの線粗さＲａが１５０ｎｍ程度であるのに対し、エッチング電圧１Ｖの線粗さＲａは８ｎｍ程度であり、１０ｎｍ以下と非常に小さい。つまり、エッチング電圧１Ｖにおいて、形成された凹部の底面の平坦性が顕著に高いことがわかる。なお、凹部が深いほど、底面の平坦性が低下する傾向が観察される。
図８は、エッチング深さ２μｍの場合の、エッチング電圧と、線粗さＲａとの関係を示すグラフ（図７のエッチング深さ２μｍの結果をプロットし直したもの）である。図９は、図８のエッチング電圧１Ｖの近傍を拡大したグラフである。
線粗さＲａは、エッチング電圧０Ｖ、１Ｖ、２Ｖおよび３Ｖにおいて、それぞれ、１７ｎｍ、３．５ｎｍ、４０ｎｍおよび７０ｎｍである。エッチング電圧１Ｖでは、線粗さＲａが５ｎｍ以下の非常に平坦な底面が得られている。この結果から、線粗さＲａが例えば１５ｎｍ以下となるエッチング電圧は、０．１６Ｖ以上１．３０Ｖ以下の範囲の電圧と見積もられ、線粗さＲａが例えば１０ｎｍ以下となるエッチング電圧は、０．５２Ｖ以上１．１５Ｖ以下の範囲の電圧と見積もられる。
図１０（ａ）〜１０（ｃ）は、それぞれ、エッチング電圧３Ｖ、２Ｖおよび１Ｖの場合に形成された凹部の底面の走査型電子顕微鏡（ＳＥＭ）像である。図１０（ｄ）は、エッチングなしの場合の表面のＳＥＭ像である。エッチング電圧１Ｖにおいて、凹部の底面の平坦性が高いことがわかる。
図１１（ａ）〜１１（ｄ）は、それぞれ、エッチング電圧３Ｖ、２Ｖ、１Ｖおよび０Ｖの場合に形成された凹部の底面の光学顕微鏡像である。各像の左部に示された円形状の領域が、エッチングされた領域すなわち凹部を示す。エッチング電圧１Ｖにおいて、例えば５００μｍ角以上の、また例えば１ｍｍ角以上の広い領域に亘って、凹部の底面の平坦性が高いことがわかる。
図１２（ａ）〜１２（ｄ）は、それぞれ、エッチング電圧３Ｖ、２Ｖ、１Ｖおよび０Ｖの場合に形成された凹部の底面の原子間力顕微鏡（ＡＦＭ）像である。エッチング電圧１Ｖにおいて、凹部の底面の平坦性が高いことがわかる。エッチング電圧１Ｖにおいて、凹部の底面の５μｍ角の測定領域（評価領域）に対してＡＦＭにより測定された算術平均面粗さＲａは、２．６ｎｍである。なお、エッチング電圧０Ｖでは、比較的平坦性の高い領域と比較的平坦性の低い領域とが混在するムラが観察される。これは、エッチング電圧が印加されないことで、ＯＨ−基の供給されやすさ、つまりＧａ２Ｏ３の生成されやすさが領域によりばらついて、エッチングされやすい領域とエッチングされにくい領域とが生じるためではないかと推測される。
図１３は、陽極酸化エッチングによりＧａＮ材料のフォトルミネッセンス（ＰＬ）特性がどのように変化するかを示すグラフであり、エッチングなしの場合、および、エッチング電圧が０Ｖ、１Ｖ、２Ｖおよび３Ｖの場合の、ＰＬ発光スペクトルを示す。ＰＬ発光スペクトルのＧａＮのバンド端（３．４ｅＶ程度）におけるピーク強度を、バンド端ピーク強度と呼ぶ。どのエッチング電圧におけるバンド端ピーク強度も、エッチングなしの場合のバンド端ピーク強度に対して、９０％以上の強度を有している。つまり、どのエッチング電圧を用いても、陽極酸化に起因するバンド端ピーク強度の変化率（減少率）は、１０％未満である。このように、陽極酸化エッチングは、ＧａＮ結晶にほとんどダメージを与えずに、ＧａＮ材料を加工できる手法であることが示された。
実験例の結果は、以下のようにまとめられる。エッチング電圧を０Ｖ、１Ｖ、２Ｖおよび３Ｖと変化させて、陽極酸化エッチングによりＧａＮ材料１００に凹部を形成する場合、凹部の底面の平坦性は、エッチング電圧１Ｖで最も高い。エッチング電圧が例えば２Ｖまたは３Ｖと過度に高いと、激しいエッチングが生じることで、凹部の底面の平坦性が低くなると推測される。一方、エッチング電圧が０Ｖと過度に低いと、エッチングされやすい領域とエッチングされにくい領域とが生じることで、凹部の底面の平坦性が低くなると推測される。
エッチング電圧が１Ｖ程度であると、適度なエッチングが生じることで、凹部の底面の平坦性が高くなると推測される。具体的には、例えば、形成される凹部の底面の線粗さＲａを１５ｎｍ程度以下とする目安として、エッチング電圧を０．１６Ｖ以上１．３０Ｖ以下の範囲の電圧とすることが好ましい。また例えば、形成される凹部の底面の線粗さＲａを１０ｎｍ程度以下とする目安として、エッチング電圧を０．５２Ｖ以上１．１５Ｖ以下の範囲の電圧とすることが好ましい。
このように、実験例では、１Ｖ程度のエッチング電圧で、平坦性の高い陽極酸化エッチングを行うことができた。１Ｖ程度のエッチング電圧は、陽極酸化エッチングに通常用いられる例えば３Ｖ超のエッチング電圧と比べて、非常に低い。このような低いエッチング電圧で陽極酸化エッチングが行えるためには、まず、被エッチング面内におけるＧａＮ材料１００の転位密度が十分に低い（例えば、最大でも１×１０７／ｃｍ２未満である）ことが好ましいと考えられる。転位密度が過度に高い（例えば１×１０７／ｃｍ２以上である）領域は、ＵＶ光照射により発生したホールをトラップすることで、陽極酸化を阻害するからである。さらに、このような低いエッチング電圧で平坦性の高いエッチングを行うためには、陽極酸化のされやすさのばらつきが抑制されるように、被エッチング面内におけるＧａＮ材料１００の面内均一性が高いことが好ましい。
このような考察を踏まえると、陽極酸化エッチングで形成される凹部の底面の線粗さＲａは、ＧａＮ材料１００の特性（転位密度の低さおよび面内均一性）を評価する指標として用いることができる。第１、第２実施形態によるＧａＮ材料１００、つまり基板１０およびエピ基板３０は、陽極酸化エッチングによって内面の平坦性が高い凹部を形成することができるＧａＮ材料として特徴付けられる。具体的には、第１、第２実施形態によるＧａＮ材料１００は、ＵＶ光を照射しながらエッチング電圧を１Ｖとして行う陽極酸化エッチングにより深さ２μｍの凹部を形成すると想定した場合に、当該凹部の底面が、線粗さＲａが好ましくは１５ｎｍ以下、より好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下の平坦な面に形成される程度に、転位密度が低く、面内均一性が高いＧａＮ材料である。
なお、ＧａＮ材料１００のエッチングなしの表面は、線粗さＲａが例えば０．５ｎｍである程度に平坦である。つまり、ＧａＮ材料１００に陽極酸化エッチングにより凹部が形成された部材（ＧａＮ部材ともいう）において、凹部の外側の上面であるエッチングなしの表面は、線粗さＲａが例えば０．５ｎｍである程度に平坦である。線粗さＲａが、上述のように、好ましくは１５ｎｍ以下、より好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下であることは、ＧａＮ部材（ＧａＮ材料１００）の凹部の外側の表面（エッチングなしの表面）での線粗さＲａに対して、凹部の底面での線粗さＲａが、好ましくは３０倍以下、より好ましくは２０倍以下、さらに好ましくは１０倍以下であることを示す。なお、エッチング深さが２μｍよりも浅い凹部の底面は、エッチング深さが２μｍの凹部の底面よりも平坦といえる。したがって、このような条件は、エッチング深さ２μｍの凹部に限らず、エッチング深さ２μｍ以下の凹部が形成される場合について、適合する。
なお、上述のような陽極酸化エッチングで形成された凹部の底面は、エッチングに起因するＧａＮ結晶のダメージが少ない。これにより、ＧａＮ部材（ＧａＮ材料１００）について、凹部の底面におけるＰＬ発光スペクトルのバンド端ピーク強度は、凹部の外側の表面（エッチングなしの表面）におけるＰＬ発光スペクトルのバンド端ピーク強度に対して、９０％以上の強度を有する。
ここで述べた評価方法では、「凹部」として、底面のある凹部、つまりＧａＮ材料１００を貫通しない構造の形成を想定しているが、陽極酸化エッチングで実際の加工を行う際には、「凹部」として、ＧａＮ材料１００を貫通する構造を形成してもよい。
実験例で明らかにされたエッチング電圧の条件は、第１、第２実施形態によるＧａＮ材料１００に対する陽極酸化エッチングに限らず、ＧａＮ材料の転位密度が十分に低い（例えば１×１０７／ｃｍ２未満である）領域に対する陽極酸化エッチングにおいて、凹部内面の平坦性を向上させるための目安として有用と考えられる。つまり、ＧａＮ材料の転位密度が例えば１×１０７／ｃｍ２未満である領域に、ＵＶ光を照射しながらエッチング電圧を印加して行う陽極酸化エッチングで凹部を形成する際に、エッチング電圧を０．１６Ｖ以上１．３０Ｖ以下の範囲とすることが好ましく、エッチング電圧を０．５２Ｖ以上１．１５Ｖ以下の範囲とすることがより好ましい。このような目安は、凹部底面の平坦性が損なわれやすい、例えば深さ１μｍ以上、また例えば深さ２μｍ以上の深い凹部を形成する場合に、特に有用である。なお、浅い（例えば深さ１μｍ未満の）凹部を形成する際にも、このような目安は有用であり、このような目安を用いることで、より平坦性の高い凹部底面を形成することができる。エッチング深さが浅いほど、凹部底面の平坦性は高くなるからである。
平坦性を向上させるために、このような陽極酸化エッチングは、ＵＶ光の照射およびエッチング電圧の印加を間欠的に繰り返す態様で行われることが好ましい。また、ＵＶ光の照射およびエッチング電圧の印加が停止されている期間に、陽極酸化エッチングに用いる電解液を攪拌することがより好ましい。
上述の実験例では、陽極酸化エッチングで形成された凹部の底面の平坦性を評価したが、底面が平坦に形成されることは、エッチング条件が適度であることを意味し、側面も平坦に形成されることを示す。つまり、上述のような条件で陽極酸化エッチングを行うことで、形成される凹部の内面の平坦性を向上させることができる。
上述の実験例では、被エッチング面におけるＵＶ光の照射強度を９ｍＷ／ｃｍ２とした。ＵＶ光の照射強度のよく用いられる一般的な値として、例えば、マスクアライナにおける照射強度２０ｍＷ／ｃｍ２が挙げられる。上述の実験例は、被エッチング面における照射強度が例えば２０ｍＷ／ｃｍ２以下である実施しやすい条件で行われている。
なお、上述の実験例では、電解液として濃度０．０１ＭのＮａＯＨ水溶液を用いたが、電解液の濃度は適宜調整されてもよい。例えば、濃度を０．０１Ｍより薄く（例えば０．００３Ｍ程度に）することで、エッチングレートは低下するものの、エッチングの平坦性のさらなる向上が図られる。また例えば、エッチングの適度な平坦性が損なわれない範囲で、濃度を０．０１Ｍより濃く（例えば０．０２Ｍ以下に）してもよい。
＜第３実施形態＞
次に、第３実施形態について説明する。第３実施形態では、図１４（ａ）に示すように、ＧａＮ材料１００として、ＧａＮ基板１０とエピ層２０とを有するエピ基板３０を例示する。エピ層２０の構造が、第２実施形態と異なり、第３実施形態のエピ層２０は、ｎ型不純物が添加されたＧａＮ層２１ｎ（エピ層２１ｎともいう）と、ｐ型不純物が添加されたＧａＮ層２１ｐ（エピ層２１ｐともいう）とを有する。基板１０として、第１実施形態で説明した基板１０が好ましく用いられる。
基板１０およびエピ層２０（エピ層２１ｎおよび２１ｐ）の構造は、特に制限されないが、例えば以下が例示される。基板１０およびエピ層２１ｎについては、それぞれ、第２実施形態で説明した基板１０およびエピ層２０と同様な構造が例示される。ｐ型不純物としては、例えばマグネシウム（Ｍｇ）が用いられる。エピ層２１ｐは、例えば、Ｍｇが２×１０１７／ｃｍ３以上２×１０１８／ｃｍ３以下の濃度で添加され厚さが３００ｎｍ以上６００ｎｍ以下のＧａＮ層と、Ｍｇが１×１０２０／ｃｍ３以上３×１０２０／ｃｍ３以下の濃度で添加され厚さが１０ｎｍ以上５０ｎｍ以下のＧａＮ層と、の積層で構成される。
エピ層２０（エピ層２１ｎおよび２１ｐ）は、基板１０の主面１０ｓ上に、例えばＭＯＶＰＥにより成長される。エピ層２１ｎの成長は、第２実施形態で説明したエピ層２０の成長と同様である。エピ層２１ｐは、Ｇａ原料として例えばＴＭＧ、Ｎ原料として例えばＮＨ３、Ｍｇ原料として例えばビスシクロペンタジエニルマグネシウム（ＣＰ２Ｍｇ）を用いて、成長される。エピ層２１ｎおよび２１ｐは、基板１０の結晶性を引き継いで成長するので、基板１０と同様に、最大の転位密度が１×１０７／ｃｍ２未満に抑制されていることに加え、高い面内均一性を有する。第３実施形態によるＧａＮ材料１００であるエピ基板３０は、第１、第２実施形態によるＧａＮ材料１００と同様に、陽極酸化エッチングによって内面の平坦性が高い凹部を形成する加工に好適な材料である。
図１４（ｂ）は、エピ基板３０に対する陽極酸化エッチングを示す。被エッチング面として、エピ層２０の主面２０ｓが用いられる。主面２０ｓ内のエッチングされるべき領域２２が電解液３２０と接触するように、エピ基板３０を電気化学セル３００にセットする。そして、領域２２にＵＶ光３７１を照射しながらエッチング電圧を印加することにより、陽極酸化エッチングを行う。本例では、エピ層２１ｐを貫通させエピ層２１ｎを途中の厚さまで掘ることで、凹部４０を形成する。凹部４０の側面２３に、エピ層２１ｐとエピ層２１ｎとで構成されるｐｎ接合２３ｐｎが露出する。エッチング電圧を上述のように１Ｖ程度とすることで、平坦性の高い側面２３上にｐｎ接合２３ｐｎを形成することができる。主面２０ｓ内の、領域２２の外側に配置されたエッチングを行わない領域は、ハードマスク等のマスク４１で覆ってエッチングを防止するとよい。凹部４０の側面の不要なエッチング（サイドエッチング）を抑制するため、マスク４１を遮光性とし、また、ＵＶ光３７１の直進性を高くするとよい。
第３実施形態のように、エピ層２０が、ｐ型不純物が添加されたエピ層２１ｐを有する場合、エピ層２１ｐのｐ型不純物を活性化させる活性化アニールは、以下の理由により、陽極酸化エッチングの後に行うことが好ましい。エピ層２１ｐがｐ型導電層であると、エピ層２１ｐ自体がホールを有するため、ＵＶ光３７１の照射なしでも陽極酸化エッチングが進行しやすい。これに起因して、エピ層２１ｎとエピ層２１ｐとでエッチングのされやすさがばらつく。また、エピ層２１ｐのサイドエッチングが生じやすくなるので、凹部４０の側面２３の平坦性が損なわれやすい。したがって、エピ層２１ｐをｐ型導電層とする前に、つまり、活性化アニールを行う前に、陽極酸化エッチングを行うことが、平坦性向上の観点から好ましい。換言すると、活性化アニールは、陽極酸化エッチングの後に行うことが好ましく、陽極酸化エッチングの際のエピ層２１ｐには、活性化アニールが施されていないことが好ましい。
図１４（ｃ）は、活性化アニールを示す。活性化アニールにより、エピ層２１ｎのｎ型不純物を活性化してエピ層２１ｎをｎ型導電層とするとともに、エピ層２１ｐのｐ型不純物を活性化してエピ層２１ｐをｐ型導電層とする。活性化アニールは、公知の技術を適宜用いて行うことができる。
＜他の実施形態＞
以上、本発明の実施形態を具体的に説明した。しかしながら、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更、改良、組み合わせ等が可能である。
上述の陽極酸化エッチングは、ＧａＮ材料を用いた半導体装置の製造方法の一部として、好ましく利用することができる。例えば、第２実施形態のＧａＮ材料１００（エピ層２０がｎ型不純物の添加されたＧａＮ層で構成されたエピ基板３０）を用いてショットキーバリアダイオードを製造する際の構造形成方法として、上述の陽極酸化エッチングを利用することができる。また例えば、第３実施形態のＧａＮ材料１００（エピ層２０がｎ型不純物の添加されたＧａＮ層とｐ型不純物が添加されたＧａＮ層とを有するエピ基板３０）を用いてｐｎ接合ダイオードまたはトランジスタを製造する際の構造形成方法として、上述の陽極酸化エッチングを利用することができる。なお、例えば、ジャンクションバリアショットキー（ＪＢＳ）ダイオードを製造する場合のように、ｎｐの積層構造のうち表層のｐ型ＧａＮ層のみを陽極酸化エッチングで除去するような加工を行ってもよい。エピ層２０の構造は、必要に応じて適宜選択することができ、例えば、導電型不純物の添加されていないＧａＮ層を有していてもよいし、また例えば、ｎｐｎ等の積層構造であってもよい。なお、積層構造を有するエピ層２０の特定の層のみに陽極酸化エッチングを行ってもよい。ＧａＮ基板としては、第１実施形態で説明した基板１０に限らず、転位密度が十分に低い（例えば１×１０７／ｃｍ２未満である）領域を有するＧａＮ基板が好ましく用いられる。基板１０の導電性は、適宜選択されてよい。
例えば、トレンチゲート構造のＭＩＳＦＥＴは、以下のように製造される。エピ層２０の積層構造をｎｐｎ（またはｐｎｐ）とし、陽極酸化エッチングによりエピ層２０に凹部４０を形成し、凹部４０の側面２３上に、トランジスタの動作部となるｎｐｎ接合（またはｐｎｐ接合）を形成する。凹部４０内に絶縁ゲート電極を形成し、さらに、ｎｐｎの積層構造の各ｎ層（またはｐｎｐの積層構造の各ｐ層）と電気的に接続するソース電極とドレイン電極とを形成する。本製造方法によれば、半導体装置の動作部となるｎｐｎ接合（またはｐｎｐ接合）が配置されるＭＩＳ界面を、陽極酸化エッチングにより、少ないダメージで平坦性高く形成できるので、高い動作性能の半導体装置を簡便に製造することができる。
なお、ＧａＮ材料１００を用いて半導体装置を作製する場合の電極構造は、基板１０の導電特性に応じて異なってよい。例えば、基板１０の表（おもて）面上に形成されたｎ型ＧａＮ層と電気的に接続される電極の構造は、以下のようなものである。例えば、ｎ型導電性基板１０を用いて発光ダイオード（ＬＥＤ）を製造する場合、当該電極は、基板１０の裏面上に形成されてよい。これに対し、例えば、半絶縁性基板１０を用いてＧａＮ−高電子移動度トランジスタ（ＨＥＭＴ）を製造する場合、当該電極は、ｎ型ＧａＮ層上に、つまり基板１０の表面側に、形成されることとなる。
＜本発明の好ましい態様＞
以下、本発明の好ましい態様について付記する。
（付記１）
ＧａＮ材料であって、該ＧａＮ材料にＵＶ光を照射しながら１Ｖのエッチング電圧で陽極酸化エッチングを行って深さ２μｍ（または２μｍ以下）の凹部を形成したとき、該凹部の底面の、測定長さ１００μｍにおける算術平均線粗さＲａが、好ましくは１５ｎｍ以下、より好ましくは１０ｎｍ以下、さらに好ましくは５ｎｍ以下となる（程度に、転位密度が低く、面内均一性が高い）、ＧａＮ材料。
（付記２）
前記ＧａＮ材料の前記凹部が形成される面内における最大の転位密度は、１×１０７／ｃｍ２未満である、付記１に記載のＧａＮ材料。
（付記３）
前記陽極酸化エッチングにおいて、前記凹部が形成される面における前記ＵＶ光の照射強度を２０ｍＷ／ｃｍ２以下とする（または９ｍＷ／ｃｍ２とする）、付記１または２に記載のＧａＮ材料。
（付記４）
前記ＧａＮ材料は、ＧａＮ基板である、付記１〜３のいずれか１つに記載のＧａＮ材料。
（付記５）
前記ＧａＮ材料は、ＧａＮ基板と、前記ＧａＮ基板上にエピタキシャル成長されたＧａＮ層と、を有する、付記１〜３のいずれか１つに記載のＧａＮ材料。
（付記６）
前記エピタキシャル成長されたＧａＮ層は、前記ＧａＮ基板よりも低濃度のｎ型不純物が添加されたＧａＮ層を有する、付記５に記載のＧａＮ材料。
（付記７）
前記エピタキシャル成長されたＧａＮ層は、ｐ型不純物が添加され前記ｐ型不純物を活性化するアニールが施されていないＧａＮ層を有する、付記５に記載のＧａＮ材料。
（付記８）
前記エピタキシャル成長されたＧａＮ層は、ｎ型不純物が添加された第１ＧａＮ層と、ｐ型不純物が添加された第２ＧａＮ層と、の積層構造を含む、付記５に記載のＧａＮ材料。
（付記９）
ＧａＮ材料の転位密度が１×１０７／ｃｍ２未満である領域に、ＵＶ光を照射しながらエッチング電圧を印加して行う陽極酸化エッチングにより、凹部を形成する工程を有し、
前記エッチング電圧は、好ましくは０．１６Ｖ以上１．３０Ｖ以下の範囲の電圧であり、より好ましくは０．５２Ｖ以上１．１５Ｖ以下の範囲の電圧である半導体装置の製造方法。
（付記１０）
前記凹部の深さは、例えば１μｍ以上、また例えば２μｍ以上である、付記９に記載の半導体装置の製造方法。
（付記１１）
前記陽極酸化エッチングにおいて、前記凹部が形成される面における前記ＵＶ光の照射強度を２０ｍＷ／ｃｍ２以下とする、付記９または１０に記載の半導体装置の製造方法。
（付記１２）
前記凹部を形成する工程において、前記ＵＶ光の照射および前記エッチング電圧の印加を、間欠的に繰り返す、付記９〜１１のいずれか１つに記載の半導体装置の製造方法。
（付記１３）
前記凹部を形成する工程において、前記ＵＶ光の照射および前記エッチング電圧の印加が停止されている期間に、前記陽極酸化エッチングに用いる電解液を攪拌する、付記１２に記載の半導体装置の製造方法。
（付記１４）
ＧａＮ基板と、前記ＧａＮ基板上にエピタキシャル成長されたＧａＮ層と、を有し、前記エピタキシャル成長されたＧａＮ層は、ｐ型不純物が添加され前記ｐ型不純物を活性化するアニールが施されていないＧａＮ層を有する、ＧａＮ材料を用意する工程と、
前記ＧａＮ材料にＵＶ光を照射しながら行う陽極酸化エッチングにより、前記ｐ型不純物が添加され前記ｐ型不純物を活性化するアニールが施されていないＧａＮ層をエッチングすることで、凹部を形成する工程と、
を有する半導体装置の製造方法。
（付記１５）
前記エピタキシャル成長されたＧａＮ層は、ｎ型不純物が添加されたＧａＮ層を有し、
前記陽極酸化エッチングにおいて、前記ｎ型不純物が添加されたＧａＮ層をエッチングすることで、エピタキシャル成長されたｐｎ接合の側面が露出するように形成された前記凹部を形成する、付記１４に記載の半導体装置の製造方法。
（付記１６）
前記陽極酸化エッチングの後に、前記ｐ型不純物を活性化するアニールを施す工程を有する、付記１４または１５に記載の半導体装置の製造方法。
(付記１７)
ＧａＮ材料であって、該ＧａＮ材料にＵＶ光を照射しながら１Ｖのエッチング電圧で陽極酸化エッチングを行って深さ２μｍ（または２μｍ以下）の凹部を形成したとき、該ＧａＮ材料の該陽極酸化エッチングが施されていない表面での、測定長さ１００μｍにおける線粗さＲａに対して、該凹部の底面での、測定長さ１００μｍにおける線粗さＲａが、好ましくは３０倍以下、より好ましくは２０倍以下、さらに好ましくは１０倍以下となる（程度に、転位密度が低く、面内均一性が高い）、ＧａＮ材料。
(付記１８)
前記凹部の底面におけるＰＬ発光スペクトルのバンド端ピーク強度は、前記ＧａＮ材料の前記陽極酸化エッチングが施されていない表面におけるＰＬ発光スペクトルのバンド端ピーク強度に対して、９０％以上の強度を有する、付記１７に記載のＧａＮ材料。
(付記１９)
凹部を有するＧａＮ部材であって、前記凹部の外側の表面での、測定長さ１００μｍにおける線粗さＲａに対して、該凹部の底面での、測定長さ１００μｍにおける線粗さＲａが、好ましくは３０倍以下、より好ましくは２０倍以下、さらに好ましくは１０倍以下である、ＧａＮ部材。
(付記２０)
前記凹部の底面におけるＰＬ発光スペクトルのバンド端ピーク強度は、前記凹部の外側の表面におけるＰＬ発光スペクトルのバンド端ピーク強度に対して、９０％以上の強度を有する、付記１９に記載のＧａＮ部材。
(付記２１)
付記１〜８のいずれか１つに記載のＧａＮ材料、付記１７または１８に記載のＧａＮ材料、または、付記１９または２０に記載のＧａＮ部材、を有する（を用いて製造された）半導体装置。
１ 下地基板
２ 下地層
２ａ ボイド含有層
３ 金属層
３ａ ナノマスク
４ ボイド形成基板
５ 空隙
６ 結晶体
１０ ＧａＮ基板
２０ ＧａＮ層（エピ層）
２１ｎ ｎ型不純物が添加されたＧａＮ層
２１ｐ ｐ型不純物が添加されたＧａＮ層
２２ エッチングされる領域
２３ 側面
２３ｐｎ ｐｎ接合
３０ エピ基板
４０ 凹部
４１ マスク
１００ ＧａＮ材料
６ｓ、１０ｓ、２０ｓ 主面
２００ ＨＶＰＥ装置
３００ 電気化学セル
３１０ 容器
３２０ 電解液
３３０ カソード電極
３４０ アノード電極
３５０ 配線
３６０ 電圧源
３７０ 光源
３７１ ＵＶ光
３８０ ポンプ

Claims (13)

  1. ＧａＮ材料であって、該ＧａＮ材料にＵＶ光を照射しながら１Ｖのエッチング電圧で陽極酸化エッチングを行って深さ２μｍの凹部を形成したとき、該凹部の底面の、測定長さ１００μｍにおける算術平均線粗さＲａが、１５ｎｍ以下となる、ＧａＮ材料。
  2. 前記ＧａＮ材料の前記凹部が形成される面内における最大の転位密度は、１×１０７／ｃｍ２未満である、請求項１に記載のＧａＮ材料。
  3. 前記ＧａＮ材料は、ＧａＮ基板である、請求項１または２に記載のＧａＮ材料。
  4. 前記ＧａＮ材料は、ＧａＮ基板と、前記ＧａＮ基板上にエピタキシャル成長されたＧａＮ層と、を有する、請求項１または２に記載のＧａＮ材料。
  5. 前記エピタキシャル成長されたＧａＮ層は、前記ＧａＮ基板よりも低濃度のｎ型不純物が添加されたＧａＮ層を有する、請求項４に記載のＧａＮ材料。
  6. 前記エピタキシャル成長されたＧａＮ層は、ｐ型不純物が添加され前記ｐ型不純物を活性化するアニールが施されていないＧａＮ層を有する、請求項４に記載のＧａＮ材料。
  7. 前記エピタキシャル成長されたＧａＮ層は、ｎ型不純物が添加された第１ＧａＮ層と、ｐ型不純物が添加された第２ＧａＮ層と、の積層構造を含む、請求項４に記載のＧａＮ材料。
  8. ＧａＮ材料の転位密度が１×１０７／ｃｍ２未満である領域に、ＵＶ光を照射しながらエッチング電圧を印加して行う陽極酸化エッチングにより、凹部を形成する工程を有し、
    前記エッチング電圧は、０．１６Ｖ以上１．３０Ｖ以下の範囲の電圧である半導体装置の製造方法。
  9. 前記凹部を形成する工程において、前記ＵＶ光の照射および前記エッチング電圧の印加を、間欠的に繰り返す、請求項８に記載の半導体装置の製造方法。
  10. 前記凹部を形成する工程において、前記ＵＶ光の照射および前記エッチング電圧の印加が停止されている期間に、前記陽極酸化エッチングに用いる電解液を攪拌する、請求項９に記載の半導体装置の製造方法。
  11. ＧａＮ基板と、前記ＧａＮ基板上にエピタキシャル成長されたＧａＮ層と、を有し、前記エピタキシャル成長されたＧａＮ層は、ｐ型不純物が添加され前記ｐ型不純物を活性化するアニールが施されていないＧａＮ層を有する、ＧａＮ材料を用意する工程と、
    前記ＧａＮ材料にＵＶ光を照射しながら行う陽極酸化エッチングにより、前記ｐ型不純物が添加され前記ｐ型不純物を活性化するアニールが施されていないＧａＮ層をエッチングすることで、凹部を形成する工程と、
    を有する半導体装置の製造方法。
  12. 前記エピタキシャル成長されたＧａＮ層は、ｎ型不純物が添加されたＧａＮ層をさらに有し、
    前記陽極酸化エッチングにおいて、前記ｎ型不純物が添加されたＧａＮ層をエッチングすることで、エピタキシャル成長されたｐｎ接合の側面が露出するように形成された前記凹部を形成する、請求項１１に記載の半導体装置の製造方法。
  13. 前記陽極酸化エッチングの後に、前記ｐ型不純物を活性化するアニールを施す工程を有する、請求項１１または１２に記載の半導体装置の製造方法。
JP2018037473A 2018-03-02 2018-03-02 ＧａＮ材料および半導体装置の製造方法 Active JP7112857B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018037473A JP7112857B2 (ja) 2018-03-02 2018-03-02 ＧａＮ材料および半導体装置の製造方法
US16/284,323 US10665683B2 (en) 2018-03-02 2019-02-25 GaN material and method of manufacturing semiconductor device
US16/288,376 US11380765B2 (en) 2018-03-02 2019-02-28 Structure and intermediate structure
CN201910153240.8A CN110223914B (zh) 2018-03-02 2019-02-28 GaN材料和半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018037473A JP7112857B2 (ja) 2018-03-02 2018-03-02 ＧａＮ材料および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2019153679A true JP2019153679A (ja) 2019-09-12
JP7112857B2 JP7112857B2 (ja) 2022-08-04

Family

ID=67768713

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018037473A Active JP7112857B2 (ja) 2018-03-02 2018-03-02 ＧａＮ材料および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10665683B2 (ja)
JP (1) JP7112857B2 (ja)
CN (1) CN110223914B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021103706A (ja) * 2019-12-24 2021-07-15 株式会社デンソー 光電気化学エッチング装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156263A (ja) * 2011-01-25 2012-08-16 Advanced Power Device Research Association 窒化ガリウム系半導体装置および半導体装置の製造方法
JP2012174714A (ja) * 2011-02-17 2012-09-10 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
JP2013173648A (ja) * 2012-02-26 2013-09-05 Osaka Univ Ｉｉｉ族窒化物結晶の製造方法、ｉｉｉ族窒化物結晶および半導体装置
JP2014001137A (ja) * 2013-09-25 2014-01-09 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
JP2014073958A (ja) * 2013-11-22 2014-04-24 Mitsubishi Chemicals Corp 自立基板、およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034001A (en) * 1991-10-16 2000-03-07 Kulite Semiconductor Products, Inc. Method for etching of silicon carbide semiconductor using selective etching of different conductivity types
US5895223A (en) * 1997-12-10 1999-04-20 Industrial Technology Research Institute Method for etching nitride
US6743211B1 (en) * 1999-11-23 2004-06-01 Georgia Tech Research Corporation Devices and methods for enhanced microneedle penetration of biological barriers
JP4250904B2 (ja) * 2002-04-08 2009-04-08 パナソニック株式会社 半導体の製造方法
US20050269577A1 (en) * 2004-06-08 2005-12-08 Matsushita Electric Industrial Co., Ltd. Surface treatment method and surface treatment device
JP2006135222A (ja) * 2004-11-09 2006-05-25 Matsushita Electric Ind Co Ltd エッチング方法及び半導体素子の製造方法
US20100193768A1 (en) * 2005-06-20 2010-08-05 Illuminex Corporation Semiconducting nanowire arrays for photovoltaic applications
GB0702560D0 (en) * 2007-02-09 2007-03-21 Univ Bath Production of Semiconductor devices
US8118934B2 (en) * 2007-09-26 2012-02-21 Wang Nang Wang Non-polar III-V nitride material and production method
JP5511313B2 (ja) * 2008-11-07 2014-06-04 キヤノン株式会社 光学素子成形用金型、光学素子成形用金型の製造方法、光学素子、および光学素子の製造方法
CN101514484B (zh) * 2009-02-20 2012-08-29 德泓(福建)光电科技有限公司 HVPE方法生长GaN膜中使用的多孔材料衬底及方法
JP5182189B2 (ja) * 2009-03-27 2013-04-10 富士通株式会社 半導体装置の製造方法
US20140241493A1 (en) * 2011-07-27 2014-08-28 Mitsuru Yokoyama Metal Lattice Production Method, Metal Lattice, X-Ray Imaging Device, and Intermediate Product for Metal Lattice
US9472395B2 (en) * 2015-01-12 2016-10-18 Infineon Technologies Ag Semiconductor arrangement including buried anodic oxide and manufacturing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156263A (ja) * 2011-01-25 2012-08-16 Advanced Power Device Research Association 窒化ガリウム系半導体装置および半導体装置の製造方法
JP2012174714A (ja) * 2011-02-17 2012-09-10 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
JP2013173648A (ja) * 2012-02-26 2013-09-05 Osaka Univ Ｉｉｉ族窒化物結晶の製造方法、ｉｉｉ族窒化物結晶および半導体装置
JP2014001137A (ja) * 2013-09-25 2014-01-09 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
JP2014073958A (ja) * 2013-11-22 2014-04-24 Mitsubishi Chemicals Corp 自立基板、およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Z. H. HWANG, J.M.HWANG, H.L.HWANG AND W.H. HUNG: "Electrodeless wet etching of GaN assisted with chopped ultraviolet light", APPLIED PHYSICS LETTERS, vol. Volume 84, Number 19, JPN7021005125, 10 May 2004 (2004-05-10), pages 3759 - 3761, ISSN: 0004649074 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021103706A (ja) * 2019-12-24 2021-07-15 株式会社デンソー 光電気化学エッチング装置
JP7279629B2 (ja) 2019-12-24 2023-05-23 株式会社デンソー 光電気化学エッチング装置

Also Published As

Publication number Publication date
CN110223914B (zh) 2024-06-25
JP7112857B2 (ja) 2022-08-04
US10665683B2 (en) 2020-05-26
US20190273137A1 (en) 2019-09-05
CN110223914A (zh) 2019-09-10

Similar Documents

Publication Publication Date Title
CN113068413B (zh) 结构体的制造方法和结构体的制造装置
CN1268046C (zh) 用于形成第ⅲ主族氮化物半导体层的方法以及半导体器件
JP5708556B2 (ja) Ｉｉｉ族窒化物半導体素子及び窒化ガリウムエピタキシャル基板
JP6047995B2 (ja) Ｉｉｉ族窒化物半導体を作製する方法、半導体素子を作製する方法、ｉｉｉ族窒化物半導体装置、熱処理を行う方法
US20130320357A1 (en) Epitaxial silicon carbide single crystal substrate and method for producing same
US11380765B2 (en) Structure and intermediate structure
JP6648627B2 (ja) 炭化珪素エピタキシャルウエハの製造方法、炭化珪素半導体装置の製造方法及び炭化珪素エピタキシャルウエハの製造装置
JP7112857B2 (ja) ＧａＮ材料および半導体装置の製造方法
Chiu et al. Optical and electrical properties of GaN-based light emitting diodes grown on micro-and nano-scale patterned Si substrate
WO2012029216A1 (ja) 化合物半導体の製造方法
JP7261546B2 (ja) 構造体
JP7176944B2 (ja) 構造体の製造方法および構造体の製造装置
JP7181052B2 (ja) 構造体の製造方法および構造体の製造装置
WO2020045172A1 (ja) エピタキシャル基板
US20240271320A1 (en) Seed substrate for nitride crystal growth, production method for nitride crystal substrate, and peeled intermediate
RU2576435C2 (ru) Способ получения независимой подложки из нитрида iii группы
JP5631952B2 (ja) 基板の製造方法
Gagnon MOCVD growth of GaN on Si through novel substrate modification techniques
Wan Heteroepitaxy of wide band gap semiconductors on silicon substrates
JP2017122047A (ja) 単結晶４Ｈ−ＳｉＣ基板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220712

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220725

R150 Certificate of patent or registration of utility model

Ref document number: 7112857

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350