JP2019115008A

JP2019115008A - 入力回路

Info

Publication number: JP2019115008A
Application number: JP2017249198A
Authority: JP
Inventors: 紘明手島; Hiroaki Tejima
Original assignee: Azbil Corp
Current assignee: Azbil Corp
Priority date: 2017-12-26
Filing date: 2017-12-26
Publication date: 2019-07-11

Abstract

【課題】入力される信号が高速な場合でも出力波形の乱れの小さい入力回路を実現する。【解決手段】ゲート端子が非反転入力端子となるＭＯＳトランジスタ１１１及びゲート端子が反転入力端子となるＭＯＳトランジスタ１１２から成る入力差動対１１を有するＣＭＯＳ型のオペアンプ１と、ＭＯＳトランジスタ１１１に並列接続された１つ以上のＭＯＳトランジスタ２とを備えた。【選択図】図２

Description

この発明は、信号が入力される入力回路に関する。

近接スイッチ等のように発振回路を用いたセンサ機器では、発振回路から出力された発振信号の電圧振幅の変化を検出することで検出体の接近を判定している。このセンサ機器において、発振信号をＡＤ変換するにあたり、要求レートが発振周波数に対して遅い場合には、発振信号を整流してローパスフィルタ等で平滑化することでＡＤ変換を行う。

ここで、入力された信号を整流する回路の一例として、オペアンプ及びダイオードを用いた半波整流回路（理想ダイオード回路と呼ばれる）が考えられる。この理想ダイオード回路の構成例を図５に示す。なお、図５Ａは入力された信号の正側の波形のみを出力する半波整流回路を示し、図５Ｂは入力された信号の負側の波形のみを出力する半波整流回路を示している。
また、図５とは構成が異なるが、特許文献１，２にも、オペアンプ及びダイオードを用いた半波整流回路が示されている。

特開２００８−１９９３２０号公報特開平７−４６８４５号公報

上記のような従来の半波整流回路では、オペアンプのフィードバックによる仮想短絡の効果によりダイオードの順方向電圧の誤差をキャンセルできる。その結果、従来の半波整流回路では、ダイオードのみの半波整流回路と比較して、振幅誤差を小さくできる。
しかしながら、従来の半波整流回路では、入力された信号の電圧と基準電圧の高低が切替わる度にダイオードの導通状態が変化し、フィードバックループが切れる（又は切替わる）ため、その度にオペアンプの出力電圧が急変するという課題がある。このとき、図６に示すように、出力波形に歪が生じ、平滑化したときの誤差となり得る。なお図６において、符号６０１は従来の半波整流回路に入力された１ＭＨｚの信号を示し、符号６０２は従来の半波整流回路から出力された信号を示している。この歪を小さくするためには、オペアンプのスルーレートを入力波形に対して十分速く設計する必要がある。そのため、入力される信号が高速である場合、整流を行うことが難しい。

この発明は、上記のような課題を解決するためになされたもので、入力される信号が高速な場合でも出力波形の乱れの小さい入力回路を提供することを目的としている。

この発明に係る入力回路は、ゲート端子が非反転入力端子となる第１のＭＯＳトランジスタ及びゲート端子が反転入力端子となる第２のＭＯＳトランジスタから成る入力差動対を有するＣＭＯＳ型のオペアンプと、第１のＭＯＳトランジスタに並列接続された１つ以上の第３のＭＯＳトランジスタとを備えたことを特徴とする。

この発明によれば、上記のように構成したので、入力される信号が高速な場合でも出力波形の乱れの小さい入力回路を実現できる。

この発明の実施の形態１に係る半波整流回路の構成例を示す図である。この発明の実施の形態１に係る信号選択機能付きオペアンプの構成例を示す図である。この発明の実施の形態１に係る半波整流回路と従来の半波整流回路に対して１ＭＨｚの信号を入力した場合での出力波形の一例を示す図である。この発明の実施の形態１に係る信号選択機能付きオペアンプの別の構成例を示す図である。図５Ａ、図５Ｂは、従来の半波整流回路の構成例を示す図である。従来の半波整流回路に対して１ＭＨｚの信号を入力した場合での出力波形の一例を示す図である。

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１はこの発明の実施の形態１に係る半波整流回路の構成例を示す図である。
半波整流回路は、入力された信号を整流する。この半波整流回路は、図１に示すように、信号選択機能付きオペアンプ（入力回路）１０を備えている。

信号選択機能付きオペアンプ１０は、入力された信号及び基準電圧のうちの一方を増幅する。この信号選択機能付きオペアンプ１０は、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型のオペアンプであり、１つの反転入力端子、複数の非反転入力端子、及び、１つの出力端子を有している。
半波整流回路に用いられる信号選択機能付きオペアンプ１０では、非反転入力端子は２つである。そして、反転入力端子は出力端子に接続され、２つの非反転入力端子のうちの一方には信号が入力され、他方には基準電圧が入力される。図１では、２つの非反転入力端子のうちの一方に交流電圧源が接続され、他方に基準電圧が接続された場合を示している。

ここで、信号選択機能付きオペアンプ１０の後述するＭＯＳトランジスタ１１１及びＭＯＳトランジスタ２がＮＭＯＳ（Ｎ−ＣｈａｎｎｅｌＭＯＳ）トランジスタである場合には、信号選択機能付きオペアンプ１０は、入力された信号の電圧及び基準電圧のうちの電圧が高い方を増幅する。すなわち、この信号選択機能付きオペアンプ１０により構成された半波整流回路は、入力された信号の正側の波形のみを出力する。
また、信号選択機能付きオペアンプ１０の後述するＭＯＳトランジスタ１１１及びＭＯＳトランジスタ２がＰＭＯＳ（Ｐ−ＣｈａｎｎｅｌＭＯＳ）トランジスタである場合には、信号選択機能付きオペアンプ１０は、入力された信号の電圧及び基準電圧のうちの電圧の低い方を増幅する。すなわち、この信号選択機能付きオペアンプ１０により構成された半波整流回路は、入力された信号の負側の波形のみを出力する。
以下では、まず、入力された信号の正側の波形のみを出力する半波整流回路について示す。

信号選択機能付きオペアンプ１０は、図２に示すように、オペアンプ１、及び、ＮＭＯＳトランジスタであるＭＯＳトランジスタ（第３のＭＯＳトランジスタ）２を備えている。

オペアンプ１は、従来から知られている一般的なＣＭＯＳ型のオペアンプである。このオペアンプ１は、入力差動対１１、電流源１２、能動負荷１３及び出力段１４を有している。

入力差動対１１は、演算増幅用の差動対である。この入力差動対１１は、ＮＭＯＳトランジスタであるＭＯＳトランジスタ（第１のＭＯＳトランジスタ）１１１、及び、ＮＭＯＳトランジスタであるＭＯＳトランジスタ（第２のＭＯＳトランジスタ）１１２を有している。

ＭＯＳトランジスタ１１１のゲート端子は、上記２つの非反転入力端子のうちの一方に対応している。
ＭＯＳトランジスタ１１２のゲート端子は、上記反転入力端子に対応している。

電流源１２は、入力差動対１１を駆動させる。この電流源１２は、ＮＭＯＳトランジスタであるＭＯＳトランジスタ１２１を有している。

ＭＯＳトランジスタ１２１は、ソース端子がグランドに接続され、ドレイン端子がＭＯＳトランジスタ１１１のソース端子及びＭＯＳトランジスタ１１２のソース端子に接続されている。また、ＭＯＳトランジスタ１２１のゲート端子には、バイアス電圧が入力される。

能動負荷１３は、入力差動対１１に対する能動的な負荷である。この能動負荷１３は、ＰＭＯＳトランジスタであるＭＯＳトランジスタ１３１、及び、ＰＭＯＳトランジスタであるＭＯＳトランジスタ１３２を有している。

ＭＯＳトランジスタ１３１は、ソース端子が電源に接続され、ドレイン端子がＭＯＳトランジスタ１１１のドレイン端子に接続されている。
ＭＯＳトランジスタ１３２は、ソース端子が電源に接続され、ドレイン端子がＭＯＳトランジスタ１１２のドレイン端子に接続され、ゲート端子がドレイン端子及びＭＯＳトランジスタ１３１のゲート端子に接続されている。

出力段１４は、ＰＭＯＳトランジスタであるＭＯＳトランジスタ１４１、抵抗１４２、コンデンサ１４３、及び、ＮＭＯＳトランジスタであるＭＯＳトランジスタ１４４を有している。

ＭＯＳトランジスタ１４１は、ソース端子が電源に接続され、ドレイン端子が上記出力端子に接続され、ゲート端子がＭＯＳトランジスタ１３１のドレイン端子に接続されている。
抵抗１４２は、一端がＭＯＳトランジスタ１３１のドレイン端子及びＭＯＳトランジスタ１４１のゲート端子に接続されている。
コンデンサ１４３は、一端が抵抗１４２の他端に接続され、他端がＭＯＳトランジスタ１４１のドレイン端子及び上記出力端子に接続されている。
ＭＯＳトランジスタ１４４は、ソース端子がグランドに接続され、ドレイン端子がＭＯＳトランジスタ１４１のドレイン端子、コンデンサ１４３の他端及び上記出力端子に接続されている。また、ＭＯＳトランジスタ１４４のゲート端子には、バイアス電圧が入力される。

ＭＯＳトランジスタ２は、１つ以上設けられ、ＭＯＳトランジスタ１１１に並列接続されている。すなわち、ＭＯＳトランジスタ２は、ソース端子がＭＯＳトランジスタ１１１のソース端子に接続され、ドレイン端子がＭＯＳトランジスタ１１１のドレイン端子に接続されている。
なお、ＭＯＳトランジスタ２は、通常、ＭＯＳトランジスタ１１１と同一の素子が用いられるが、異なる素子を用いてもよい。また、半波整流回路に用いられる信号選択機能付きオペアンプ１０では、ＭＯＳトランジスタ２は単一である。また、ＭＯＳトランジスタ２のゲート端子は、上記２つの非反転入力端子のうちの他方に対応している。

次に、実施の形態１に係る半波整流回路の動作について説明する。ここでは、図２に示す信号選択機能付きオペアンプ１０を用いて半波整流回路が構成され、ＭＯＳトランジスタ１１１のゲート端子に信号が入力され、ＭＯＳトランジスタ２のゲート端子に基準電圧が入力されるものとする。
この場合、半波整流回路に入力された信号の電圧が基準電圧より高いと、当該信号が入力されたＭＯＳトランジスタ１１１が導通するため、半波整流回路は当該信号のボルテージフォロアとして動作する。また、半波整流回路に入力された信号の電圧が基準電圧より低いと、当該基準電圧が入力されたＭＯＳトランジスタ２が導通するため、半波整流回路は当該基準電圧のボルテージフォロアとして動作する。その結果、半波整流回路からは上記信号の正側の波形のみが出力される。

この半波整流回路では、従来のダイオードを用いた半波整流回路とは異なり、フィードバックループが常に繋がっている。そのため、半波整流回路に入力された信号の電圧と基準電圧の高低が切替わるタイミングでの信号選択機能付きオペアンプ１０の出力端子の電圧変動が小さく、オペアンプ１に要求されるスルーレートが小さいという利点がある。
図３に実施の形態１に係る半波整流回路及び従来の半波整流回路に対して１ＭＨｚの信号を入力した場合での出力波形の一例を示す。図３において、符号３０１は実施の形態１に係る半波整流回路及び従来の半波整流回路に入力された１ＭＨｚの信号を示し、符号３０２は実施の形態１に係る半波整流回路から出力された信号を示し、符号３０３は従来の半波整流回路から出力された信号を示している。この図３に示すように、実施の形態１に係る半波整流回路では、従来のダイオードを用いた半波整流回路に対し、入力波形に対する出力波形の追従性が向上していることが分かる。

上記では、入力された信号の正側の波形のみを出力する半波整流回路の場合を示した。一方、入力された信号の負側の波形のみを出力する半波整流回路の場合には、例えば図４に示すように構成できる。

この場合、電圧の高低関係と動作するＭＯＳトランジスタ１１１，２の関係が逆転する。すなわち、半波整流回路に入力された信号の電圧が基準電圧より低いと、当該信号が入力されたＭＯＳトランジスタ１１１が導通するため、半波整流回路は当該信号のボルテージフォロアとして動作する。また、半波整流回路に入力された信号の電圧が基準電圧より高いと、当該基準電圧が入力されたＭＯＳトランジスタ２が導通するため、半波整流回路は基準電圧のボルテージフォロアとして動作する。その結果、半波整流回路からは上記信号の負側の波形のみが出力される。

なお上記では、オペアンプ１として、図２，４に示される回路構成のものを用いた場合を示した。しかしながら、オペアンプ１の回路構成はこれに限らず、ＭＯＳトランジスタ１１１及びＭＯＳトランジスタ１１２から成る入力差動対１１を有する構成であればよい。

また上記では、信号選択機能付きオペアンプ１０が半波整流回路に適用され、ＭＯＳトランジスタ２が単一である場合を示した。しかしながら、信号選択機能付きオペアンプ１０の適用先はこれに限らず、また、ＭＯＳトランジスタ１１１に対して複数のＭＯＳトランジスタ２が並列接続されていてもよい。
ここで、ＭＯＳトランジスタ１１１及び複数のＭＯＳトランジスタ２がＮＭＯＳトランジスタである場合には、最高電圧が入力されたＭＯＳトランジスタが導通し、他のＭＯＳトランジスタはカットオフ領域となる。また、ＭＯＳトランジスタ１１１及び複数のＭＯＳトランジスタ２がＰＭＯＳトランジスタである場合には、最低電圧が入力されたＭＯＳトランジスタが導通し、他のＭＯＳトランジスタはカットオフ領域となる。

以上のように、この実施の形態１によれば、ゲート端子が非反転入力端子となるＭＯＳトランジスタ１１１及びゲート端子が反転入力端子となるＭＯＳトランジスタ１１２から成る入力差動対１１を有するＣＭＯＳ型のオペアンプ１と、ＭＯＳトランジスタ１１１に並列接続された１つ以上のＭＯＳトランジスタ２とを備えたので、入力される信号が高速な場合でも出力波形の乱れの小さい入力回路を実現できる。

なお、本願発明はその発明の範囲内において、実施の形態の任意の構成要素の変形、もしくは実施の形態の任意の構成要素の省略が可能である。

１オペアンプ
２ＭＯＳトランジスタ（第３のＭＯＳトランジスタ）
１０信号選択機能付きオペアンプ（入力回路）
１１入力差動対
１２電流源
１３能動負荷
１４出力段
１１１ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
１１２ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
１２１ＭＯＳトランジスタ
１３１ＭＯＳトランジスタ
１３２ＭＯＳトランジスタ
１４１ＭＯＳトランジスタ
１４２抵抗
１４３コンデンサ
１４４ＭＯＳトランジスタ

Claims

ゲート端子が非反転入力端子となる第１のＭＯＳトランジスタ及びゲート端子が反転入力端子となる第２のＭＯＳトランジスタから成る入力差動対を有するＣＭＯＳ型のオペアンプと、
前記第１のＭＯＳトランジスタに並列接続された１つ以上の第３のＭＯＳトランジスタと
を備えた入力回路。
前記第３のＭＯＳトランジスタは単一であり、
前記オペアンプは、出力端子が前記第２のＭＯＳトランジスタのゲート端子に接続され、
前記第１のＭＯＳトランジスタのゲート端子及び前記第３のＭＯＳトランジスタのゲート端子のうちの一方には基準電圧が入力され、他方には信号が入力される
ことを特徴とする請求項１記載の入力回路。