JP2019102536A - 多層回路基板 - Google Patents

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Abstract

【課題】導体層間におけるシールド機能を有し、且つ、製造プロセス中におけるシールド層の破壊を防止することが可能な多層回路基板を提供する。【解決手段】導体層Ｌ１，Ｌ２と、導体層Ｌ１と導体層Ｌ２の間に配置されたシールド層Ｓ１を含む。シールド層Ｓ１は、導体層Ｌ１，Ｌ２よりも導体厚が薄く、且つ、面内において他の導体層のいずれにも接続されていない。本発明によれば、シールド層Ｓ１を設けることによる全体の厚みの増加を最小限に抑えることが可能となる。しかも、シールド層Ｓ１にビア導体を接続する必要がないことから、レーザービームの照射によってシールド層が破壊されるという問題も生じない。【選択図】図１

Description

本発明は多層回路基板に関し、特に、導体層間におけるシールド機能を有する多層回路基板に関する。
近年、複数の導体層を備える多層回路基板はますます高機能化しており、特許文献１に記載された多層回路基板のようにシールド機能を備えた多層回路基板も存在する。特許文献１に記載された多層回路基板は、絶縁層に埋め込まれた電子部品と、電子部品を覆う複数のシールド層を備えている。
特開２０１２−１９５４６８号公報
しかしながら、多層回路基板に単にシールド層を追加するだけでは、シールド層を追加した分だけ全体の厚みが増大してしまう。近年、特にスマートフォンなどの携帯型デバイスに用いられる多層回路基板に対しては、さらなる薄型化が求められているため、シールド層を単に追加する方法では、薄型化の要求を満たすことは困難である。
また、近年においては、外部に対するシールド機能だけでなく、多層回路基板を構成する複数の導体層間におけるシールド機能が求められることもある。これを実現するためには、２つの導体層間にシールド層を配置する必要があるが、薄型化のためにこのシールド層を薄くすると、シールド層にビア導体を接続することが困難になるという問題があった。これは、シールド層を覆う絶縁層にレーザービームを照射することによってビアを形成する際、シールド層の導体厚が薄いと、レーザービームによってシールド層が破壊されてしまうからである。
したがって、本発明は、導体層間におけるシールド機能を有し、且つ、製造プロセス中におけるシールド層の破壊を防止することが可能な多層回路基板を提供することを目的とする。
本発明による多層回路基板は、絶縁層を介して積層された複数の導体層を備える多層回路基板であって、複数の導体層は、第１及び第２の導体層と、第１の導体層と第２の導体層の間に配置された第１のシールド層とを含み、第１のシールド層は、第１及び第２の導体層よりも導体厚が薄く、且つ、面内において複数の導体層のいずれにも接続されていないことを特徴とする。
本発明によれば、第１のシールド層が第１及び第２の導体層よりも薄いことから、第１のシールド層を設けることによる全体の厚みの増加を最小限に抑えることが可能となる。本発明において、第１のシールド層の導体厚は、第１及び第２の導体層の導体厚の１／５以下とすることができる。しかも、第１のシールド層にビア導体を接続する必要がないことから、レーザービームの照射によってシールド層が破壊されるという問題も生じない。
本発明による多層回路基板は、側面に形成された側面導体をさらに備え、第１のシールド層は、側面導体を介して複数の導体層のいずれかに接続されていても構わない。これによれば、簡単な方法によって、第１のシールド層にグランド電位などの固定電位を与えることが可能となる。
本発明による多層回路基板は、主面に搭載された電子部品と、電子部品を埋め込むよう主面を覆うモールド部材と、モールド部材の表面を覆うシールド導体とをさらに備え、シールド導体は、側面導体を介して第１のシールド層に接続されていても構わない。これによれば、第１のシールド層とシールド導体に同電位を与えることが可能となる。
本発明において、第１のシールド層は、導体パターンが存在しないクリアランス領域を有し、第１の導体層と第２の導体層は、クリアランスを貫通して設けられたビア導体を介して互いに接続されていても構わない。これによれば、第１のシールド層にビア導体を形成することなく、第１の導体層と第２の導体層を接続することが可能となる。
本発明において、ビア導体は、第１の導体層に接続された部分の径が第２の導体層に接続された部分の径よりも大きく、絶縁層は、第１の導体層と第１のシールド層の間に設けられた第１の絶縁層と、第２の導体層と第１のシールド層の間に設けられた第２の絶縁層とを含み、第１の絶縁層は、第２の絶縁層よりも厚くても構わない。これによれば、第１の絶縁層に高い機械的強度を持たせつつ、レーザー照射によるビアの形成を容易に行うことが可能となる。一例として、第２の絶縁層に比べて第１の絶縁層におけるガラスクロスの含有量を多くすることができる。また、第１の絶縁層に比べて第２の絶縁層の誘電率を低くすれば、第１のシールド層と第２の導体層の間に生じる寄生容量を低減することが可能となる。
本発明による多層回路基板は、絶縁層に埋め込まれた半導体チップをさらに備えていても構わない。これによれば、より高機能な多層回路基板を提供することが可能となる。
本発明において、複数の導体層は、第３及び第４の導体層と、第３の導体層と第４の導体層の間に配置された第２のシールド層とをさらに含み、半導体チップは、第１のシールド層と第２のシールド層の間に配置され、第２のシールド層は、第１乃至第４の導体層よりも導体厚が薄く、且つ、面内において複数の導体層のいずれにも接続されていなくても構わない。これによれば、半導体チップを上下両側からシールドすることが可能となる。
このように、本発明によれば、導体層間におけるシールド機能を有し、且つ、製造プロセス中におけるシールド層の破壊を防止可能な多層回路基板を提供することができる。
図１は、本発明の第１の実施形態による多層回路基板１００の構成を説明するための模式的な断面図である。 図２は、多層回路基板１００の製造方法を説明するための工程図である。 図３は、多層回路基板１００の製造方法を説明するための工程図である。 図４は、多層回路基板１００の製造方法を説明するための工程図である。 図５は、多層回路基板１００の製造方法を説明するための工程図である。 図６は、多層回路基板１００の製造方法を説明するための工程図である。 図７は、多層回路基板１００の製造方法を説明するための工程図である。 図８は、多層回路基板１００の製造方法を説明するための工程図である。 図９は、多層回路基板１００の製造方法を説明するための工程図である。 図１０は、多層回路基板１００の製造方法を説明するための工程図である。 図１１は、多層回路基板１００の製造方法を説明するための工程図である。 図１２は、多層回路基板１００の製造方法を説明するための工程図である。 図１３は、多層回路基板１００の製造方法を説明するための工程図である。 図１４は、多層回路基板１００の製造方法を説明するための工程図である。 図１５は、多層回路基板１００の製造方法を説明するための工程図である。 図１６は、多層回路基板１００の製造方法を説明するための工程図である。 図１７は、本発明の第２の実施形態による多層回路基板２００の構成を説明するための模式的な断面図である。 図１８は、本発明の第３の実施形態による多層回路基板３００の構成を説明するための模式的な断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態による多層回路基板１００の構成を説明するための模式的な断面図である。
図１に示すように、本実施形態による多層回路基板１００は、５層の導体層が積層された構造を有し、積層方向に隣接する導体層は、絶縁層１１０，１２０，１３０，１４０によって互いに分離されている。５層の導体層のうち、導体層Ｌ１〜Ｌ４は信号配線や電源配線などが形成される導体層であり、シールド層Ｓ１は、電磁気シールドとして機能する導体層である。本発明において特に限定されるものではないが、本実施形態においては、絶縁層１２０に半導体チップ１９０が埋め込まれている。半導体チップ１９０の表面に設けられた端子電極１９１は、ビア導体ＶＭ１を介して導体層Ｌ２に設けられた導体パターンＰ２に接続されている。
また、導体層Ｌ２に設けられた導体パターンＰ２と導体層Ｌ３に設けられた導体パターンＰ３は、絶縁層１２０を貫通して設けられたビア導体ＶＭ２を介して互いに接続されている。同様に、導体層Ｌ３に設けられた導体パターンＰ３と導体層Ｌ４に設けられた導体パターンＰ４は、絶縁層１１０を貫通して設けられたビア導体ＶＭ３を介して互いに接続されている。そして、導体層Ｌ１に設けられた導体パターンＰ１と導体層Ｌ２に設けられた導体パターンＰ２は、絶縁層１３０，１４０を貫通して設けられたビア導体ＶＭ４を介して互いに接続されている。
これら導体層Ｌ１〜Ｌ４の導体厚については特に限定されないが、要求される信号特性や電源特性を満たし、且つ、レーザービームの照射によって容易に破壊されない範囲において、できる限り薄く設定される。一例として、導体層Ｌ１〜Ｌ４の厚みは、１０μｍ〜２０μｍ程度に設定することができる。
これに対し、シールド層Ｓ１は、導体層Ｌ１〜Ｌ４よりも導体厚が薄く、且つ、面内において導体層Ｌ１〜Ｌ４のいずれにも接続されていない。図１に示すように、シールド層Ｓ１は、導体層Ｌ１と導体層Ｌ２の間に配置されているが、シールド層Ｓ１と導体層Ｌ１又はＬ２を接続するビア導体は存在しない。シールド層Ｓ１は、基板の側面に形成された側面導体Ｍを介して、導体層Ｌ１〜Ｌ４のいずれかに接続されている。図１に示す例では、導体層Ｌ３に形成された導体パターンＰ３のうち、グランド電位が与えられる導体パターンＰ３ｇ（グランドパターン）に接続されている。側面導体Ｍの接続箇所は、図１に示すように一箇所である必要はなく、複数箇所でグランドパターンに接続されていても構わない。また、側面導体Ｍを形成する側面は、１つの側面のみである必要はなく、基板の複数の側面に側面導体Ｍを設けても構わない。
シールド層Ｓ１は、導体層Ｌ１と導体層Ｌ２を互いにシールドすることにより、導体層Ｌ１を伝搬する信号と導体層Ｌ２を伝搬する信号が互いに影響し合うことを防止する役割を果たす。このように、シールド層Ｓ１はシールド機能に特化した導体層であることから、その導体厚としては、要求されるシールド機能を満たす範囲で薄くすることができる。シールド層Ｓ１は、信号特性や電源特性が要求される他の導体層Ｌ１〜Ｌ４よりもかなり薄くても、十分なシールド機能を満たすことができる。実際の導体厚としては、０．５μｍ〜４μｍ程度で足り、好ましくは１μｍ〜２μｍ程度である。導体層Ｌ１〜Ｌ４の導体厚に対する比で言えば、シールド層Ｓ１の導体厚は１／５以下とすることができ、１／１０程度とすることが好ましい。このように、シールド層Ｓ１の導体厚は他の導体層Ｌ１〜Ｌ４に比べて非常に薄いことから、多層回路基板１００の全体の厚みの増大を最小限に抑えることが可能となる。
また、シールド層Ｓ１の導体厚が上記のような薄さである場合、レーザービームを照射すると熱によってシールド層Ｓ１が破壊されてしまうため、シールド層Ｓ１に直接ビア導体を接続することは困難である。しかしながら、本実施形態においては、シールド層Ｓ１にビア導体を接続することなく、側面導体Ｍを介してグランド電位などの固定電位を与えていることから、製造工程において、シールド層Ｓ１にレーザービームを照射する必要がなく、したがって、製造プロセス中におけるシールド層Ｓ１の破壊を防止することができる。
上述の通り、シールド層Ｓ１の両側に位置する導体層Ｌ１，Ｌ２は、ビア導体ＶＭ４を介して互いに接続されている。平面視でビア導体ＶＭ４と重なる位置には、シールド層Ｓ１にクリアランス領域ＣＬが設けられており、ビア導体ＶＭ４がクリアランス領域ＣＬを貫通することにより、ビア導体ＶＭ４とシールド層Ｓ１の干渉が防止されている。
このように、本実施形態による多層回路基板１００は、導体層Ｌ１と導体層Ｌ２の間にシールド層Ｓ１が設けられていることから、導体層Ｌ１と導体層Ｌ２を互いにシールドすることが可能となる。しかも、シールド層Ｓ１の厚みは、他の導体層Ｌ１〜Ｌ４に比べて非常に薄いことから、多層回路基板１００の全体の厚みの増大を最小限に抑えることができる。さらに、シールド層Ｓ１は、面内において他の導体層Ｌ１〜Ｌ４と接続されていないことから、導体厚を十分に薄くしても、製造プロセス中においてシールド層Ｓ１が破壊されることもない。
特に限定されるものではないが、絶縁層１３０と絶縁層１４０は、膜厚や材料などを互いに異ならせることにより、諸特性を向上させ、或いは、製造を容易にすることが可能となる。例えば、絶縁層１４０の材料としてガラスクロス入りの樹脂材料を用い、絶縁層１３０の材料としてガラスクロスを含まない（或いは、ガラスクロスの含有量が少ない）樹脂材料を用いれば、ビア導体ＶＭ４を形成するためのビアを形成する工程を容易に行うことが可能となる。特に、絶縁層１３０よりも絶縁層１４０の膜厚を厚くすれば、ガラスクロスを含む絶縁層１４０によって多層回路基板１００の機械的強度を高く保つことができる。また、絶縁層１３０の膜厚を薄くすると、シールド層Ｓ１と導体層Ｌ２との間に生じる寄生容量が増大するが、絶縁層１３０の誘電率を絶縁層１４０の誘電率よりも低くすれば、寄生容量の増大を抑えることが可能となる。
次に、多層回路基板１００の製造方法について説明する。
まず、図２に示すように、両面に導体層Ｌ３，Ｌ４が形成された絶縁層１１０を用意する。絶縁層１１０としては、ガラスクロス入りの樹脂材料を用いることが好ましく、その厚みとしては例えば３０μｍ〜５０μｍ程度とすることができる。導体層Ｌ３，Ｌ４の厚みは、１０μｍ〜２０μｍ程度である。その後、図３に示すように、導体層Ｌ３をパターニングすることによって、導体パターンＰ３を形成する。
次に、図４に示すように、導体層Ｌ３を覆う絶縁層１２１を形成した後、絶縁層１２１上に半導体チップ１９０をフェースアップ方式で搭載する。フェースアップ方式とは、端子電極１９１が上方を向くよう、半導体チップ１９０を搭載する方式を言う。その後、加熱することによって、絶縁層１２１を硬化させる。
次に、図５に示すように、片面に導体層Ｌ２が形成された未硬化の絶縁層１２２を用意し、未硬化の絶縁層１２２によって半導体チップ１９０を埋め込む。その後、加熱することによって、絶縁層１２２を硬化させる。ここで、絶縁層１２１，１２２は図１に示した絶縁層１２０を構成し、ガラスクロスを含まない樹脂材料を用いることが好ましい。
次に、図６に示すように、導体層Ｌ２をパターニングすることによって、導体層Ｌ２に開口部ＯＰ２を形成する。その後、図７に示すように、開口部ＯＰ２にレーザービームを照射することによって、ビアＶ１，Ｖ２を形成する。ビアＶ１は、半導体チップ１９０の端子電極１９１を露出させるビアである。一方、ビアＶ２は、絶縁層１２２，１２１を貫通し、導体層Ｌ３を露出させるビアである。レーザービームを用いたビアＶ１，Ｖ２の形成は、底部に露出する端子電極１９１又は導体層Ｌ３がストッパーとして機能する。端子電極１９１又は導体層Ｌ３は、ストッパーとして十分な厚さを有していることから、レーザービームの照射によって破壊されることはない。また、ビアＶ１，Ｖ２は、レーザービームの入射方向である上方における径が大きく、底部における径が小さい形状となる。
次に、図８に示すように、ビアＶ１，Ｖ２の内部にそれぞれビア導体ＶＭ１，ＶＭ２を形成する。ビア導体ＶＭ１，ＶＭ２の形成は、無電解めっきによって薄い下地導体層を形成した後、所望の膜厚に達するまで電解めっきを行うことが好ましい。本例では、ビアＶ１よりもビアＶ２の方が深いため、ビアＶ２はビア導体ＶＭ２によって完全には埋められていない。その後、図９に示すように、導体層Ｌ２をパターニングすることによって、導体パターンＰ２を形成する。
次に、図１０に示すように、導体層Ｌ２を覆う絶縁層１３０を形成する。上述の通り、絶縁層１３０としてはガラスクロスを含まない誘電率の低い樹脂材料を用いることが好ましい。その後、図１１に示すように、絶縁層１３０の表面にシールド層Ｓ１を形成する。特に限定されるものではないが、シールド層Ｓ１を形成する工程は、片面にシールド層Ｓ１が形成されたキャリアを用いて熱プレスすることにより絶縁層１３０を硬化させた後、キャリアを剥離することによって行うことが好ましい。その後、図１２に示すように、シールド層Ｓ１をパターニングすることによって、クリアランス領域ＣＬを形成する。
次に、図１３に示すように、片面に導体層Ｌ１が形成された未硬化の絶縁層１４０を用意し、未硬化の絶縁層１４０によってシールド層Ｓ１を覆った後、加熱することによって、絶縁層１４０を硬化させる。ここで、絶縁層１４０は、ガラスクロスを含む樹脂材料を用いることが好ましい。
次に、図１４に示すように、導体層Ｌ１，Ｌ４をパターニングすることによって、導体層Ｌ１，Ｌ４にそれぞれ開口部ＯＰ１，ＯＰ４を形成する。ここで、開口部ＯＰ１については、平面視で全体がクリアランス領域ＣＬと重なる位置に形成する必要がある。つまり、開口部ＯＰ１は、平面視でシールド層Ｓ１と重ならない位置に形成される。その後、図１５に示すように、開口部ＯＰ１，ＯＰ４にレーザービームを照射することによって、ビアＶ３，Ｖ４を形成する。ビアＶ３は、絶縁層１１０を貫通し、導体層Ｌ３を露出させるビアである。一方、ビアＶ４は、クリアランス領域ＣＬを介して絶縁層１３０，１４０を貫通し、導体層Ｌ２を露出させるビアである。レーザービームを用いたビアＶ３，Ｖ４の形成は、底部に露出する導体層Ｌ２又はＬ３がストッパーとして機能する。導体層Ｌ２，Ｌ３は、ストッパーとして十分な厚さを有していることから、レーザービームの照射によって破壊されることはない。また、ビアＶ３，Ｖ４は、レーザービームの入射方向における径が大きく、底部における径が小さい形状となる。
一般に、レーザービームの照射によって絶縁層にビアを形成する場合、絶縁層にガラスクロスが含まれていると、ビアの形成に必要なレーザーパワーが大きくなるため、ストッパーとなる導体層にダメージを与えることなくビアを形成することが難しくなる。しかしながら、本実施形態においては、ビアＶ４の上部を構成する絶縁層１４０にはガラスクロスが含まれているものの、ビアＶ４の下部を構成する絶縁層１３０にはガラスクロスが含まれていない（或いは、ガラスクロスの含有量が少ない）ことから、導体層Ｌ２にダメージを与えることなく、容易にビアＶ４を形成することが可能となる。
次に、図１６に示すように、ビアＶ３，Ｖ４の内部にそれぞれビア導体ＶＭ３，ＶＭ４を形成する。ビア導体ＶＭ３，ＶＭ４の形成は、無電解めっきによって薄い下地導体層を形成した後、所望の膜厚に達するまで電解めっきを行うことが好ましい。そして、導体厚Ｌ１，Ｌ４をパターニングすることによってそれぞれ導体パターンＰ１，Ｐ４を形成した後、側面導体Ｍを形成すれば、図１に示した多層回路基板１００が完成する。側面導体Ｍの形成方法としては、例えば、スパッタリング、導電性ペースト塗布、蒸着等を用いることが可能である。或いは、集合基板を貫通する複数のスルーホール導体を形成しておき、複数のスルーホール導体に沿って集合基板をダイシングすることにより、ダイシング面に露出する複数のスルーホール導体を側面導体Ｍとして用いることも可能である。
このように、本実施形態においては、ビアＶ４が形成されるべき位置にあらかじめクリアランス領域ＣＬを設けていることから、シールド層Ｓ１とビア導体ＶＭ４の接触を避けつつ、導体層Ｌ１と導体層Ｌ２を接続することが可能となる。また、面内でシールド層Ｓ１に接続するビア導体を形成しないことから、シールド層Ｓ１にレーザービームが照射されることがない。このため、シールド層Ｓ１の厚みを非常に薄くすることが可能となる。
また、本実施形態においては、最表層に位置する絶縁層１１０，１４０にガラスクロスが含まれていることから、全体の厚みを薄くしても十分な機械的強度を確保することが可能となる。
＜第２の実施形態＞
図１７は、本発明の第２の実施形態による多層回路基板２００の構成を説明するための模式的な断面図である。
図１７に示すように、本実施形態による多層回路基板２００は、導体層Ｌ３と導体層Ｌ４の間に配置されたシールド層Ｓ２をさらに備える点において、第１の実施形態による多層回路基板１００と相違している。これに伴い、図１に示した絶縁層１１０が２つの絶縁層１５０，１６０に置き換えられている。その他の基本的な構成は、第１の実施形態による多層回路基板１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
シールド層Ｓ２は、シールド層Ｓ１と同様、導体層Ｌ１〜Ｌ４よりも導体厚が薄く、且つ、面内において導体層Ｌ１〜Ｌ４のいずれにも接続されていない。シールド層Ｓ１，Ｓ２の厚みは、互いに同じであっても構わない。シールド層Ｓ２は、シールド層Ｓ１と同様、側面導体Ｍを介して導体層Ｌ１〜Ｌ４のいずれかに接続されている。図１７に示す例では、導体層Ｌ３に形成された導体パターンＰ３のうち、グランド電位が与えられる導体パターン（ＧＮＤパターン）に接続されている。
シールド層Ｓ２にもクリアランス領域ＣＬが設けられており、導体層Ｌ３と導体層Ｌ４を接続するビア導体ＶＭ３は、シールド層Ｓ２に設けられたクリアランス領域ＣＬを貫通して設けられている。
また、絶縁層１５０，１６０は、それぞれ絶縁層１４０，１３０と同じ材料を用い、且つ、それぞれ絶縁層１４０，１３０と同じ厚みを有していることが好ましい。例えば、絶縁層１４０，１５０については、ガラスクロス入りの樹脂材料を用い、厚みを互いに一致させることが好ましく、絶縁層１３０，１６０については、ガラスクロスを含まない樹脂材料を用い、厚みを互いに一致させることが好ましい。
本実施形態による多層回路基板２００は、シールド層Ｓ２を備えていることから、導体層Ｌ３を伝搬する信号と導体層Ｌ４を伝搬する信号が互いに影響し合うことを防止することが可能となる。しかも、半導体チップ１９０の上下両側がシールド層Ｓ１，Ｓ２によって覆われることから、半導体チップ１９０に対するシールド効果を高めることも可能となる。さらに、基板内における上下の対称性が高まることから、非対称性に起因する多層回路基板２００の反りを低減することも可能となる。
＜第３の実施形態＞
図１８は、本発明の第３の実施形態による多層回路基板３００の構成を説明するための模式的な断面図である。
図１８に示すように、本実施形態による多層回路基板３００は、主面３００ａに搭載された電子部品３１０と、電子部品３１０を埋め込むよう基板の主面３００ａを覆うモールド部材３２０と、モールド部材３２０の表面を覆うシールド導体Ｓ３をさらに備えている。その他の基本的な構成は、第１の実施形態による多層回路基板１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
モールド部材３２０は、電子部品３１０を保護するために設けられる。図１８には１個の電子部品３１０のみが図示されているが、実際には多数の電子部品を主面３００ａに搭載することができる。電子部品３１０としては、コンデンサ、インダクタ、抵抗などの受動素子、トランジスタ、ダイオードなどの能動素子、半導体チップなどの集積回路が挙げられる。
シールド導体Ｓ３は、モールド部材３２０の上面及び側面を覆うとともに、基板の側面３００ｂに露出する導体パターンＰ３ｇ（グランドパターン）に接続されている。シールド導体Ｓ３のうち、基板の側面３００ｂを覆う部分は、上述した側面導体Ｍに相当する。これにより、シールド導体Ｓ３にはグランド電位が与えられることから、最外層の電磁気シールドとして機能することになる。
このように、本実施形態による多層回路基板３００は、シールド導体Ｓ３を備えていることから、外部から飛来する電磁波ノイズや、多層回路基板３００から発せられる電磁気ノイズを減衰させることが可能となる。しかも、シールド導体Ｓ３の一部が側面３００ｂにおいてシールド層Ｓ１に接続されていることから、専用の側面導体Ｍを別途形成する必要がない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１００，２００，３００ 多層回路基板
１１０，１２０，１２１，１２２，１３０，１４０，１５０，１６０ 絶縁層
１９０ 半導体チップ
１９１ 端子電極
３００ａ 基板の主面
３００ｂ 基板の側面
３１０ 電子部品
３２０ モールド部材
ＣＬ クリアランス領域
Ｌ１〜Ｌ４ 導体層
Ｍ 側面導体
ＯＰ１，ＯＰ２，ＯＰ４ 開口部
Ｐ１〜Ｐ４ 導体パターン
Ｐ３ｇ 導体パターン（グランドパターン）
Ｓ１，Ｓ２ シールド層
Ｓ３ シールド導体
Ｖ１〜Ｖ４ ビア
ＶＭ１〜ＶＭ４ ビア導体

Claims (10)

  1. 絶縁層を介して積層された複数の導体層を備える多層回路基板であって、
    前記複数の導体層は、第１及び第２の導体層と、前記第１の導体層と前記第２の導体層の間に配置された第１のシールド層とを含み、
    前記第１のシールド層は、前記第１及び第２の導体層よりも導体厚が薄く、且つ、面内において前記複数の導体層のいずれにも接続されていないことを特徴とする多層回路基板。
  2. 側面に形成された側面導体をさらに備え、
    前記第１のシールド層は、前記側面導体を介して前記複数の導体層のいずれかに接続されていることを特徴とする請求項１に記載の多層回路基板。
  3. 主面に搭載された電子部品と、
    前記電子部品を埋め込むよう前記主面を覆うモールド部材と、
    前記モールド部材の表面を覆うシールド導体と、をさらに備え、
    前記シールド導体は、前記側面導体を介して前記第１のシールド層に接続されていることを特徴とする請求項２に記載の多層回路基板。
  4. 前記第１のシールド層は、導体パターンが存在しないクリアランス領域を有し、
    前記第１の導体層と前記第２の導体層は、前記クリアランスを貫通して設けられたビア導体を介して互いに接続されていることを特徴とする請求項１乃至３のいずれか一項に記載の多層回路基板。
  5. 前記ビア導体は、前記第１の導体層に接続された部分の径が前記第２の導体層に接続された部分の径よりも大きく、
    前記絶縁層は、前記第１の導体層と前記第１のシールド層の間に設けられた第１の絶縁層と、前記第２の導体層と前記第１のシールド層の間に設けられた第２の絶縁層とを含み、
    前記第１の絶縁層は、前記第２の絶縁層よりも厚いことを特徴とする請求項４に記載の多層回路基板。
  6. 前記第１の絶縁層は、前記第２の絶縁層よりもガラスクロスの含有量が多いことを特徴とする請求項５に記載の多層回路基板。
  7. 前記第２の絶縁層は、前記第１の絶縁層よりも誘電率が低いことを特徴とする請求項５又は６に記載の多層回路基板。
  8. 前記絶縁層に埋め込まれた半導体チップをさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の多層回路基板。
  9. 前記複数の導体層は、第３及び第４の導体層と、前記第３の導体層と前記第４の導体層の間に配置された第２のシールド層とをさらに含み、
    前記半導体チップは、前記第１のシールド層と前記第２のシールド層の間に配置され、
    前記第２のシールド層は、前記第１乃至第４の導体層よりも導体厚が薄く、且つ、面内において前記複数の導体層のいずれにも接続されていないことを特徴とする請求項８に記載の多層回路基板。
  10. 前記第１のシールド層の導体厚は、前記第１及び第２の導体層の導体厚の１／５以下であることを特徴とする請求項１乃至９のいずれか一項に記載の多層回路基板。
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