JP2019047290A - 方向性結合器 - Google Patents

Abstract

【課題】結合度の平坦性を向上させること。【解決手段】入力端子と、出力端子と、結合端子と、アイソレーション端子と、前記入力端子と前記出力端子との間に電気的に接続され、第１線路と、前記第１線路と前記入力端子とを接続する第２線路と、前記第１線路と前記出力端子とを接続する第３線路と、を含む主線路と、前記結合端子と前記アイソレーション端子との間に電気的に接続され、前記第１線路と電磁界結合する第４線路と、前記第２線路と電磁界結合し前記第４線路と前記結合端子とを接続する第５線路と、前記第３線路と電磁界結合し前記第４線路と前記アイソレーション端子とを接続する第６線路と、を含む副線路と、前記第１線路との最短距離および前記第４線路との最短距離は、前記第２線路との最短距離、前記第３線路との最短距離、前記第５線路との最短距離および前記第６線路との最短距離より小さいグランド導体と、を備える方向性結合器。【選択図】図２

Description

本発明は、方向性結合器に関し、例えば主線路および副線路を有する方向性結合器に関する。

移動体通信機器に方向性結合器が用いられている。方向性結合器を誘電体層が積層された積層体を用い形成することが知られている（例えば特許文献１から４）。

特開２０１５−１２３２３号公報 特開２０１５−１０９６３０号公報 米国特許第５６８９２１７号明細書 米国特許出願公開第２００５／０１４６３９４号明細書

方向性結合器には、結合度が広帯域に平坦であることが求められている。

本発明は、上記課題に鑑みなされたものであり、結合度の平坦性を向上させることを目的とする。

本発明は、入力端子と、出力端子と、結合端子と、アイソレーション端子と、前記入力端子と前記出力端子との間に電気的に接続され、第１線路と、前記第１線路と前記入力端子とを接続する第２線路と、前記第１線路と前記出力端子とを接続する第３線路と、を含む主線路と、前記結合端子と前記アイソレーション端子との間に電気的に接続され、前記第１線路と電磁界結合する第４線路と、前記第２線路と電磁界結合し前記第４線路と前記結合端子とを接続する第５線路と、前記第３線路と電磁界結合し前記第４線路と前記アイソレーション端子とを接続する第６線路と、を含む副線路と、前記第１線路との最短距離および前記第４線路との最短距離は、前記第２線路との最短距離、前記第３線路との最短距離、前記第５線路との最短距離および前記第６線路との最短距離より小さいグランド導体と、を備える方向性結合器である。

上記構成において、前記第１線路および前記第４線路の少なくとも一部は、前記第２線路、前記第３線路、前記第５線路および前記第６線路より厚い構成とすることができる。

上記構成において、複数の誘電体層を備え、前記主線路および前記副線路は、前記複数の誘電体層のうち少なくとも１つの誘電体層表面に形成された導電体パターンである構成とすることができる。

上記構成において、積層された複数の誘電体層を備え、前記第１線路および前記第４線路は、前記複数の誘電体層のうち第１誘電体層表面に形成された第１導電体パターンであり、前記第２線路、前記第３線路、前記第５線路および前記第６線路は、前記複数の誘電体層のうち前記第１誘電体層と異なる第２誘電体層表面に形成された第２導電体パターンであるである構成とすることができる。

上記構成において、前記グランド導体は、前記複数の誘電体層のうち前記第１誘電体層と前記第２誘電体層との間に位置する第３誘電体層表面に形成された第３導電体パターンである構成とすることができる。

上記構成において、前記第１線路および前記第４線路は平面視において前記グランド導体と重なり、前記第２線路、前記第３線路、前記第５線路および前記第６線路は平面視において前記第３導電体パターンと重ならない構成とすることができる。

上記構成において、前記入力端子と前記第１線路との間に並列に複数の前記第２線路が接続され、前記結合端子と前記第４線路との間に直列に、前記複数の第２線路とそれぞれ電磁界結合される複数の前記第５線路が接続され、前記第１線路と前記出力端子との間に並列に複数の前記第３線路が接続され、前記第４線路と前記アイソレーション端子との間に直列に、前記複数の第３線路とそれぞれ電磁界結合される複数の前記第６線路が接続される構成とすることができる。

上記構成において、前記第２線路、前記第３線路、前記第５線路および前記第６線路は、各々平面視において巻回する線路を含む構成とすることができる。

本発明は、第１誘電体層と、前記第１誘電体層の表面に設けられた第１主線路パターンと、前記第１誘電体層の表面に設けられ、少なくとも一部が前記第１主線路パターンの少なくとも一部に沿って設けられた第１副線路パターンと、前記第１誘電体層と重なる第２誘電体層と、前記第２誘電体層の表面に設けられ前記第１主線路パターンおよび前記第１副線路パターンと重なるグランドパターンと、前記第１誘電体層との間に前記第２誘電体層を挟んで設けられた第３誘電体層と、前記第３誘電体層の表面に設けられ、前記第１主線路パターンの一端に接続された第２主線路パターンと、前記第３誘電体層の表面に設けられ、前記第１副線路パターンの一端に接続され、少なくとも一部が前記第２主線路パターンの少なくとも一部に沿って設けられた第２副線路パターンと、前記第３誘電体層の表面に設けられ、前記第１主線路パターンの他端に接続された第３主線路パターンと、前記第３誘電体層の表面に設けられ、前記第１副線路パターンの他端に接続され、少なくとも一部が前記第３主線路パターンの少なくとも一部に沿って設けられた第３副線路パターンと、を備える方向性結合器である。

上記構成において、前記第１主線路パターンと前記グランドパターンとの最短距離および前記第１副線路パターンと前記グランドパターンとの最短距離は、前記第２主線路パターンと前記グランドパターンとの最短距離、前記第２副線路パターンと前記グランドパターンとの最短距離、前記第３主線路パターンと前記グランドパターンとの最短距離および前記第３副線路パターンと前記グランドパターンとの最短距離より小さい構成とすることができる。

本発明によれば、結合度の平坦性を向上させることができる。

図１は、実施例１に係る方向性結合器の回路図である。 図２は、実施例２に係る方向性結合器の回路図である。 図３（ａ）から図３（ｃ）は、実施例２に係る方向性結合器の上面図、下面図および側面図である。 図４は、実施例２における方向性結合器の解体斜視図（その１）である。 図５は、実施例２における方向性結合器の解体斜視図（その２）である。 図６（ａ）から図６（ｄ）は、実施例２における各誘電体層の平面図（その１）である。 図７（ａ）から図７（ｄ）は、実施例２における各誘電体層の平面図（その２）である。 図８（ａ）から図８（ｄ）は、実施例２における各誘電体層の平面図（その３）である。 図９（ａ）から図９（ｅ）は、実施例２における各誘電体層の平面図（その４）である。 図１０は、サンプルＡの側面図である。 図１１は、サンプルＢの側面図である。 図１２は、サンプルＤの側面図である。 図１３（ａ）は、サンプルＡにおける周波数に対する位相を示す図、図１３（ｂ）は、周波数に対する結合度およびアイソレーションを示す図である。 図１４（ａ）は、サンプルＢにおける周波数に対する位相を示す図、図１４（ｂ）は、周波数に対する結合度およびアイソレーションを示す図である。 図１５（ａ）は、サンプルＣにおける周波数に対する位相を示す図、図１５（ｂ）は、周波数に対する結合度およびアイソレーションを示す図である。 図１６（ａ）は、サンプルＤにおける周波数に対する位相を示す図、図１６（ｂ）は、周波数に対する結合度およびアイソレーションを示す図である。 図１７（ａ）は、サンプルＥにおける周波数に対する位相を示す図、図１７（ｂ）は、周波数に対する結合度およびアイソレーションを示す図である。 図１８は、シミュレーション２における方向性結合器の回路図である。 図１９は、シミュレーション２における位相差に対する結合度の差を示す図である。 図２０は、シミュレーション３における周波数に対するアイソレーションを示す図である。

以下、図面を参照し本発明の実施例について説明する。

図１は、実施例１に係る方向性結合器の回路図である。図１に示すように、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間に直列に主線路Ｌｍが接続されている。主線路Ｌｍは、中央部の線路Ｌ１と、入力端子Ｔｉｎと線路Ｌ１とを電気的に接続する線路Ｌ２と、線路Ｌ１と出力端子Ｔｏｕｔとを電気的に接続する線路Ｌ３と、を有している。結合端子Ｔｃとアイソレーション端子Ｔｉｓｏとの間に副線路Ｌｓが接続されている。副線路Ｌｓは、中央部の線路Ｌ４と、結合端子Ｔｃと線路Ｌ４とを電気的に接続する線路Ｌ５と、線路Ｌ４とアイソレーション端子Ｔｉｓｏとを電気的に接続する線路Ｌ６と、を有している。線路Ｌ１からＬ３と線路Ｌ４からＬ６とはそれぞれ電磁界結合する。

入力端子Ｔｉｎから入力した高周波信号Ｓｉｎのほとんどは出力端子Ｔｏｕｔから高周波信号Ｓｏｕｔとして出力する。主線路Ｌｍを伝搬する高周波信号は副線路Ｌｓと結合する。これにより、高周波信号Ｓｉｎの一部が結合端子Ｔｃから高周波信号Ｓｃとして出力される。また、高周波信号Ｓｏｕｔの一部がアイソレーション端子Ｔｉｓｏから高周波信号Ｓｉｓｏとして出力される。結合度（カップリング）は、信号Ｓｉｎの電力に対する信号Ｓｃの電力である。アイソレーションは信号Ｓｉｎの電力に対する信号Ｓｉｓｏの電力である。

方向性結合器は、例えば移動体通信機器の送信回路に用いられる。方向性結合器はパワーアンプ等の増幅器が増幅した送信信号の一部を取り出し、パワーアンプにフィードバックするために用いられる。これにより、パワーアンプの制御がリアルタイムで行われる。

方向性結合器では、周波数に対し結合度を平坦にすることが求められる。例えばＧＳＭ（登録商標）（Global System for Mobile communications）８００／９００では、送信帯域は８２４ＭＨｚから９１５ＭＨｚである。例えばこの送信帯域において結合度が２０ｄＢ±２ｄＢとなることが求められる。この例では、周波数帯域が９１ＭＨｚのため、結合度の平坦化は比較的容易である。

しかし、近年では、移動体通信機器に多数のバンドが用いられている。このため、方向性結合器が用いられる帯域が例えば６９８ＭＨｚから２６９０ＭＨｚのように広帯域化してきている。周波数が高くなると電磁界結合が強くなるため結合度が大きくなる。一例では６９８ＭＨｚで結合度が３０ｄＢ、２７００ＭＨｚで結合度が１７ｄＢとなる。

このように、結合度の周波数依存性は小さいことが求められている。すなわち、結合度は周波数に対し平坦であることが好ましい。アイソレーション端子Ｔｉｓｏが終端抵抗により終端される。信号Ｓｉｓｏは終端抵抗により消費されてしまう。このため、アイソレーションは大きいことが好ましい。

実施例１では、線路Ｌ１およびＬ４の特性インピーダンスを線路Ｌ２、Ｌ３、Ｌ５およびＬ６の特性インピーダンスより低くする。これにより、線路Ｌ１とＬ４との結合度が線路Ｌ２とＬ５の結合度および線路Ｌ３とＬ６の結合度に比べ小さくなる。これにより、主線路Ｌｍと副線路Ｌｓとの位相差が大きくなると考えられる。よって、結合度の周波数依存性が小さくなりかつアイソレーションが向上する。

実施例２は実施例１の具体例である。図２は、実施例２に係る方向性結合器の回路図である。図２に示すように、線路Ｌ２ａおよびＬ２ｂは入力端子Ｔｉｎと線路Ｌ１との間に並列に接続されている。線路Ｌ３ａおよびＬ３ｂは線路Ｌ１と出力端子Ｔｏｕｔとの間に並列に接続されている。線路Ｌ５ａおよびＬ５ｂは結合端子Ｔｃと線路Ｌ４との間に直列に接続されている。線路Ｌ６ａおよびＬ６ｂは線路Ｌ４とアイソレーション端子Ｔｉｓｏとの間に直列に接続されている。線路Ｌ２ａ、Ｌ２ｂ、Ｌ３ａおよびＬ３ｂは、それぞれ線路Ｌ５ａ、Ｌ５ｂ、Ｌ６ａおよびＬ６ｂと電磁界結合する。

高周波信号は主に主線路Ｌｍを伝搬する。そこで、線路Ｌ２ａとＬ２ｂとを並列に接続し、線路Ｌ３ａとＬ３ｂとを並列に接続する。これにより、主線路Ｌｍの導体損が減少し主線路Ｌｍの挿入損失が小さくなる。副線路Ｌｓの損失は方向性結合器の特性にあまり影響しない。そこで、線路Ｌ５ａとＬ５ｂとを直列に接続し、線路Ｌ６ａとＬ６ｂとを直列に接続する。これにより、結合度を高くすることができる。

入力端子Ｔｉｎの主線路Ｌｍとの間に線路Ｌｉｎが接続され、主線路Ｌｍと出力端子Ｔｏｕｔとの間に線路Ｌｏｕｔが接続されている。結合端子Ｔｃの副線路Ｌｓとの間に線路Ｌｃが接続され、副線路Ｌｓとアイソレーション端子Ｔｉｓｏとの間に線路Ｌｉｓｏが接続されている。線路Ｌｉｎ、Ｌｏｕｔ、ＬｃおよびＬｉｓｏは、引き出しパターンである。線路Ｌ４とＬ５ｂとの間のノードとグランドとの間にキャパシタＣ１が接続され、線路Ｌ４と線路Ｌ６ａとの間のノードとグランドとの間にキャパシタＣ２が接続されている。キャパシタＣ１およびＣ２は、線路Ｌ４のインピーダンスの（微）調整のためのものである。その他の構成は実施例１と同じであり説明を省略する。

図３（ａ）から図３（ｃ）は、実施例２に係る方向性結合器の上面図、下面図および側面図である。図３（ｂ）は、方向性結合器の下面を上から透視した下面図である。積層体１０の積層方向をＺ方向、積層体１０の面方向における長手方向をＸ方向、短手方向をＹ方向とする。

図３（ａ）から図３（ｃ）に示すように、方向性結合器は積層体１０を有する。積層体１０の上面には、方向識別マーク２２が設けられている。積層体１０の下面に端子電極２０が設けられている。端子電極２０は、入力端子Ｔｉｎ、出力端子Ｔｏｕｔ、結合端子Ｔｃ、アイソレーション端子Ｔｉｓｏおよびグランド端子Ｔｇｎｄに相当する。積層体１０のＸ方向の長さＬは例えば１ｍｍであり、Ｙ方向の幅Ｗは例えば０．５ｍｍであり、Ｚ方向の厚さＴは例えば０．４５ｍｍである。

図４および図５は、実施例２における方向性結合器の解体斜視図である。図６（ａ）から図９（ｅ）は、実施例２における各誘電体層の平面図である。図６（ａ）、図６（ｃ）、図７（ａ）、図７（ｃ）、図８（ａ）、図８（ｃ）、図９（ａ）および図９（ｃ）は、それぞれ誘電体層１１ｂから１１ｉの上面の導電体パターン１２を示す図である。図６（ｂ）、図６（ｄ）、図７（ｂ）、図７（ｄ）、図８（ｂ）、図８（ｄ）、図９（ｂ）および図９（ｄ）は、それぞれ誘電体層１１ｂから１１ｉを貫通するビア配線１３を示す図である。図９（ｅ）は、誘電体層１１ｉの下面の端子電極２０を示す図であり、上から誘電体層１１ｉの下面を透視した図である。

図４から図９（ｅ）に示すように、複数の誘電体層１１ａから１１ｉが積層されている。各誘電体層１１ｂから１１ｉの上面には導電体パターン１２が形成されている。誘電体層１１ｉの下面には端子電極２０が形成されている。誘電体層１１ｂから１１ｉには、誘電体層１１ｂから１１ｉを貫通するビア配線１３が形成されている。ビア配線１３は、上下の導電体パターン１２を電気的に接続する。誘電体層１１ａから１１ｉは、例えばＡｌ、Ｓｉおよび／またはＣａ等の酸化物を含むセラミックス材料である。誘電体層１１ａから１１ｉは、樹脂材料またはガラス材料でもよい。導電体パターン１２およびビア配線１３は、例えばＡｇ、Ｐｄ、Ｐｔ、Ｃｕ、Ｎｉ、Ａｕ、Ａｕ−Ｐｄ合金またはＡｇ−Ｐｔ合金等の金属層である。

図４に示すように、誘電体層１１ａの上面には方向識別マーク２２が形成されている。図４および図６（ａ）に示すように、誘電体層１１ｂの導電体パターン１２は線路Ｌ１およびＬ４を形成する。線路Ｌ１とＬ４とはＸ方向に延伸し略平行に設けられている。線路Ｌ１は略直線状である。線路Ｌ４の中央部は線路Ｌ４の両端部に対し＋Ｙ方向にシフトして設けられている。図６（ａ）のように、線路Ｌ１と線路Ｌ４の中央部とが対向する領域において、線路Ｌ１およびＬ４の幅をＷ１およびＷ４、線路Ｌ１とＬ４との間の距離をＳ１４、線路Ｌ１およびＬ４の長さをＬ１４とする。

図４および図６（ｃ）に示すように、誘電体層１１ｃの上面の導電体パターン１２はグランド電極Ｇ１を形成する。平面視において線路Ｌ１の一部および線路Ｌ４の一部（＋Ｙ方向にシフトした領域を含む領域）はグランド電極Ｇ１と重なっている。線路Ｌ１とグランド電極Ｇ１とは、および線路Ｌ４とグランド電極Ｇ１とは、マイクロストリップ線路を形成する。高さに制約がない場合は、線路Ｌ１およびＬ４は、ストリップ線路の信号線路でもよい。

図４および図７（ａ）に示すように、誘電体層１１ｄの上面の導電体パターン１２はキャパシタ電極１４を形成する。誘電体層１１ｃを挟み対向するキャパシタ電極１４とグランド電極Ｇ１とはキャパシタＣ１およびＣ２を形成する。

図４および図７（ｃ）に示すように、誘電体層１１ｅの上面の導電体パターン１２は線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂを形成する。線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂはＵ字形状またはＣ字形状を有する。また、線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂは、ミアンダ型形状でもよい。インピーダンスを低下させないため、平面視において線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂはグランド電極Ｇ１と重なっていない。

図５および図８（ａ）に示すように、誘電体層１１ｆの上面の導電体パターン１２は線路Ｌ２ａ、Ｌ３ａ、Ｌ５ａおよびＬ６ａを形成する。線路Ｌ２ａ、Ｌ３ａ、Ｌ５ａおよびＬ６ａはＵ字形状またはＣ字形状を有する。平面視において線路Ｌ２ａ、Ｌ３ａ、Ｌ５ａおよびＬ６ａは、グランド電極Ｇ１と重なっていない。平面視において線路Ｌ２ａ、Ｌ３ａ、Ｌ５ａおよびＬ６ａは、それぞれ線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂの少なくとも一部と重なっている。線路Ｌ５ａとＬ５ｂは巻方向が同じであり、線路Ｌ６ａとＬ６ｂは巻方向が同じである。

図７（ｃ）および図８（ａ）のように、線路Ｌ２ａおよびＬ２ｂ、Ｌ３ａおよびＬ３ｂ、線路Ｌ５ａおよびＬ５ｂ、並びに線路Ｌ６ａおよびＬ６ｂの幅をそれぞれＷ２、Ｗ３、Ｗ５およびＷ６とする。線路Ｌ２ａとＬ５ａとの間の距離および線路Ｌ２ｂとＬ５ｂとの間の距離をＳ２５とする。線路Ｌ３ａとＬ６ａとの間の距離および線路Ｌ３ｂとＬ６ｂとの間の距離をＳ３６とする。

図５および図８（ｃ）に示すように、誘電体層１１ｇの上面の導電体パターン１２は、線路ＬｃおよびＬｉｓｏを形成する。図５および図９（ａ）に示すように、誘電体層１１ｈの上面の導電体パターン１２はグランド電極Ｇ２を形成する。図５および図９（ｃ）に示すように、誘電体層１１ｉの上面の導電体パターン１２は、線路ＬｉｎおよびＬｏｕｔ並びにグランド電極Ｇ３を形成する。図５および図９（ｅ）に示すように、誘電体層１１ｉの下面には端子電極２０が形成されている。図６（ｂ）、図６（ｄ）、図７（ｂ）、図７（ｄ）、図８（ｂ）、図８（ｄ）、図９（ｂ）および図９（ｄ）に示すように、誘電体層１１ｂから１１ｉにはビア配線１３が形成されている。

図４および図５に示すように、線路Ｌ１およびＬ４とグランド電極Ｇ１との間の誘電体層１１ｂの厚さをＴ１、グランド電極Ｇ１と線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂとの間の誘電体層１１ｃおよび１１ｄの合計の厚さをＴ２、線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂと線路Ｌ２ａ、Ｌ３ａ、Ｌ５ａおよびＬ６ａとの間の誘電体層１１ｅの厚さをＴ３とする。また、線路Ｌ１およびＬ４の厚さをＴ４、線路Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂ、Ｌ５ａ、Ｌ５ｂ、Ｌ６ａおよびＬ６ｂの厚さをＴ５とする。

［シミュレーション１］
厚さＴ１からＴ５を変えシミュレーションを行った。シミュレーションは、キーサイト・テクノロジーズ・インク（Ｋｅｙｓｉｇｈｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ，Ｉｎｃ．）から入手可能なアドバンスト・デザイン・システム（ＡＤＳ）を用いて、回路シミュレーションを行っている。

シミュレーション条件は以下である。
誘電体層１１ａから１１ｉの比誘電率：１０
線路Ｌ１の幅Ｗ１：２５μｍ
線路Ｌ４の幅Ｗ４：２０μｍ
線路Ｌ１とＬ４の距離Ｓ１４：２３０μｍ
線路Ｌ１とＬ４が対向する長さＬ１４：７８５μｍ
線路Ｌ２ａ、Ｌ２ｂの幅Ｗ２：２５μｍ
線路Ｌ３ａ、Ｌ３ｂの幅Ｗ３：２５μｍ
線路Ｌ５ａ、Ｌ５ｂの幅Ｗ５：２５μｍ
線路Ｌ６ａ、Ｌ６ｂの幅Ｗ６：２５μｍ
線路Ｌ２ａとＬ５ａの距離Ｓ２５：２５μｍ
線路Ｌ３ａとＬ６ａの距離Ｓ３６：２５μｍ

厚さＴ１からＴ５の異なるサンプルＡからＥの厚さＴ１からＴ５の厚さを表１に示す。

図１０から図１２は、それぞれサンプルＡ、ＢおよびＤの側面図であり、誘電体層を透過して導電体パターン１２およびビア配線１３を示す図である。

図１０および表１に示すように、サンプルＡでは、線路Ｌ１およびＬ４とグランド電極Ｇ１との間の誘電体層１１ｂの厚さＴ１と、グランド電極Ｇ１と線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂとの間の誘電体層１１ｃおよび１１ｄの合計の厚さＴ２と、は２００μｍであり、同じである。線路Ｌ１およびＬ４の厚さＴ４と、グランド電極Ｇ１の厚さＴ５と、は８μｍであり同じである。

図１１および表１に示すように、サンプルＢでは、厚さＴ１は１５μｍであり、厚さＴ２は２００μｍであり、厚さＴ１はＴ２より小さい。厚さＴ４と厚さＴ５とは８μｍであり同じである。

表１に示すように、サンプルＣでは、厚さＴ１は２００μｍであり、厚さＴ２は１５μｍであり、厚さＴ１はＴ２より大きい。厚さＴ４と厚さＴ５とは８μｍであり同じである。

図１２および表１に示すように、サンプルＤでは、厚さＴ１は１５μｍであり、厚さＴ２は２００μｍであり、厚さＴ１はＴ２より小さい。厚さＴ４は１５μｍであり、厚さＴ５は８μｍであり、厚さＴ４はＴ５より大きい。

表１に示すように、サンプルＥでは、厚さＴ１は１５μｍであり、厚さＴ２は２００μｍであり、厚さＴ１はＴ２より小さい。厚さＴ４は８μｍであり、厚さＴ５は１５μｍであり、厚さＴ４はＴ５より小さい。

図１３（ａ）は、サンプルＡにおける周波数に対する位相を示す図、図１３（ｂ）は、周波数に対する結合度およびアイソレーションを示す図である。図１３（ａ）おいて、実線は主線路Ｌｍにおける入力端子Ｔｉｎに対する出力端子Ｔｏｕｔの位相を示し、破線は副線路Ｌｓにおける入力端子Ｔｉｎに対する出力端子Ｔｏｕｔの位相を示す。点線は主線路Ｌｍと副線路Ｌｓの位相差Ｌｍ−Ｌｓを示す。図１３（ｂ）において実線は結合度を示し、破線はアイソレーションを示す。

表２は、サンプルＡからＥにおける位相差、結合度の差および最小アイソレーションを示す表である。

位相差は、５．８５ＧＨｚ（図１３（ａ）の三角マーカ）の主線路Ｌｍと副線路Ｌｓとの位相差Ｌｍ−Ｌｓである。結合度の差は、３．４ＧＨｚ（図１３（ｂ）の下向き三角）と６ＧＨｚ（図１３（ｂ）の上向き三角）の結合度の差である。最小アイソレーションは、３．４ＧＨｚから６ＧＨｚの範囲内の最小（絶対値が小さい）のアイソレーションである。サンプルＡでは、位相差が６．６°、結合度の差が３．８５ｄＢおよび最小アイソレーションが−３１ｄＢである。

図１４（ａ）は、サンプルＢにおける周波数に対する位相を示す図、図１４（ｂ）は、周波数に対する結合度およびアイソレーションを示す図である。図１４（ａ）に示すように、サンプルＢでは主線路Ｌｍの位相は図１３（ａ）のサンプルＡの主線路Ｌｍの位相より絶対値が小さくなる。これにより、サンプルＢの位相差はサンプルＡより大きくなる。表２のようにサンプルＢの位相差は７．２８°である。

図１４（ｂ）に示すように、サンプルＢのアイソレーションは図１３（ｂ）のサンプルＡのアイソレーションより大きくなる。表２のようにサンプルＢの結合度の差は３．５１ｄＢでありサンプルＡより小さい。サンプルＢの最小アイソレーションは−４３ｄＢでありサンプルＡより大きい。

サンプルＢのように、厚さＴ１をＴ２より小さくすると、位相差が大きくなる。結合度の差が小さくなり、アイソレーションが大きくなる。このように、結合度の差およびアイソレーションが改善する。

図１５（ａ）は、サンプルＣにおける周波数に対する位相を示す図、図１５（ｂ）は、周波数に対する結合度およびアイソレーションを示す図である。図１５（ａ）に示すように、サンプルＣでは主線路Ｌｍの位相は図１３（ａ）のサンプルＡの主線路Ｌｍの位相より絶対値が大きくなる。これにより、サンプルＣの位相差はサンプルＡより小さくなる。表２のようにサンプルＣの位相差は２．７９°である。

図１５（ｂ）に示すように、サンプルＣのアイソレーションは図１３（ｂ）のサンプルＡのアイソレーションより小さくなる。表２のようにサンプルＣの結合度の差は３．９８ｄＢでありサンプルＡより大きい。サンプルＣの最小アイソレーションは−３３ｄＢでありサンプルＡと同程度である。

サンプルＣのように、厚さＴ２をＴ１より小さくすると、位相差が小さくなる。結合度の差が大きくなり、アイソレーションは同程度である。このように、結合度の差が悪化する。

図１６（ａ）は、サンプルＤにおける周波数に対する位相を示す図、図１６（ｂ）は、周波数に対する結合度およびアイソレーションを示す図である。図１６（ａ）に示すように、サンプルＤでは位相差はサンプルＢより大きくなる。表２のようにサンプルＤの位相差は７．３４°である。

図１６（ｂ）に示すように、サンプルＤのアイソレーションは図１４（ｂ）のサンプルＢのアイソレーションと同程度である。表２のようにサンプルＤの結合度の差は３．３８ｄＢでありサンプルＢより小さい。サンプルＤの最小アイソレーションは−４３ｄＢでありサンプルＢと同程度である。

サンプルＤのように、厚さＴ４をＴ５より大きくすると、位相差が大きくなる。結合度の差が小さくなる。このように、結合度の差が改善する。

図１７（ａ）は、サンプルＥにおける周波数に対する位相を示す図、図１７（ｂ）は、周波数に対する結合度およびアイソレーションを示す図である。図１７（ａ）に示すように、サンプルＥでは位相差はサンプルＢより小さくなる。表２のようにサンプルＥの位相差は６．７０°である。

図１７（ｂ）に示すように、サンプルＥのアイソレーションは図１４（ｂ）のサンプルＢのアイソレーションより小さい。表２のようにサンプルＥの結合度の差は３．６４ｄＢでありサンプルＢより大きい。サンプルＥの最小アイソレーションは−４０ｄＢでありサンプルＢより小さい。

サンプルＥのように、厚さＴ５をＴ４より大きくすると、位相差が小さくなる。結合度の差が大きくなり、アイソレーションが小さくなる。このように、結合度の差およびアイソレーションが悪化する。

シミュレーション１では、厚さＴ１をＴ２より小さくすると位相差が大きくなり、結合度の差およびアイソレーションが改善することがわかった。また、厚さＴ４をＴ５より大きくすると位相差が大きくなり、結合度の差およびアイソレーションが改善することがわかった。

［シミュレーション２］
位相差が結合度の差に影響することを調べるためシミュレーション２を行った。図１８は、シミュレーション２における方向性結合器の回路図である。図１８に示すように、主線路ＬｍおよびＬｓが設けられている。副線路Ｌｓと結合端子Ｔｃとの間に線路Ｌａが接続されている。副線路Ｌｓとアイソレーション端子Ｔｉｓｏとの間に線路Ｌｂが接続されている。

線路ＬａおよびＬｂの電気長を変え、主線路Ｌｍと副線路Ｌｓとの位相差を変化させた。各線路は誘電体層を挟みグランド電極が対向するマリクロストリップ線路である。
線路Ｌ１の幅：２５μｍ
線路Ｌ４の幅：２５μｍ
線路Ｌ１とＬ４の距離：５０μｍ
線路Ｌ１とＬ４が対向する長さ：７８５μｍ
誘電体層の比誘電率：１０
線路とグランド電極との距離：２００μｍ

図１９は、シミュレーション２における位相差に対する結合度の差を示す図である。位相差は、主線路Ｌｍと副線路Ｌｓとの位相差である。結合度の差は３．４ＧＨｚと６ＧＨｚとの結合度の差である。図１９に示すように、位相差が大きくなると結合度の差が小さくなる。位相差が約７０°において結合度の差が最小となる。これは、位相差が大きくなることで主線路Ｌｍと副線路Ｌｓとの電磁界結合が弱まるためと考えられる。

シミュレーション２によれば、単純な方向性結合器においても位相差が大きくなると結合度の差が小さくなる。これにより、シミュレーション１において、サンプルＢからＥではサンプルＡより結合度の差が小さくなるのは位相差が大きくなったためではないかと考えられる。

［シミュレーション３］
シミュレーション１では、厚さＴ４がＴ５より大きいサンプルＤではサンプルＢとアイソレーションが同程度であった。そこで、サンプルＢ、ＤおよびＥにおいて３次元構造に基づき電磁界シミュレーションを行った。

図２０は、シミュレーション３における周波数に対するアイソレーションを示す図である。図２０に示すように、サンプルＢに対しサンプルＤはアイソレーションが大きくなり、サンプルＥはアイソレーションが小さくなる。

表３は、シミュレーション３における結合度の差および最小アイソレーションを示す表である。

表３に示すように、厚さＴ４がＴ５より大きいサンプルＤは、サンプルＢに比べ結合度の差は小さくアイソレーションは大きい。厚さＴ４がＴ５より小さいサンプルＥは、サンプルＢに比べ結合度の差は大きくアイソレーションは小さい。

シミュレーション１のように、厚さＴ１をＴ２より小さくすると結合度の差が小さくなり、アイソレーションが大きくなる。シミュレーション１および３のように、厚さＴ４をＴ５より大きくすると結合度の差が小さくなり、アイソレーションが大きくなる。

この理由は明確ではないが、伝送線路の特性インピーダンスが関連していると考えられる。特性インピーダンスは容量成分が大きくなると低くなり、インダクタンス成分が小さくなると低くなる。厚さＴ１を小さくすると容量成分が大きくなるため特性インピーダンスが低くなる。厚さＴ４を大きくするとインダクタンス成分が小さくなるため特性インピーダンスが低くなる。

シミュレーション１のように、中央部の線路Ｌ１およびＬ４の特性インピーダンスが低くなると、線路Ｌ１とＬ４との結合度は、線路Ｌ２ａとＬ５ａおよび線路Ｌ２ｂとＬ５ｂとの合計の結合度、線路Ｌ３ａとＬ６ａおよび線路Ｌ３ｂとＬ６ｂとの合計の結合度より小さくなる。これにより、主線路Ｌｍと副線路Ｌｓの位相差が大きくなったものと考えられるシミュレーション２のように、位相差が大きくなると、結合度の差が小さくなると考えられる。これにより、シミュレーション１および３のように、実施例２では、結合度の差が小さくかつアイソレーションが大きくなると考えられる。

実施例２のサンプルＢからＥによれば、主線路Ｌｍは、線路Ｌ１（第１線路）と、線路Ｌ１と入力端子Ｔｉｎとを接続する線路Ｌ２ａおよびＬ２ｂ（第２線路）と、線路Ｌ１と出力端子Ｔｏｕｔとを接続する線路Ｌ３ａおよびＬ３ｂ（第３線路）と、を含む。副線路Ｌｓは、線路Ｌ４（第４線路）と、線路Ｌ４と結合端子Ｔｃとを接続する線路Ｌ５ａおよびＬ５ｂ（第５線路）と、線路Ｌ４とアイソレーション端子Ｔｉｓｏとを接続する線路Ｌ６ａおよびＬ６ｂ（第６線路）と、を含む。線路Ｌ１とＬ４とは電磁界結合し、線路Ｌ２ａおよびＬ２ｂと線路Ｌ５ａおよびＬ５ｂとは電磁界結合し、線路Ｌ３ａおよびＬ３ｂと線路Ｌ６ａおよびＬ６ｂとは電磁界結合している。

このような構造において、線路Ｌ１およびＬ４とグランド電極Ｇ１（グランド導体）との各々の最短距離（実施例１では厚さＴ１）を、線路Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂ、Ｌ５ａ、Ｌ５ｂ、Ｌ６ａおよびＬ６ｂとグランド電極Ｇ１との各々の最短距離（厚さＴ２）より小さくする。これにより、線路Ｌ１およびＬ４の特性インピーダンスが低くなり、結合度の平坦性が小さくなりアイソレーションが大きくなる。

厚さＴ１はＴ３の１／２以下が好ましく、１／５以下がより好ましく、１／１０以下がさらに好ましい。

サンプルＤのように、線路Ｌ１およびＬ４の少なくとも一部は、線路Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂ、Ｌ５ａ、Ｌ５ｂ、Ｌ６ａおよびＬ６ｂより厚い。これにより、結合度の平坦性が小さくなりかつアイソレーションが大きくなる。

厚さＴ４は厚さＴ５の１．２倍以上が好ましく、１．５倍以上がより好ましい。

線路Ｌ１およびＬ４の特性インピーダンスを低くする観点から、線路Ｌ１およびＬ４の幅を線路Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂ、Ｌ５ａ、Ｌ５ｂ、Ｌ６ａおよびＬ６ｂの幅より大きくしてもよい。

主線路Ｌｍおよび副線路Ｌｓは、複数の誘電体層１１ａから１１ｉのうち少なくとも１つの誘電体層表面に形成された導電体パターン１２である。このように、主線路Ｌｍおよび副線路Ｌｓを積層体１０に形成することで、方向性結合器を小型化できる。

図４および図６（ａ）のように、線路Ｌ１およびＬ４は、誘電体層１１ｂ表面に形成された導電体パターン１２（第２導電体パターン）である。線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂは、誘電体層１１ｅ（誘電体層１１ｂと異なる誘電体層）表面に形成された導電体パターン１２である。このように、線路Ｌ１およびＬ４を他の線路と別の誘電体層に形成することで、方向性結合器を小型化できる。

図４、図６（ｃ）および図７（ｃ）のように、グランド電極Ｇ１は、誘電体層１１ｂと１１ｅとの間に位置する誘電体層１１ｃ（第３誘電体層）表面に形成された導電体パターン１２（第３導電体パターン）である。このように、グランド電極Ｇ１を線路Ｌ１およびＬ４と線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂとの間に設けることで、誘電体層の厚さを設定すれば、グランド電極Ｇ１と線路Ｌ１およびＬ４との最短距離を、グランド電極Ｇ１と線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂとの最短距離より小さくできる。

図４、図６（ａ）、図６（ｃ）および図７（ｃ）のように、線路Ｌ１およびＬ４は平面視においてグランド電極Ｇ１と重なる。一方、線路Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂ、Ｌ５ａ、Ｌ５ｂ、Ｌ６ａおよびＬ６ｂは、平面視においてグランド電極Ｇ１と重ならない。これにより、線路Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂ、Ｌ５ａ、Ｌ５ｂ、Ｌ６ａおよびＬ６ｂの特性インピーダンスを高くできる。よって、結合度の平坦性およびアイソレーションがより向上する。

図２のように、複数の線路Ｌ２ａおよびＬ２ｂは、入力端子Ｔｉｎと線路Ｌ１との間に並列に接続されている。複数の線路Ｌ３ａおよびＬ３ｂは、線路Ｌ１と出力端子Ｔｏｕｔとの間に並列に接続されている。これにより、主線路Ｌｍの挿入損失を小さくできる。

複数の線路Ｌ５ａおよびＬ５ｂは、結合端子Ｔｃと線路Ｌ４との間に直列に接続され、複数の線路Ｌ２ａおよびＬ２ｂとそれぞれ電磁界結合される。複数の線路Ｌ６ａおよびＬ６ｂは、線路Ｌ４とアイソレーション端子Ｔｉｓｏとの間に直列に接続され、複数の線路Ｌ３ａおよびＬ３ｂとそれぞれ電磁界結合される。これにより、結合度を大きくできる。

線路Ｌ２ａおよびＬ２ｂ、線路Ｌ３ａおよびＬ３ｂ、線路Ｌ５ａおよびＬ５ｂ並びに線路Ｌ６ａおよびＬ６ｂは、各々平面視において巻回する線路を含む。これにより、線路Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂ、Ｌ５ａ、Ｌ５ｂ、Ｌ６ａおよびＬ６ｂの特性インピーダンスが高くなる。よって、結合度の平坦性およびアイソレーションがより向上する。

線路Ｌ１（第１主線路パターン）および線路Ｌ４（第１副線路パターン）は誘電体層１１ｂの表面に設けられている。線路Ｌ４の少なくとも一部は線路Ｌ１の少なくとも一部に沿って設けられている。グランド電極Ｇ１（グランドパターン）は、誘電体層１１ｃの表面に設けられ、線路Ｌ１の少なくとも一部および線路Ｌ４の少なくとも一部と重なる。線路Ｌ２ｂ、Ｌ３ｂ、Ｌ５ｂおよびＬ６ｂは、誘電体層１１ｅの表面に設けられている。線路Ｌ２ｂは線路Ｌ１の一端に接続されている。線路Ｌ３ｂは、線路Ｌ１の他端に接続されている。線路Ｌ５ｂは線路Ｌ４の一端に接続されている。線路Ｌ６ｂは線路Ｌ４の他端に接続されている。線路Ｌ５ｂの少なくとも一部は、線路Ｌ２ｂの少なくとも一部に沿って設けられ、線路Ｌ６ｂの少なくとも一部は、線路Ｌ３ｂの少なくとも一部に沿って設けられている。これにより、方向性結合器を小型化できる。

実施例２では、第２線路、第３線路、第５線路および第６線路が複数の誘電体層に設けられている例を説明したが、第２線路、第３線路、第５線路および第６線路は単一の誘電体層に形成されていてもよい。第１線路および第４線路が単一の誘電体層に設けられている例を説明したが、第１線路および第４線路は複数の誘電体層に形成されていてもよい。

第１線路および第４線路と、第２線路、第３線路、第５線路および第６線路との間にグランド電極Ｇ１が配置される例を説明したが、グランド電極Ｇ２と、第２線路、第３線路、第５線路および第６線路と、の間に第１線路および第６線路が設けられていてもよい。

平面視において線路Ｌ１およびＬ４の少なくとも一部がグランド電極Ｇ１と重なる例を説明したが線路Ｌ１およびＬ４はグランド電極Ｇ１と重ならなくてもよい。線路Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂ、Ｌ５ａ、Ｌ５ｂ、Ｌ６ａおよびＬ６ｂが、平面視においてグランド電極Ｇ１と重ならない例を説明したが、線路Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂ、Ｌ５ａ、Ｌ５ｂ、Ｌ６ａおよびＬ６ｂの少なくとも一部はグランド電極Ｇ１と重なってもよい。

複数の線路Ｌ２ａおよびＬ２ｂが並列接続され、複数の線路Ｌ３ａおよびＬ３ｂが並列接続されている例を説明したが、複数の線路Ｌ２ａおよびＬ２ｂが直列接続され、複数の線路Ｌ３ａおよびＬ３ｂが直列接続されていてもよい。複数の線路Ｌ５ａおよびＬ５ｂが直列接続され、複数の線路Ｌ６ａおよびＬ６ｂが直列接続されている例を説明したが、複数の線路Ｌ５ａおよびＬ５ｂが並列接続され、線路Ｌ６ａおよびＬ６ｂが並列接続されていてもよい。

厚さＴ１を１５μｍ、厚さＴ２を２００μｍ、厚さＴ３からＴ５を８μｍまたは１５μｍを例に説明したが、厚さＴ１、Ｔ２、Ｔ３からＴ５は適宜設定できる。例えば、厚さＴ１は８μｍから１００μｍお間で適宜設定できる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 積層体
１１ａ−１１ｉ 誘電体層
１２ 導電体パターン
２０ 端子電極

Claims (10)

1. 入力端子と、
   出力端子と、
   結合端子と、
   アイソレーション端子と、
   前記入力端子と前記出力端子との間に電気的に接続され、第１線路と、前記第１線路と前記入力端子とを接続する第２線路と、前記第１線路と前記出力端子とを接続する第３線路と、を含む主線路と、
   前記結合端子と前記アイソレーション端子との間に電気的に接続され、前記第１線路と電磁界結合する第４線路と、前記第２線路と電磁界結合し前記第４線路と前記結合端子とを接続する第５線路と、前記第３線路と電磁界結合し前記第４線路と前記アイソレーション端子とを接続する第６線路と、を含む副線路と、
   前記第１線路との最短距離および前記第４線路との最短距離は、前記第２線路との最短距離、前記第３線路との最短距離、前記第５線路との最短距離および前記第６線路との最短距離より小さいグランド導体と、
   を備える方向性結合器。
2. 前記第１線路および前記第４線路の少なくとも一部は、前記第２線路、前記第３線路、前記第５線路および前記第６線路より厚い請求項１記載の方向性結合器。
3. 複数の誘電体層を備え、
   前記主線路および前記副線路は、前記複数の誘電体層のうち少なくとも１つの誘電体層表面に形成された導電体パターンである請求項１または２記載の方向性結合器。
4. 積層された複数の誘電体層を備え、
   前記第１線路および前記第４線路は、前記複数の誘電体層のうち第１誘電体層表面に形成された第１導電体パターンであり、
   前記第２線路、前記第３線路、前記第５線路および前記第６線路は、前記複数の誘電体層のうち前記第１誘電体層と異なる第２誘電体層表面に形成された第２導電体パターンである請求項１または２記載の方向性結合器。
5. 前記グランド導体は、前記複数の誘電体層のうち前記第１誘電体層と前記第２誘電体層との間に位置する第３誘電体層表面に形成された第３導電体パターンである請求項４記載の方向性結合器。
6. 前記第１線路および前記第４線路は平面視において前記グランド導体と重なり、
   前記第２線路、前記第３線路、前記第５線路および前記第６線路は平面視において前記第３導電体パターンと重ならない請求項５記載の方向性結合器。
7. 前記入力端子と前記第１線路との間に並列に複数の前記第２線路が接続され、
   前記結合端子と前記第４線路との間に直列に、前記複数の第２線路とそれぞれ電磁界結合される複数の前記第５線路が接続され、
   前記第１線路と前記出力端子との間に並列に複数の前記第３線路が接続され、
   前記第４線路と前記アイソレーション端子との間に直列に、前記複数の第３線路とそれぞれ電磁界結合される複数の前記第６線路が接続される請求項１から６いずれか一項記載の方向性結合器。
8. 前記第２線路、前記第３線路、前記第５線路および前記第６線路は、各々平面視において巻回する線路を含む請求項１から７のいずれか一項記載の方向性結合器。
9. 第１誘電体層と、
   前記第１誘電体層の表面に設けられた第１主線路パターンと、
   前記第１誘電体層の表面に設けられ、少なくとも一部が前記第１主線路パターンの少なくとも一部に沿って設けられた第１副線路パターンと、
   前記第１誘電体層と重なる第２誘電体層と、
   前記第２誘電体層の表面に設けられ前記第１主線路パターンおよび前記第１副線路パターンと重なるグランドパターンと、
   前記第１誘電体層との間に前記第２誘電体層を挟んで設けられた第３誘電体層と、
   前記第３誘電体層の表面に設けられ、前記第１主線路パターンの一端に接続された第２主線路パターンと、
   前記第３誘電体層の表面に設けられ、前記第１副線路パターンの一端に接続され、少なくとも一部が前記第２主線路パターンの少なくとも一部に沿って設けられた第２副線路パターンと、
   前記第３誘電体層の表面に設けられ、前記第１主線路パターンの他端に接続された第３主線路パターンと、
   前記第３誘電体層の表面に設けられ、前記第１副線路パターンの他端に接続され、少なくとも一部が前記第３主線路パターンの少なくとも一部に沿って設けられた第３副線路パターンと、
   を備える方向性結合器。
10. 前記第１主線路パターンと前記グランドパターンとの最短距離および前記第１副線路パターンと前記グランドパターンとの最短距離は、前記第２主線路パターンと前記グランドパターンとの最短距離、前記第２副線路パターンと前記グランドパターンとの最短距離、前記第３主線路パターンと前記グランドパターンとの最短距離および前記第３副線路パターンと前記グランドパターンとの最短距離より小さい請求項９記載の方向性結合器。
    

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